JP2000252424A - 集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 所望のレベルのリセット信号を出力すること
が可能なリセット回路を備えた集積回路を提供する。 【解決手段】 一の集積回路１０１に備えられたリセッ
ト回路１１１は，機能ブロック１２１，インバータ１２
２，セレクタ１２３，およびラッチ１２４から構成され
ている。機能ブロック１２１は，クロック信号ＣＬＫお
よびリセット制御信号ＲＳＴ−Ｎが入力され，セレクタ
１２３のセレクト信号入力端ｓに対してセレクト信号ｓ
ｅｌを出力し，ラッチ１２４のゲート入力端Ｇに対して
ゲート信号ｇａｔｅを出力するように構成されている。
インバータ１２２の入力端およびセレクタ１２３の入力
端ｂは，コンフィギュレーションピンＣＯＮに接続され
ている。そして，このコンフィギュレーションピンＣＯ
Ｎには，抵抗素子２０７を介してＨレベル（例えば５
Ｖ）またはＬレベル（例えば，０Ｖ）が入力される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は，リセット回路を有
する集積回路に関するものである。

【０００２】

【従来の技術】一の集積回路と他の集積回路との電気的
な接続において，他の集積回路が一の集積回路によって
リセット可能なように回路構成される場合がある。図５
に示すように一の集積回路１は，リセット制御信号ＲＳ
Ｔ−Ｎに基づきリセット信号ＳＲＳＴ１を生成するリセ
ット回路１１を備えており，リセット信号ＳＲＳＴ１
は，他の集積回路２に対してリセット入力端２１から入
力されることになる。

【０００３】ここで一の集積回路１から出力されるリセ
ット信号ＳＲＳＴ１は，論理的低レベル（以下，「Ｌレ
ベル」という。）の場合に他の集積回路２に対してリセ
ットを指示し，論理的高レベル（以下，「Ｈレベル」と
いう。）の場合に他の集積回路２に対してリセット解除
を指示するものである。そして，他の集積回路２は，Ｌ
レベルのリセット信号ＳＲＳＴ１によってリセットさ
れ，Ｈレベルのリセット信号ＳＲＳＴ１によってリセッ
トが解除される回路構成とされている。すなわち，一の
集積回路１から出力されるリセット信号ＳＲＳＴ１は，
Ｌアクティブであり，他の集積回路２もリセット動作に
関してＬアクティブとされている。かかる条件下では，
リセット信号ＳＲＳＴ１は，リセット入力端２１に対し
て直接入力されることになる。

【０００４】一の集積回路１および他の集積回路２を含
む装置に対して電源が投入されたところで，一の集積回
路１は，リセット制御信号ＲＳＲ−Ｎに基づき，Ｌレベ
ルのリセット信号ＳＲＳＴ１を出力する。そして，他の
集積回路２は，Ｌレベルのリセット信号ＳＲＳＴ１によ
ってリセットされる。その後，所定のタイミングで，一
の集積回路１は，リセット信号ＳＲＳＴ１をＨレベルに
反転させ他の集積回路２のリセット状態を解除する。リ
セット解除後は，一の集積回路１および他の集積回路２
は，電源がオフされるまで通常動作を継続する。

【０００５】

【発明が解決しようとする課題】ところで，一の集積回
路１は，上述の他の集積回路２と異なり，リセット動作
に関してＨアクティブである他の集積回路３をリセット
しなければならない場合がある。

【０００６】一般的に個々の集積回路は，高い汎用性が
求められており，接続される他の集積回路３のリセット
動作の仕様に合わせて，一の集積回路１の回路仕様をそ
の都度変更し，出力するリセット信号ＳＲＳＴ１のアク
ティブレベルを反転させることは設計コスト，製造コス
トの面からみても好ましいものではない。従来，リセッ
ト信号ＳＲＳＴ１のアクティブレベルと他の集積回路３
のリセット動作に関するアクティブレベルが異なる場
合，図６に示すように，一の集積回路１と他の集積回路
３との間にインバータ４が備えられ，リセット入力端３
１に対してリセット信号ＳＲＳＴ１の論理反転信号が入
力されるように構成されていた。

【０００７】しかしながら，インバータ４の追加による
回路規模の増加は，集積回路が備えられる装置のコンパ
クト化を阻害する要因となっていた。さらに，インバー
タが追加される場合とされない場合があり，回路レイア
ウトが一定しないことも問題とされていた。

【０００８】本発明は，上記のような問題点に鑑みてな
されたものであり，その目的は，回路規模の増加を伴う
ことなく，所望のレベルのリセット信号を出力すること
が可能なリセット回路を備えた集積回路を提供すること
にある。

【０００９】

【課題を解決するための手段】上記課題を解決するため
に，外部回路をリセットするためのリセット信号を出力
する集積回路が提供される。そして，この集積回路は，
請求項１に記載のように，機能切換端から入力される第
１論理レベルを反転させ第２論理レベルを生成するイン
バータと，第１論理レベルと第２論理レベルのうち，第
１時間区分において第１論理レベルを選択し，第１時間
区分の後の第２時間区分において第２論理レベルを選択
する論理レベル選択部と，リセット信号の論理レベル
を，第１時間区分において，論理レベル選択部で選択さ
れた第１論理レベルにラッチし，さらに，第２時間区分
において，論理レベル選択部で選択された第２論理レベ
ルにラッチするラッチ部とを備えたことを特徴としてい
る。

【００１０】かかる構成によれば，外部回路をリセット
するための論理レベルがＨレベル，Ｌレベルのいずれで
あっても，外部回路をリセットするための論理レベルに
応じて機能切換端の論理レベルを調整することによっ
て，回路規模を増加させることなく外部回路をリセット
することが可能となる。また，リセット信号の論理レベ
ルは，第２時間区分においてラッチ部によってラッチさ
れるため，第２時間区分以降，機能切換端の論理レベル
を任意に変更してもよい。すなわち，機能切換端をリセ
ット信号の論理レベル調整以外に利用することも可能と
なる。

【００１１】請求項２に記載のように，集積回路に複数
のフリップフロップから構成された機能ブロックを備
え，この機能ブロックによって第１時間区分と第２時間
区分を計測するようにしてもよい。フリップフロップに
対してクロック信号を入力することによって，第１時間
区分と第２時間区分をクロック信号に同期して切り替え
ることが可能となる。

【００１２】請求項３に記載のように，ラッチ部による
第１論理レベルのラッチのタイミング，および，第２論
理レベルのラッチのタイミングを機能ブロックによって
決定することも可能である。

【００１３】

【発明の実施の形態】以下に添付図面を参照しながら，
本発明にかかる集積回路の好適な実施の形態について詳
細に説明する。なお，以下の説明および添付された図面
において，略同一の機能および構成を有する構成要素に
ついては，同一符号を付することによって重複説明を省
略する。

【００１４】本発明の実施の形態にかかる一の集積回路
１０１の構成を図１に示す。この一の集積回路１０１
は，リセット回路１１１を備えており，外部回路として
の他の集積回路２０１に対してリセット信号ＳＲＳＴ１
０１を出力するものである。

【００１５】リセット回路１１１は，機能ブロック１２
１，インバータ１２２，論理レベル選択部としてのセレ
クタ１２３，およびラッチ１２４から構成されている。
機能ブロック１２１は，クロック信号ＣＬＫおよびリセ
ット制御信号ＲＳＴ−Ｎが入力され，セレクタ１２３の
セレクト信号入力端ｓに対してセレクト信号ｓｅｌを出
力し，ラッチ１２４のゲート入力端Ｇに対してゲート信
号ｇａｔｅを出力するように構成されている。インバー
タ１２２の入力端およびセレクタ１２３の入力端ｂは，
機能切換端としてのコンフィギュレーションピンＣＯＮ
に接続されている。そして，このコンフィギュレーショ
ンピンＣＯＮには，抵抗素子２０７を介してＨレベル
（例えば５Ｖ）またはＬレベル（例えば，０Ｖ）が入力
される。

【００１６】インバータ１２２の出力端は，セレクタ１
２３の入力端ａに接続されている。セレクタ１２３の出
力端ｙは，ラッチ１２４の入力端Ｄに接続されている。
そして，ラッチ１２４の出力端Ｑは，他の集積回路２０
１のリセット入力端２０３に接続されており，出力端Ｑ
から出力されるリセット信号ＳＲＳＴ１０１は，リセッ
ト入力端２０３に入力されることになる。

【００１７】コンフィギュレーションピンＣＯＮは，一
の集積回路１０１が複数の動作モードを有する場合に，
動作モードを選択するために用いられる。通常，リセッ
ト制御信号ＲＳＴ−Ｎによって一の集積回路１０１がリ
セットされ，その後にリセット動作が解除された時のコ
ンフィギュレーションピンＣＯＮのレベルが一の集積回
路１０１の動作モードを決定する。そして，電源オフま
で一の集積回路１０１の動作モードは固定されることに
なる。

【００１８】本実施の形態にかかる一の集積回路１０１
において，コンフィギュレーションピンＣＯＮは，選択
的にＨレベル（例えば，５Ｖ）あるいはＬレベル（例え
ば，０Ｖ）とされる。また，コンフィギュレーションピ
ンＣＯＮは，その他の機能を有する信号の入出力用とし
て用いることも可能である。すなわち，一の集積回路１
０１のリセット動作が解除された時は，本来の機能であ
るコンフィギュレーションのために用いられ，その後の
通常動作期間においては，他の機能を有する信号の入出
力に用いることも可能である。

【００１９】次に，図２に基づいて機能ブロック１２１
の構成を説明する。機能ブロック１２１は，５個のフリ
ップフロップ（以下，「ＦＦ」という。）１３１，１３
２，１３３，１３４，１３５，インバータ１３６，ＡＮ
Ｄゲート１３７，及びＯＲゲート１３８から構成されて
いる。

【００２０】全てのＦＦ１３１，１３２，１３３，１３
４，１３５のクロック入力端ＣＬＫには，クロック信号
ＣＬＫが共通入力され，リセット入力端Ｒには，リセッ
ト制御信号ＲＳＴ−Ｎが共通入力されるように構成され
ている。

【００２１】ＦＦ１３１の入力端Ｄには，リセット制御
信号ＲＳＴ−Ｎが入力されるように構成されている。Ｆ
Ｆ１３１の出力端Ｑは，ＦＦ１３２の入力端Ｄに接続さ
れており，ＦＦ１３２の出力端Ｑは，ＦＦ１３３の入力
端Ｄに接続されており，ＦＦ１３３の出力端Ｑは，ＦＦ
１３４の入力端Ｄに接続されており，ＦＦ１３４の出力
端Ｑは，ＦＦ１３５の入力端Ｄに接続されている。

【００２２】インバータ１３６の入力端は，ＦＦ１３４
の出力端ＱとＦＦ１３５の入力端Ｄの接続ノードに接続
されており，インバータ１３６の出力端は，ＡＮＤゲー
ト１３７の一方の入力端１３７ａに接続されている。Ａ
ＮＤゲート１３７の他方の入力端１３７ｂは，ＦＦ１３
１の出力端ＱとＦＦ１３２の入力端Ｄの接続ノードに接
続されている。ＯＲゲート１３８の一方の入力端１３８
ａは，ＦＦ１３５の出力端Ｑに接続されており，ＯＲゲ
ート１３８の他方の入力端１３８ｂは，ＡＮＤゲート１
３７の出力端に接続されている。

【００２３】そして，セレクト信号ｓｅｌは，ＦＦ１３
２の出力端Ｑから出力され，ゲート信号ｇａｔｅは，Ｏ
Ｒゲート１３８の出力端から出力されることになる。

【００２４】 セレクタ１２３は，図３の（Ａ）に示す
ように，セレクト信号入力端ｓがＬレベルのとき，入力
端ｂのレベルを出力端ｙから出力する。セレクト信号入
力端ｓがＨレベルのとき，入力端ａのレベルを出力端ｙ
から出力する。

【００２５】ラッチ１２４は，図３の（Ｂ）に示すよう
に，ゲート入力端ＧがＬレベルのとき，入力端Ｄのレベ
ルを出力端Ｑから出力する。ゲート入力端ＧがＨレベル
のとき，入力端Ｄのレベルに関わらず前の出力端Ｑのレ
ベルを保持し，出力端Ｑから出力する。

【００２６】以上のように構成された本発明の実施の形
態にかかる一の集積回路１０１の動作について図４を用
いて説明する。

【００２７】まず，他の集積回路２０１がリセット動作
に関してＨアクティブの場合について説明する。この場
合，コンフィギュレーションピンＣＯＮは，図４の
（Ａ）に示すようにＨレベルとされる。

【００２８】一の集積回路１０１および他の集積回路２
０１を含む装置に対して電源が投入されると，一の集積
回路１０１に入力されるリセット制御信号ＲＳＴ−Ｎが
Ｌレベルに確定し，一の集積回路１０１がリセットされ
る。リセット制御信号ＲＳＴ−ＮがＬレベルであるた
め，機能ブロック１２１に備えられたＦＦ１３１，１３
２，１３３，１３４，１３５は，全てリセットされ，Ｆ
Ｆ１３２の出力端Ｑから出力されるセレクト信号ｓｅｌ
は，Ｌレベルとなる。

【００２９】また，ＡＮＤゲート１３７の一方の入力端
１３７ａはＨレベルとなり，他方の入力端１３７ｂはＬ
レベルとなる。そして，ＯＲゲート１３８の一方の入力
端１３８ａはＬレベルとなり，他方の入力端１３８ｂ
は，Ｌレベルとなる。したがって，ＯＲゲート１３８の
出力端からはＬレベルのゲート信号ｇａｔｅが出力され
る。

【００３０】セレクト信号ｓｅｌがＬレベルであるた
め，セレクタ１２３は，入力端ｂのレベル，すなわちコ
ンフィギュレーションピンＣＯＮのＨレベルを出力端ｙ
から出力する。また，ゲート信号ｇａｔｅがＬレベルで
あるため，ラッチ１２４は，入力端Ｄのレベル，すなわ
ちセレクタ１２３の出力端ｙのＨレベルを出力端Ｑから
出力する。結果的に，他の集積回路２０１のリセット入
力端２０３には，コンフィギュレーションピンＣＯＮと
同じＨレベルのリセット信号ＳＲＳＴ１０１が入力され
ることになり，他の集積回路２０１は，リセットされる
ことになる。

【００３１】その後，図４に示したクロック信号ＣＬＫ
のサイクル”２”において，リセット制御信号ＲＳＴ−
ＮがＨレベルに変化し，一の集積回路１０１のリセット
動作が解除される。リセット制信号ＲＳＴ−ＮがＨレベ
ルに変化することによって，機能ブロック１２１に備え
られたＦＦ１３１，１３２，１３３，１３４，１３５の
リセット状態は解除され，サイクル”３”のクロック信
号ＣＬＫの立ち上がりエッジに同期してＦＦ１３１の出
力端Ｑは，Ｈレベルに変化する。これによってＡＮＤゲ
ート１３７の他方の入力端１３７ｂがＨレベルとなり，
ＯＲゲート１３８の他方の入力端１３８ｂがＨレベルと
なる。したがって，ＯＲゲート１３８は，Ｈレベルのゲ
ート信号ｇａｔｅを出力することになる。

【００３２】ゲート信号ｇａｔｅがＨレベルに変化する
ことによって，ラッチ１２４は，セレクタ１２３の出力
端ｙにおけるＨレベル，すなわちコンフィギュレーショ
ンピンＣＯＮにおけるＨレベルをラッチし，出力端Ｑか
らＨレベルのリセット信号ＳＲＳＴ１０１を出力する。

【００３３】サイクル”４”のクロック信号ＣＬＫの立
ち上がりエッジに同期して，機能ブロック１２１に備え
られたＦＦ１３２は，前段のＦＦ１３１の出力端ＱのＨ
レベルに基づき，出力端ＱをＨレベルとする。したがっ
て，セレクト信号ｓｅｌは，Ｈレベルに変化する。

【００３４】セレクタ信号ｓｅｌがＬレベルからＨレベ
ルに変化すると，セレクタ１２３の入力端ａが選択さ
れ，出力端ｙからは，コンフィギュレーションピンＣＯ
Ｎの論理レベルに対して逆のＬレベルが出力される。

【００３５】さらにクロック信号ＣＬＫのサイクルが進
むに伴い，機能ブロック１２１に備えられたＦＦ１３
３，１３４の出力端Ｑは，順次Ｈレベルに変化する。そ
して，サイクル”６”におけるクロック信号ＣＬＫの立
ち上がりエッジに同期してＦＦ１３４の出力端ＱがＨレ
ベルに変化する。これによって，ＡＮＤゲート１３７の
一方の入力端１３７ａがＬレベルとなり，ＡＮＤゲート
１３７の出力端はＬレベルとなる。この時，ＦＦ１３５
の出力端Ｑは，Ｌレベルであるため，ＯＲゲート１３８
は，Ｌレベルのゲート信号ｇａｔｅを出力する。

【００３６】ＦＦ１３５の出力端Ｑは，サイクル”７”
のクロックＣＬＫの立ち上がりエッジに同期してＨレベ
ルに変化するため，ＯＲゲート１３８の出力端Ｑは，再
びＨレベルとなる。このように，ゲート信号ｇａｔｅ
は，サイクル”６”において，一旦Ｌレベルとされる。

【００３７】セレクタ１２３の出力端ｙは，既にサイク
ル”４”においてコンフィギュレーションピンＣＯＮの
Ｈレベルと逆のＬレベルとされている。サイクル”６”
において，ラッチ１２４のゲート入力端ＧがＬレベルと
なるため，セレクタ１２３の出力端ｙのＬレベルはラッ
チされ，リセット信号ＳＲＳＴ１０１はＬレベルとされ
る。そして，リセット信号ＳＲＳＴ１０１がＬレベルと
なることによって，他の集積回路２０１のリセット状態
は解除される。

【００３８】その後，リセット信号ＳＲＳＴ１０１は，
一の集積回路１０１および他の集積回路２０１を含む装
置に対する電源がオフされるまで，Ｌレベルを維持する
ことになる。また，リセット信号ＳＲＳＴ１０１は，サ
イクル”７”以降，コンフィギュレーションピンＣＯＮ
がいかなるレベルとなろうとも，Ｌレベルを維持する。
したがって，サイクル”７”以降，コンフィギュレーシ
ョンピンＣＯＮをリセット信号ＳＲＳＴ１０１の論理レ
ベル設定用以外の機能ピンとして用いることも可能であ
る。

【００３９】以上が，他の集積回路２０１がリセット動
作に関してＨアクティブである場合の動作であるが，次
に，他の集積回路２０１がリセット動作に関してＬアク
ティブである場合の動作について説明する。この場合，
コンフィギュレーションピンＣＯＮは，図４の（Ｂ）に
示すようにＬレベルとされる。

【００４０】一の集積回路１０１および他の集積回路２
０１を含む装置に対して電源が投入されると，一の集積
回路１０１に入力されるリセット制御信号ＲＳＴ−Ｎが
Ｌレベルに確定し，一の集積回路１０１がリセットされ
る。リセット制御信号ＲＳＴ−ＮがＬレベルであるた
め，機能ブロック１２１に備えられたＦＦ１３１，１３
２，１３３，１３４，１３５は，全てリセットされ，Ｆ
Ｆ１３２の出力端Ｑから出力されるセレクト信号ｓｅｌ
は，Ｌレベルとなる。

【００４１】また，ＡＮＤゲート１３７の一方の入力端
１３７ａはＨレベルとなり，他方の入力端１３７ｂはＬ
レベルとなる。そして，ＯＲゲート１３８の一方の入力
端１３８ａはＬレベルとなり，他方の入力端１３８ｂ
は，Ｌレベルとなる。したがって，ＯＲゲート１３８の
出力端からはＬレベルのゲート信号ｇａｔｅが出力され
る。

【００４２】セレクト信号ｓｅｌがＬレベルであるた
め，セレクタ１２３は，入力端ｂのレベル，すなわちコ
ンフィギュレーションピンＣＯＮのＬレベルを出力端ｙ
から出力する。また，ゲート信号ｇａｔｅがＬレベルで
あるため，ラッチ１２４は，入力端Ｄのレベル，すなわ
ちセレクタ１２３の出力端ｙのＬレベルを出力端Ｑから
出力する。結果的に，他の集積回路２０１のリセット入
力端２０３には，コンフィギュレーションピンＣＯＮと
同じＬレベルのリセット信号ＳＲＳＴ１０１が入力され
ることになり，他の集積回路２０１は，リセットされる
ことになる。

【００４３】その後，図４に示したクロック信号ＣＬＫ
のサイクル”２”において，リセット制御信号ＲＳＴ−
ＮがＨレベルに変化し，一の集積回路１０１のリセット
動作が解除される。リセット制信号ＲＳＴ−ＮがＨレベ
ルに変化することによって，機能ブロック１２１に備え
られたＦＦ１３１，１３２，１３３，１３４，１３５の
リセット状態は解除され，サイクル”３”のクロック信
号ＣＬＫの立ち上がりエッジに同期してＦＦ１３１の出
力端Ｑは，Ｈレベルに変化する。これによってＡＮＤゲ
ート１３７の他方の入力端１３７ｂがＨレベルとなり，
ＯＲゲート１３８の他方の入力端１３８ｂがＨレベルと
なる。したがって，ＯＲゲート１３８は，Ｈレベルのゲ
ート信号ｇａｔｅを出力することになる。

【００４４】ゲート信号ｇａｔｅがＨレベルに変化する
ことによって，ラッチ１２４は，セレクタ１２３の出力
端ｙにおけるＬレベル，すなわちコンフィギュレーショ
ンピンＣＯＮにおけるＬレベルをラッチし，出力端Ｑか
らＬレベルのリセット信号ＳＲＳＴ１０１を出力する。

【００４５】サイクル”４”のクロック信号ＣＬＫの立
ち上がりエッジに同期して，機能ブロック１２１に備え
られたＦＦ１３２は，前段のＦＦ１３１の出力端ＱのＨ
レベルに基づき，出力端ＱをＨレベルとする。したがっ
て，セレクト信号ｓｅｌは，Ｈレベルに変化する。

【００４６】セレクタ信号ｓｅｌがＬレベルからＨレベ
ルに変化すると，セレクタ１２３の入力端ａが選択さ
れ，出力端ｙからは，コンフィギュレーションピンＣＯ
Ｎの論理レベルに対して逆のＨレベルが出力される。

【００４７】さらにクロック信号ＣＬＫのサイクルが進
むに伴い，機能ブロック１２１に備えられたＦＦ１３
３，１３４の出力端Ｑは，順次Ｈレベルに変化する。そ
して，サイクル”６”におけるクロック信号ＣＬＫの立
ち上がりエッジに同期してＦＦ１３４の出力端ＱがＨレ
ベルに変化する。これによって，ＡＮＤゲート１３７の
一方の入力端１３７ａがＬレベルとなり，ＡＮＤゲート
１３７の出力端はＬレベルとなる。この時，ＦＦ１３５
の出力端Ｑは，Ｌレベルであるため，ＯＲゲート１３８
は，Ｌレベルのゲート信号ｇａｔｅを出力する。

【００４８】ＦＦ１３５の出力端Ｑは，サイクル”７”
のクロックＣＬＫの立ち上がりエッジに同期してＨレベ
ルに変化するため，ＯＲゲート１３８の出力端Ｑは，再
びＨレベルとなる。このように，ゲート信号ｇａｔｅ
は，サイクル”６”において，一旦Ｌレベルとされる。

【００４９】セレクタ１２３の出力端ｙは，既にサイク
ル”４”においてコンフィギュレーションピンＣＯＮの
Ｌレベルと逆のＨレベルとされている。サイクル”６”
において，ラッチ１２４のゲート入力端ＧがＬレベルと
なるため，セレクタ１２３の出力端ｙのＨレベルはラッ
チされ，リセット信号ＳＲＳＴ１０１はＨレベルとされ
る。そして，リセット信号ＳＲＳＴ１０１がＨレベルと
なることによって，他の集積回路２０１のリセット状態
は解除される。

【００５０】その後，リセット信号ＳＲＳＴ１０１は，
一の集積回路１０１および他の集積回路２０１を含む装
置に対する電源がオフされるまで，Ｈレベルを維持する
ことになる。また，リセット信号ＳＲＳＴ１０１は，サ
イクル”７”以降，コンフィギュレーションピンＣＯＮ
がいかなるレベルとなろうとも，Ｈレベルを維持する。
したがって，サイクル”７”以降，コンフィギュレーシ
ョンピンＣＯＮをリセット信号ＳＲＳＴ１０１の論理レ
ベル設定用以外の機能ピンとして用いることも可能であ
る。

【００５１】以上，添付図面を参照しながら本発明の好
適な実施の形態について説明したが，本発明はかかる実
施の形態に限定されない。当業者であれば，特許請求の
範囲に記載された技術的思想の範疇内において各種の変
更例または修正例に想到し得ることは明らかであり，そ
れらについても当然に本発明の技術的範囲に属するもの
と了解される。

【００５２】例えば，本実施の形態においては，一の集
積回路１０１に対して１個の他の集積回路２０１が接続
された場合に即して説明したが，本発明はこれに限ら
ず，一の集積回路１０１に対して，複数の集積回路が接
続された場合であっても適用可能である。その場合，一
の集積回路１０１に対して，複数の集積回路を並列的に
接続することはもちろん，他の集積回路２０１に対して
リセット回路１１１を設けることによって，一の集積回
路１０１を起点として他の集積回路を直列に接続させる
ことも可能である。

【００５３】

【発明の効果】以上説明したように，本発明によれば，
外部回路をリセットするためのリセット信号の極性を機
能切換端の論理レベルを調整することによって決定する
ことが可能となる。また，機能切換端をリセット信号の
論理レベル調整以外に利用することも可能となる。

【図面の簡単な説明】

【図１】本発明の実施の形態にかかる一の集積回路の構
成を示す回路図である。

【図２】図１の一の集積回路に備えられた機能ブロック
の構成を示す回路図である。

【図３】図１の一の集積回路に備えられたセレクタおよ
びラッチの機能説明図である。

【図４】図１の一の集積回路の動作を説明するタイミン
グチャートである。

【図５】従来の一の集積回路と他の集積回路との接続構
成を示すブロック図である。

【図６】他の従来の一の集積回路と他の集積回路との接
続構成を示すブロック図である。

【符号の説明】

１０１ 一の集積回路 １１１ リセット回路 １２１ 機能ブロック １２２ インバータ １２３ セレクタ １２４ ラッチ １３１〜１３５ フリップフロップ １３６ インバータ １３７ ＡＮＤゲート １３８ ＯＲゲート ２０１ 他の集積回路 ＣＯＮ コンフィギュレーションピン ＣＬＫ クロック信号 ｇａｔｅ ゲート信号 ＲＳＴ−Ｎ リセット制御信号 ｓｅｌ セレクト信号 ＳＲＳＴ１０１ リセット信号

Claims (3)

【特許請求の範囲】
1. 【請求項１】 外部回路をリセットするためのリセット
   信号を出力する集積回路であって：機能切換端から入力
   される第１論理レベルを反転させ第２論理レベルを生成
   するインバータと；前記第１論理レベルと第２論理レベ
   ルのうち，第１時間区分において前記第１論理レベルを
   選択し，前記第１時間区分の後の第２時間区分において
   前記第２論理レベルを選択する論理レベル選択部と；前
   記リセット信号の論理レベルを，前記第１時間区分にお
   いて，前記論理レベル選択部で選択された前記第１論理
   レベルにラッチし，さらに，前記第２時間区分におい
   て，前記論理レベル選択部で選択された前記第２論理レ
   ベルにラッチするラッチ部と；を備えたことを特徴とす
   る，集積回路。
2. 【請求項２】 前記第１時間区分と前記第２時間区分
   は，複数のフリップフロップから構成された機能ブロッ
   クによって計測されることを特徴とする，請求項１に記
   載の集積回路。
3. 【請求項３】 前記ラッチ部による前記第１論理レベル
   のラッチのタイミング，および，前記第２論理レベルの
   ラッチのタイミングは，前記機能ブロックによって決定
   されることを特徴とする，請求項２に記載の集積回路。