JP2000252474A - 半導体装置の作製方法 - Google Patents

Abstract

(57)【要約】 【課題】 結晶性半導体膜から結晶化を促進する元素を
効率よく除去する。 【解決手段】 非晶質シリコン膜、微結晶シリコン膜等
でなる半導体膜１２に接してＮｉ膜１３を形成する。半
導体膜１２を４５０〜６５０℃で加熱してＮｉを移動さ
せ結晶質半導体膜１５を形成する。次に、結晶質半導体
膜１５に結晶化促進元素をソース領域となる領域及びド
レイン領域となる領域に選択的に添加して、１５族元素
添加領域１５ａを形成する。次に５００〜８５０℃で加
熱して、被ゲッタリング領域１５ｂに残存した結晶化促
進元素を１５族元素添加領域１５ａに吸い取らせる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、結晶質半導体膜を
用いて半導体装置を作製する方法に関する。なお、本発
明の半導体装置は、薄膜トランジスタやＭＯＳトランジ
スタなどの素子だけでなく、これら絶縁ゲート型半導体
素子で構成された半導体回路を有する電子機器や、アク
ティブマトリクス基板でなる電気光学表示装置（代表的
には、液晶表示装置）を備えたパーソナルコンピュータ
やデジタルカメラ等の電子機器をもその範疇とする。

【０００２】

【従来の技術】現在、半導体膜を用いた半導体素子とし
て、薄膜トランジスタ（ＴＦＴ）が知られている。ＴＦ
Ｔは各種集積回路に利用されているが、特にアクティブ
マトリクス型液晶表示装置のマトリクス回路のスイッチ
ング素子として利用されている。更に、近年ＴＦＴの高
移動度化が進められており、マトリクス回路を駆動する
ドライバ回路の素子としてもＴＦＴが利用されている。
ドライバ回路に利用するには、半導体層としては、非晶
質シリコン膜よりも移動度の高い、結晶質シリコン膜を
用いることが必要となる。この結晶質シリコン膜（結晶
性シリコン膜ともいう）は多結晶シリコン、ポリシリコ
ン、微結晶シリコン等と呼ばれている。

【０００３】従来、結晶質シリコン膜を形成するには、
結晶質シリコン膜を直接成膜する方法と、非晶質シリコ
ンをＣＶＤ法で成膜し、６００〜１１００℃の温度で２
０〜４８時間加熱処理して、非晶質シリコンを結晶化す
る方法が知られている。後者の方法で形成した結晶質シ
リコン膜のほうが結晶粒が大きく、作製した半導体素子
の特性も良好である。

【０００４】後者の方法でガラス基板上に結晶質シリコ
ン膜を形成する場合には、結晶化のプロセス温度の上限
が６００℃程度になり、結晶化工程に長時間要すること
になる。また６００℃という温度はシリコンを結晶化す
る最低の温度に近く、５００℃以下になると、工業的な
時間で結晶化させることは不可能である。

【０００５】結晶化時間を短縮するには、高い歪点を有
する石英基板を用いて、結晶化温度を１０００℃程度に
上昇すればよいが、石英基板はガラス基板に比較して非
常に高価であり、大面積化は困難である。例えば、アク
ティブ型の液晶表示装置に広く用いられるコーニング７
０５９ガラスはガラス歪点が５９３℃であり、６００℃
以上の温度で数時間の加熱では基板の縮みや撓みが発生
してしまう。このため、コーニング７０５９ガラスのよ
うなガラス基板が利用できるように、結晶化プロセスの
低温化及び時短化が要求されている。

【０００６】エキシマレーザーによる結晶化技術はプロ
セスの低温化、時短化を可能にした技術の１つである。
エキシマレーザー光は基板に熱的な影響を殆ど与えず
に、１０００℃前後の熱アニールに匹敵するエネルギー
を短時間で半導体膜に与えることができ、また高い結晶
性の半導体膜を形成することができる。しかしながら、
エキシマレーザーは照射面のエネルギー分布がばらつい
ているので、得られた結晶質半導体膜の結晶性もばらつ
いてしまい、ＴＦＴごとの素子特性もばらつきが見られ
た。

【０００７】そこで、本出願人は、加熱処理を用いつ
つ、結晶化温度を低温化した技術を特開平６−２３２０
５９号公報、特開平７−３２１３３９号公報等に開示し
ている。上記公報の技術は、非晶質シリコン膜に微量の
結晶化を促進する元素（便宜上、結晶化促進元素と呼
ぶ）を触媒として導入し、しかる後に加熱処理を行うこ
とにより結晶質シリコン膜を得るものである。結晶化を
助長、促進する元素としては、Ｎｉ、Ｆｅ、Ｃｏ、Ｒ
ｕ、Ｒｈ、Ｐｄ、Ｏｓ、Ｉｒ、Ｐｔ、Ｃｕ、Ａｕ、Ｇｅ
から選ばれた元素を用いる。

【０００８】上記公報の結晶化では、加熱処理により、
非晶質シリコン膜内に結晶化促進元素が移動し（拡散と
もいう）、非晶質シリコンの結晶化が進行する。上記公
報の結晶化技術を用いることにより、４５０〜６００
℃、４〜２４時間の加熱処理で結晶質シリコンを形成す
ることが可能であり、ガラス基板を使用することを可能
にした。

【０００９】しかしながら、上記公報の結晶化では、結
晶化促進元素が結晶質シリコン膜に残存しているという
問題点を有する。このような結晶化促進元素はシリコン
膜の半導体特性を損なうものであり、作製する素子の安
定性、信頼性が損われてしまう。

【００１０】そこで、この問題点を解消するため、本出
願人は結晶質シリコン膜から結晶化促進元素を除去する
（ゲッタリングする）方法を検討した。１つの方法は、
塩素などハロゲン元素を含有する雰囲気で加熱処理する
方法である。この方法では、膜内の結晶化促進元素がハ
ロゲン化物として気化される。

【００１１】第２の方法は、リンを結晶質シリコン膜に
選択的に添加して加熱処理を行う方法である。加熱処理
を行うことにより、結晶化促進元素をリン添加領域へと
移動させ、この領域に捕獲する。

【００１２】しかしながら、第１の方法では、ゲッタリ
ングの効果を得るには熱処理温度を８００℃以上にする
必要があり、ガラス基板が使用できない。他方、第２の
方法は加熱温度を６００℃以下とすることができるが、
処理時間が十数時間要するという欠点を有する。

【００１３】

【発明が解決しようとする課題】本発明は、上記第２の
方法の結晶化促進元素の除去技術を用いるにあたって、
結晶化促進元素の除去工程を効率良く行う方法を提供す
ることを目的とする。

【００１４】更に、本発明はプロセス温度を６００℃以
下とし、ガラス基板上に高性能の半導体素子の形成を可
能にすることを目的とする。

【００１５】

【課題を解決するための手段】結晶化促進元素の除去に
時間を要するのは、図２に示すように、結晶化促進元素
を低減させる領域７０（便宜上、被ゲッタリング領域と
呼ぶ）と、その元素を吸い取り捕獲するリン添加領域７
１（ゲッタリング領域）とが離れていることが原因であ
る。

【００１６】従って、被ゲッタリング領域に接してゲッ
タリング領域を形成すれば、結晶化促進元素の捕獲され
る領域までの移動距離が短くなり、結晶化促進元素の除
去工程の時短化、低温化が図れる。

【００１７】ここで、結晶化促進元素を低減させる領域
７０（被ゲッタリング領域）とは、その特性の良、不良
が半導体特性に最も影響を及ぼすチャネル形成領域とな
る領域を含む領域である。チャネル形成領域の特性によ
って、スイッチング特性や移動度の値が大きく左右され
る。チャネル形成領域中に不規則に結晶化促進元素が残
存したままであると、スイッチング特性や移動度等の半
導体特性を損ない、素子の安定性や信頼性を損なう原因
となる。そのため、チャネル形成領域に残存する結晶化
促進元素を低減させることは、安定性、信頼性のある素
子作製に必要不可欠なことである。

【００１８】更に、被ゲッタリング領域７０として、チ
ャネル形成領域となる領域に加えて、その領域と隣接す
る低濃度不純物領域となる領域を含ませることは好まし
い。低濃度不純物領域はＯＦＦ時のリーク電流を低減さ
せる領域である。そのため、低濃度不純物領域に残存す
る結晶化促進元素を減少させることにより、リーク電流
の低減に関して、安定性、信頼性のある素子を得ること
が可能である。

【００１９】なお、低濃度不純物領域とは、不純物濃度
がソース領域やドレイン領域よりも低い高抵抗な領域で
ある。その不純物濃度は１０¹⁶〜１０¹⁹atoms/cm³ であ
る。ただし、低濃度不純物領域は必ずしもソース領域や
ドレイン領域より不純物濃度が低くなければならないわ
けではない。低濃度不純物領域はソース領域やドレイン
領域よりも高抵抗であればよい。従って、低濃度不純物
領域の不純物濃度を低くする代わりに、低濃度不純物領
域にイオン打ち込みやレーザー照射してソース領域やド
レイン領域よりも高抵抗領域とすれば、ソース領域やド
レイン領域と同じ不純物濃度であっても構わない。

【００２０】結晶化促進元素を捕獲するゲッタリング領
域は、被ゲッタリング領域に接すること、被ゲッタリン
グ領域に含まれる結晶化促進元素を捕獲可能な大きさで
あること、工程数を削減すること、を考え合わせると、
少なくともソース領域となる領域及びドレイン領域とな
る領域を含んだ領域であることが必要である。ソース領
域となる領域及びドレイン領域となる領域を含んだ領域
にリン等の１５族元素を添加することで、同時にソース
領域となる領域及びドレイン領域となる領域を低抵抗化
するための不純物元素の導入を行うことができ、不純物
元素の導入工程を省くことができる。

【００２１】そこで、本発明では、図１に示すように、
チャネル形成領域となる領域又はチャネル形成領域及び
低濃度不純物領域となる領域を含む被ゲッタリング領域
８０に接した、少なくともソース領域となる領域８１及
びドレイン領域となる領域８２を含んだ斜線で示す領域
８３に１５族元素を添加し、被ゲッタリング領域８０中
の結晶化促進元素を矢印８５で示すようにゲッタリング
領域８３に移動させて捕獲し、被ゲッタリング領域８０
から結晶化促進元素を除去することを主要な構成とす
る。

【００２２】図１（Ａ）では、ソース領域となる領域８
１及びドレイン領域となる領域８２をゲッタリング領域
８３として、１５族元素を添加して、被ゲッタリング領
域８０の結晶化促進元素の除去を行う。図１（Ａ）は、
結晶化促進元素を捕獲するゲッタリング領域８３の面積
が必要最低限の大きさであるため、ゲッタリング領域８
３に捕獲される結晶化促進元素の濃度を高くでき、ソー
ス領域８１及びドレイン領域８２の低抵抗化を図ること
ができる。

【００２３】図１（Ｂ）は、帯状にリンを添加するもの
であって、リン添加領域８３と島状半導体層８６の横方
向（帯の長さ方向）の位置合わせが不要となる。更に、
図１（Ｂ）は、ゲッタリング領域８３の面積が図１
（Ａ）よりも大きいため、結晶化促進元素除去の時短
化、低温化を図ることができる。それと同時に、図１
（Ｂ）は、リン添加領域８３の帯の幅をソース領域８１
及びドレイン領域８２の幅としているため、リン添加領
域８３を帯状でかつその面積を必要最低限としているた
め、横方向の位置合わせを不要としたものの中で最もソ
ース領域８１及びドレイン領域８２に捕獲される結晶化
促進元素の濃度を高くでき、ソース領域８１及びドレイ
ン領域８２の低抵抗化を図ることができる。

【００２４】図１（Ｃ）は図１（Ｂ）と同様、帯状にリ
ンを添加するものであり、図１（Ｂ）と同様の効果が得
られる。図１（Ｃ）はリン添加領域８３の幅が図１
（Ｂ）のようにソース領域となる領域８１及びドレイン
領域となる領域８２の幅ではなく、それよりリン添加領
域８３の幅を広くしているため、図１（Ｂ）よりも更に
結晶化促進元素除去の時短化、低温化を図ることができ
る。また、帯状の幅がソース領域となる領域及びドレイ
ン領域となる領域の幅よりも広いため、リン添加領域８
３と島状半導体層８６の横方向（帯の長さ方向）の位置
合わせが不要なことに加えて、リン添加領域８３と島状
半導体層８６の縦方向（帯の幅方向）の位置合わせを厳
密に行う必要もない。従って図１（Ｃ）は最も信頼性を
高めることができる。

【００２５】図１（Ｄ）は、チャネル形成領域となる領
域８４（又はチャネル形成領域と低濃度不純物領域とな
る領域）を囲んでリンを添加するものであり、最も結晶
化促進元素除去の時短化、低温化を図ることができる。

【００２６】上述の課題を解決するための本発明は、半
導体膜を形成する工程Ａと、前記半導体膜に結晶化を促
進する元素を導入する工程Ｂと、前記結晶化を促進する
元素を導入した後、前記半導体膜を結晶化する工程Ｃ
と、結晶化された半導体膜に選択的に１５族元素を添加
する工程Ｄと、前記１５族元素を添加した後、前記半導
体膜を加熱処理する工程Ｅと、前記半導体膜をパターニ
ングして島状半導体層を形成する工程Ｆと、を有し、前
記パターニングは、前記１５族元素が添加された領域が
ソース領域およびドレイン領域となるように、かつ前記
１５族元素が添加されなかった領域がチャネル形成領域
となるように行われることを主要な構成とする。

【００２７】上記半導体膜の形成工程Ａにおいて、半導
体膜は結晶性のない半導体膜、又は結晶性を有するが１
００ｎｍ以上のオーダーの結晶粒が殆どない半導体膜で
あって、具体的には非晶質半導体膜、微結晶半導体膜を
指す。微結晶半導体膜は、数ｎｍ〜数十ｎｍの大きさの
結晶粒を含む微結晶と非晶質とが混相状態の半導体膜で
ある。

【００２８】より具体的には、半導体膜は非晶質シリコ
ン膜、微結晶シリコン膜、非晶質ゲルマニウム膜、微結
晶ゲルマニウム膜、非晶質Ｓｉ₁ Ｇｅ_1-x （０＜ｘ＜
１）であり、これらの半導体膜はプラズマＣＶＤ法、減
圧ＣＶＤ法等の化学的気相法で成膜される。

【００２９】また、半導体膜を形成する際に、半導体膜
と無機絶縁膜を連続成膜してもよい。そうすることによ
り、半導体膜の表面への不純物の付着を防ぐことができ
る。更に、この連続成膜した無機絶縁膜をゲート絶縁膜
又はゲート絶縁膜の一部としててもよい。半導体膜とゲ
ート絶縁膜の界面における不純物は、半導体特性を損な
う原因となるが、半導体膜とゲート絶縁膜を連続成膜す
ると、半導体膜とゲート絶縁膜の界面への不純物の付着
を防止することができる。

【００３０】上記導入工程Ｂにおいて、結晶化を促進す
る元素（結晶化促進元素）とは半導体、特にシリコンの
結晶化を助長、促進する機能を有する元素であり、Ｎ
ｉ、Ｆｅ、Ｃｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ｏｓ、Ｉｒ、Ｐ
ｔ、Ｃｕ、Ａｕ、Ｇｅから選ばれた１種又は複数種の元
素を用いることができる。

【００３１】上記結晶化促進元素を導入する方法は、結
晶化促進元素を半導体膜に添加する方法、結晶化促進元
素を含有する膜を半導体膜の上面又は下面に接して形成
する方法を用いることができる。

【００３２】前者の方法では、半導体膜を成膜後、イオ
ン注入法、プラズマドーピング法等によって、結晶化促
進元素を半導体膜に添加する方法を用いることができ
る。

【００３３】後者の方法において、結晶化促進元素を含
有する膜を形成するには、ＣＶＤ法やスパッタリング法
などの堆積法や、スピナーを用いて結晶化促進元素を含
む溶液を塗布する塗布法が挙げられる。また、結晶化促
進元素を含有する膜の形成と、半導体膜の形成はどちら
が先でも良く、半導体膜を先に成膜すれば、結晶化促進
元素を含有する膜は半導体膜上面に密接して形成され、
形成順序を逆にすれば、結晶化促進元素を含有する膜は
半導体膜下面に密接して形成されることになる。なお本
発明では、密接するとは半導体膜と結晶化促進元素が文
字通り密接するだけでなく、半導体膜内に結晶化促進元
素が移動できれば、膜の間に１０ｎｍ程度の厚さの酸化
膜、自然酸化膜等が存在している構成も含む。

【００３４】例えば、導入工程で、結晶化促進元素とし
てニッケル（Ｎｉ）を用いた場合には、堆積法でＮｉ膜
やＮｉシリサイド膜を成膜すればよい。

【００３５】また、塗布法を用いる場合には、臭化ニッ
ケルや、酢酸ニッケル、蓚酸ニッケル、炭酸ニッケル、
塩化ニッケル、沃化ニッケル、硝酸ニッケル、硫酸ニッ
ケル等のニッケル塩を溶質とし、水、アルコール、酸、
アンモニアを溶媒とする溶液、又はニッケル元素を溶質
とし、ベンゼン、トルエン、キシレン、四塩化炭素、ク
ロロホルム、エーテルを溶媒とする溶液を用いることが
できる。あるいは、ニッケルが完全に溶解していなくと
も、ニッケルが媒質中に分散したエマルジョンの如き材
料を用いてもよい。

【００３６】または酸化膜形成用の溶液にニッケル単体
あるいはニッケルの化合物を分散させ、ニッケルを含有
した酸化膜を形成する方法でもよい。このような溶液と
しては、東京応化工業株式会社のＯＣＤ(Ohka Diffusio
n Source）を用いることができる。このＯＣＤ溶液を用
いれば、被形成面上に塗布し、２００℃程度で焼成する
ことで、簡単に酸化シリコン膜を形成できる。他の結晶
化促進元素についても同様である。

【００３７】結晶化促進元素の導入方法としては、ドー
ピング法やＮｉ膜をスパッタ法で成膜する方法よりも、
塗布法が最も容易に半導体膜中の結晶化促進元素濃度を
調節することができ、また工程も簡単化される。

【００３８】また、上記結晶化工程Ｃは、半導体膜内に
結晶化促進元素を移動（拡散ともいう）させながら行
う。結晶化促進元素を導入した半導体膜を加熱処理する
と、結晶化促進元素が直ちに半導体膜内に移動する。そ
して結晶化促進元素は移動しつつ、非晶質状態にある分
子鎖に触媒的な作用を及ぼし、半導体膜を結晶化させ
る。

【００３９】この結晶化を促進させる作用に関しては、
本出願人により、特開平０６−２４４１０３号公報、特
開平０６−２４４１０４号公報等で開示している。結晶
化促進元素と接しているシリコンは結晶化促進元素と結
合し、シリサイドが形成される。そして、シリサイドと
非晶質状態のシリコン結合が反応して、結晶化が進行す
ることが分かった。これは、結晶化促進元素とシリコン
の原子間距離が単結晶シリコンの原子間距離に非常に近
いためであり、Ｎｉ−Ｓｉ間距離が単結晶Ｓｉ−Ｓｉ間
距離と最も近く、０．６％ほど短い。

【００４０】Ｎｉを結晶化促進元素として用いて非晶質
シリコン膜を結晶化させる反応をモデル化すると、 Ｓｉ［ａ］−Ｎｉ（シリサイド）＋Ｓｉ［ｂ］−Ｓｉ［ｃ］（非晶質） →Ｓｉ［ａ］−Ｓｉ［ｂ］（結晶性）＋Ｎｉ−Ｓｉ［ｃ］（シリサイド） という反応式で表すことができる。

【００４１】なお、上記の反応式において、［ａ］、
［ｂ］、［ｃ］という指標はＳｉ原子位置を表してい
る。

【００４２】上記の反応式は、シリサイド中のＮｉ原子
が非晶質部分のシリコンのＳｉ［ｂ］原子と置換するた
めに、Ｓｉ［ａ］−Ｓｉ［ｂ］間距離が単結晶とほぼ同
じになることを示している。また、Ｎｉが半導体膜内を
拡散しつつ、結晶成長させていることを示している。ま
た、結晶化反応が終了した時点で、ＮｉはＳｉと結合し
た状態で、移動した終端（又は、結晶成長の先端）に局
在していることを示している。つまりＮｉＳｉ_x で表さ
れるシリサイド状態で結晶化後の膜内に不規則に分布し
ていることとなる。このシリサイドの存在は、結晶化後
の膜をＦＰＭ処理することで、穴として確認できる。

【００４３】ＦＰＭ処理とは、ニッケルシリサイドを短
時間で除去できるＦＰＭ（５０％ＨＦと５０％Ｈ₂ Ｏ₂
を１：１で混合したエッチャント）を用いた処理であっ
て、ＦＰＭで３０秒程度エッチングして、エッチングに
よる穴の有無によってニッケルシリサイドの存在が確認
できるものである。

【００４４】ＦＰＭ処理によって結晶化されたシリコン
膜には不規則にＦＰＭによる穴が発生していた。このこ
とは、結晶化された領域にはニッケルが局在し、この局
在している部分でシリコンと結合してシリサイドが形成
されていることを示している。

【００４５】なお、この結晶化反応を進行させるための
エネルギーを与えるには、加熱炉において４５０℃以上
で加熱すればよいことが分かっている。また、加熱温度
の上限は６５０℃とする。これは、結晶化促進元素と反
応しない部分で、非晶質半導体膜の結晶化が進行しない
ようにするためである。結晶化促進元素と反応しない部
分で結晶化してしまうと、結晶化促進元素がその部分に
拡散できないので結晶粒を大きくすることができず、ま
た粒径もばらついてしまう。

【００４６】また、結晶化工程において、加熱処理によ
り結晶化した半導体膜には結晶粒内に欠陥が含まれる場
合があり、また非晶質部分が残存している場合がある。
そこで、その非晶質部分を結晶化し、また粒内の欠陥を
消滅させるために、再び加熱処理を行うことは好まし
い。この加熱温度は結晶化の際の加熱処理よりも高く、
具体的には５００〜１１００℃とする、より好ましくは
６００〜１１００℃とする。なお、実際の温度の上限は
基板の耐熱温度で決定されることはいうまでもない。

【００４７】なお、この工程で、加熱処理の代わりにエ
キシマレーザー光を照射することもできる。しかしなが
ら、上述したようにエキシマレーザーには不可避的な照
射エネルギーばらつきがあるため、非晶質部分の結晶化
にばらつきが生じてしまうおそれがある。特に、膜ごと
に非晶質部分の分布にばらつきがある場合は、１つの半
導体装置で、素子間の特性がばらついてしまうだけでな
く、半導体装置間の特性のばらつきが生ずるおそれがあ
る。

【００４８】そのため、結晶化工程後、エキシマレーザ
ー光を照射する場合は、必ず加熱処理を施して、非晶質
部分を結晶化させ、また欠陥を減少させることが望まれ
る。従って、次の光アニール工程でエキシマレーザーを
使用する場合には、結晶性改善するための処理を加熱処
理で行うことが重要になる。

【００４９】また、加熱炉内での加熱処理と同等な加熱
方法として、波長０．６〜４μｍ、より好ましくは０．
８〜１．４μｍにピークをもつ赤外光を数十〜数百秒照
射するＲＴＡ法が知られている。赤外光に対する吸収係
数が高いため、赤外光の照射によって半導体膜は８００
〜１１００℃に短時間で加熱される。しかし、ＲＴＡ法
はエキシマレーザー光よりも照射時間が長いため、基板
に熱が吸収され易く、ガラス基板を用いる場合には反り
の発生に注意が必要である。

【００５０】また、他の方法としてパルス発振型のＹＡ
ＧレーザーやＹＶＯ₄レーザーを使用する方法がある。
特にレーザーダイオード励起方式のレーザー装置を使用
すると高出力と高いパルス発振周波数が得られる。その
第２高調波（５３２nm）、第３高調波（３５４.７n
m）、第４高調波（２６６nm）のいずれかを使用し、例
えばレーザーパルス発振周波数１〜２００００Ｈｚ（好
ましくは１０〜１００００Ｈｚ）、レーザーエネルギー
密度を２００〜６００mJ/cm²（代表的には３００〜５０
０mJ/cm²）とする。そして、線状ビームを基板全面に渡
って照射し、この時の線状ビームの重ね合わせ率（オー
バーラップ率）を８０〜９０％として行う。第２高調波
を使うと、半導体層の内部にも均一に熱が伝わり、照射
エネルギー範囲が多少ばらついても結晶化が可能とな
る。それにより、加工マージンがとれるため結晶化のば
らつきが少なくなる。また、パルス周波数が高いのでス
ループットが向上する。

【００５１】本発明では、結晶化された半導体膜内に局
在する結晶化促進元素を除去（ゲッタリング）すること
を目的とする。本発明では、結晶化促進元素をゲッタリ
ングするために１５族元素を用いる。ここで、１５族元
素はＰ、Ａｓ、Ｎ、Ｓｂ、Ｂｉである。ゲッタリング能
力の最も高いのはＰであり、次いでＳｂである。

【００５２】本発明において結晶化促進元素の除去は、
結晶化した結晶質半導体膜に１５族元素を選択的に添加
して１５族元素を含有する領域を形成し、加熱処理し
て、１５族元素を含有する領域に結晶化促進元素を移動
させ、捕獲することにより行う。結晶質半導体膜に１５
族元素を添加する工程Ｄには、半導体膜に結晶化促進元
素を導入する方法と同様に、プラズマドーピング法やイ
オン注入法等の気相法が挙げられる。

【００５３】１５族元素を添加する領域（ゲッタリング
領域）は、結晶化された半導体膜のチャネル形成領域と
なる領域又はチャネル形成領域と低濃度不純物領域とな
る領域を含まず、かつチャネル形成領域となる領域又は
チャネル形成領域と低濃度不純物領域となる領域に接し
た領域、具体的には、ソース領域となる領域及びドレイ
ン領域となる領域を含んだ領域である。ソース領域とな
る領域及びドレイン領域となる領域に１５族元素を添加
することにより、同時に低抵抗化のための不純物元素の
導入工程を行うことができ、工程を簡略化できる。

【００５４】１５族元素を添加する際のマスクは、酸化
シリコン膜や、窒化シリコン膜、窒化酸化シリコン膜等
の無機絶縁膜を用いることが好ましい。

【００５５】１５族元素を添加する領域（ゲッタリング
領域）の大きさは、少なくともソース領域となる領域及
びドレイン領域となる領域の大きさがあれば、結晶化促
進元素の除去のためには十分である。しかし、１５族元
素を添加する領域が大きければ除去工程の時短化、低温
化となるので好ましい。従って、結晶化を促進する元素
の除去工程の後に、半導体膜をパターニングして島状半
導体層を形成する工程を行うことは、１５族元素の添加
領域をソース領域及びドレイン領域より大きくすること
ができるため好ましい。

【００５６】１５族元素を添加した領域の１５族元素濃
度は、半導体膜内に残存する結晶化促進元素の濃度の１
０倍とする。本発明の結晶化方法では、１０¹⁸〜１０²⁰
atoms/cm³ オーダーで結晶化促進元素が残存するため、
１５族元素濃度は１×１０¹⁹〜１×１０²¹atoms/cm³ と
する。

【００５７】結晶化促進元素の除去（ゲッタリング）
は、加熱処理する工程Ｅによって行う。加熱処理によっ
て、結晶化促進元素は１５族元素を添加した領域（ゲッ
タリング領域）へ移動して捕獲（ゲッタリング）され
る。この結晶化促進元素の除去工程は、１５族元素を添
加した領域に結晶化促進元素を吸い取らせる（ゲッタリ
ングさせる）工程と見ることができる。

【００５８】この加熱処理は、ゲート電極、ゲート配線
形成前に行う（ゲート配線とゲート電極は一体的に形成
されていることが多い）。半導体膜の結晶化時と、結晶
化促進元素の除去時の温度が、半導体装置作製の中で最
も高温に上げなければならない。従って、これらの工程
終了後にゲート電極の形成を行うことで、耐熱性の高く
ない導電材料をゲート電極として用いることができる。
半導体装置の使用時に求められているゲート電極材料の
特性は低抵抗なことであるが、半導体装置の作製時に求
められているゲート電極材料の特性は耐熱性があること
である。耐熱性は、半導体装置の信頼性を損なわないた
めに求められる重要な特性である。耐熱性の低い導電材
料は、いくら抵抗が低くてもゲート電極材料として用い
ることができなかったが、本発明を用いることにより、
耐熱性の高くない導電材料を用いてゲート電極を形成す
ることができる。

【００５９】また本発明において、結晶化促進元素の除
去工程を低温化、時短化するために、この工程の前に、
結晶化した結晶質半導体膜にレーザー光又は強光を照射
することは好ましい。この光照射（光アニール）によっ
て、結晶質半導体膜に局在している結晶化促進元素を移
動しやすい状態とすることができる。

【００６０】結晶化促進元素はＮｉＳｉ_x の如く、半導
体分子と結合した状態で、半導体膜内に分布している
が、光アニールのエネルギーにより、Ｎｉ−Ｓｉ結合が
断たれて、結晶化促進元素は原子状態にされる、あるい
はＮｉ−Ｓｉ結合エネルギーが低下されるため、残存し
ている結晶化促進元素は結晶質半導体膜内を移動しやす
い状態となるためである。

【００６１】上記光アニールによって、結晶化促進元素
を移動させるために必要なエネルギーを下げることがで
きるため、５００℃以上で加熱することで、結晶化促進
元素を移動させることができ、また、処理時間を短くす
ることもできる。更に、ゲッタリング領域を素子形成領
域に形成するため、ゲッタリング領域を新たに設ける必
要がなく、素子形成可能な部分を拡大できる。なお、結
晶化促進元素の除去工程の加熱温度の上限は、ゲッタリ
ング領域に含まれる１５族元素が移動しない温度であ
り、８００℃〜８５０℃である。

【００６２】また光アニール工程において光を照射する
部分は、半導体膜のうち半導体素子を構成する半導体層
となる部分に照射すればよく、少なくともこの半導体層
の空乏層が形成される領域（チャネル形成領域）を含む
ようにする。

【００６３】光アニールに使用する光源は、エキシマレ
ーザーを用いることができる。例えばＫｒＦエキシマレ
ーザー（波長２４８ｎｍ）、ＸｅＣｌエキシマレーザー
（波長３０８ｎｍ）、ＸｅＦエキシマレーザー（波長３
５１、３５３ｎｍ）、ＡｒＦエキシマレーザー（波長１
９３ｎｍ）、ＸｅＦエキシマレーザー（波長４８３ｎ
ｍ）等を用いることができる。また、紫外線ランプを用
いることができる。またはキセノンランプやアークラン
プなどの赤外線ランプなどを用いることができる。パル
ス発振方式のエキシマレーザー光を用いることができ
る。

【００６４】また、他の方法としてパルス発振型のＹＡ
ＧレーザーやＹＶＯ₄レーザーを使用する方法がある。
特にレーザーダイオード励起方式のレーザー装置を使用
すると高出力と高いパルス発振周波数が得られる。その
基本波（１０６４nm）、第２高調波（５３２ｎｍ）、第
３高調波（３５４．７ｎｍ）、第４高調波（２６６ｎ
ｍ）のいずれかを使用し、例えばレーザーパルス発振周
波数１〜２００００Ｈｚ（好ましくは１０〜１００００
Ｈｚ）、レーザーエネルギー密度を２００〜６００mJ/c
m²（代表的には３００〜５００mJ/cm²）とする。そし
て、線状ビームを基板全面に渡って照射し、この時の線
状ビームの重ね合わせ率（オーバーラップ率）を８０〜
９０％として行う。また、パルス周波数が高いのでスル
ープットが向上する。

【００６５】島状半導体層の形成工程Ｆにおいて、パタ
ーニングは、前記１５族元素が添加された領域がソース
領域およびドレイン領域となるように、かつ前記１５族
元素が添加されなかった領域がチャネル形成領域又はチ
ャネル形成領域と低濃度不純物領域となるように行われ
る。

【００６６】その後、半導体層に接して設けられたゲー
ト絶縁膜を介してゲート電極を形成し、ゲート電極に対
向する半導体層をチャネル形成領域とする。ゲート電極
は、島状半導体層の前記１５族元素が添加されてない領
域（被ゲッタリング領域）上に前記ゲート絶縁膜を介し
て形成する。

【００６７】本発明は、ゲート電極に整合して自己整合
的にソース領域及びドレイン領域を形成するものではな
い。従って、ゲート電極の大きさを変更するだけで、上
面から見て１５族元素が添加された領域（ソース領域と
ドレイン領域）とゲート電極とが重なった構造とするこ
とも、上面から見て１５族元素が添加された領域（ソー
ス領域とドレイン領域）とゲート電極とがほぼ接するよ
うに形成することも、上面から見て１５族元素が添加さ
れた領域（ソース領域とドレイン領域）とゲート電極と
の間隔が一定距離ある構造とすることも可能である。

【００６８】更に、１５族元素が添加された領域（ソー
ス領域とドレイン領域）とゲート電極との間隔が一定距
離あるように形成した後、即ち島状半導体層の前記１５
族元素が添加されていない領域の一部分（チャネル形成
領域と低濃度不純物領域となる領域のうちチャネル形成
領域となる領域）上に前記ゲート絶縁膜を介してゲート
電極を形成し、その後、ゲート電極をマスクとして不純
物元素を添加して、上面から見て、ソース領域及びドレ
イン領域とゲート電極との間に低濃度不純物領域を形成
することもできる。

【００６９】そして更に、低濃度不純物領域形成後、ゲ
ート電極として既に形成されている第１の導電膜上に第
２の導電膜をゲート電極の一部として形成し、低濃度不
純物領域とその第２の導電膜が重なりを有するように第
２の導電膜をパターニングすることによって、ゲート電
極と低濃度不純物領域が重なる領域を有するゲート・オ
ーバーラップド・ＬＤＤ（ＧＯＬＤ）構造を得ることが
できる。ＧＯＬＤ構造は、ホットエレクトロン注入によ
る半導体装置の劣化を防止することができる。また、ゲ
ート電極が２層の場合を例に説明したが、３層以上の多
層構造としてもよい。

【００７０】このように本発明は、ゲート電極の大きさ
を変えるだけで異なる構造の素子を作製することができ
る。従って、同じパネル上の、例えばマトリクス回路と
ドライバ回路の素子構造を容易に異なる構造とすること
ができる。同様に、マトリクス回路のＮチャネル型ＴＦ
ＴとＰチャネル型ＴＦＴを容易に異なる構造とすること
ができる。

【００７１】結晶化促進元素を捕獲する領域には１５族
元素だけでなく、１３族元素をも添加することにより、
１５族元素のみよりも高い除去効果が得られることが判
明している。この場合には、１３族元素濃度は１５族元
素濃度の１．３〜２倍とする。１３族元素とはＢ、Ａ
ｌ、Ｇａ、Ｉｎ、Ｔｉである。

【００７２】本発明の結晶化促進元素の除去工程によっ
て、結晶化促進元素濃度が５×１０ ¹⁷atoms/cm³ 以下
（好ましくは２×１０¹⁷atoms/cm³ 以下）にまで低減さ
れた結晶質半導体領域が得られる。

【００７３】なお、現状ではＳＩＭＳ（質量二次イオン
分析）による検出下限が２×１０¹⁷atoms/cm³ 程度であ
るため、それ以下の濃度を調べることはできない。しか
しながら、本明細書に示す除去工程を行うことで、少な
くとも１×１０¹⁴〜１×１０ ¹⁵atoms/cm³ 程度にまで、
結晶化促進元素は低減されるものと推定される。

【００７４】

【発明の実施の形態】 図３〜図６を用いて本発明の実
施の形態を説明する。なお、１５族元素は半導体にＮ型
の導電型を付与する元素であり、本発明の実施の形態
は、Ｎ型のソース領域となる領域及びドレイン領域とな
る領域をゲッタリング領域に用いる。

【００７５】［実施形態１］ 図３を用いて、本実施形
態を説明す。図３（Ａ）に示すように、基板１０を用意
し、基板１０表面に下地膜１１を形成する。基板１０に
はガラス基板、石英基板、セラミック基板等の絶縁性基
板、単結晶シリコン基板、更にステンレス基板、Ｃｕ基
板、Ｔa 、Ｗ、Ｍｏ、Ｔｉ、Ｃｒ等の高融点金属材料又
はこれら合金系（例えば、窒素系合金）からなる基板等
の導電性基板を用いることができる。

【００７６】下地膜１１は、半導体装置内に基板から不
純物が拡散するのを防ぐ機能、基板１０上に形成される
半導体膜や金属膜の密着性を高め、剥離を防止する機能
を有する。下地膜１１には、ＣＶＤ法などで成膜した酸
化シリコン膜や、窒化シリコン膜、窒化酸化シリコン膜
等の無機絶縁膜が使用できる。例えば、シリコン基板を
使用した場合には、熱酸化によってその表面を酸化して
下地膜を形成することができる。また、石英基板やステ
ンレス基板などの耐熱性基板を用いた場合には、非晶質
シリコン膜を成膜し、このシリコン膜を熱酸化してもよ
い。

【００７７】更に、下地膜１１として、タングステン、
クロム、タンタル等の高融点金属の被膜や、窒化アルミ
ニウム膜等の高い伝導度を有する被膜を下層に、上記の
無機絶縁膜を上層に積層した積層膜を用いてもよい。こ
の場合には、半導体装置で発生した熱が下地膜１１の下
層の被膜から放射されるため、半導体装置の動作が安定
できる。

【００７８】下地膜１１上に、プラズマＣＶＤ、減圧Ｃ
ＶＤ法、熱ＣＶＤ等の気相法で半導体膜１２を成膜す
る。ここでは、減圧ＣＶＤ法で非晶質シリコン膜を１０
〜１５０ｎｍの厚さに成膜する。プラズマＣＶＤ法は減
圧ＣＶＤ法よりも生産性に優れるが、減圧ＣＶＤ法は成
膜に時間が掛かるが、プラズマＣＶＤ法よりも緻密な膜
ができるという利点がある。（図３（Ａ））

【００７９】次に、半導体膜１２に結晶化促進元素を導
入する。ここでは、半導体膜１２表面に結晶化促進元素
を含有する膜１３を形成する方法を用いる。例えば、ス
ピナーにおいて、Ｎｉ酢酸塩溶液を塗布し、この状態を
数分間保持する。スピナーを用いて乾燥することによっ
て、膜１３としてＮｉ膜が形成される。溶液のニッケル
の濃度は、１ｐｐｍ以上好ましくは１０ｐｐｍ以上であ
れば実用になる。なお、Ｎi 膜は必ずしも膜状とは限ら
ないが、膜状でなくても用いることができる。（図３
（Ｂ））

【００８０】そして、加熱炉において、結晶化促進元素
が導入された半導体膜１２を熱処理し、結晶質半導体膜
１５を形成する。熱処理条件は、雰囲気は窒素等の不活
性雰囲気とし、温度４５０℃〜６５０℃、好ましくは５
００℃〜６５０℃、時間４〜２４時間とする。本実施形
態においては、半導体膜表面全体にニッケル元素が接す
るため、ニッケルの移動方向は半導体膜表面から下地膜
方向、即ち基板表面にほぼ垂直な方向に移動し、その方
向に結晶化が進行する。（図３（Ｃ））

【００８１】次に、結晶質半導体膜１５のソース領域及
びドレイン領域となる領域を含む領域に１５族元素を選
択的に添加する。まず半導体膜１５のチャネル形成領域
となる領域又はチャネル形成領域と低濃度不純物領域と
なる領域を含む領域上にマスク絶縁膜１６を形成する。
マスク絶縁膜１６としては、レジスト、酸化シリコンな
どが使用できるが無機絶縁膜が好ましい。ここでは１０
０ｎｍの厚さの酸化シリコン膜を成膜し、パターニング
してマスク絶縁膜１６を形成する。そして、プラズマド
ーピング法、塗布法などによって、選択的に１５族元素
を添加して、半導体膜１５に１５族添加領域１５ａを形
成する。１５族元素が添加されなかった領域１５ｂを便
宜上、被ゲッタリング領域と呼ぶ。（図３（Ｄ））

【００８２】領域１５ａの１５族元素濃度は被ゲッタリ
ング領域１５ｂの結晶化促進元素濃度の１０倍とする。
本実施例形態の方法では領域１５ｂには１０¹⁹〜１０²⁰
atoms/cm³ オーダーで結晶化促進元素が残存するため、
領域１５ａの１５族元素の濃度は１×１０²⁰〜１×１０
²¹atoms/cm³ とする。

【００８３】次に、５００〜８５０℃、より好ましくは
５５０℃〜６５０℃、４〜８時間加熱処理して、被ゲッ
タリング領域１５ｂに残存した結晶化促進元素をソース
領域及びドレイン領域となる領域を含む領域である１５
族元素添加領域１５ａへ移動させ、そこに吸い取らせ
る。ソース領域及びドレイン領域となる領域に達した結
晶化促進元素は１５族元素と結合する。例えば結晶化促
進元素がＮｉ、１５族元素がＰの場合には、ソース領域
及びドレイン領域となる領域でＮｉＰ₁ 、ＮｉＰ ₂ Ｎｉ
₂ ・・・といった結合状態で存在する。この結合状態は
非常に安定であり、ＴＦＴの動作にほとんど影響しな
い。（図３（Ｅ）） この加熱処理により、領域１５ｂの結晶化促進元素（Ｎ
ｉ）濃度は２×１０¹⁷atoms/cm³ 以下に低下される。ま
た、ソース領域となる領域及びドレイン領域となる領域
に添加された１５族元素を活性化させて、ソース領域と
なる領域及びドレイン領域となる領域を低抵抗化するこ
ともできる。

【００８４】そして、結晶化促進元素の除去工程後に、
領域１５を領域１５ａの全部もしくは一部がソース領域
及びドレイン領域となるように島状にパターニングし
て、島状半導体層１７を形成する。半導体層１７を用い
てＴＦＴ等の半導体素子を作製すればよい。

【００８５】本発明では、結晶化促進元素の除去工程前
において、結晶化促進元素を除去する被ゲッタリング領
域に接したソース領域及びドレイン領域となる領域に１
５族元素を添加するため、除去工程に要する時間を短縮
することができる。本実施形態ではソース領域及びドレ
イン領域となる領域をゲッタリング領域である１５族添
加領域に用いたため、即ち素子形成部分にゲッタリング
領域である１５族添加領域を形成したため、素子の集積
化が図れる。

【００８６】［実施形態２］ 図４を用いて、本実施形
態を説明する。本実施形態は、実施形態１の触媒導入方
法を変形したものである。また、半導体層形成以降のゲ
ート絶縁膜の形成方法を示す。後は、実施形態１と同様
である。

【００８７】実施形態１に記した基板を用意し、基板２
０表面上に下地膜２１を形成する。次に、半導体膜２２
として、減圧熱ＣＶＤ法により非晶質シリコン膜を形成
する。非晶質シリコン膜の膜厚は２０〜１００ｎｍ（好
ましくは４０〜７５ｎｍ）とする。ここでは成膜膜厚を
６５ｎｍとする。なお、減圧熱ＣＶＤ法で形成した非晶
質シリコン膜と同等の膜質が得られるのであればプラズ
マＣＶＤ法を用いても良い。

【００８８】次に、非晶質シリコン膜でなる半導体膜２
２上にマスク絶縁膜２３を形成する。マスク絶縁膜２３
にはパターニングによって開口部２３ａを設けておく。
この開口部２３ａが結晶化促進元素の添加領域を規定す
る。マスク絶縁膜２３としてはレジストや、酸化シリコ
ン膜を用いることができる。ここでは１２０ｎｍ厚の酸
化シリコン膜で形成する。

【００８９】次に重量換算で５〜１０ppm のニッケルを
含むニッケル酢酸塩をエタノールに溶かした溶液をスピ
ンコート法により塗布し、乾燥させて、結晶化促進元素
を含有する膜２４としてＮｉ膜をマスク絶縁膜２３上に
形成する。この状態で、ニッケルはマスク絶縁膜２３に
設けられた開口部２３ａにおいて半導体膜２２と接した
状態となる。（図４（Ａ））

【００９０】次に、熱炉内で４５０℃、１時間程度の水
素出しの後、ニッケルを添加した領域２２ａから半導体
膜２２にニッケルを移動させるため、加熱炉内で、不活
性雰囲気、水素雰囲気または酸素雰囲気において、温度
４５０〜６５０℃、加熱時間４〜２４時間の加熱処理を
行う。加熱によって、矢印で模式的に示すようにニッケ
ルが半導体膜２２内を移動しつつ、結晶化させる。ここ
では５７０℃、８時間の加熱処理を行い、ニッケルを含
有する結晶質半導体膜２５を形成する。（図４（Ｂ））

【００９１】この工程では、ニッケルを添加した領域２
２ａで反応したニッケルシリサイドから優先的に進行
し、基板２０の基板面に対してほぼ平行に成長した結晶
領域（横成長領域とよぶ）２５ｂが形成される。横成長
領域２５ｂは比較的揃った状態で個々の結晶粒が集合し
ているため、全体的な結晶性に優れるという利点があ
る。なお、領域２５ａは結晶化促進元素が導入された領
域であって、結晶化されるが結晶化促進元素が高濃度に
残存するため、素子には不適である。また非結晶化領域
２５ｃは結晶化促進元素が移動しなかった領域であり、
結晶化が進行しなかった領域である。よって、横成長領
域２５ｂだけが高性能の素子を形成するのに適してい
る。

【００９２】ＴＥＭ（透過型電子顕微鏡法）観察による
と、結晶質半導体膜において横成長領域２５ｂの結晶粒
は棒状または偏平棒状であり、これらの結晶粒の方位が
殆ど揃っている。これら結晶粒の殆ど全てが概略｛１１
０｝配向であり、＜１００＞軸、＜１１１＞軸の方向は
各結晶粒同士で同じであり、＜１１０＞軸が結晶粒間で
２°ほど僅かに揺らいでいる。このように、横成長領域
２６ｂでは結晶軸の方位が揃っているために、結晶粒界
での原子の結合がスムーズになり、未結合手がわずかに
なる。

【００９３】他方、従来の多結晶シリコンは結晶粒ごと
に、結晶軸の方向は不規則であるため、粒界において結
合できない原子が多数存在する。この点で、本実施形態
の横成長領域２５ｂと従来の多結晶シリコン膜の結晶構
造は全く異なっている。横成長領域２５ｂは結晶粒界に
おいて、殆どの原子の接合がとぎれることがなく、二つ
の結晶粒が極めて整合性よく接合しているため、結晶粒
界において結晶格子が連続的に連なり、結晶欠陥等に起
因するトラップ準位を非常に作りにくい構成となってい
る。

【００９４】次に、実施形態１と同様に、酸化シリコン
膜でなるマスク絶縁膜２７を形成する。横成長領域２５
ｂがチャネル形成領域又はチャネル形成領域及び低濃度
不純物領域となる領域である被ゲッタリング領域２６ａ
に含まれるようにする。そして、１５族元素としてＰ
（リン）を添加し、１５族元素添加領域２６ｃを形成す
る。横成長領域２５ａに残存するニッケル濃度は、実施
形態１の場合の１／１０程度、即ち１０¹⁸〜１０¹⁹atom
s/cm³ となるため、領域２６ｃのリンの濃度は１×１０
¹⁹〜１×１０²⁰atoms/cm³ とする。（図４（Ｃ））

【００９５】なお、１５族元素は領域２６ｃ膜を通過し
て下地膜２１、基板２０にも添加されるため、下地膜２
１または基板２２中の特定の領域のみに高濃度の１５族
元素が含まれる。しかし、このような１５族元素がＴＦ
Ｔ特性に悪影響を与えることはない。

【００９６】そして、添加領域２６ｃを形成した後、５
００〜８５０℃で２〜２４時間の加熱処理を行い、被ゲ
ッタリング領域２６ａ中の結晶化促進元素を１５族元素
添加領域２６c へと移動させて、領域２６ｃに吸い取ら
せる（移動方向は矢印で示す）。こうして結晶化促進元
素が５×１０¹⁷atoms/cm³ 以下、１×１０¹⁴〜１×１０
¹⁵atoms/cm³ に低減された横成長領域が得られる。（図
４（Ｄ））

【００９７】結晶化促進元素除去工程が終了したら、マ
スク絶縁膜２７を除去した後、領域２６を領域２６ｃの
全部もしくは一部がソース領域及びドレイン領域となる
ように、領域２６ａがチャネル形成領域又はチャネル形
成領域と低濃度不純物領域となるように島状にパターニ
ングして、島状の半導体層２８を形成する。

【００９８】次に、プラズマＣＶＤ法または減圧熱ＣＶ
Ｄ法により、半導体層２８を覆って窒化酸化シリコンで
なる絶縁膜３０を形成する。この絶縁膜３０はゲート絶
縁膜を構成するものであり、その膜厚は５０〜１５０ｎ
ｍとする。

【００９９】次に、絶縁膜３０上に、ゲート電極３１を
形成する。例えば、Ｐが添加されたシリコン、Ａｌ、Ｔ
ａ、Ｗ、Ｍｏ、Ｔｉ、Ｃｒ等の高融点金属やこれらの合
金（例えば、高融点金属同士の合金、高融点金属と窒素
との合金など）を用いることができる。

【０１００】以上の工程で得られた半導体層２８、絶縁
膜３０、及びゲート電極３１を用いて、ＴＦＴを作製す
ることができる。

【０１０１】［実施形態３］ 図５を用いて、本実施形
態を説明する。本実施形態は、島状半導体層の形成後
（パターニング後）に、結晶化促進元素を除去したもの
である。その他は、実施形態１又は実施形態２と同様で
ある。まず、実施形態１又は実施形態２で説明した工程
に従って、半導体膜の結晶化まで行い、得られた結晶質
半導体膜をパターニングして島状半導体層３５を形成す
る。（図５（Ａ））

【０１０２】次に、実施形態１、２と同様に、酸化シリ
コン膜でなるマスク絶縁膜３７を形成する。そして、１
５族元素としてＰ（リン）をソース領域及びドレイン領
域に添加し、１５族元素添加領域３６ｃを形成する。
（図５（Ｂ）

【０１０３】そして、添加領域３６ｃを形成した後、５
００〜８５０℃で２〜２４時間の加熱処理を行い、被ゲ
ッタリング領域３６ｄ中の結晶化促進元素を１５族元素
添加領域３６ｃへと移動させて吸い取らせる（移動方向
は矢印で示す）。こうして触媒が５×１０¹⁷atoms/cm³
以下、１×１０¹⁴〜１×１０¹⁵atoms/cm³ に低減された
領域が得られる。（図５（Ｃ））

【０１０４】以上の工程で得られた半導体層のソース領
域、ドレイン領域は、ニッケル元素濃度が高いので、実
施形態１、２に比べてソース領域及びドレイン領域を低
抵抗化できる。

【０１０５】［実施形態４］ 図６を用いて、本実施形
態を説明する。本実施形態は、被ゲッタリング領域をチ
ャネル形成領域及び低濃度不純物領域として、低濃度不
純物領域を形成したものである。本実施形態を実施形態
１乃至３に適用することも可能である。まず、実施形態
１乃至３で説明した工程に従って、被ゲッタリング領域
４６ｄ中の結晶化促進元素が除去された島状半導体層４
８の形成まで行い、その上にゲート絶縁膜５０を形成す
る。（図６（Ａ））

【０１０６】次に、ゲート電極５１を形成する。例え
ば、Ｐが添加されたシリコン、Ａｌ、Ｔａ、Ｗ、Ｍｏ、
Ｔｉ、Ｃｒ等の高融点金属やこれらの合金（例えば、高
融点金属同士の合金、高融点金属と窒素との合金など）
を用いて形成する。ゲート電極５１は、被ゲッタリング
領域４６ｄの一部（チャネル形成領域と低濃度不純物領
域となる領域のうちチャネル形成領域となる領域）上に
形成する。（図６（Ｂ））

【０１０７】次に、ゲート電極をマスクとして不純物を
添加して低濃度不純物領域５２を形成する。不純物の添
加は、高加速度、低ドーズ量でドーピングを行い、ゲー
ト絶縁膜を通過してリンが半導体層に添加されるように
した。条件は加速電圧８０ｋＶ、設定ドーズ量６×１０
¹³atoms/cm³とし、添加量は１×１０¹⁶〜１×１０¹⁹ato
ms/cm³ とする。

【０１０８】以上の工程によって、新たなマスクを用い
ることなく低濃度不純物領域を形成できる。

【０１０９】本実施形態を用いて更に、低濃度不純物領
域形成後、ゲート電極として既に形成されている第１の
導電膜上に第２の導電膜をゲート電極の一部として形成
し、低濃度不純物領域とその第２の導電膜が重なりを有
するように第２の導電膜をパターニングすることによっ
て、ゲート電極と低濃度不純物領域が重なる領域を有す
るゲート・オーバーラップド・ＬＤＤ（ＧＯＬＤ）構造
を得ることも可能である。ＧＯＬＤ構造は、ホットエレ
クトロン注入による半導体装置の劣化を防止することが
できる。また、ゲート電極が２層でなく、３層以上の多
層構造としてもよい。

【０１１０】

【実施例】 図７〜図１６を用いて、本発明の実施例を
説明する。なお、実施例に実施形態１〜４を適用しても
よい。

【０１１１】[ 実施例１] 本実施例は本発明をＴＦＴ
に適用した例であり、Ｎチャネル型ＴＦＴとＰチャネル
型ＴＦＴを同一基板上に形成し、ＣＭＯＳ回路を作製し
た例を示す。説明には図７〜図９を用いる。

【０１１２】図７はＣＭＯＳ回路の概略の上面図を示
す。図７において、１１１はゲート配線、１０８はＮチ
ャネル型ＴＦＴの半導体層、１０９はＰチャネル型ＴＦ
Ｔの半導体層である。１６１、１６２は半導体層１０
８、１０９とソース配線のコンタクト部であり、１６
３、１６４は半導体層１０８、１０９とドレイン配線と
のコンタクト部である。１６５はゲート配線１１１と取
出し配線とのコンタクト部（ゲートコンタクト部）であ
る。

【０１１３】図８、図９を用いて、ＴＦＴの作製工程を
説明する。なお図８、図９において左側にＮチャネル型
ＴＦＴの断面図を示し、右側にＰチャネル型ＴＦＴの断
面図を示す。各ＴＦＴの断面図は図７の鎖線Ａ−Ａ' 、
鎖線Ｂ−Ｂ' で切断した断面図に対応する。

【０１１４】まず、コーニング社製１７３７ガラス基板
を基板１００として用いる。ガラス基板１００上に下地
膜として３００ｎｍ厚の酸化シリコン膜１０１を形成す
る。

【０１１５】こうして絶縁表面を有する基板が準備でき
たら、減圧熱ＣＶＤ法により、ジシランを原料ガスに半
導体膜として非晶質シリコン膜１０２を成膜する。非晶
質シリコン膜１０２の膜厚は５５ｎｍとする。次に、非
晶質シリコン膜１０２上に１２０ｎｍ厚の酸化シリコン
膜でなるマスク絶縁膜１０３を形成する。マスク絶縁膜
１０３にはパターニングによって開口部１０３ａ、１０
３ｂが設けられている。

【０１１６】次に、重量換算で１０ppm のニッケルを含
むニッケル酢酸塩をエタノールに溶かした溶液をスピン
コターにより塗布し、乾燥してＮｉ膜１０４を形成す
る。Ｎｉ膜１０４はマスク絶縁膜１０３に設けられた開
口部１０３ａ、１０３ｂにおいて非晶質シリコン膜１０
２と接している。なお、非晶質シリコン膜１０２は浸潤
性が乏しいので、マスク絶縁膜１０３を形成する前にＵ
Ｖ照射などにより数ｎｍ程度の酸化膜を形成しておく
と、Ｎｉ膜１０４が開口部１０３ａ、１０３ｂで接した
状態で形成することが容易になる。（図８（Ａ））

【０１１７】こうして図８（Ａ）の状態が得られたら、
加熱炉内で４５０℃、１時間程度、加熱処理して、非晶
質シリコン膜１０２から水素出しした後、加熱炉内で、
窒素雰囲気、５７０℃、１４時間の加熱処理を行う。Ｎ
ｉ膜１０４から非晶質シリコン膜１０２内へＮｉが移動
して、結晶化が進行して、横成長領域１０６ａ、１０６
ｂを有する結晶質シリコン膜１０６が形成される。（図
８（Ｂ））

【０１１８】結晶化工程が終了したら、６００℃、１〜
４時間、結晶質シリコン膜１０６を熱処理して、非晶質
部分を結晶化させ、結晶性を向上させることは好まし
い。更に、ＫｒＦエキシマレーザー光を結晶質シリコン
膜１０６に照射して、膜内に局在しているＮｉを移動し
やすい状態にすることは好ましい。エキシマレーザーは
光学系によって、0.5 ｍｍ幅、１２ｃｍ長の線状レーザ
ー光に加工して、線状レーザー光に対して基板を相対的
に１方向に走査させることにより、基板全面にレーザー
光を照射する。あるいは、レーザー光を１辺が５〜１０
ｃｍ程度の矩形上に加工して照射することもできる。

【０１１９】次に、半導体膜のチャネル形成領域又はチ
ャネル形成領域と低濃度不純物領域となる領域を含む被
ゲッタリング領域上にマスク絶縁膜１１８を形成し、半
導体膜に１５族元素を添加して、Ｎチャネル型ＴＦＴの
ソース領域及びドレイン領域となる領域を形成する。ド
ーピングガスには水素で５％に希釈したホスフィンを用
いて、Ｐ（リン）を添加する。低加速度、高ドーズ量で
ドーピングを行い、ドーピング条件はＰ濃度が半導体膜
１０６に残存するＮｉ濃度の１０倍とし、加速電圧８０
ｋＶ、設定ドーズ量６×１０¹³atoms/ cm³で添加し、添
加量は１×１０ ¹⁹〜１×１０²²atoms/cm³ とする。（図
８（Ｃ））

【０１２０】半導体膜１０６にＮ⁺ 型領域１０７が形成
される。ここで半導体膜１０６のＮ ⁺ 型領域１０７の一
部はソース及びドレイン領域となり、領域１２３がチャ
ネル形成領域及び低濃度不純物領域となる。

【０１２１】この状態で加熱処理することで、Ｎ⁺ 型領
域１０７にリンが添加されなかった領域１２３、１３３
のニッケルを吸い取らせることができる。非晶質シリコ
ン膜の結晶化のために意図的に添加したＮｉが、図８に
おいて矢印で模式的に示すように、チャネル形成領域又
はチャネル形成領域と低濃度不純物領域を含む領域１２
３、１３３からそれぞれのソース領域及びドレイン領域
となる領域へ移動する。その結果、チャネル形成領域及
び低濃度不純物領域となる領域内のＮｉが減少し、他
方、ゲッタリングシンクに用いたソース領域及びドレイ
ン領域となる領域中のＮｉ濃度はチャネル形成領域１２
３、１３３よりも高くなる。

【０１２２】次に、結晶質シリコン膜１０６を島状にパ
ターニングして、半導体層１０８、１０９を形成する。
なお、上記のエキシマレーザの照射は半導体層１０８、
１０９の形成後でもよい。（図８（Ｄ））

【０１２３】次に、プラズマＣＶＤ法により、ＳｉＨ₄
とＮ₂ Ｏを原料ガスにして、窒化酸化シリコン膜１１０
を１２０ｎｍの厚さに成膜する。次に、窒化酸化シリコ
ン膜１１０上に厚さ４０ｎｍのタンタル膜（Ｔａ膜）を
スパッタ装置において成膜しパターニングしてゲート電
極１１１を形成する。ゲート電極はリンが添加されてな
い領域の一部分（Ｎチャネル型ＴＦＴのチャネル形成領
域と低濃度不純物領域となる領域のうちチャネル形成領
域となる領域）上に配置する。なお、上記のエキシマレ
ーザー光の照射はＴａ膜の成膜前に実施してもよい。本
実施例では、少なくともチャネル形成領域となる領域に
レーザ光が照射されればよい。（図８（Ｅ））

【０１２４】そしてゲート電極１１１をマスクとして不
純物を添加して低濃度不純物領域１２４，１２５を形成
する。不純物の添加は、高加速度、低ドーズ量でドーピ
ングを行い、ゲート絶縁膜を通過してリンが半導体層に
添加されるようにした。条件は加速電圧８０ｋＶ、設定
ドーズ量６×１０¹³atoms/ cm³とし、添加量は１×１０
¹⁶〜１×１０¹⁹atoms/cm³ とする。（図９（Ａ））

【０１２５】次に、Ｐチャネル型ＴＦＴの半導体層１０
９に１３族元素であるＢ（ボロン）を添加する。Ｎチャ
ネル型ＴＦＴをレジストマスク１４０で覆った後、半導
体層１０９にＢを添加する。ドーピングガスには水素で
５％に希釈されたジボランを用い、Ｐ⁺ 型のソース領域
及びドレイン領域となる領域１４１、１４２を形成す
る。（図９（Ｂ））

【０１２６】ソース領域及びドレイン領域となる領域を
形成した後、レジストマスク１４０を除去し、電気炉内
で３５０℃〜５５０℃、ここでは４５０℃、２時間の加
熱処理をする。この加熱処理で、ソース領域及びドレイ
ン領域１２１，１２２，１４１，１４２、及び低濃度不
純物領域１２４，１２５に添加されたリン、ボロンが活
性化される。

【０１２７】次に、酸化シリコン膜でなる層間絶縁膜１
５０を形成する。層間絶縁膜１５０にコンタクトホール
を形成した後、電極材料としてチタン／アルミ／チタン
からなる積層膜を形成し、パターニングして、配線１５
１〜１５３を形成する。ここでは、配線１５３によって
Ｎチャネル型ＴＦＴとＰチャネル型ＴＦＴとを接続して
ＣＭＯＳ回路を形成する。更に、図示しないゲート電極
１１１に接続されたゲート配線の取出し配線も形成す
る。最後に水素雰囲気中において３５０℃、２時間程度
の水素化処理を行い、ＴＦＴ全体の水素終端処理を行
う。（図９（Ｃ））

【０１２８】［実施例２］ 本実施例を図１０を用いて
説明する。本実施例は実施例１を変形してＧＯＬＤ構造
を形成した例である。本実施例のＧＯＬＤ構造を実施例
１に適用してもよい。

【０１２９】結晶化促進元素が低減された島状半導体領
域を形成するまでは、実施例１と同様に行う。次にゲー
ト絶縁膜として、２０ｎｍ厚の窒化シリコン膜／１００
ｎｍ厚の窒化酸化シリコン膜２１０を形成する。

【０１３０】次に、ゲート電極の形成及び低濃度不純物
領域の形成を行う。窒化酸化シリコン膜２１０表面上に
第１の導電膜２１５と第２の導電層２１６を形成する。
第１の導電膜２１５はＴｉ，Ｔａ，Ｗ，Ｍｏから選ばれ
た材料もしくはそれらの合金からなる材料で形成すれば
よい。また、電気抵抗や耐熱性を考慮して前記材料を主
成分とする導電材料を用いてもよい。第１の導電膜の厚
さは１０〜１００ｎｍ、好ましくは２０〜５０ｎｍとす
る必要がある。ここでは、５０ｎｍの厚さでＴｉ膜をス
パッタ法で形成した。

【０１３１】第２の導電層２１６は、Ａｌ、Ｃｕから選
ばれた材料を用いることが好ましい。これはゲート電極
の電気抵抗を下げるために設けられるものであり、５０
〜４００ｎｍ、好ましくは１００〜２００ｎｍの厚さに
形成する。Ａｌを用いる場合には、純Ａｌを用いても良
いし、Ｔｉ、Ｓｉ、Ｓｃから選ばれた元素が０．１〜５
atom％添加されたＡｌ合金を用いても良い。また銅を用
いる場合には、図示しないが、ゲート絶縁膜２１０の表
面に窒化シリコン膜を３０〜１００ｎｍの厚さで設けて
おくと好ましい。

【０１３２】ここでは、Ｓｃが０．５atom％添加された
Ａｌ膜をスパッタ法で２００ｎｍの厚さに形成した。
（図１０（Ａ）） そして、Ｐチャネル型ＴＦＴが形成される領域にレジス
トマスク３１４を形成して、Ｎ型を付与する第１の不純
物元素を添加する工程を行った。結晶質半導体材料に対
してＮ型を付与する不純物元素としては、リン（Ｐ）、
砒素（Ａｓ）、アンチモン（Ｓｂ）などが知られている
が、ここでは、リンを用い、フォスフィン（ＰＨ₃ ）を
用いたイオンドープ法で行った。この工程では、ゲート
絶縁膜２１０と第１の導電膜２１５を通してその下の半
導体層にリンを添加するために、加速電圧は８０ｋｅＶ
と高めに設定した。半導体層に添加されるリンの濃度
は、１×１０¹⁶〜１×１０¹⁹atoms/cm³ の範囲にするの
が好ましく、ここでは１×１０¹⁸atoms/cm³ とした。そ
して、半導体層に低濃度にリンが添加された領域３１
５、３１６が形成された。( 図１０（Ｂ）)

【０１３３】そして、レジストマスク３１４を除去した
後、第１の導電膜２１５と第２の導電層２１６に密接さ
せて図示しない第３の導電膜を形成した。第３の導電膜
はＴｉ、Ｔａ、Ｗ、Ｍｏから選ばれた材料で形成すれば
良いが、電気抵抗や耐熱性を考慮して前記材料を主成分
とする化合物を用いても良い。例えば、また、第３の導
電膜の厚さは１０〜１００ｎｍ、好ましくは２０〜５０
ｎｍとする必要がある。ここでは、５０ｎｍの厚さでＴ
ａ膜をスパッタ法で形成した。その後、第１の導電膜と
第３の導電膜を同時にパターニングして、チャネル長方
向の長さが同じ第１の導電層２１７と第３の導電層２１
８を形成した。（図１０（Ｃ）） 次に、Ｐチャネル型ＴＦＴの半導体層２０９に１３族元
素であるＢ（ボロン）を添加する。Ｎチャネル型ＴＦＴ
をレジストマスク２４０で覆った後、半導体層２０９に
Ｂを添加する。ドーピングガスには水素で５％に希釈さ
れたジボランを用い、Ｐ⁺ 型のソース領域及びドレイン
領域２４１、２４２を形成する。（図１０（Ｄ））

【０１３４】ソース領域及びドレイン領域を形成した
後、レジストマスク２４０を除去して、電気炉内で４５
０℃、２時間の加熱処理をする。この加熱処理でゲッタ
リングと同時に、ソース領域及びドレイン領域２１１、
２１２、２４１，２４２、及び低濃度不純物領域３１
５，３１６に添加されるたリン、ボロンが活性化され
る。

【０１３５】次に、酸化シリコン膜でなる層間絶縁膜２
５６を形成する。層間絶縁膜２５６にコンタクトホール
を形成した後、電極材料としてチタン／アルミ／チタン
からなる積層膜を形成し、パターニングして、配線２５
１〜２５３を形成する。ここでは、配線２５３によって
Ｎチャネル型ＴＦＴとＰチャネル型ＴＦＴとを接続して
ＣＭＯＳ回路を形成する。更に、図示しないゲート配線
１１１の取出し配線も形成する。最後に水素雰囲気中に
おいて３５０℃、２時間程度の水素化処理を行い、ＴＦ
Ｔ全体の水素終端処理を行う。（図１０（Ｅ））

【０１３６】[ 実施例３] 本実施例を図１１を用いて
説明する。本実施例は、活性化工程後にゲート電極を形
成したものであって、ゲート電極の耐熱性が劣ることに
よる信頼性の低下を実施例１や実施例２より更に防止す
ることができる。本実施例を実施例１又は実施例２に適
用してもよい。

【０１３７】１５属元素の添加までは実施例１と同様に
行う。この状態で加熱処理することで、Ｎ⁺ 型領域３１
１、３１２、３１３にリンが添加されなかった領域３２
３、３３３のニッケルを吸い取らせることができるが、
本実施例では、Ｐチャネル型ＴＦＴとなる領域に１３族
元素であるＢ（ボロン）を添加した後、結晶化促進元素
の除去工程を行う。

【０１３８】そこで、Ｎチャネル型ＴＦＴをレジストマ
スク３４０で覆った後、Ｐチャネル型ＴＦＴとなる半導
体膜にＢを添加する。ドーピングガスには水素で５％に
希釈されたジボランを用い、Ｐ⁺ 型のソース領域及びド
レイン領域３４１、３４２、チャネル形成領域となる領
域３４３を形成する。（図１１（Ｂ））

【０１３９】Ｐチャネル型のソース領域及びドレイン領
域３４１，３４２に結晶化促進元素を吸い取らせるに
は、ボロンイオンの濃度が、当該領域に添加されるリン
イオン濃度の１．３〜２倍程度にする。

【０１４０】ソース領域及びドレイン領域に不純物添加
後、電気炉内で５００℃、２時間の加熱処理をする。こ
の加熱処理により、非晶質シリコン膜の結晶化のために
意図的に添加したＮｉが、図１１（Ｃ）において矢印で
模式的に示すように、被ゲッタリング領域３２３、３４
３からそれぞれのソース領域及びドレイン領域３２１、
３２２、３４１、３４２へ移動する。その結果、被ゲッ
タリング領域３２３、３４３内のＮｉが減少し、他方、
ゲッタリングシンクに用いたソース領域及びドレイン領
域３２１、３２２、３４１、３４２中のＮｉ濃度は被ゲ
ッタリング領域３２３、３４３よりも高くなる。（図１
１（Ｃ））

【０１４１】更に、この加熱処理でゲッタリングと同時
に、ソース領域及びドレイン領域３２１、３２２、３４
１、３４２、に添加されたリン、ボロンが活性化され
る。次に、プラズマＣＶＤ法により、ＳｉＨ₄ とＮ₂ Ｏ
を原料ガスにして、窒化酸化シリコン膜３１０を１２０
ｎｍの厚さに成膜する。次に、窒化酸化シリコン膜３１
０上のＰチャネル型ＴＦＴをレジストマスク又はマスク
絶縁膜３５０で覆い、Ｎチャネル型ＴＦＴのチャネル形
成領域上レジストマスク又はマスク絶縁膜３５１を形成
した後、１５族元素としてリンを添加する。半導体層に
添加されるリンの濃度は、１×１０¹⁶〜１×１０¹⁹atom
s/cm³ の範囲にするのが好ましく、ここでは１×１０¹⁸
atoms/cm³ とした。こうして、Ｎチャネル型ＴＦＴの低
濃度不純物領域３５５，３５６を形成する。（図１１
（Ｄ））

【０１４２】その後、電気炉内で４５０℃、２時間の加
熱処理をすることは好ましい。この加熱処理で、ソース
領域及びドレイン領域３２１，３２２，３４１，３４
２、及び低濃度不純物領域３５５，３５６に添加された
リン、ボロンが活性化される。

【０１４３】次に、ゲート配線３６０を形成する導電膜
を成膜する。ここでは、窒化タンタル（ＴａＮ_x ）／タ
ンタル（Ｔａ）／窒化タンタル（ＴａＮ_x ）の３層をス
パッタ法で成膜した。ＴａＮ_x 膜の厚さは５０ｎｍと
し、Ｔａ膜の厚さは２５０ｎｍとする。そしてこの３層
膜をパターニングしてゲート配線３６０を形成する。本
実施例では、Ｎチャネル型ＴＦＴはＧＯＬＤ構造とし、
Ｐチャネル型ＴＦＴは低濃度不純物領域のない構造とし
た。（図１１（Ｅ））

【０１４４】次に、酸化シリコン膜でなる層間絶縁膜３
７０を形成する。層間絶縁膜３７０にコンタクトホール
を形成した後、電極材料としてチタン／アルミ／チタン
からなる積層膜を形成し、パターニングして、配線３７
１〜３７３を形成する。ここでは、配線３７３によって
Ｎチャネル型ＴＦＴとＰチャネル型ＴＦＴとを接続して
ＣＭＯＳ回路を形成する。更に、図示しないゲート配線
３６０の取出し配線も形成する。最後に水素雰囲気中に
おいて３５０℃、２時間程度の水素化処理を行い、ＴＦ
Ｔ全体の水素終端処理を行う。（図１１（Ｆ））

【０１４５】［実施例４］ 本実施例では、実施例１で
説明したＴＦＴをアクティブマトリクス基板に適用した
ものである。本実施例のアクティブマトリクス基板は液
晶表示装置や、ＥＬ表示装置などの平板型の電気光学装
置に用いられる。なお、本実施例を実施例２又は実施例
３に適用してもよい。

【０１４６】図１２〜図１４を用いて、本実施例を説明
する。図１２〜図１４で同じ符号は同じ構成要素を示
す。図１２は本実施例のアクティブマトリクス基板の概
略斜視図である。アクティブマトリクス基板は、ガラス
基板４００上に形成された、画素部４０１、走査線駆動
回路４０２、信号線駆動回路４０３で構成される。走査
線駆動回路４０２、信号線駆動回路４０３はそれぞれ走
査線５０２、信号線５０３によって画素部４０１に接続
され、これら駆動回路４０２、４０３は、ＣＭＯＳ回路
で主に構成されている。

【０１４７】走査線５０２は画素部４０１の行ごとに形
成され、信号線５０３は列ごとに形成されている。走査
線５０２、信号線５０３の交差部近傍には、各配線５０
２、５０３に接続された画素ＴＦＴ４０６が形成されて
いる。画素ＴＦＴ４０６には、画素電極４０７、保持容
量４０８が接続されている。

【０１４８】まず、実施例１のＴＦＴの作製工程に従っ
て、駆動回路４０２、４０３のＮチャネル型ＴＦＴ、Ｐ
チャネル型ＴＦＴ、画素部４０１の画素ＴＦＴ４０６を
完成する。

【０１４９】図１３（Ａ）は画素部４０１の上面図であ
り、ほぼ１画素の上面図である。図１３（Ｂ）は駆動回
路４０２、４０３を構成するＣＭＯＳ回路の上面図であ
る。図１４はアクティブマトリクス基板の断面図であ
り、画素部４０１、ＣＭＯＳ回路の断面図である。画素
部４０１の断面図は図１３（Ａ）の鎖線Ａ−Ａ' に沿っ
た断面図であり、ＣＭＯＳ回路の断面図は図１３（Ｂ）
の鎖線Ｂ−Ｂ' に沿った断面図である。

【０１５０】画素部４０１の画素ＴＦＴ４０６はＮチャ
ネル型ＴＦＴである。「Ｕ」字型（馬蹄型）に屈曲した
半導体層５０１を有する。第１層目の配線である走査線
５０２がゲート絶縁膜５１０を挟んで半導体層５０１と
交差している。

【０１５１】半導体層５０１には、Ｎ⁺ 型領域５１１〜
５１３、２つのチャネル形成領域５１４、５１５、低濃
度不純物領域（Ｎ^- 型領域）５１６〜５１９が形成され
る。Ｎ⁺ 型領域５１１、５１２はソース領域及びドレイ
ン領域である。

【０１５２】他方、ＣＭＯＳ回路では、１本のゲート配
線６０１が２つの半導体層６０２、６０３とゲート絶縁
膜６１０を挟んで交差している。半導体層６０２には、
ソース領域及びドレイン領域（Ｎ⁺ 型領域）６１１、６
１２、チャネル形成領域６１３、低濃度不純物領域（Ｎ
^- 型領域）６１４、６１５が形成されている。半導体層
６０３には、ソース領域及びドレイン領域（Ｐ⁺ 型領
域）６２１、６２２、チャネル形成領域６２３が形成さ
れている。

【０１５３】半導体層５０１、６０２、６０３にソース
領域及びドレイン領域を形成した後、基板全面に層間絶
縁膜４３０が形成される。層間絶縁膜４３０上には第２
層目の配線・電極として、信号線５０３、ドレイン電極
５０４、ソース電極６３１、６３２、ドレイン電極６３
３が形成される。

【０１５４】走査線５０２と信号線５０３は層間絶縁膜
４３０を挟んで、図１３（Ａ）に示すように直交してい
る。ドレイン電極５０４はドレイン領域５１２を画素電
極５０５に接続させるための取出し電極である共に、保
持容量４０８の下部電極である。保持容量４０８の容量
を大きくするため、ドレイン電極５０４は開口部を低下
させない限りにおいて、できるだけ広くなるようにして
いる。

【０１５５】第２層目の配線・電極上に、第１の平坦化
膜４４０が形成されている。本実施例では窒化シリコン
（５０ｎｍ）／酸化シリコン（２５ｎｍ）／アクリル
（１μｍ）の積層膜を第１の平坦化膜４４０として利用
する。アクリルやポリイミド、ベンゾシクロブテン（Ｂ
ＣＢ）といった有機性樹脂膜は、スピンコート法で形成
可能な溶液塗布型絶縁膜なので、１μｍ程度の膜厚を高
いスループットで形成することが可能であり、良好な平
坦面が得られる。更に、有機性樹脂膜は窒化シリコンや
酸化シリコンと較べて誘電率が低いため、寄生容量を小
さくすることができる。

【０１５６】次に、第１の平坦化膜４４０上に、第３層
目の配線として、チタンやクロム等の遮光性導電膜でな
るソース配線６４１、６４２、ドレイン配線６４３、ブ
ラックマスク５２０が形成されている。図１３（Ａ）に
示すように画素部４０１でブラックマスク５２０は一体
であり、画素電極５０５の周辺とオーバーラップして、
表示に寄与しない部分を全て覆うように形成されてい
る。なお、ブラックマスク５２０は図１３（Ａ）に点線
で示すように配置されている。またブラックマスク５２
０の電位は所定の値に固定される。

【０１５７】これら第３層目の配線６４１、６４２、６
４３、５２０の形成に先立って、第１の平坦化膜４４０
をエッチングして、最下層の窒化シリコン膜のみを残し
た凹部５３０をドレイン電極５０４上に形成する。

【０１５８】凹部５３０では、ドレイン電極５０４とブ
ラックマスク５２０とが窒化シリコン膜のみを挟んで対
向しているので、凹部５３０においてドレイン電極５０
４、ブラックマスク５２０を電極に、窒化シリコン膜を
誘電体とする保持容量４０８が形成される。窒化シリコ
ンは比誘電率が高く、しかも膜厚を薄くすることでより
大きな容量を確保できる。

【０１５９】第３層目の配線６４１、６４２、５２０上
に第２の平坦化膜４５０が形成されている。第２の平坦
化膜４５０は１．５μｍ厚のアクリルで形成する。保持
容量４０８が形成された部分は大きな段差を生じるが、
その様な段差も十分に平坦化できる。

【０１６０】第１の平坦化膜４４０及び第２の平坦化膜
４５０にコンタクトホールを形成し、ＩＴＯや酸化スズ
等の透明導電膜からなる画素電極５０５が形成される。
こうしてアクティブマトリクス基板が完成する。

【０１６１】本実施例のアクティブマトリクス基板を液
晶表示装置に利用する場合には、基板全面を覆って図示
しない配向膜を形成する。必要に応じて配向膜にラビン
グ処理が施される

【０１６２】なお、画素電極５０５として反射率の高い
導電膜、代表的にはアルミニウムまたはアルミニウムを
主成分とする材料を用いれば、反射型ＡＭＬＣＤ用のア
クティブマトリクス基板を作製することもできる。

【０１６３】また、本実施例では画素ＴＦＴ４０６をダ
ブルゲート構造としているが、シングルゲート構造でも
良いし、トリプルゲート構造等のマルチゲート構造とし
ても構わない。また、実施例１で示した逆スタガ型ＴＦ
Ｔで形成することもできる。本実施例のアクティブマト
リクス基板の構造は本実施例の構造に限定されるもので
はない。本発明の特徴はゲート配線の構成にあるので、
それ以外の構成については実施者が適宜決定すれば良
い。

【０１６４】［実施例５］ 本実施例では実施例４で示
したアクティブ基板を用いた電気光学装置の一例とし
て、アクティブマトリクス方式の液晶表示装置（ＡＭＬ
ＣＤと記す）を構成した例について説明する。

【０１６５】本実施例のＡＭＬＣＤの外観を図１５に示
す。図１５（Ａ）において図１２と同じ符号は同じ構成
要素を示す。アクティブマトリクス基板は、ガラス基板
４００上に形成された画素部４０１、走査線駆動回路４
０２、信号線駆動回路４０３を有する。

【０１６６】アクティブマトリクス基板と対向基板７０
０とが貼り合わされている。これら基板の隙間に液晶が
封止されている。ただし、アクティブマトリクス基板に
は、ＴＦＴの作製工程で外部端子が形成されており、こ
の外部端子が形成された部分は対向基板７００と対向し
ていない。外部端子にはＦＰＣ（フレキシブル・プリン
ト・サーキット）７１０が接続され、ＦＰＣ７１０を介
して外部信号、電源が回路４０１〜４０３へ伝達され
る。

【０１６７】対向基板７００は、ガラス基板上全面にＩ
ＴＯ膜等の透明導電膜が形成されている。透明導電膜は
画素部４０１の画素電極に対する対向電極であり、画素
電極、対向電極間に形成された電界によって液晶材料が
駆動される。更に、対向基板７００には必要であれば配
向膜や、カラーフィルタが形成されている。

【０１６８】本実施例のアクティブマトリクス基板に
は、ＦＰＣ７１０を取り付ける面を利用してＩＣチップ
７１１、７１２が取り付けられている。これらのＩＣチ
ップはビデオ信号の処理回路、タイミングパルス発生回
路、γ補正回路、メモリ回路、演算回路などの回路をシ
リコン基板上に形成して構成される。図１５（Ａ）では
ＩＣチップを２個取り付けたが、１個でも良いし、３個
以上であっても良い。

【０１６９】あるいは図１５（Ｂ）の構成も可能であ
る。図１５（Ｂ）において図１５（Ａ）と同一の構成要
素は同じ符号を付した。ここでは図１５（Ａ）でＩＣチ
ップが行っていた信号処理を、同一基板上にＴＦＴでも
って形成されたロジック回路７２０によって行う例を示
している。この場合、ロジック回路７２０も駆動回路４
０２、４０３と同様にＣＭＯＳ回路を基本として構成さ
れている。

【０１７０】本実施例では、ブラックマスクをアクティ
ブマトリクス基板に設ける構成（BMon TFT ）を採用す
るが、それに加えて対向側にブラックマスクを設ける構
成とすることも可能である。

【０１７１】また、カラーフィルターを用いてカラー表
示を行っても良いし、ＥＣＢ（電界制御複屈折）モー
ド、ＧＨ（ゲストホスト）モードなどで液晶を駆動し、
カラーフィルターを用いない構成としても良い。また、
特開平８−１５６８６号公報に記載されたように、マイ
クロレンズアレイを用いる構成にしても良い。

【０１７２】［実施例６］ 実施例１、２、３で示した
ＴＦＴは、ＡＭＬＣＤ以外にも他の様々な電気光学装置
や半導体回路に適用することができる。

【０１７３】ＡＭＬＣＤ以外の電気光学装置としてはＥ
Ｌ（エレクトロルミネッセンス）表示装置やイメージセ
ンサ等を挙げることができる。

【０１７４】また、半導体回路としては、ＩＣチップで
構成されるマイクロプロセッサの様な演算処理回路、携
帯機器の入出力信号を扱う高周波モジュール（ＭＭＩＣ
など）が挙げられる。

【０１７５】この様に本発明は絶縁ゲイト型ＴＦＴで構
成される回路によって機能する全ての半導体装置に対し
て適用することが可能である。

【０１７６】〔実施例７〕上述の本発明の液晶表示装置
にはネマチック液晶以外にも様々な液晶を用いることが
可能である。例えば、1998, SID, “Characteristics a
nd Driving Scheme of Polymer-Stabilized Monostable
FLCD Exhibiting Fast Response Time and High Contr
ast Ratio with Gray-Scale Capability” by H. Furue
et al.や、1997, SID DIGEST, 841, “A Full-Color T
hresholdless AntiferroelectricLCD Exhibiting Wide
Viewing Angle with Fast Response Time” by T. Yosh
ida et al.や、1996, J. Mater. Chem. 6(4), 671-673,
"Thresholdless antiferroelectricity in liquid cry
stals and its application to displays" by S. Inui
et al.や、米国特許第5594569 号に開示された液晶を用
いることが可能である。

【０１７７】等方相−コレステリック相−カイラルスメ
クティックＣ相転移系列を示す強誘電性液晶（ＦＬＣ）
を用い、ＤＣ電圧を印加しながらコレステリック相−カ
イラルスメクティックＣ相転移をさせ、かつコーンエッ
ジをほぼラビング方向に一致させた単安定ＦＬＣの電気
光学特性を図１６に示す。図１６に示すような強誘電性
液晶による表示モードは「Ｈａｌｆ−Ｖ字スイッチング
モード」と呼ばれている。図１６に示すグラフの縦軸は
透過率（任意単位）、横軸は印加電圧である。「Ｈａｌ
ｆ−Ｖ字スイッチングモード」については、寺田らの”
Ｈａｌｆ−Ｖ字スイッチングモードＦＬＣＤ”、第４６
回応用物理学関係連合講演会講演予稿集、１９９９年３
月、第１３１６頁、および吉原らの”強誘電性液晶によ
る時分割フルカラーＬＣＤ”、液晶第３巻第３号第１９
０頁に詳しい。

【０１７８】図１６に示されるように、このような強誘
電性混合液晶を用いると、低電圧駆動かつ階調表示が可
能となることがわかる。本発明の液晶表示装置には、こ
のような電気光学特性を示す強誘電性液晶も用いること
ができる。

【０１７９】また、ある温度域において反強誘電相を示
す液晶を反強誘電性液晶（ＡＦＬＣ）という。反強誘電
性液晶を有する混合液晶には、電場に対して透過率が連
続的に変化する電気光学応答特性を示す、無しきい値反
強誘電性混合液晶と呼ばれるものがある。この無しきい
値反強誘電性混合液晶は、いわゆるＶ字型の電気光学応
答特性を示すものがあり、その駆動電圧が約±２．５Ｖ
程度（セル厚約１μｍ〜２μｍ）のものも見出されてい
る。

【０１８０】また、一般に、無しきい値反強誘電性混合
液晶は自発分極が大きく、液晶自体の誘電率が高い。こ
のため、無しきい値反強誘電性混合液晶を液晶表示装置
に用いる場合には、画素に比較的大きな保持容量が必要
となってくる。よって、自発分極が小さな無しきい値反
強誘電性混合液晶を用いるのが好ましい。

【０１８１】なお、このような無しきい値反強誘電性混
合液晶を本発明の液晶表示装置に用いることによって低
電圧駆動が実現されるので、低消費電力化が実現され
る。

【０１８２】〔実施例８〕本実施例では、本願発明を用
いてＥＬ（エレクトロルミネッセンス）表示装置を作製
した例について説明する。

【０１８３】図１７Ａは本願発明を用いたＥＬ表示装置
の上面図である。図１７Ａにおいて、４０１０は基板、
４０１１は画素部、４０１２はソース側駆動回路、４０
１３はゲート側駆動回路であり、それぞれの駆動回路は
配線４０１４〜４０１６を経てＦＰＣ４０１７に至り、
外部機器へと接続される。

【０１８４】このとき、少なくとも画素部、好ましくは
駆動回路及び画素部を囲むようにしてカバー材６００
０、シーリング材（ハウジング材ともいう）７０００、
密封材（第２のシーリング材）７００１が設けられてい
る。

【０１８５】また、図１７Ｂは本実施例のＥＬ表示装置
の断面構造であり、基板４０１０、下地膜４０２１の上
に駆動回路用ＴＦＴ（但し、ここではｎチャネル型ＴＦ
Ｔとｐチャネル型ＴＦＴを組み合わせたＣＭＯＳ回路を
図示している。）４０２２及び画素部用ＴＦＴ４０２３
（但し、ここではＥＬ素子への電流を制御するＴＦＴだ
け図示している。）が形成されている。これらのＴＦＴ
は公知の構造（トップゲート構造またはボトムゲート構
造）を用いれば良い。

【０１８６】本願発明は、駆動回路用ＴＦＴ４０２２、
画素部用ＴＦ４０２３に際して用いることができる。

【０１８７】本願発明を用いて駆動回路用ＴＦＴ４０２
２、画素部用ＴＦＴ４０２３が完成したら、樹脂材料で
なる層間絶縁膜（平坦化膜）４０２６の上に画素部用Ｔ
ＦＴ４０２３のドレインと電気的に接続する透明導電膜
でなる画素電極４０２７を形成する。透明導電膜として
は、酸化インジウムと酸化スズとの化合物（ＩＴＯと呼
ばれる）または酸化インジウムと酸化亜鉛との化合物を
用いることができる。そして、画素電極４０２７を形成
したら、絶縁膜４０２８を形成し、画素電極４０２７上
に開口部を形成する。

【０１８８】次に、ＥＬ層４０２９を形成する。ＥＬ層
４０２９は公知のＥＬ材料（正孔注入層、正孔輸送層、
発光層、電子輸送層または電子注入層）を自由に組み合
わせて積層構造または単層構造とすれば良い。どのよう
な構造とするかは公知の技術を用いれば良い。また、Ｅ
Ｌ材料には低分子系材料と高分子系（ポリマー系）材料
がある。低分子系材料を用いる場合は蒸着法を用いる
が、高分子系材料を用いる場合には、スピンコート法、
印刷法またはインクジェット法等の簡易な方法を用いる
ことが可能である。

【０１８９】本実施例では、シャドーマスクを用いて蒸
着法によりＥＬ層を形成する。シャドーマスクを用いて
画素毎に波長の異なる発光が可能な発光層（赤色発光
層、緑色発光層及び青色発光層）を形成することで、カ
ラー表示が可能となる。その他にも、色変換層（ＣＣ
Ｍ）とカラーフィルターを組み合わせた方式、白色発光
層とカラーフィルターを組み合わせた方式があるがいず
れの方法を用いても良い。勿論、単色発光のＥＬ表示装
置とすることもできる。

【０１９０】ＥＬ層４０２９を形成したら、その上に陰
極４０３０を形成する。陰極４０３０とＥＬ層４０２９
の界面に存在する水分や酸素は極力排除しておくことが
望ましい。従って、真空中でＥＬ層４０２９と陰極４０
３０を連続成膜するか、ＥＬ層４０２９を不活性雰囲気
で形成し、大気解放しないで陰極４０３０を形成すると
いった工夫が必要である。本実施例ではマルチチャンバ
ー方式（クラスターツール方式）の成膜装置を用いるこ
とで上述のような成膜を可能とする。

【０１９１】なお、本実施例では陰極４０３０として、
ＬｉＦ（フッ化リチウム）膜とＡｌ（アルミニウム）膜
の積層構造を用いる。具体的にはＥＬ層４０２９上に蒸
着法で１ｎｍ厚のＬｉＦ（フッ化リチウム）膜を形成
し、その上に３００ｎｍ厚のアルミニウム膜を形成す
る。勿論、公知の陰極材料であるＭｇＡｇ電極を用いて
も良い。そして陰極４０３０は４０３１で示される領域
において配線４０１６に接続される。配線４０１６は陰
極４０３０に所定の電圧を与えるための電源供給線であ
り、導電性ペースト材料４０３２を介してＦＰＣ４０１
７に接続される。

【０１９２】４０３１に示された領域において陰極４０
３０と配線４０１６とを電気的に接続するために、層間
絶縁膜４０２６及び絶縁膜４０２８にコンタクトホール
を形成する必要がある。これらは層間絶縁膜４０２６の
エッチング時（画素電極用コンタクトホールの形成時）
や絶縁膜４０２８のエッチング時（ＥＬ層形成前の開口
部の形成時）に形成しておけば良い。また、絶縁膜４０
２８をエッチングする際に、層間絶縁膜４０２６まで一
括でエッチングしても良い。この場合、層間絶縁膜４０
２６と絶縁膜４０２８が同じ樹脂材料であれば、コンタ
クトホールの形状を良好なものとすることができる。

【０１９３】このようにして形成されたＥＬ素子の表面
を覆って、パッシベーション膜６００３、充填材６００
４、カバー材６０００が形成される。

【０１９４】さらに、ＥＬ素子部を囲むようにして、カ
バー材７０００と基板４０１０の内側にシーリング材が
設けられ、さらにシーリング材７０００の外側には密封
材（第２のシーリング材）７００１が形成される。

【０１９５】このとき、この充填材６００４は、カバー
材６０００を接着するための接着剤としても機能する。
充填材６００４としては、ＰＶＣ（ポリビニルクロライ
ド）、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビ
ニルブチラル）またはＥＶＡ（エチレンビニルアセテー
ト）を用いることができる。この充填材６００４の内部
に乾燥剤を設けておくと、吸湿効果を保持できるので好
ましい。

【０１９６】また、充填材６００４の中にスペーサーを
含有させてもよい。このとき、スペーサーをＢａＯなど
からなる粒状物質とし、スペーサー自体に吸湿性をもた
せてもよい。

【０１９７】スペーサーを設けた場合、パッシベーショ
ン膜６００３はスペーサー圧を緩和することができる。
また、パッシベーション膜とは別に、スペーサー圧を緩
和する樹脂膜などを設けてもよい。

【０１９８】また、カバー材６０００としては、ガラス
板、アルミニウム板、ステンレス板、ＦＲＰ（Ｆｉｂｅ
ｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃ
ｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、
マイラーフィルム、ポリエステルフィルムまたはアクリ
ルフィルムを用いることができる。なお、充填材６００
４としてＰＶＢやＥＶＡを用いる場合、数十μｍのアル
ミニウムホイルをＰＶＦフィルムやマイラーフィルムで
挟んだ構造のシートを用いることが好ましい。

【０１９９】但し、ＥＬ素子からの発光方向（光の放射
方向）によっては、カバー材６０００が透光性を有する
必要がある。

【０２００】また、配線４０１６はシーリング材７００
０および密封材７００１と基板４０１０との隙間を通っ
てＦＰＣ４０１７に電気的に接続される。なお、ここで
は配線４０１６について説明したが、他の配線４０１
４、４０１５も同様にしてシーリング材７０００および
密封材７００１の下を通ってＦＰＣ４０１７に電気的に
接続される。

【０２０１】［実施例９］本実施例では、本願発明を用
いて実施例８とは異なる形態のＥＬ表示装置を作製した
例について、図１８Ａ、１８Ｂを用いて説明する。図１
７Ａ、１７Ｂと同じ番号のものは同じ部分を指している
ので説明は省略する。

【０２０２】図１８Ａは本実施例のＥＬ表示装置の上面
図であり、図１８ＡをＡ-Ａ'で切断した断面図を図１８
Ｂに示す。

【０２０３】実施例８に従って、ＥＬ素子の表面を覆っ
てパッシベーション膜６００３までを形成する。

【０２０４】さらに、EL素子を覆うようにして充填材６
００４を設ける。この充填材６００４は、カバー材６０
００を接着するための接着剤としても機能する。充填材
６００４としては、ＰＶＣ（ポリビニルクロライド）、
エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブ
チラル）またはＥＶＡ（エチレンビニルアセテート）を
用いることができる。この充填材６００４の内部に乾燥
剤を設けておくと、吸湿効果を保持できるので好まし
い。

【０２０５】また、充填材６００４の中にスペーサーを
含有させてもよい。このとき、スペーサーをＢａＯなど
からなる粒状物質とし、スペーサー自体に吸湿性をもた
せてもよい。

【０２０６】スペーサーを設けた場合、パッシベーショ
ン膜６００３はスペーサー圧を緩和することができる。
また、パッシベーション膜とは別に、スペーサー圧を緩
和する樹脂膜などを設けてもよい。

【０２０７】また、カバー材６０００としては、ガラス
板、アルミニウム板、ステンレス板、ＦＲＰ（Ｆｉｂｅ
ｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃ
ｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、
マイラーフィルム、ポリエステルフィルムまたはアクリ
ルフィルムを用いることができる。なお、充填材６００
４としてＰＶＢやＥＶＡを用いる場合、数十μｍのアル
ミニウムホイルをＰＶＦフィルムやマイラーフィルムで
挟んだ構造のシートを用いることが好ましい。

【０２０８】但し、ＥＬ素子からの発光方向（光の放射
方向）によっては、カバー材６０００が透光性を有する
必要がある。

【０２０９】次に、充填材６００４を用いてカバー材６
０００を接着した後、充填材６００４の側面（露呈面）
を覆うようにフレーム材６００１を取り付ける。フレー
ム材６００１はシーリング材（接着剤として機能する）
６００２によって接着される。このとき、シーリング材
６００２としては、光硬化性樹脂を用いるのが好ましい
が、ＥＬ層の耐熱性が許せば熱硬化性樹脂を用いても良
い。なお、シーリング材６００２はできるだけ水分や酸
素を透過しない材料であることが望ましい。また、シー
リング材６００２の内部に乾燥剤を添加してあっても良
い。

【０２１０】また、配線４０１６はシーリング材６００
２と基板４０１０との隙間を通ってＦＰＣ４０１７に電
気的に接続される。なお、ここでは配線４０１６につい
て説明したが、他の配線４０１４、４０１５も同様にし
てシーリング材６００２の下を通ってＦＰＣ４０１７に
電気的に接続される。

【０２１１】［実施例１０］実施例８および９のような
構成からなるＥＬ表示パネルにおいて、本願発明を用い
ることができる。ここで画素部のさらに詳細な断面構造
を図１９に、上面構造を図２０Ａに、回路図を図２０Ｂ
に示す。図１９、図２０Ａ及び図２０Ｂでは共通の符号
を用いるので互いに参照すれば良い。

【０２１２】図１９において、基板３５０１上に設けら
れたスイッチング用ＴＦＴ３５０２は本願発明を用いた
ＮＴＦＴを用いて形成される。なお、図１９では実施例
２のＮＴＦＴと同様の構成としているが、実施例１や実
施例３の構成としてもよい。本実施例ではダブルゲート
構造としているが、構造及び作製プロセスに大きな違い
はないので説明は省略する。但し、ダブルゲート構造と
することで実質的に二つのＴＦＴが直列された構造とな
り、オフ電流値を低減することができるという利点があ
る。なお、本実施例ではダブルゲート構造としている
が、シングルゲート構造でも構わないし、トリプルゲー
ト構造やそれ以上のゲート本数を持つマルチゲート構造
でも構わない。また、本願発明のＰＴＦＴを用いて形成
しても構わない。

【０２１３】また、電流制御用ＴＦＴ３５０３は本願発
明を用いたＮＴＦＴを用いて形成される。このとき、ス
イッチング用ＴＦＴ３５０２のドレイン配線３５は配線
３６によって電流制御用ＴＦＴのゲート電極３７に電気
的に接続されている。また、３８で示される配線は、ス
イッチング用ＴＦＴ３５０２のゲート電極３９a、３９b
を電気的に接続するゲート配線である。

【０２１４】このとき、電流制御用ＴＦＴ３５０３が本
実施例の構造であることは非常に重要な意味を持つ。電
流制御用ＴＦＴはＥＬ素子を流れる電流量を制御するた
めの素子であるため、多くの電流が流れ、熱による劣化
やホットキャリアによる劣化の危険性が高い素子でもあ
る。そのため、電流制御用ＴＦＴのドレイン側に、ゲー
ト絶縁膜を介してゲート電極に重なるようにＬＤＤ領域
を設ける本願発明の構造は極めて有効である。

【０２１５】また、本実施例では電流制御用ＴＦＴ３５
０３をシングルゲート構造で図示しているが、複数のＴ
ＦＴを直列につなげたマルチゲート構造としても良い。
さらに、複数のＴＦＴを並列につなげて実質的にチャネ
ル形成領域を複数に分割し、熱の放射を高い効率で行え
るようにした構造としても良い。このような構造は熱に
よる劣化対策として有効である。

【０２１６】また、図２０Ａに示すように、電流制御用
ＴＦＴ３５０３のゲート電極３７となる配線は３５０４
で示される領域で、電流制御用ＴＦＴ３５０３のドレイ
ン配線４０と絶縁膜を介して重なる。このとき、３５０
４で示される領域ではコンデンサが形成される。このコ
ンデンサ３５０４は電流制御用ＴＦＴ３５０３のゲート
にかかる電圧を保持するためのコンデンサとして機能す
る。なお、ドレイン配線４０は電流供給線（電源線）３
５０６に接続され、常に一定の電圧が加えられている。

【０２１７】スイッチング用ＴＦＴ３５０２及び電流制
御用ＴＦＴ３５０３の上には第１パッシベーション膜４
１が設けられ、その上に樹脂絶縁膜でなる平坦化膜４２
が形成される。平坦化膜４２を用いてＴＦＴによる段差
を平坦化することは非常に重要である。後に形成される
ＥＬ層は非常に薄いため、段差が存在することによって
発光不良を起こす場合がある。従って、ＥＬ層をできる
だけ平坦面に形成しうるように画素電極を形成する前に
平坦化しておくことが望ましい。

【０２１８】また、４３は反射性の高い導電膜でなる画
素電極（ＥＬ素子の陰極）であり、電流制御用ＴＦＴ３
５０３のドレインに電気的に接続される。画素電極４３
としてはアルミニウム合金膜、銅合金膜または銀合金膜
など低抵抗な導電膜またはそれらの積層膜を用いること
が好ましい。勿論、他の導電膜との積層構造としても良
い。

【０２１９】また、絶縁膜（好ましくは樹脂）で形成さ
れたバンク４４a、４４bにより形成された溝（画素に相
当する）の中に発光層４５が形成される。なお、ここで
は一画素しか図示していないが、Ｒ（赤）、Ｇ（緑）、
Ｂ（青）の各色に対応した発光層を作り分けても良い。
発光層とする有機ＥＬ材料としてはπ共役ポリマー系材
料を用いる。代表的なポリマー系材料としては、ポリパ
ラフェニレンビニレン（ＰＰＶ）系、ポリビニルカルバ
ゾール（ＰＶＫ）系、ポリフルオレン系などが挙げられ
る。

【０２２０】なお、ＰＰＶ系有機ＥＬ材料としては様々
な型のものがあるが、例えば「H. Shenk,H.Becker,O.Ge
lsen,E.Kluge,W.Kreuder,and H.Spreitzer,“Polymers
forLight Emitting Diodes”,Euro Display,Proceeding
s,1999,p.33-37」や特開平１０−９２５７６号公報に記
載されたような材料を用いれば良い。

【０２２１】具体的な発光層としては、赤色に発光する
発光層にはシアノポリフェニレンビニレン、緑色に発光
する発光層にはポリフェニレンビニレン、青色に発光す
る発光層にはポリフェニレンビニレン若しくはポリアル
キルフェニレンを用いれば良い。膜厚は３０〜１５０ｎ
ｍ（好ましくは４０〜１００ｎｍ）とすれば良い。

【０２２２】但し、以上の例は発光層として用いること
のできる有機ＥＬ材料の一例であって、これに限定する
必要はまったくない。発光層、電荷輸送層または電荷注
入層を自由に組み合わせてＥＬ層（発光及びそのための
キャリアの移動を行わせるための層）を形成すれば良
い。

【０２２３】例えば、本実施例ではポリマー系材料を発
光層として用いる例を示したが、低分子系有機ＥＬ材料
を用いても良い。また、電荷輸送層や電荷注入層として
炭化珪素等の無機材料を用いることも可能である。これ
らの有機ＥＬ材料や無機材料は公知の材料を用いること
ができる。

【０２２４】本実施例では発光層４５の上にＰＥＤＯＴ
（ポリチオフェン）またはＰＡｎｉ（ポリアニリン）で
なる正孔注入層４６を設けた積層構造のＥＬ層としてい
る。そして、正孔注入層４６の上には透明導電膜でなる
陽極４７が設けられる。本実施例の場合、発光層４５で
生成された光は上面側に向かって（ＴＦＴの上方に向か
って）放射されるため、陽極は透光性でなければならな
い。透明導電膜としては酸化インジウムと酸化スズとの
化合物や酸化インジウムと酸化亜鉛との化合物を用いる
ことができるが、耐熱性の低い発光層や正孔注入層を形
成した後で形成するため、可能な限り低温で成膜できる
ものが好ましい。

【０２２５】陽極４７まで形成された時点でＥＬ素子３
５０５が完成する。なお、ここでいうＥＬ素子３５０５
は、画素電極（陰極）４３、発光層４５、正孔注入層４
６及び陽極４７で形成されたコンデンサを指す。図２０
Ａに示すように画素電極４３は画素の面積にほぼ一致す
るため、画素全体がＥＬ素子として機能する。従って、
発光の利用効率が非常に高く、明るい画像表示が可能と
なる。

【０２２６】ところで、本実施例では、陽極４７の上に
さらに第２パッシベーション膜４８を設けている。第２
パッシベーション膜４８としては窒化珪素膜または窒化
酸化珪素膜が好ましい。この目的は、外部とＥＬ素子と
を遮断することであり、有機ＥＬ材料の酸化による劣化
を防ぐ意味と、有機ＥＬ材料からの脱ガスを抑える意味
との両方を併せ持つ。これによりＥＬ表示装置の信頼性
が高められる。

【０２２７】以上のように本実施例のＥＬ表示パネルは
図１９のような構造の画素からなる画素部を有し、オフ
電流値の十分に低いスイッチング用ＴＦＴと、ホットキ
ャリア注入に強い電流制御用ＴＦＴとを有する。従っ
て、高い信頼性を有し、且つ、良好な画像表示が可能な
ＥＬ表示パネルが得られる。

【０２２８】なお、本実施例の構成は、実施例１〜３構
成と自由に組み合わせて実施することが可能である。ま
た、実施例７の電子機器の表示部として本実施例のＥＬ
表示パネルを用いることは有効である。

【０２２９】〔実施例１１〕本実施例では、実施例１０
に示した画素部において、ＥＬ素子３５０５の構造を反
転させた構造について説明する。説明には図２１を用い
る。なお、図１９の構造と異なる点はＥＬ素子の部分と
電流制御用ＴＦＴだけであるので、その他の説明は省略
することとする。

【０２３０】図２１において、電流制御用ＴＦＴ３５０
３は本願発明のＰＴＦＴを用いて形成される。なお、図
２１では実施例２のＰＴＦＴと同様の構成としている
が、実施例１や実施例３の構成としてもよい。

【０２３１】本実施例では、画素電極（陽極）５０とし
て透明導電膜を用いる。具体的には酸化インジウムと酸
化亜鉛との化合物でなる導電膜を用いる。勿論、酸化イ
ンジウムと酸化スズとの化合物でなる導電膜を用いても
良い。

【０２３２】そして、絶縁膜でなるバンク５１a、５１b
が形成された後、溶液塗布によりポリビニルカルバゾー
ルでなる発光層５２が形成される。その上にはカリウム
アセチルアセトネート（ａｃａｃＫと表記される）でな
る電子注入層５３、アルミニウム合金でなる陰極５４が
形成される。この場合、陰極５４がパッシベーション膜
としても機能する。こうしてＥＬ素子３７０１が形成さ
れる。

【０２３３】本実施例の場合、発光層５２で発生した光
は、矢印で示されるようにＴＦＴが形成された基板の方
に向かって放射される。

【０２３４】なお、本実施例の構成は、実施例１〜３の
構成と自由に組み合わせて実施することが可能である。
また、実施例７の電子機器の表示部として本実施例のＥ
Ｌ表示パネルを用いることは有効である。

【０２３５】〔実施例１２〕本実施例では、図２０Ｂに
示した回路図とは異なる構造の画素とした場合の例につ
いて図２２Ａ〜Ｃに示す。なお、本実施例において、３
８０１はスイッチング用ＴＦＴ３８０２のソース配線、
３８０３はスイッチング用ＴＦＴ３８０２のゲート配
線、３８０４は電流制御用ＴＦＴ、３８０５はコンデン
サ、３８０６、３８０８は電流供給線、３８０７はＥＬ
素子とする。

【０２３６】図２２Ａは、二つの画素間で電流供給線３
８０６を共通とした場合の例である。即ち、二つの画素
が電流供給線３８０６を中心に線対称となるように形成
されている点に特徴がある。この場合、電源供給線の本
数を減らすことができるため、画素部をさらに高精細化
することができる。

【０２３７】また、図２２Ｂは、電流供給線３８０８を
ゲート配線３８０３と平行に設けた場合の例である。な
お、図２２Ｂでは電流供給線３８０８とゲート配線３８
０３とが重ならないように設けた構造となっているが、
両者が異なる層に形成される配線であれば、絶縁膜を介
して重なるように設けることもできる。この場合、電源
供給線３８０８とゲート配線３８０３とで専有面積を共
有させることができるため、画素部をさらに高精細化す
ることができる。

【０２３８】また、図２２Ｃは、図２２Ｂの構造と同様
に電流供給線３８０８をゲート配線３８０３と平行に設
け、さらに、二つの画素を電流供給線３８０８を中心に
線対称となるように形成する点に特徴がある。また、電
流供給線３８０８をゲート配線３８０３のいずれか一方
と重なるように設けることも有効である。この場合、電
源供給線の本数を減らすことができるため、画素部をさ
らに高精細化することができる。

【０２３９】なお、本実施例の構成は、実施例１〜３、
８または９の構成と自由に組み合わせて実施することが
可能である。また、実施例７の電子機器の表示部として
本実施例の画素構造を有するＥＬ表示パネルを用いるこ
とは有効である。

【０２４０】［実施例１３］実施例１０に示した図２０
Ａ、２０Ｂでは電流制御用ＴＦＴ３５０３のゲートにか
かる電圧を保持するためにコンデンサ３５０４を設ける
構造としているが、コンデンサ３５０４を省略すること
も可能である。実施例１０の場合、電流制御用ＴＦＴ３
５０３として実施例２と同様の構成のＮＴＦＴを用いて
いるため、ゲート絶縁膜を介してゲート電極に重なるよ
うに設けられたＬＤＤ領域を有している。この重なり合
った領域には一般的にゲート容量と呼ばれる寄生容量が
形成されるが、本実施例ではこの寄生容量をコンデンサ
３５０４の代わりとして積極的に用いる点に特徴があ
る。

【０２４１】この寄生容量のキャパシタンスは、上記ゲ
ート電極とＬＤＤ領域とが重なり合った面積によって変
化するため、その重なり合った領域に含まれるＬＤＤ領
域の長さによって決まる。

【０２４２】また、実施例１２に示した図２２Ａ，Ｂ，
Ｃの構造においても同様に、コンデンサ３８０５を省略
することは可能である。

【０２４３】なお、本実施例の構成は、実施例１〜３、
８〜１２の構成と自由に組み合わせて実施することが可
能である。また、実施例７の電子機器の表示部として本
実施例の画素構造を有するＥＬ表示パネルを用いること
は有効である。

【０２４４】〔実施例１４〕本願発明を実施して形成さ
れたＣＭＯＳ回路や画素部は様々な表示装置（アクティ
ブマトリクス型の液晶表示装置、アクティブマトリクス
型のＥＬ表示装置、アクティブマトリクス型のＥＣ表示
装置）に用いることができる。即ち、それら表示装置を
表示部に組み込んだ電子機器全てに本願発明を実施でき
る。

【０２４５】その様な電子機器としては、ビデオカメ
ラ、デジタルカメラ、プロジェクター（リア型またはフ
ロント型）、ヘッドマウントディスプレイ（ゴーグル型
ディスプレイ）、カーナビゲーション、カーステレオ、
パーソナルコンピュータ、携帯情報端末（モバイルコン
ピュータ、携帯電話または電子書籍等）などが挙げられ
る。それらの一例を図２３、図２４及び図２５に示す。

【０２４６】図２３（Ａ）はパーソナルコンピュータで
あり、本体２００１、画像入力部２００２、表示部２０
０３、キーボード２００４等を含む。本発明を画像入力
部２００２、表示部２００３やその他の信号制御回路に
適用することができる。

【０２４７】図２３（Ｂ）はビデオカメラであり、本体
２１０１、表示部２１０２、音声入力部２１０３、操作
スイッチ２１０４、バッテリー２１０５、受像部２１０
６等を含む。本発明を表示部２１０２やその他の信号制
御回路に適用することができる。

【０２４８】図２３（Ｃ）はモバイルコンピュータ（モ
ービルコンピュータ）であり、本体２２０１、カメラ部
２２０２、受像部２２０３、操作スイッチ２２０４、表
示部２２０５等を含む。本発明は表示部２２０５やその
他の信号制御回路に適用できる。

【０２４９】図２３（Ｄ）はゴーグル型ディスプレイで
あり、本体２３０１、表示部２３０２、アーム部２３０
３等を含む。本発明は表示部２３０２やその他の信号制
御回路に適用することができる。

【０２５０】図２３（Ｅ）はプログラムを記録した記録
媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであ
り、本体２４０１、表示部２４０２、スピーカ部２４０
３、記録媒体２４０４、操作スイッチ２４０５等を含
む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄ
ｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ
等を用い、音楽鑑賞や映画鑑賞やゲームやインターネッ
トを行うことができる。本発明は表示部２４０２やその
他の信号制御回路に適用することができる。

【０２５１】図２３（Ｆ）はデジタルカメラであり、本
体２５０１、表示部２５０２、接眼部２５０３、操作ス
イッチ２５０４、受像部（図示しない）等を含む。本願
発明を表示部２５０２やその他の信号制御回路に適用す
ることができる。

【０２５２】図２４（Ａ）はフロント型プロジェクター
であり、投射装置２６０１、スクリーン２６０２等を含
む。本発明は投射装置２６０１の一部を構成する液晶表
示装置２８０８やその他の信号制御回路に適用すること
ができる。

【０２５３】図２４（Ｂ）はリア型プロジェクターであ
り、本体２７０１、投射装置２７０２、ミラー２７０
３、スクリーン２７０４等を含む。本発明は投射装置２
７０２の一部を構成する液晶表示装置２８０８やその他
の信号制御回路に適用することができる。

【０２５４】なお、図２４（Ｃ）は、図２４（Ａ）及び
図２４（Ｂ）中における投射装置２６０１、２７０２の
構造の一例を示した図である。投射装置２６０１、２７
０２は、光源光学系２８０１、ミラー２８０２、２８０
４〜２８０６、ダイクロイックミラー２８０３、プリズ
ム２８０７、液晶表示装置２８０８、位相差板２８０
９、投射光学系２８１０で構成される。投射光学系２８
１０は、投射レンズを含む光学系で構成される。本実施
例は三板式の例を示したが、特に限定されず、例えば単
板式であってもよい。また、図２４（Ｃ）中において矢
印で示した光路に実施者が適宜、光学レンズや、偏光機
能を有するフィルムや、位相差を調節するためのフィル
ム、ＩＲフィルム等の光学系を設けてもよい。

【０２５５】また、図２４（Ｄ）は、図２４（Ｃ）中に
おける光源光学系２８０１の構造の一例を示した図であ
る。本実施例では、光源光学系２８０１は、リフレクタ
ー２８１１、光源２８１２、レンズアレイ２８１３、２
８１４、偏光変換素子２８１５、集光レンズ２８１６で
構成される。なお、図２４（Ｄ）に示した光源光学系は
一例であって特に限定されない。例えば、光源光学系に
実施者が適宜、光学レンズや、偏光機能を有するフィル
ムや、位相差を調節するフィルム、ＩＲフィルム等の光
学系を設けてもよい。

【０２５６】ただし、図２４に示したプロジェクターに
おいては、透過型の表示装置を用いた場合を示してお
り、反射型の表示装置及びＥＬ表示装置での適用例は図
示していない。

【０２５７】図２５（Ａ）は携帯電話であり、本体２９
０１、音声出力部２９０２、音声入力部２９０３、表示
部２９０４、操作スイッチ２９０５、アンテナ２９０６
等を含む。本願発明を音声出力部２９０２、音声入力部
２９０３、表示部２９０４やその他の信号制御回路に適
用することができる。

【０２５８】図２５（Ｂ）は携帯書籍（電子書籍）であ
り、本体３００１、表示部３００２、３００３、記憶媒
体３００４、操作スイッチ３００５、アンテナ３００６
等を含む。本発明は表示部３００２、３００３やその他
の信号回路に適用することができる。

【０２５９】図２５（Ｃ）はディスプレイであり、本体
３１０１、支持台３１０２、表示部３１０３等を含む。
本発明は表示部３１０３に適用することができる。本発
明のディスプレイは特に大画面化した場合において有利
であり、対角１０インチ以上（特に３０インチ以上）の
ディスプレイには有利である。

【０２６０】以上の様に、本願発明の適用範囲は極めて
広く、あらゆる分野の電子機器に適用することが可能で
ある。また、本実施例の電子機器は実施例１〜６、８〜
１３のどのような組み合わせからなる構成を用いても実
現することができる。

【０２６１】

【発明の効果】本発明は、結晶化促進元素を用いて半導
体膜を結晶化する、または結晶性を高める技術を用いる
にあたって、被ゲッタリング領域に接してゲッタリング
領域を設けたため、結晶化促進元素除去工程を時短化で
き、結晶化促進元素除去工程を効率良く行うことが可能
になる。また、結晶化促進元素除去工程のプロセス温度
を６００℃より低い温度で行うことが可能なため、ガラ
ス基板を使用することが十分可能である。

【図面の簡単な説明】

【図１】 結晶化促進元素除去の模式図

【図２】 従来の結晶化促進元素除去の模式図

【図３】 実施形態１の作製工程を示す断面図

【図４】 実施形態２の作製工程を示す断面図

【図５】 実施形態３の作製工程を示す断面図

【図６】 実施形態４の作製工程を示す断面図

【図７】 実施例１のＣＭＯＳ回路の平面図。

【図８】 実施例１のＴＦＴの作製工程を示す断面図

【図９】 実施例１のＴＦＴの作製工程を示す断面図

【図１０】 実施例２のＴＦＴの作製工程を示す断面図

【図１１】 実施例３のＴＦＴの作製工程を示す断面図

【図１２】 実施例４のアクティブマトリクス基板の斜
視図

【図１３】 画素部、ＣＭＯＳ回路の上面図

【図１４】 アクティブマトリクス基板の断面図

【図１５】 実施例５の液晶表示装置の外観斜視図

【図１６】 反強誘電性混合液晶の光透過率特性の一例
を示す図

【図１７】 実施例８のＥＬ表示装置の上面図および断
面図

【図１８】 実施例９のＥＬ表示装置の上面図および断
面図

【図１９】 実施例１０のＥＬ表示装置の断面図

【図２０】 実施例１０のＥＬ表示装置の上面図および
回路図

【図２１】 実施例１１のＥＬ表示装置の断面図

【図２２】 実施例１２のＥＬ表示装置の回路図

【図２３】 実施例１４の電子機器の構成図

【図２４】 実施例１４の電子機器の構成図

【図２５】 実施例１４の電子機器の構成図

【符号の説明】

１００ 基板 １０２ 非晶質シリコン膜 １０４ Ｎｉ膜 １０６ 結晶質シリコン膜 １０８、１０９ 半導体層

Claims (13)

【特許請求の範囲】
1. 【請求項１】 半導体装置の作製方法であって、半導体
   膜を形成する工程Ａと、前記半導体膜に結晶化を促進す
   る元素を導入する工程Ｂと、前記結晶化を促進する元素
   を導入した後、前記半導体膜を結晶化する工程Ｃと、結
   晶化された半導体膜に選択的に１５族元素を添加する工
   程Ｄと、前記１５族元素を添加した後、前記半導体膜を
   加熱処理する工程Ｅと、前記半導体膜をパターニングし
   て島状半導体層を形成する工程Ｆと、を有し、前記パタ
   ーニングは、前記１５族元素が添加された領域がソース
   領域およびドレイン領域となるように、かつ前記１５族
   元素が添加されなかった領域がチャネル形成領域又はチ
   ャネル形成領域と低濃度不純物領域となるように行われ
   ることを特徴とする半導体装置の作製方法。
2. 【請求項２】 半導体装置の作製方法であって、半導体
   膜を形成する工程Ａと、前記半導体膜に結晶化を促進す
   る元素を導入する工程Ｂと、前記結晶化を促進する元素
   を導入した後、前記半導体膜を結晶化する工程Ｃと、結
   晶化された半導体膜に選択的に１５族元素を添加する工
   程Ｄと、前記１５族元素を添加した後、前記半導体膜を
   加熱処理する工程Ｅと、前記半導体膜をパターニングし
   て島状半導体層を形成する工程Ｆと、前記島状半導体層
   に接してゲート絶縁膜を形成する工程Ｇと、前記島状半
   導体層の前記１５族元素が添加されていない領域上に前
   記ゲート絶縁膜を介してゲート電極を形成する工程Ｈ
   と、を有することを特徴とする半導体装置の作製方法。
3. 【請求項３】 半導体装置の作製方法であって、半導体
   膜を形成する工程Ａと、前記半導体膜に結晶化を促進す
   る元素を導入する工程Ｂと、前記結晶化を促進する元素
   を導入した後、前記半導体膜を結晶化する工程Ｃと、前
   記結晶化された半導体膜のソース領域となる領域及びド
   レイン領域となる領域を含み、かつチャネル形成領域と
   なる領域又はチャネル形成領域と低濃度不純物領域とな
   る領域を含まない領域に１５族元素を添加する工程Ｄ
   と、前記１５族元素を添加した領域に前記結晶化を促進
   する元素をゲッタリングする工程Ｅと、前記半導体膜を
   パターニングして島状半導体層を形成する工程Ｆと、前
   記島状半導体層に接してゲート絶縁膜を形成する工程Ｇ
   と、前記島状半導体層の前記チャネル形成領域となる領
   域上に前記ゲート絶縁膜を介してゲート電極を形成する
   工程Ｈと、を有することを特徴とする半導体装置の作製
   方法。
4. 【請求項４】 半導体装置の作製方法であって、半導体
   膜を形成する工程Ａと、前記半導体膜に結晶化を促進す
   る元素を導入する工程Ｂと、前記結晶化を促進する元素
   を導入した後、前記半導体膜を結晶化する工程Ｃと、前
   記結晶化された半導体膜に選択的に１５族元素を添加す
   る工程Ｄと、前記１５族元素を添加した後、前記半導体
   膜を加熱処理する工程Ｅと、前記半導体膜をパターニン
   グして島状半導体層を形成する工程Ｆと、前記島状半導
   体層に接してゲート絶縁膜を形成する工程Ｇと、前記島
   状半導体層の前記１５族元素が添加されていない領域の
   一部の上に前記ゲート絶縁膜を介してゲート電極を形成
   する工程Ｈと、前記ゲート電極をマスクとして不純物元
   素を添加する工程Ｉと、を有することを特徴とする半導
   体装置の作製方法。
5. 【請求項５】 請求項１乃至４のいずれか１項に記載の
   工程Ｄにおいて、前記１５族元素に加えて１３族元素を
   添加することを特徴とする半導体装置の作製方法。
6. 【請求項６】 請求項１乃至５のいずれか１項に記載の
   工程Ｃおいて、前記半導体膜を４５０〜６５０℃に加熱
   することを特徴とする半導体装置の作製方法。
7. 【請求項７】 請求項１乃至６のいずれか１項に記載の
   工程Ｅおいて、前記半導体膜を５００〜８５０℃に加熱
   することを特徴とする半導体装置の作製方法。
8. 【請求項８】 請求項１乃至７のいずれか１項に記載の
   工程Ａにおいて、前記半導体膜は、減圧ＣＶＤ法で成膜
   された非晶質シリコン膜であることを特徴とする半導体
   装置の作製方法。
9. 【請求項９】 請求項１乃至８のいずれか１項に記載の
   工程Ｂにおいて、前記結晶化を促進する元素として、Ｎ
   ｉ、Ｆｅ、Ｃｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ｏｓ、Ｉｒ、Ｐ
   ｔ、Ｃｕ、Ａｕ、Ｇｅから選ばれた１種又は複数種の元
   素を用いることを特徴とする半導体装置の作製方法。
10. 【請求項１０】 請求項１乃至９のいずれか１項に記載
    の作製方法を用いて作製されたアクティブマトリクス型
    表示装置。
11. 【請求項１１】 請求項１０記載のアクティブマトリク
    ス型表示装置を備えた電子機器。
12. 【請求項１２】 請求項１乃至９のいずれか１項に記載
    の作製方法を用いて作製されたＥＬ表示装置。
13. 【請求項１３】 請求項１２記載のＥＬ表示装置を備え
    た電子機器。