JP2000312007A - 半導体装置およびその作製方法 - Google Patents

半導体装置およびその作製方法

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Hideto Onuma
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Abstract

(57)【要約】 【課題】 動作性能および信頼性の高い半導体装置を提
供する。 【解決手段】 駆動回路を形成するｎチャネル型ＴＦＴ
８０２にはゲート配線に重なるＬＤＤ領域７０７が配置
され、ホットキャリア注入に強いＴＦＴ構造が実現され
る。また、画素部を形成するｎチャネル型ＴＦＴ８０４
にはゲート配線に重ならないＬＤＤ領域７１７〜７２０
が配置され、オフ電流値の小さいＴＦＴ構造が実現され
る。この時、ＬＤＤ領域７０７にはＬＤＤ領域７１７〜
７２０よりも高い濃度で周期表の１５族に属する元素が
存在する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は絶縁表面を有する基
板上に薄膜トランジスタ（以下、ＴＦＴという）で構成
された回路を有する半導体装置およびその作製方法に関
する。特に本発明は、画素部（画素マトリクス回路）と
その周辺に設けられる駆動回路（ドライバー回路）を同
一基板上に設けた液晶表示装置やＥＬ（エレクトロルミ
ネッセンス）表示装置に代表される電気光学装置（電子
装置ともいう）、および電気光学装置を搭載した電気器
具（電子機器ともいう）に関する。
【０００２】尚、本願明細書において半導体装置とは、
半導体特性を利用することで機能する装置全般を指し、
上記電気光学装置およびその電気光学装置を用いた電気
器具も半導体装置に含む。
【０００３】
【従来の技術】絶縁表面を有する基板上にＴＦＴで形成
した大面積集積回路を有する半導体装置の開発が進んで
いる。アクティブマトリクス型液晶表示装置、ＥＬ表示
装置、および密着型イメージセンサはその代表例として
知られている。特に、結晶質シリコン膜（代表的にはポ
リシリコン膜）を活性層にしたＴＦＴ（以下、ポリシリ
コンＴＦＴと記す）は電界効果移動度が高いことから、
いろいろな機能回路を形成することも可能である。
【０００４】例えば、アクティブマトリクス型液晶表示
装置には、機能ブロックごとに画像表示を行う画素部
や、ＣＭＯＳ回路を基本としたシフトレジスタ回路、レ
ベルシフタ回路、バッファ回路、サンプリング回路など
の集積回路が一枚の基板上に形成される。また、密着型
イメージセンサでは、サンプルホールド回路、シフトレ
ジスタ回路、マルチプレクサ回路などの集積回路がＴＦ
Ｔを用いて形成されている。
【０００５】これらの駆動回路（周辺駆動回路ともい
う）はそれぞれにおいて動作条件が必ずしも同一でない
ので、当然ＴＦＴに要求される特性も少なからず異なっ
ている。画素部においては、スイッチ素子として機能す
る画素ＴＦＴと補助の保持容量を設けた構成であり、液
晶に電圧を印加して駆動させるものである。ここで、液
晶は交流で駆動させる必要があり、フレーム反転駆動と
呼ばれる方式が多く採用されている。従って、要求され
るＴＦＴの特性はオフ電流値（ＴＦＴがオフ動作時に流
れるドレイン電流値）を十分低くさせておく必要があっ
た。また、バッファ回路は高い駆動電圧が印加されるた
め、高電圧がかかっても壊れない程度に耐圧を高めてお
く必要があった。また電流駆動能力を高めるために、オ
ン電流値（ＴＦＴがオン動作時に流れるドレイン電流
値）を十分確保する必要があった。
【０００６】しかし、ポリシリコンＴＦＴのオフ電流値
は高くなりやすいといった問題点がある。また、ＩＣな
どで使われるＭＯＳトランジスタと同様にポリシリコン
ＴＦＴにはオン電流値の低下といった劣化現象が観測さ
れる。主たる原因はホットキャリア注入であり、ドレイ
ン近傍の高電界によって発生したホットキャリアが劣化
現象を引き起こすものと考えられている。
【０００７】オフ電流値を低減するためのＴＦＴの構造
として、低濃度ドレイン（ＬＤＤ：Lightly Doped Dr
ain）構造が知られている。この構造はチャネル形成領
域と、高濃度に不純物が添加されるソース領域またはド
レイン領域との間に低濃度の不純物領域を設けたもので
あり、この低濃度不純物領域はＬＤＤ領域と呼ばれてい
る。
【０００８】また、ホットキャリア注入によるオン電流
値の劣化を防ぐための構造として、いわゆるＧＯＬＤ
（Gate-drain Overlapped LDD）構造が知られてい
る。この構造は、ＬＤＤ領域がゲート絶縁膜を介してゲ
ート配線と重なるように配置されているため、ドレイン
近傍のホットキャリア注入を防ぎ、信頼性を向上させる
のに有効である。例えば、「Mutsuko Hatano,Hajime
Akimoto and Takeshi Sakai,IEDM97 TECHNICAL DI
GEST,p523-526,1997」では、シリコンで形成したサイド
ウォールによるＧＯＬＤ構造を開示しているが、他の構
造のＴＦＴと比べ、きわめて優れた信頼性が得られるこ
とが確認されている。
【０００９】また、アクティブマトリクス型液晶表示装
置の画素部には、数十から数百万個の各画素にＴＦＴが
配置され、そのＴＦＴのそれぞれには画素電極が設けら
れている。液晶を挟んだ対向基板側には対向電極が設け
られており、液晶を誘電体とした一種のコンデンサを形
成している。そして、各画素に印加する電圧をＴＦＴの
スイッチング機能により制御して、このコンデンサへの
電荷を制御することで液晶を駆動し、透過光量を制御し
て画像を表示する仕組みになっている。
【００１０】ところが、このコンデンサはオフ電流等に
起因するリーク電流により次第にその蓄積容量が減少す
るため、透過光量が変化して画像表示のコントラストを
低下させる原因となっていた。そこで、従来では容量配
線を設けて、液晶を誘電体とするコンデンサとは別のコ
ンデンサ（保持容量という）を並列に設け、液晶を誘電
体とするコンデンサが損失する容量を補っていた。
【００１１】
【発明が解決しようとする課題】しかしながら、画素部
の画素ＴＦＴと、シフトレジスタ回路やバッファ回路な
どのロジック回路（駆動回路ともいう）のＴＦＴ（以
下、駆動ＴＦＴという）とでは、その要求される特性は
必ずしも同じではない。例えば、画素ＴＦＴにおいて
は、ゲート配線に大きな逆バイアス（ｎチャネル型ＴＦ
Ｔであればマイナス）電圧が印加されるが、駆動回路の
ＴＦＴは基本的に逆バイアス電圧が印加されて動作され
ることはない。また、前者の動作速度は後者の１／１０
０以下で良い。
【００１２】また、ＧＯＬＤ構造は確かにオン電流値の
劣化を防ぐ効果は高いが、反面、通常のＬＤＤ構造に比
べてオフ電流値が大きくなってしまう問題があった。従
って、特に画素ＴＦＴにとっては好ましい構造とは言え
なかった。逆に通常のＬＤＤ構造はオフ電流値を抑える
効果は高いが、ホットキャリア注入には弱いことが知ら
れていた。
【００１３】このように、アクティブマトリクス型液晶
表示装置のような複数の集積回路を有する半導体装置に
おいて、全てのＴＦＴを同じ構造で形成することは必ず
しも好ましくなかった。
【００１４】さらに、従来例に示したように画素部に容
量配線を用いた保持容量を形成して十分な容量を確保し
ようとすると、開口率（一画素の面積に対して画像表示
が可能な面積の割合）を犠牲にしなければならなかっ
た。特に、プロジェクター型表示装置に用いられるよう
な小型の高精細パネルでは、一個当たりの画素面積も小
さいため、容量配線による開口率の低下は問題となって
いた。
【００１５】本発明はこのような課題を解決するための
技術であり、半導体装置の各回路に配置されるＴＦＴの
構造を、回路の機能に応じて適切なものとすることによ
り半導体装置の動作性能および信頼性を向上させること
を目的とする。
【００１６】また、他の目的として画素部を有する半導
体装置において、画素に設けられる保持容量の面積を縮
小化し、開口率を向上させるための構造を提供すること
を目的とする。
【００１７】
【課題を解決するための手段】上記問題点を解決するた
めに本発明の構成は、同一基板上に画素部と駆動回路と
を含む半導体装置において、前記駆動回路を形成するｎ
チャネル型ＴＦＴのＬＤＤ領域は、一部または全部が該
ｎチャネル型ＴＦＴのゲート配線にゲート絶縁膜を挟ん
で重なるように形成され、前記画素部を形成する画素Ｔ
ＦＴのＬＤＤ領域は、該画素ＴＦＴのゲート配線にゲー
ト絶縁膜を挟んで重ならないように形成されることを特
徴とする。
【００１８】また、上記構成に加えて、前記画素部の保
持容量を樹脂膜の上に設けられた遮光膜、該遮光膜の酸
化物および画素電極で形成しても良い。こうすることで
非常に小さい面積で保持容量を形成することができるた
め、画素の開口率を向上させることができる。
【００１９】また、本発明のさらに詳細な構成は、同一
基板上に画素部と駆動回路とを含む半導体装置におい
て、前記駆動回路には、ＬＤＤ領域の全部がゲート絶縁
膜を挟んでゲート配線に重なるように形成された第１の
ｎチャネル型ＴＦＴと、ＬＤＤ領域の一部がゲート絶縁
膜を挟んでゲート配線に重なるように形成された第２の
ｎチャネル型ＴＦＴとが含まれ、前記画素部には、ＬＤ
Ｄ領域がゲート絶縁膜を挟んでゲート配線に重ならない
ように形成された画素ＴＦＴが含まれることを特徴とす
る。勿論、画素部の保持容量を有機樹脂膜の上に設けら
れた遮光膜、該遮光膜の酸化物および画素電極で形成し
ても良い。
【００２０】なお、上記構成において、前記駆動回路を
形成するｎチャネル型ＴＦＴのＬＤＤ領域には、前記画
素ＴＦＴのＬＤＤ領域に比べて２〜１０倍の濃度で周期
表の１５族に属する元素を含ませておけば良い。また、
前記第１のｎチャネル型ＴＦＴのＬＤＤ領域をチャネル
形成領域とドレイン領域との間に形成し、前記第２のｎ
チャネル型ＴＦＴのＬＤＤ領域をチャネル形成領域を挟
んで形成しても良い。
【００２１】また、作製工程に関する本発明の構成は、
同一基板上に画素部と駆動回路とを含む半導体装置の作
製方法において、前記駆動回路を形成する第１のｎチャ
ネル型ＴＦＴの活性層に、チャネル形成領域、ソース領
域、ドレイン領域並びに前記ドレイン領域と前記チャネ
ル形成領域との間のＬＤＤ領域を形成する工程と、前記
駆動回路を形成する第２のｎチャネル型ＴＦＴの活性層
に、チャネル形成領域、ソース領域、ドレイン領域並び
に前記ソース領域と前記チャネル形成領域との間のＬＤ
Ｄ領域及び前記ドレイン領域と前記チャネル形成領域と
の間のＬＤＤ領域形成する工程と、前記駆動回路を形成
するｐチャネル型ＴＦＴの活性層に、チャネル形成領
域、ソース領域およびドレイン領域を形成する工程と、
前記画素部を形成する画素ＴＦＴの活性層に、チャネル
形成領域、ソース領域、ドレイン領域並びに前記ドレイ
ン領域と前記チャネル形成領域との間のＬＤＤ領域を形
成する工程と、を有し、前記第１のｎチャネル型ＴＦＴ
のＬＤＤ領域は、全部が該第１のｎチャネル型ＴＦＴの
ゲート配線にゲート絶縁膜を挟んで重なって形成され、
前記第２のｎチャネル型ＴＦＴのＬＤＤ領域は、一部が
該第１のｎチャネル型ＴＦＴのゲート配線にゲート絶縁
膜を挟んで重なって形成され、前記画素ＴＦＴのＬＤＤ
領域は、該画素ＴＦＴのゲート配線にゲート絶縁膜を挟
んで重ならないように配置されることを特徴とする。
【００２２】また、作製工程に関する他の発明の構成
は、同一基板上に画素部と駆動回路とを含む半導体装置
の作製方法において、基板上に活性層を形成する第１工
程と、前記活性層に接してゲート絶縁膜を形成する第２
工程と、前記駆動回路を形成するｎチャネル型ＴＦＴの
活性層に周期表の１５族に属する元素を添加してｎ-領
域を形成する第３工程と、前記ゲート絶縁膜上に導電膜
を形成する第４工程と、前記導電膜をパターニングして
ｐチャネル型ＴＦＴのゲート配線を形成する第５工程
と、前記ｐチャネル型ＴＦＴの活性層に、該ｐチャネル
型ＴＦＴのゲート配線をマスクとして自己整合的に周期
表の１３族に属する元素を添加し、ｐ++領域を形成する
第６工程と、前記第５工程でパターニングされなかった
導電膜をパターニングしてｎチャネル型ＴＦＴのゲート
配線を形成する第７工程と、前記ｎチャネル型ＴＦＴの
活性層に、周期表の１５族に属する元素を添加し、ｎ+
領域を形成する第８工程と、前記ｎチャネル型ＴＦＴ及
び前記ｐチャネル型ＴＦＴのゲート配線をマスクとして
自己整合的に周期表の１５族に属する元素を添加し、ｎ
--領域を形成する第９工程と、を有することを特徴とす
る。
【００２３】また、本発明のさらに詳細な構成は、同一
基板上に画素部と駆動回路とを含む半導体装置の作製方
法において、基板上に活性層を形成する第１工程と、前
記活性層に接してゲート絶縁膜を形成する第２工程と、
前記駆動回路を形成するｎチャネル型ＴＦＴの活性層に
周期表の１５族に属する元素を添加してｎ-領域を形成
する第３工程と、前記ゲート絶縁膜上に導電膜を形成す
る第４工程と、前記導電膜をパターニングしてｐチャネ
ル型ＴＦＴのゲート配線を形成する第５工程と、前記ｐ
チャネル型ＴＦＴの活性層に、該ｐチャネル型ＴＦＴの
ゲート配線をマスクとして自己整合的に周期表の１３族
に属する元素を添加し、ｐ++領域を形成する第６工程
と、前記第５工程でパターニングされなかった導電膜を
パターニングしてｎチャネル型ＴＦＴのゲート配線を形
成する第７工程と、前記ｎチャネル型ＴＦＴの活性層
に、周期表の１５族に属する元素を添加し、ｎ+領域を
形成する第８工程と、前記ｎチャネル型ＴＦＴ及び前記
ｐチャネル型ＴＦＴのゲート配線をマスクとして自己整
合的に周期表の１５族に属する元素を添加し、ｎ--領域
を形成する第９工程と、を有することを特徴とする。
【００２４】なお、この構成において、ｐ++領域、ｎ+
領域またはｎ--領域を形成する工程の順序は適宜変更し
ても構わない。どのような順序としても、最終的に形成
されるＴＦＴの基本的な機能は変化せず、本発明の効果
を損なうものではない。
【００２５】
【発明の実施の形態】本発明の実施の形態について、以
下に示す実施例でもって詳細な説明を行うこととする。
【００２６】[実施例１]本発明の実施形態を、図１〜図
３を用いて説明する。ここでは、画素部とその周辺に設
けられる駆動回路のＴＦＴを同時に作製する方法につい
て説明する。
【００２７】〔活性層、ゲート絶縁膜形成の工程：図１
（Ａ）〕図１（Ａ）において、基板１０１には、ガラス
基板、石英基板もしくはプラスチック基板（フィルムも
含む）を使用することが望ましい。その他にもシリコン
基板や金属基板の表面に絶縁膜を形成したものを基板と
しても良い。
【００２８】そして、基板１０１のＴＦＴが形成される
表面には、珪素（シリコン）を含む絶縁膜（本明細書中
では酸化シリコン膜、窒化シリコン膜、または窒化酸化
シリコン膜の総称を指す）からなる下地膜１０２をプラ
ズマＣＶＤ法やスパッタ法で１００〜４００ｎｍの厚さ
に形成した。なお、本明細書中において窒化酸化シリコ
ン膜とはＳｉＯxＮy（但し、０＜ｘ、ｙ＜１）で表され
る絶縁膜であり、珪素、酸素、窒素を所定の割合で含む
絶縁膜を指す。
【００２９】本実施例では、下地膜１０２として、窒化
シリコン膜１０２を２５〜１００ｎｍ、ここでは５０ｎ
ｍの厚さに、酸化シリコン膜１０３を５０〜３００ｎ
ｍ、ここでは１５０ｎｍの厚さとした２層構造で形成し
た。下地膜１０２は基板からの不純物汚染を防ぐために
設けられるものであり、石英基板を用いた場合には必ず
しも設けなくても良い。
【００３０】次に下地膜１０２の上に２０〜１００ｎｍ
の厚さの、非晶質シリコン膜を公知の成膜法で形成し
た。非晶質シリコン膜は含有水素量にもよるが、好まし
くは４００〜５５０℃で数時間加熱して脱水素処理を行
い、含有水素量を５atom％以下として、結晶化の工程を
行うことが望ましい。また、非晶質シリコン膜をスパッ
タ法や蒸着法などの他の作製方法で形成しても良いが、
膜中に含まれる酸素、窒素などの不純物元素を十分低減
させておくことが望ましい。ここでは、下地膜と非晶質
シリコン膜とは、同じ成膜法で形成することが可能であ
るので両者を連続形成しても良い。下地膜を形成後、一
旦大気雰囲気にさらされないようにすることで表面の汚
染を防ぐことが可能となり、作製されるＴＦＴの特性バ
ラツキを低減させることができる。
【００３１】非晶質シリコン膜から結晶質シリコン膜を
形成する工程は、公知のレーザー結晶化技術または熱結
晶化の技術を用いれば良い。また、シリコンの結晶化を
助長する触媒元素を用いて熱結晶化の方法で結晶質シリ
コン膜を作製しても良い。その他に、微結晶シリコン膜
を用いても良いし、結晶質シリコン膜を直接堆積成膜し
ても良い。さらに、単結晶シリコンを基板上に貼りあわ
せるＳＯＩ（SiliconOn Insulators）の公知技術を使
用して結晶質シリコン膜を形成しても良い。
【００３２】こうして形成された結晶質シリコン膜の不
要な部分をエッチング除去して、島状の半導体膜（以
下、活性層という）１０４〜１０６を形成した。結晶質
シリコン膜のｎチャネル型ＴＦＴが作製される領域に
は、しきい値電圧を制御するため、あらかじめ１×１０
15〜５×１０17ｃｍ-3程度の濃度でボロン（Ｂ）を添加
しておいても良い。
【００３３】次に、活性層１０４〜１０６を覆って、酸
化シリコンまたは窒化シリコンを主成分とするゲート絶
縁膜１０７を形成した。ゲート絶縁膜１０７は、１０〜
２００ｎｍ、好ましくは５０〜１５０ｎｍの厚さに形成
すれば良い。例えば、プラズマＣＶＤ法でＮ2ＯとＳｉ
Ｈ4を原料とした窒化酸化シリコン膜を７５ｎｍ形成
し、その後、酸素雰囲気中または酸素と塩酸の混合雰囲
気中、８００〜１０００℃で熱酸化して１１５ｎｍのゲ
ート絶縁膜としても良い。（図１（Ａ））
【００３４】〔ｎ-領域の形成：図１（Ｂ）〕活性層１
０４、１０６及び配線を形成する領域の全面と、活性層
１０５の一部（チャネル形成領域となる領域を含む）に
レジストマスク１０８〜１１１を形成し、ｎ型を付与す
る不純物元素を添加して低濃度不純物領域１１２を形成
した。この低濃度不純物領域１１２は、後にＣＭＯＳ回
路のｎチャネル型ＴＦＴに、ゲート絶縁膜を介してゲー
ト配線と重なるＬＤＤ領域（本明細書中ではこのＬＤＤ
領域をＬov領域と呼ぶ。なお、ovとはoverlapの意味で
ある。）を形成するための不純物領域である。なお、こ
こで形成された低濃度不純物領域に含まれるｎ型を付与
する不純物元素の濃度を（ｎ-）で表すこととする。従
って、本明細書中では低濃度不純物領域１１２をｎ-領
域と言い換えることができる。
【００３５】ここではフォスフィン（ＰＨ3）を質量分
離しないでプラズマ励起したイオンドープ法でリンを添
加した。勿論、質量分離を行うイオンインプランテーシ
ョン法を用いても良い。この工程では、ゲート絶縁膜１
０７を通してその下の半導体層にリンを添加した。添加
するリン濃度は、２×１０16〜５×１０19atoms/cm3の
範囲にするのが好ましく、ここでは１×１０18atoms/cm
3とした。
【００３６】その後、レジストマスク１０８〜１１１を
除去し、窒素雰囲気中で４００〜９００℃、好ましくは
５５０〜８００℃で１〜１２時間の熱処理を行ない、こ
の工程で添加されたリンを活性化する工程を行なった。
また、この活性化をレーザーにより行っても良い。な
お、この工程は省略することも可能であるが、行った方
がより高い活性化率を期待できる。
【００３７】〔ゲート配線の形成：図１（Ｃ）〕第１の
導電膜１１３を、タンタル（Ｔａ）、チタン（Ｔｉ）、
モリブデン（Ｍｏ）、タングステン（Ｗ）から選ばれた
元素またはいずれかの元素を主成分とする導電性材料
で、１０〜１００ｎｍの厚さに形成した。第１の導電膜
１１３としては、例えば窒化タンタル（ＴａＮ）や窒化
タングステン（ＷＮ）を用いることが望ましい。
【００３８】さらに、第１の導電膜１１３上に第２の導
電膜１１４をＴａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素ま
たはいずれかの元素を主成分とする導電性材料で、１０
０〜４００ｎｍの厚さに形成した。例えば、Ｔａを２０
０ｎｍの厚さに形成すれば良い。また、図示しないが、
第１の導電膜１１３の下、もしくは第２の導電膜１１４
の上に導電膜１１３、１１４（特に導電膜１１４）の酸
化防止のためにシリコン膜を２〜２０ｎｍ程度の厚さで
形成しておくことは有効である。
【００３９】〔ｐ−ｃｈゲート配線の形成とｐ++領域の
形成：図２（Ａ）〕レジストマスク１１５〜１１８を形
成し、第１の導電膜と第２の導電膜（以下、積層膜とし
て取り扱う）をエッチングして、ｐチャネル型ＴＦＴの
ゲート配線（ゲート電極ともいう）１１９、ゲート配線
１２０、１２１を形成した。なお、ここではｎチャネル
型ＴＦＴとなる領域の上には全面を覆うように導電膜１
２２、１２３を残した。
【００４０】そして、レジストマスク１１５〜１１８を
そのまま残してマスクとし、ｐチャネル型ＴＦＴが形成
される半導体層１０４の一部に、ｐ型を付与する不純物
元素を添加する工程を行った。ここではボロンをその不
純物元素として、ジボラン（Ｂ2Ｈ6）を用いてイオンド
ープ法（勿論、イオンインプランテーション法でも良
い）で添加した。ここでは５×１０20〜３×１０21atom
s/cm3の濃度にボロンを添加した。なお、ここで形成さ
れた不純物領域に含まれるｐ型を付与する不純物元素の
濃度を（ｐ++）で表すこととする。従って、本明細書中
では不純物領域１２４、１２５をｐ++領域と言い換える
ことができる。
【００４１】なお、この工程において、レジストマスク
１１５〜１１８を使用してゲート絶縁膜１０７をエッチ
ング除去して、活性層１０４の一部を露出させた後、ｐ
型を付与する不純物元素を添加する工程を行っても良
い。その場合、加速電圧が低くて済むため、活性層に与
えるダメージも少ないし、スループットも向上する。
【００４２】〔ｎ―ｃｈゲート配線の形成：図２
（Ｂ）〕次に、レジストマスク１１５〜１１８は除去し
た後、レジストマスク１２６〜１２９を形成し、ｎチャ
ネル型ＴＦＴのゲート配線１３０、１３１を形成した。
このときゲート配線１３０はｎ-領域１１２とゲート絶
縁膜１０７を介して重なるように形成した。
【００４３】〔ｎ+領域の形成：図２（Ｃ）〕次に、レ
ジストマスク１２６〜１２９を除去し、レジストマスク
１３２〜１３４を形成した。そして、ｎチャネル型ＴＦ
Ｔにおいて、ソース領域またはドレイン領域として機能
する不純物領域を形成する工程を行なった。レジストマ
スク１３４はｎチャネル型ＴＦＴのゲート配線１３１を
覆う形で形成した。これは、後の工程において画素部の
ｎチャネル型ＴＦＴに、ゲート配線と重ならないように
ＬＤＤ領域を形成するためである。
【００４４】そして、ｎ型を付与する不純物元素を添加
して不純物領域１３５〜１３９を形成した。ここでも、
フォスフィン（ＰＨ3）を用いたイオンドープ法（勿
論、イオンインプランテーション法でも良い）で行い、
この領域のリンの濃度は１×１０20〜１×１０21atoms/
cm3とした。なお、ここで形成された不純物領域１３７
〜１３９に含まれるｎ型を付与する不純物元素の濃度を
（ｎ+）で表すこととする。従って、本明細書中では不
純物領域１３７〜１３９をｎ+領域と言い換えることが
できる。また、不純物領域１３５は既にｎ-領域が形成
されていたので、厳密には不純物領域１３６〜１３９よ
りも若干高い濃度でリンを含む。
【００４５】なお、この工程において、レジストマスク
１３２〜１３４およびゲート配線１３０をマスクとして
ゲート絶縁膜１０７をエッチングし、活性層１０５、１
０６の一部を露出させた後、ｎ型を付与する不純物元素
を添加する工程を行っても良い。その場合、加速電圧が
低くて済むため、活性層に与えるダメージも少ないし、
スループットも向上する。
【００４６】〔ｎ--領域の形成：図３（Ａ）〕次に、レ
ジストマスク１３２〜１３４を除去し、画素部のｎチャ
ネル型ＴＦＴとなる活性層１０６にｎ型を付与する不純
物元素を添加する工程を行った。こうして形成された不
純物領域１４０〜１４３には前記ｎ-領域の１／２〜１
／１０の濃度（具体的には１×１０16〜５×１０18atom
s/cm3）でリンが添加されるようにした。なお、ここで
形成された不純物領域１４０〜１４３に含まれるｎ型を
付与する不純物元素の濃度を（ｎ--）で表すこととす
る。従って、本明細書中では不純物領域１４０〜１４３
をｎ--領域と言い換えることができる。また、この工程
ではゲート配線で隠された不純物領域１６７を除いて全
ての不純物領域にｎ ?の濃度でリンが添加されている
が、非常に低濃度であるため無視して差し支えない。
【００４７】〔熱活性化の工程：図３（Ｂ）〕次に、後
に第１の層間絶縁膜の一部となる保護絶縁膜１４４を形
成した。保護絶縁膜１４４は窒化シリコン膜、酸化シリ
コン膜、窒化酸化シリコン膜またはそれらを組み合わせ
た積層膜で形成すれば良い。また、膜厚は１００〜４０
０ｎｍとすれば良い。
【００４８】その後、それぞれの濃度で添加されたｎ型
またはｐ型を付与する不純物元素を活性化するために熱
処理工程を行った。この工程はファーネスアニール法、
レーザーアニール法、またはラピッドサーマルアニール
法（ＲＴＡ法）で行うことができる。ここではファーネ
スアニール法で活性化工程を行った。加熱処理は、窒素
雰囲気中において３００〜６５０℃、好ましくは４００
〜５５０℃、ここでは４５０℃、２時間の熱処理を行っ
た。
【００４９】さらに、３〜１００％の水素を含む雰囲気
中で、３００〜４５０℃で１〜１２時間の熱処理を行
い、活性層を水素化する工程を行った。この工程は加熱
励起された水素により半導体層のダングリングボンドを
終端する工程である。水素化の他の手段として、プラズ
マ水素化（プラズマにより励起された水素を用いる）を
行っても良い。
【００５０】〔層間絶縁膜、ソース／ドレイン配線、遮
光膜、画素電極、保持容量の形成：図３（Ｃ）〕活性化
工程を終えたら、保護絶縁膜１４４の上に０．５〜１．
５μm厚の層間絶縁膜１４５を形成した。前記保護絶縁
膜１４４と層間絶縁膜１４５とでなる積層膜を第１の層
間絶縁膜とした。
【００５１】その後、それぞれのＴＦＴのソース領域ま
たはドレイン領域に達するコンタクトホールが形成さ
れ、ソース配線１４６〜１４８と、ドレイン配線１４
９、１５０を形成した。図示していないが、本実施例で
はこれらの配線を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むア
ルミニウム膜３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ
法で連続して形成した３層構造の積層膜とした。なお、
ソース配線及びドレイン配線として銅膜と窒化チタン膜
との積層膜を用いても良い。
【００５２】次に、パッシベーション膜１５１として、
窒化シリコン膜、酸化シリコン膜、または窒化酸化シリ
コン膜で５０〜５００ｎｍ（代表的には２００〜３００
ｎｍ）の厚さで形成した。その後、この状態で水素化処
理を行うとＴＦＴの特性向上に対して好ましい結果が得
られた。例えば、３〜１００％の水素を含む雰囲気中
で、３００〜４５０℃で１〜１２時間の熱処理を行うと
良く、あるいはプラズマ水素化法を用いても同様の効果
が得られた。なお、ここで後に画素電極とドレイン配線
を接続するためのコンタクトホールを形成する位置にお
いて、パッシベーション膜１５１に開口部を形成してお
いても良い。
【００５３】その後、有機樹脂からなる第２の層間絶縁
膜１５２を約１μmの厚さに形成した。有機樹脂として
は、ポリイミド、アクリル、ポリアミド、ポリイミドア
ミド、ＢＣＢ（ベンゾシクロブテン）等を使用すること
ができる。有機樹脂膜を用いることの利点は、成膜方法
が簡単である点や、比誘電率が低いので、寄生容量を低
減できる点、平坦性に優れる点などが上げられる。なお
上述した以外の有機樹脂膜や有機系SiO化合物などを用
いることもできる。ここでは、基板に塗布後、熱重合す
るタイプのポリイミドを用い、３００℃で焼成して形成
した。
【００５４】次に、画素部となる領域において、第２の
層間絶縁膜１５２上に遮光膜１５３を形成した。遮光膜
１５３はアルミニウム（Ａｌ）、チタン（Ｔｉ）、タン
タル（Ｔａ）から選ばれた元素またはいずれかを主成分
とする膜で１００〜３００ｎｍの厚さに形成した。そし
て、遮光膜１５３の表面に陽極酸化法またはプラズマ酸
化法により３０〜１５０ｎｍ（好ましくは５０〜７５ｎ
ｍ）の厚さの酸化物（酸化膜）１５４を形成した。ここ
では遮光膜１５３としてアルミニウム膜またはアルミニ
ウムを主成分とする膜を用い、酸化物１５４として酸化
アルミニウム膜（アルミナ膜）を用いた。
【００５５】なお、ここでは遮光膜表面のみに絶縁膜を
設ける構成としたが、絶縁膜をプラズマＣＶＤ法、熱Ｃ
ＶＤ法またはスパッタ法などの気相法によって形成して
も良い。その場合も膜厚は３０〜１５０ｎｍ（好ましく
は５０〜７５ｎｍ）とすることが好ましい。また、酸化
シリコン膜、窒化シリコン膜、窒化酸化シリコン膜、Ｄ
ＬＣ（Diamond like carbon）膜または有機樹脂膜を
用いても良い。さらに、これらを組み合わせた積層膜を
用いても良い。
【００５６】次に、第２の層間絶縁膜１５２にドレイン
配線１５０に達するコンタクトホールを形成し、画素電
極１５５を形成した。なお、画素電極１５６、１５７は
それぞれ隣接する別の画素の画素電極である。画素電極
１５５〜１５７は、透過型液晶表示装置とする場合には
透明導電膜を用い、反射型の液晶表示装置とする場合に
は金属膜を用いれば良い。ここでは透過型の液晶表示装
置とするために、酸化インジウムと酸化スズとの化合物
（ＩＴＯと呼ばれる）膜を１００ｎｍの厚さにスパッタ
法で形成した。
【００５７】また、この時、画素電極１５５と遮光膜１
５３とが酸化物１５４を介して重なった領域１５８が保
持容量を形成した。
【００５８】こうして同一基板上に、駆動回路を形成す
るＣＭＯＳ回路と画素部とを有したアクティブマトリク
ス基板が完成した。なお、駆動回路を形成するＣＭＯＳ
回路にはｎチャネル型ＴＦＴ１８１、ｐチャネル型ＴＦ
Ｔ１８２が形成され、画素部にはｎチャネル型ＴＦＴで
なる画素ＴＦＴ１８３が形成された。
【００５９】ＣＭＯＳ回路のｐチャネル型ＴＦＴ１８１
には、チャネル形成領域１６１並びにｐ++領域で形成さ
れたソース領域１６２及びドレイン領域１６３が形成さ
れた。また、ｎチャネル型ＴＦＴ１８２には、チャネル
形成領域１６４、ソース領域１６５、ドレイン領域１６
６、ゲート絶縁膜を介してゲート配線と全部重なったＬ
ＤＤ領域（Ｌov領域）１６７が形成された。この時、ソ
ース領域１６５、ドレイン領域１６６はそれぞれｎ+領
域（厳密には（ｎ-＋ｎ+）領域）で形成され、Ｌov領域
１６７はｎ-領域で形成された。
【００６０】また、図３（Ｃ）ではできるだけ抵抗成分
を減らすためにチャネル形成領域１６４の片側のみ（ド
レイン領域側のみ）にＬov領域を配置しているが、チャ
ネル形成領域１６４を挟んで両側に配置しても良い。
【００６１】また、画素ＴＦＴ１８３には、チャネル形
成領域１６８、１６９、ソース領域１７０、ドレイン領
域１７１、ゲート絶縁膜を介してゲート配線と重ならな
いＬＤＤ領域（以下、このＬＤＤ領域をＬoff領域とい
う。なお、offとはoffsetの意である。）１７２〜１７
５、Ｌoff領域１７３、１７４に接したｎ+領域（オフ電
流値の低減に効果がある）１７６が形成された。この
時、ソース領域１７０、ドレイン領域１７１はそれぞれ
ｎ+領域で形成され、Ｌoff領域１７２〜１７５はｎ --領
域で形成される。
【００６２】本発明は、画素部および駆動回路が要求す
る回路仕様に応じて各回路を形成するＴＦＴの構造を最
適化し、半導体装置の動作性能および信頼性を向上させ
ることができた。具体的には、ｎチャネル型ＴＦＴは回
路仕様に応じてＬＤＤ領域の配置を異ならせ、Ｌov領域
またはＬoff領域を使い分けることによって、同一基板
上に高速動作またはホットキャリア対策を重視したＴＦ
Ｔ構造と低オフ電流動作を重視したＴＦＴ構造とを実現
した。
【００６３】例えば、アクティブマトリクス型液晶表示
装置の場合、ｎチャネル型ＴＦＴ１８２は高速動作を重
視するシフトレジスタ回路、分周波回路、信号分割回
路、レベルシフタ回路、バッファ回路などのロジック回
路に適している。また、ｎチャネル型ＴＦＴ１８３は低
オフ電流動作を重視した画素部、サンプリング回路（ト
ランスファーゲートともいう）に適している。
【００６４】また、チャネル長３〜７μｍに対してＬov
領域の長さ（幅）は０．５〜３．０μｍ、代表的には
１．０〜１．５μｍとすれば良い。また、画素ＴＦＴ１
８３に設けられるＬoff領域１７２〜１７５の長さ
（幅）は０．５〜３．５μｍ、代表的には２．０〜２．
５μｍとすれば良い。
【００６５】[実施例２]本実施例では、アクティブマト
リクス基板の画素部のｎチャネル型ＴＦＴ４０１に接続
される保持容量の他の構成について図４を用いて説明す
る。なお、図４の断面構造は実施例１で説明した作製工
程に従って、酸化物１５４を形成するところまで全く同
一であるので、そこまでの構造は図１〜３で既に説明さ
れている。従って、本実施例では実施例１と異なる点の
みに注目して説明を行うこととする。
【００６６】実施例１の工程に従って遮光膜１５３、遮
光膜１５３を酸化して得られた酸化物１５４を形成した
ら、有機樹脂膜でなるスペーサー４０２〜４０４を形成
する。有機樹脂膜としては、ポリイミド、ポリアミド、
ポリイミドアミド、アクリル、ＢＣＢ（ベンゾシクロブ
テン）から選ばれた膜を用いることができる。その後、
スペーサー４０２、第２の層間絶縁膜１５２、パッシベ
ーション膜１５１をエッチングしてコンタクトホールを
形成し、実施例１と同一の材料で画素電極４０５を形成
する。なお、画素電極４０６、４０７は隣接する別の画
素の画素電極である。
【００６７】こうして、遮光膜１５３と画素電極４０５
が酸化物１５４を介して重なった領域において保持容量
４０８が形成される。このようにスペーサー４０２〜４
０４を設けることにより、遮光膜１５３と画素電極４０
５〜４０７との間で発生するショート（短絡）を防止す
ることができる。
【００６８】なお、本実施例の構成は実施例１の構成と
組み合わせることが可能である。
【００６９】[実施例３]本実施例では、アクティブマト
リクス基板の画素部のｎチャネル型ＴＦＴに接続される
保持容量の他の構成について図５を用いて説明する。な
お、図５の断面構造は実施例１で説明した作製工程に従
って、遮光膜１５３を形成するところまで全く同一であ
るので、そこまでの構造は図１〜３で既に説明されてい
る。従って、本実施例では実施例１と異なる点のみに注
目して説明を行うこととする。
【００７０】まず実施例１の工程に従って遮光膜１５３
を形成したら、遮光膜１５３の端部を覆うようにして有
機樹脂膜でなるスペーサー５０１〜５０３を形成する。
有機樹脂膜としては、ポリイミド、ポリアミド、ポリイ
ミドアミド、アクリル、ＢＣＢ（ベンゾシクロブテン）
から選ばれた膜を用いることができる。（図５（Ａ））
【００７１】次に、陽極酸化法またはプラズマ酸化法に
より遮光膜１５３の露出した表面に酸化物５０４を形成
する。なお、スペーサー５０１〜５０３と接した部分に
は酸化物５０４は形成されない。（図５（Ｂ））
【００７２】次に、スペーサー５０１、第２の層間絶縁
膜１５２、パッシベーション膜１５１をエッチングして
コンタクトホールを形成し、実施例１と同一の材料で画
素電極５０５を形成する。なお、画素電極５０６、５０
７は隣接する別の画素の画素電極である。
【００７３】こうして、遮光膜１５３と画素電極５０５
が酸化物５０４を介して重なった領域において保持容量
５０８が形成される。このようにスペーサー５０１〜５
０３を設けることにより、遮光膜１５３と画素電極５０
５〜５０７との間で発生するショート（短絡）を防止す
ることができる。
【００７４】なお、本実施例の構成は実施例１の構成と
組み合わせることが可能である。
【００７５】［実施例４］本実施例では本発明の構成に
ついて図６〜図８を用い、画素部とその周辺に設けられ
る駆動回路の基本形態であるＣＭＯＳ回路を同時に形成
したアクティブマトリクス基板の作製方法について説明
する。
【００７６】最初に、基板６０１上に下地膜として窒化
酸化シリコン膜６０２ａを５０〜５００ｎｍ、代表的に
は１００ｎｍの厚さに形成した。窒化酸化シリコン膜６
０２ａは、ＳｉＨ4とＮ2ＯとＮＨ3を原料ガスとして作
製されるものであり、含有する窒素濃度を２５atomic％
以上５０atomic％未満となるようにした。その後、窒素
雰囲気中で４５０〜６５０℃の熱処理を施し、窒化酸化
シリコン膜６０２ａを緻密化した。
【００７７】さらに窒化酸化シリコン膜６０２ｂを１０
０〜５００ｎｍ、代表的には２００ｎｍの厚さに形成
し、連続して非晶質半導体膜（図示せず）を２０〜８０
ｎｍの厚さに形成した。本実施例では非晶質半導体膜と
しては非晶質シリコン膜を用いたが、微結晶シリコン膜
や非晶質シリコンゲルマニウム膜を用いても良い。
【００７８】そして特開平７−１３０６５２号公報（米
国特許番号５，６４３，８２６号及び５，９２３，９６
２号に対応）に記載された結晶化手段により非晶質シリ
コン膜を結晶化し、結晶質シリコン膜（図示せず）を形
成した。同公報記載の技術は、非晶質シリコン膜の結晶
化に際して、結晶化を助長する触媒元素（ニッケル、コ
バルト、ゲルマニウム、錫、鉛、パラジウム、鉄、銅か
ら選ばれた一種または複数種の元素、代表的にはニッケ
ル）を用いる結晶化手段である。具体的には、非晶質シ
リコン膜表面に触媒元素を保持させた状態で加熱処理を
行い、非晶質シリコン膜を結晶質シリコン膜に変化させ
るものである。
【００７９】こうして結晶質シリコン膜を形成したら、
エキシマレーザー光を照射することにより残存した非晶
質成分の結晶化を行い、全体の結晶性を向上させる。な
お、エキシマレーザー光はパルス発振型でも連続発振型
でも良いが、ビーム形を線状に加工して照射することで
大型基板にも対応できる。
【００８０】次に、結晶質シリコン膜をパターニングし
て、活性層６０３〜６０６を形成し、さらにそれらを覆
ってゲート絶縁膜６０７を形成した。ゲート絶縁膜６０
７は、ＳｉＨ4とＮ2Ｏとから作製される窒化酸化シリコ
ン膜であり、ここでは１０〜２００ｎｍ、好ましくは５
０〜１５０ｎｍの厚さで形成した。（図６（Ａ））
【００８１】次に、活性層６０３、６０６の全面と、活
性層６０４、６０５の一部（チャネル形成領域を含む）
を覆うレジストマスク６０８〜６１１を形成した。そし
て、フォスフィン（ＰＨ3）を用いたイオンドープ法で
ｎ型を付与する不純物元素（本実施例ではリン）を添加
して後にＬov領域またはLoff領域となるｎ-領域６１２
〜６１４を形成した。この工程では、ゲート絶縁膜６０
７を通してその下の活性層にリンを添加するために、加
速電圧は６５ｋｅＶに設定した。活性層に添加されるリ
ンの濃度は、２×１０16〜５×１０19atoms/cm3の範囲
にするのが好ましく、ここでは１×１０18atoms/cm3と
した。(図６（Ｂ）)
【００８２】次に、第１の導電膜６１５を、スパッタ法
により窒化タンタル（ＴａＮ）で形成した。続いて、ア
ルミニウム（Ａｌ）を主成分とする第２の導電膜６１６
を、１００〜３００ｎｍの厚さに形成した。（図６
（Ｃ））
【００８３】そして、第２の導電膜をエッチングして配
線６１７を形成した。本実施例の場合、第２の導電膜が
Ａｌであるので、リン酸溶液により下地であるＴａＮ膜
との選択比が良好であった。さらに、第１の導電層６１
５と配線６１７の上に第３の導電膜６１８をタンタル
（Ｔａ）で１００〜４００ｎｍ（本実施例では２００ｎ
ｍ）の厚さに形成した。なお、このタンタル膜の上にさ
らに窒化タンタル膜を形成しても構わない。（図６
（Ｄ））
【００８４】次に、レジストマスク６１９〜６２４を形
成し、第１の導電膜と第３の導電膜の一部をエッチング
除去して、低抵抗な接続配線６２５、ｐチャネル型ＴＦ
Ｔのゲート配線６２６、画素部のゲート配線６２７を形
成した。なお、導電膜６２８〜６３０はｎチャネル型Ｔ
ＦＴとなる領域上に残しておく。また、この接続配線６
２５は、配線抵抗を極力小さくした部分（例えば、外部
信号の入出力端子から駆動回路の入出力端子までの配線
部分）に形成する。但し、構造上、配線幅がある程度太
くなってしまうので、微細な配線を必要とする部分には
不向きである。
【００８５】上記第１の導電膜（ＴａＮ膜）と第２の導
電膜（Ｔａ膜）のエッチングはＣＦ 4とＯ2の混合ガスに
より行うことができた。そして、レジストマスク６１９
〜６２４をそのまま残して、ｐチャネル型ＴＦＴが形成
される活性層６０３の一部に、ｐ型を付与する不純物元
素を添加する工程を行った。ここではボロンをその不純
物元素として、ジボラン（Ｂ2Ｈ6）を用いてイオンドー
プ法（勿論、イオンインプランテーション法でも良い）
で添加した。ボロンの添加濃度は５×１０20〜３×１０
21atoms/cm3（本実施例では２×１０21atoms/cm3）とし
た。そして、ボロンが高濃度に添加されたｐ++領域６３
１、６３２を形成さした。（図７（Ａ））
【００８６】なお、この工程において、レジストマスク
６１９〜６２４をマスクとしてゲート絶縁膜１０７をエ
ッチングし、活性層６０３の一部を露出させた後、ボロ
ンを添加する工程を行っても良い。その場合、加速電圧
が低くて済むため、活性層に与えるダメージも少ない
し、スループットも向上する。
【００８７】次に、レジストマスク６１９〜６２４を除
去した後、新たにレジストマスク６３３〜６３８を形成
した。これはｎチャネル型ＴＦＴのゲート配線を形成す
るためのものであり、ドライエッチング法によりｎチャ
ネル型ＴＦＴのゲート配線６３９〜６４１が形成され
た。このときゲート配線６３９、６４０はｎ-領域６１
２〜６１４の一部と重なるように形成した。（図７
（Ｂ））
【００８８】次に、レジストマスク６３３〜６３８を除
去した後、新たにレジストマスク６４２〜６４７を形成
した。レジストマスク６４４、６４６はｎチャネル型Ｔ
ＦＴのゲート配線６４０、６４１とｎ-領域の一部を覆
う形で形成した。
【００８９】そして、ｎ型を付与する不純物元素（本実
施例ではリン）を１×１０20〜１×１０21atoms/cm
3（本実施例では５×１０20atoms/cm3）の濃度で添加し
て活性層６０４〜６０６にｎ+領域６４７〜６５３を形
成した。（図７（Ｃ））
【００９０】なお、この工程において、レジストマスク
６４２〜６４７を用いてゲート絶縁膜１０７をエッチン
グ除去し、活性層６０４〜６０６の一部を露出させた
後、リンを添加する工程を行っても良い。その場合、加
速電圧が低くて済むため、活性層に与えるダメージも少
ないし、スループットも向上する。
【００９１】次に、レジストマスク６４２〜６４６を除
去し、画素部のｎチャネル型ＴＦＴとなる活性層６０６
にｎ型を付与する不純物元素（本実施例ではリン）を添
加する工程を行った。こうして前記ｎ-領域の１／２〜
１／１０の濃度（具体的には１×１０16〜５×１０18at
oms/cm3）でリンが添加されたｎ--領域６５４〜６５７
を形成した。
【００９２】また、この工程ではゲート配線で隠された
不純物領域６５８〜６６０を除いて全ての不純物領域に
ｎ--の濃度でリンが添加された。実際、その濃度は非常
に低濃度であるため無視して差し支えない。但し、厳密
には６５９、６６０で示される領域がｎ-領域であるの
に対し、６６１、６６２で示される領域は（ｎ-＋
ｎ--）領域となり、前記ｎ-領域６５９、６６０よりも
若干高い濃度でリンを含む。(図８（Ａ）)
【００９３】次に、１００〜４００ｎｍ厚の保護絶縁膜
６６３をプラズマＣＶＤ法でＳｉＨ 4、Ｎ2Ｏ、ＮＨ3を
原料とした窒化酸化シリコン膜で形成した。この窒化酸
化シリコン膜中の含有水素濃度は１〜３０atomic％とな
るように形成することが望ましかった。保護絶縁膜６６
３としては、他にも酸化シリコン膜、窒化シリコン膜ま
たはそれらを組み合わせた積層膜を用いることができ
る。
【００９４】その後、それぞれの濃度で添加されたｎ型
またはｐ型を付与する不純物元素を活性化するために熱
処理工程を行った。この工程はファーネスアニール法、
レーザーアニール法、またはラピッドサーマルアニール
法（ＲＴＡ法）で行うことができる。ここではファーネ
スアニール法で活性化工程を行った。加熱処理は、窒素
雰囲気中において３００〜６５０℃、好ましくは４００
〜５５０℃、ここでは４５０℃、２時間の熱処理を行っ
た。
【００９５】さらに、３〜１００％の水素を含む雰囲気
中で、３００〜４５０℃で１〜１２時間の熱処理を行
い、活性層を水素化する工程を行った。この工程は熱的
に励起された水素により半導体層のダングリングボンド
を終端する工程である。水素化の他の手段として、プラ
ズマ水素化（プラズマにより励起された水素を用いる）
を行っても良い。（図８（Ｂ））
【００９６】活性化工程を終えたら、保護絶縁膜６６３
の上に０．５〜１．５μm厚の層間絶縁膜６６４を形成
した。前記保護絶縁膜６６３と層間絶縁膜６６４とでな
る積層膜を第１の層間絶縁膜とした。
【００９７】その後、それぞれのＴＦＴのソース領域ま
たはドレイン領域に達するコンタクトホールが形成さ
れ、ソース配線６６５〜６６８と、ドレイン配線６６９
〜６７２を形成した。なお、図示されていないがＣＭＯ
Ｓ回路を形成するためにドレイン配線６６９と６７０は
同一配線として接続されている。また、入出力端子間、
回路間を結ぶ接続配線６７３、６７４も同時に形成し
た。なお、図示していないが本実施例ではこの配線を、
Ｔｉ膜を１００ｎｍ、Ｔｉを含むアルミニウム膜３００
ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続して形成し
た３層構造の積層膜とした。
【００９８】次に、パッシベーション膜６７５として、
窒化シリコン膜、酸化シリコン膜、または窒化酸化シリ
コン膜で５０〜５００ｎｍ（代表的には２００〜３００
ｎｍ）の厚さで形成した。パッシベーション膜６７５は
プラズマＣＶＤ法でＳｉＨ4、Ｎ2Ｏ、ＮＨ3から形成さ
れる窒化酸化シリコン膜、またはＳｉＨ4、Ｎ2、ＮＨ 3
から作製される窒化シリコン膜で形成すれば良い。
【００９９】まず、膜の形成に先立ってＮ2Ｏ、Ｎ2、Ｎ
Ｈ3等を導入してプラズマ水素化処理により水素化の工
程を行なった。プラズマ処理により励起された水素は第
１の層間絶縁膜中に供給され、基板を２００〜４００℃
に加熱しておけば、その水素を下層側にも拡散させて活
性層を水素化することができた。このパッシベーション
膜の作製条件は特に限定されるものではないが、緻密な
膜とすることが望ましい。
【０１００】また、パッシベーション膜を形成した後
に、さらに水素化工程を行っても良い。例えば、３〜１
００％の水素を含む雰囲気中で、３００〜４５０℃で１
〜１２時間の熱処理を行うと良く、あるいはプラズマ水
素化法を用いても同様の効果が得られた。なお、ここで
後に画素電極とドレイン配線を接続するためのコンタク
トホールを形成する位置において、パッシベーション膜
１５１に開口部を形成しておいても良い。
【０１０１】その後、有機樹脂からなる第２の層間絶縁
膜６７６を約１μmの厚さに形成した。有機樹脂として
は、ポリイミド、アクリル、ポリアミド、ポリイミドア
ミド、ＢＣＢ（ベンゾシクロブテン）等を使用すること
ができる。有機樹脂膜を用いることの利点は、成膜方法
が簡単である点や、比誘電率が低いので、寄生容量を低
減できる点、平坦性に優れる点などが上げられる。なお
上述した以外の有機樹脂膜や有機系SiO化合物などを用
いることもできる。ここでは、基板に塗布後、熱重合す
るタイプのポリイミドを用い、３００℃で焼成して形成
した。
【０１０２】次に、画素部となる領域において、第２の
層間絶縁膜６７６上に遮光膜６７７を形成した。遮光膜
１５３はアルミニウム（Ａｌ）、チタン（Ｔｉ）、タン
タル（Ｔａ）から選ばれた元素またはいずれかを主成分
とする膜で１００〜３００ｎｍの厚さに形成した。な
お、第２の層間絶縁膜６７６上に酸化シリコン膜等の絶
縁膜を５〜５０ｎｍ形成しておくと、この上に形成する
遮光膜の密着性を高めることができた。また、有機樹脂
で形成した第２の層間絶縁膜６７６の表面にＣＦ 4ガス
を用いたプラズマ処理を施すと、表面改質により膜上に
形成する遮光膜の密着性を向上させることができた。
【０１０３】また、遮光膜だけでなく、他の接続配線を
形成することも可能である。例えば、駆動回路内で回路
間をつなぐ接続配線を形成できる。但し、その場合は遮
光膜または接続配線を形成する材料を成膜する前に、予
め第２の層間絶縁膜にコンタクトホールを形成しておく
必要がある。
【０１０４】次に、遮光膜６７７の表面に陽極酸化法ま
たはプラズマ酸化法（本実施例では陽極酸化法）により
３０〜１５０ｎｍ（好ましくは５０〜７５ｎｍ）の厚さ
の陽極酸化物６７８を形成した。本実施例では遮光膜６
７７としてアルミニウム膜またはアルミニウムを主成分
とする膜を用いたため、陽極酸化物６７８として酸化ア
ルミニウム膜（アルミナ膜）が形成された。
【０１０５】陽極酸化処理に際して、まず十分にアルカ
リイオン濃度の小さい酒石酸エチレングリコール溶液を
作製した。これは１５％の酒石酸アンモニウム水溶液と
エチレングリコールとを２：８で混合した溶液であり、
これにアンモニア水を加え、ｐＨが７±０．５となるよ
うに調節した。そして、この溶液中に陰極となる白金電
極を設け、遮光膜６７７が形成されている基板を溶液に
浸し、遮光膜６７７を陽極として、一定（数ｍＡ〜数十
ｍＡ）の直流電流を流した。溶液中の陰極と陽極との間
の電圧は酸化物の成長に従い時間と共に変化するが、電
流が一定となるように電圧を調整し、１５０Ｖとなった
ところで電圧を一定として、１５分間保持した。このよ
うにして遮光膜６７７の表面には厚さ５０〜７５ｎｍの
陽極酸化物６７８を形成することができた。なお、ここ
で示した陽極酸化法に係わる数値は一例にすぎず、作製
する素子の大きさ等によって当然最適値は変化しうるも
のである。
【０１０６】また、ここでは遮光膜表面のみに絶縁膜を
設ける構成としたが、絶縁膜をプラズマＣＶＤ法、熱Ｃ
ＶＤ法またはスパッタ法などの気相法によって形成して
も良い。その場合も膜厚は３０〜１５０ｎｍ（好ましく
は５０〜７５ｎｍ）とすることが好ましい。また、酸化
シリコン膜、窒化シリコン膜、窒化酸化シリコン膜、Ｄ
ＬＣ（Diamond like carbon）膜または有機樹脂膜を
用いても良い。さらに、これらを組み合わせた積層膜を
用いても良い。
【０１０７】次に、第２の層間絶縁膜６７６、パッシベ
ーション膜６７５にドレイン配線６７２に達するコンタ
クトホールを形成し、画素電極６７９を形成した。な
お、画素電極６８０、６８１はそれぞれ隣接する別の画
素の画素電極である。画素電極６７９〜６８１は、透過
型液晶表示装置とする場合には透明導電膜を用い、反射
型の液晶表示装置とする場合には金属膜を用いれば良
い。ここでは透過型の液晶表示装置とするために、酸化
インジウムと酸化スズとの化合物（ＩＴＯ）膜を１００
ｎｍの厚さにスパッタ法で形成した。
【０１０８】また、この時、画素電極６７９と遮光膜６
７７とが陽極酸化物６７８を介して重なった領域６８２
が保持容量を形成した。
【０１０９】こうして同一基板上に、駆動回路となるＣ
ＭＯＳ回路と画素部とを有したアクティブマトリクス基
板が完成した。なお、駆動回路にはｐチャネル型ＴＦＴ
８０１、ｎチャネル型ＴＦＴ８０２、８０３が形成さ
れ、画素部にはｎチャネル型ＴＦＴでなる画素ＴＦＴ８
０４が形成された。（図８（Ｃ））
【０１１０】ＣＭＯＳ回路のｐチャネル型ＴＦＴ８０１
には、チャネル形成領域７０１、並びにｐ++領域で形成
されたソース領域７０２及びドレイン領域７０３が形成
された。
【０１１１】また、ｎチャネル型ＴＦＴ８０２には、チ
ャネル形成領域７０４、ソース領域７０５、ドレイン領
域７０６、そしてチャネル形成領域の片側にＬov領域７
０７が形成された。この時、ソース領域７０５、ドレイ
ン領域７０６はそれぞれ（ｎ -＋ｎ+）領域で形成され、
Ｌov領域７０７はｎ-領域で形成された。また、Ｌov領
域７０７はゲート配線と全部重なって形成された。
【０１１２】また、ｎチャネル型ＴＦＴ８０３には、チ
ャネル形成領域７０８、ソース領域７０９、ドレイン領
域７１０、そしてチャネル形成領域の両側にＬov領域７
１１a、７１２aおよびＬoff領域７１１b、７１２bが形
成された。この時、ソース領域７０９、ドレイン領域７
１０はそれぞれ（ｎ-＋ｎ+）領域、Ｌov領域７１１a、
７１２aはｎ-領域、Ｌoff領域７１１b、７１２bは（ｎ
--＋ｎ-）領域で形成された。なお、この構造ではＬＤ
Ｄ領域の一部がゲート配線と重なるように配置されたた
めに、Ｌov領域とＬoff領域が実現されている。
【０１１３】また、画素ＴＦＴ８０４には、チャネル形
成領域７１３、７１４、ソース領域７１５、ドレイン領
域７１６、Ｌoff領域７１７〜７２０、Ｌoff領域７１
８、７１９に接したｎ+領域７２１が形成された。この
時、ソース領域７１５、ドレイン領域７１６はそれぞれ
ｎ+領域で形成され、Ｌoff領域７１７〜７２０はｎ--領
域で形成された。
【０１１４】本実施例では、画素部および駆動回路が要
求する回路仕様に応じて各回路を形成するＴＦＴの構造
を最適化し、半導体装置の動作性能および信頼性を向上
させることができた。具体的には、ｎチャネル型ＴＦＴ
は回路仕様に応じてＬＤＤ領域の配置を異ならせ、Ｌov
領域またはＬoff領域を使い分けることによって、同一
基板上に高速動作またはホットキャリア対策を重視した
ＴＦＴ構造と低オフ電流動作を重視したＴＦＴ構造とを
実現した。
【０１１５】例えば、アクティブマトリクス型液晶表示
装置の場合、ｎチャネル型ＴＦＴ８０２は高速動作を重
視するシフトレジスタ回路、分周波回路、信号分割回
路、レベルシフタ回路、バッファ回路などのロジック回
路に適している。即ち、チャネル形成領域の片側（ドレ
イン領域側）のみにＬov領域を配置することで、できる
だけ抵抗成分を低減させつつホットキャリア対策を重視
した構造となっている。これは上記回路群の場合、ソー
ス領域とドレイン領域の機能が変わらず、キャリア（電
子）の移動する方向が一定だからである。但し、必要に
応じてチャネル形成領域の両側にＬov領域を配置するこ
ともできる。
【０１１６】また、ｎチャネル型ＴＦＴ８０３はホット
キャリア対策と低オフ電流動作の双方を重視するサンプ
リング回路（サンプルホールド回路）に適している。即
ち、Ｌov領域を配置することでホットキャリア対策と
し、さらにＬoff領域を配置することで低オフ電流動作
を実現した。また、サンプリング回路はソース領域とド
レイン領域の機能が反転してキャリアの移動方向が１８
０°変わるため、ゲート配線を中心に線対称となるよう
な構造としなければならない。なお、場合によってはＬ
ov領域のみとすることもありうる。
【０１１７】また、ｎチャネル型ＴＦＴ８０４は低オフ
電流動作を重視した画素部、サンプリング回路（サンプ
ルホールド回路）に適している。即ち、オフ電流値を増
加させる要因となりうるＬov領域を配置せず、Ｌoff領
域のみを配置することで低オフ電流動作を実現してい
る。また、駆動回路のＬＤＤ領域よりも低い濃度のＬＤ
Ｄ領域をＬoff領域として用いることで、多少オン電流
値が低下しても徹底的にオフ電流値を低減する対策を打
っている。さらに、ｎ+領域７２１はオフ電流値を低減
する上で非常に有効であることが確認されている。
【０１１８】また、チャネル長３〜７μｍに対してｎチ
ャネル型ＴＦＴ８０２のＬov領域７０７の長さ（幅）は
０．５〜３．０μｍ、代表的には１．０〜１．５μｍと
すれば良い。また、ｎチャネル型ＴＦＴ８０３のＬov領
域７１１a、７１２aの長さ（幅）は０．５〜３．０μ
ｍ、代表的には１．０〜１．５μｍ、Ｌoff領域７１１
b、７１２bの長さ（幅）は１．０〜３．５μｍ、代表的
には１．５〜２．０μｍとすれば良い。また、画素ＴＦ
Ｔ８０４に設けられるＬoff領域７１７〜７２０の長さ
（幅）は０．５〜３．５μｍ、代表的には２．０〜２．
５μｍとすれば良い。
【０１１９】さらに、ｐチャネル型ＴＦＴ８０１は自己
整合（セルフアライン）的に形成され、ｎチャネル型Ｔ
ＦＴ８０２〜８０４は非自己整合（ノンセルフアライ
ン）的に形成されている点も本発明の特徴の一つであ
る。
【０１２０】なお、本実施例は実施例１で説明したアク
ティブマトリクス基板の構成にｎチャネル型ＴＦＴ８０
３の構成を加えただけであるので、作製工程中の薄膜材
料、不純物添加工程の数値範囲、薄膜の膜厚範囲等の条
件は実施例１で説明した条件をそのまま用いることが可
能である。また、本実施例の構成を実施例２又は実施例
３の構成と組み合わせることは可能である。
【０１２１】[実施例５]本実例では、アクティブマトリ
クス基板から、アクティブマトリクス型液晶表示装置を
作製する工程を説明する。図９に示すように、図８
（Ｃ）の状態の基板に対し、配向膜９０１を形成する。
通常液晶表示素子の配向膜にはポリイミド樹脂が多く用
いられている。対向側の基板９０２には、透明導電膜９
０３と、配向膜９０４とを形成した。配向膜を形成した
後、ラビング処理を施して液晶分子がある一定のプレチ
ルト角を持って配向するようにした。そして、画素部
と、ＣＭＯＳ回路が形成されたアクティブマトリクス基
板と対向基板とを、公知のセル組み工程によってシール
材やスペーサ（共に図示せず）などを介して貼りあわせ
る。その後、両基板の間に液晶材料９０５を注入し、封
止剤（図示せず）によって完全に封止した。液晶材料に
は公知の液晶材料を用いれば良い。このようにして図９
に示すアクティブマトリクス型液晶表示装置が完成し
た。
【０１２２】次にこのアクティブマトリクス型液晶表示
装置の構成を、図１０の斜視図および図１１の上面図を
用いて説明する。尚、図１０と図１１は、図６〜図８の
断面構造図と対応付けるため、共通の符号を用いてい
る。また、図１１（Ｂ）で示すＡ―Ａ’に沿った断面構
造は、図８（Ｃ）に示す画素部の断面図に対応してい
る。
【０１２３】アクティブマトリクス基板は、ガラス基板
６０１上に形成された、画素部１００１と、走査（ゲー
ト）線駆動回路１００２と、信号(ソース)線駆動回路１
００３で構成される。画素部の画素ＴＦＴ８０４はｎチ
ャネル型ＴＦＴであり、周辺に設けられる駆動回路はＣ
ＭＯＳ回路を基本として構成されている。走査（ゲー
ト）線駆動回路１００２と、信号（ソース）線駆動回路
１００３はそれぞれゲート配線６４１とソース配線６６
８で画素部１００１に接続されている。また、ＦＰＣ１
００４が接続された外部入出力端子１００５から駆動回
路の入出力端子までの接続配線６２５、６７３が設けら
れている。
【０１２４】図１１は画素部１００１の一部分（一画
素）を示す上面図である。ここで図１１（Ａ）は活性
層、ゲート配線、ソース配線の重ねあわせを示す上面図
であり、同図（Ｂ）はその上に遮光膜、画素電極を重ね
あわせた状態を示す上面図である。図１１（Ａ）におい
て、ゲート配線６４１は、図示されていないゲート絶縁
膜を介してその下の活性層６０６と交差している。ま
た、図示はしていないが、活性層６０６には、ソース領
域、ドレイン領域、ｎ--領域でなるＬoff領域が形成さ
れている。また、１１０１はソース配線６６８と活性層
６０６とのコンタクト部、１１０２はドレイン配線６７
２と活性層６０６とのコンタクト部である。
【０１２５】また、図１１（Ｂ）において、画素ＴＦＴ
の上には表面に陽極酸化物（ここでは図示しないが、図
８（Ｃ）の陽極酸化物６７８を指す）が形成された遮光
膜６７７と、各画素ごとに設けられる画素電極６７９〜
６８１が形成されている。そして、遮光膜６７７と画素
電極６７９とが陽極酸化物を介して重なる領域で保持容
量６８２が形成される。なお、１１０３はドレイン配線
６７２と画素電極６７９とのコンタクト部である。
【０１２６】本実施例では保持容量の誘電体として比誘
電率が７〜９と高いアルミナ膜を用いたことで、必要な
容量を形成するための面積を少なくすることが可能であ
る。さらに、本実施例のように画素ＴＦＴ上に形成され
る遮光膜を保持容量の一方の電極とすることで、アクテ
ィブマトリクス型液晶表示装置の画像表示部の開口率を
向上させることができた。
【０１２７】なお、本実施例のアクティブマトリクス型
液晶表示装置は、実施例４で説明した構造と照らし合わ
せて説明したが、実施例１〜３のいずれの構成とも自由
に組み合わせてアクティブマトリクス型液晶表示装置を
作製することができる。
【０１２８】［実施例６］画素部の各画素に設けられる
保持容量は画素電極に接続されていない方の電極（本発
明の場合は遮光膜）を固定電位としておくことで保持容
量を形成することができる。その場合、遮光膜をフロー
ティング状態（電気的に孤立した状態）かコモン電位
（データとして送られる画像信号の中間電位）に設定し
ておくことが望ましい。
【０１２９】そこで本実施例では遮光膜をコモン電位に
固定する場合の接続方法について図１２を用いて説明す
る。図１２（Ａ）において、１２０１は実施例１と同様
にして作製された画素ＴＦＴであり、１２０２が保持容
量の一方の電極として機能する遮光膜である。遮光膜１
２０２は画素部の外側にまで延在し、第２の層間絶縁膜
１２０４、パッシベーション膜１２０５に設けられたコ
ンタクトホール１２０６を介してコモン電位を与える電
源線１２０３と接続している。
【０１３０】このように画素部の外側において、コモン
電位を与える電源線と電気的に接続することでコモン電
位とすることができる。従って、この場合には遮光膜１
２０２を形成する前に第２の層間絶縁膜１２０４、パッ
シベーション膜１２０５をエッチングする工程が必要と
なる。
【０１３１】次に、図１２（Ｂ）において、１２０７は
実施例１と同様にして作製された画素ＴＦＴであり、１
２０８が保持容量の一方の電極として機能する遮光膜で
ある。遮光膜１２０８は画素部の外側にまで延在し、１
２０９で示される領域において導電膜１２１０と酸化物
１２１１を介して重なる。この導電膜１２１０は画素電
極１２１２と同時に形成される導電膜である。
【０１３２】そして、この導電膜１２１０は第２の層間
絶縁膜１２１３、パッシベーション膜１２１４に設けら
れたコンタクトホール１２１５を介してコモン電位を与
える電源線１２１６と接続している。この時、領域１２
０９では遮光膜１２０８、酸化物１２１１、導電膜１２
１０でなるコンデンサが形成される。このコンデンサは
交流駆動を行うことによって実質的に短絡する。即ち、
領域１２０９では静電結合によって、遮光膜１２０８と
導電膜１２１０とが電気的に接続されるため、遮光膜１
２０８と電源線１２１６とは実質的に接続される。
【０１３３】このように図１２（Ｂ）の構造を採用する
ことで、工程数を増やすことなく遮光膜をコモン電位に
設定することが可能となる。
【０１３４】なお、本実施例の構成は実施例１〜５のい
ずれの構成とも自由に組み合わせることが可能である。
【０１３５】［実施例７］図１３は、実施例４で示した
アクティブマトリクス基板の回路構成の一例を示す。本
実施例のアクティブマトリクス基板は、ソース信号線側
駆動回路１３０１、ゲート信号線側駆動回路（Ａ）１３
０７、ゲート信号線側駆動回路（Ｂ）１３１１、プリチ
ャージ回路１３１２、画素部１３０６を有している。ソ
ース信号線側駆動回路１３０１は、シフトレジスタ回路
１３０２、レベルシフタ回路１３０３、バッファ回路１
３０４、サンプリング回路１３０５を備えている。ま
た、ゲート信号線側駆動回路（Ａ）１３０７は、シフト
レジスタ回路１３０８、レベルシフタ回路１３０９、バ
ッファ回路１３１０を備えている。ゲート信号線側駆動
回路（Ｂ）１３１１も同様な構成である。
【０１３６】ここでシフトレジスタ回路１３０２、１３
０８は駆動電圧が５〜１６Ｖ（代表的には１０Ｖ）であ
り、回路を形成するＣＭＯＳ回路に使われるｎチャネル
型ＴＦＴは図８（Ｃ）の８０２で示される構造が適して
いる。
【０１３７】また、レベルシフタ回路１３０３、１３０
９、バッファ回路１３０４、１３１０は、駆動電圧は１
４〜１６Ｖと高くなるが、シフトレジスタ回路と同様
に、図８（Ｃ）のｎチャネル型ＴＦＴ８０２を含むＣＭ
ＯＳ回路が適している。なお、ゲート配線をダブルゲー
ト構造とすることは、回路の信頼性を向上させる上で有
効である。
【０１３８】また、サンプリング回路１３０５は駆動電
圧が１４〜１６Ｖであるが、ソース領域とドレイン領域
が反転する上、オフ電流値を低減する必要があるので、
図８（Ｃ）のｎチャネル型ＴＦＴ８０３を含むＣＭＯＳ
回路が適している。なお、実際にサンプリング回路を形
成する時はｎチャネル型ＴＦＴとｐチャネル型ＴＦＴと
を組み合わせて形成することになる。
【０１３９】また、画素部１３０６は駆動電圧が１４〜
１６Ｖであり、サンプリング回路１３０５よりもさらに
オフ電流値が低いことを要求するので、完全なＬＤＤ構
造（Ｌov領域を配置しない構造）とすることが望まし
く、図８（Ｃ）のｎチャネル型ＴＦＴ８０４を画素ＴＦ
Ｔとして用いることが望ましい。
【０１４０】なお、本実施例の構成は、実施例２〜６の
いずれの構成とも自由に組み合わせることが可能であ
る。
【０１４１】［実施例８］本実施例ではＴＦＴの活性層
（能動層）となる活性層を形成する工程について図１４
を用いて説明する。まず、基板（本実施例ではガラス基
板）１４０１上に２００ｎｍ厚の窒化酸化シリコン膜で
なる下地膜１４０２と５０ｎｍ厚の非晶質半導体膜（本
実施例では非晶質シリコン膜）１４０３を大気解放しな
いで連続的に形成する。
【０１４２】次に、重量換算で１０ｐｐｍの触媒元素
（本実施例ではニッケル）を含む水溶液（酢酸ニッケル
水溶液）をスピンコート法で塗布して、触媒元素含有層
１４０４を非晶質半導体膜１４０３の全面に形成する。
ここで使用可能な触媒元素は、ニッケル（Ｎｉ）以外に
も、ゲルマニウム（Ｇｅ）、鉄（Ｆｅ）、パラジウム
（Ｐｄ）、スズ（Ｓｎ）、鉛（Ｐｂ）、コバルト（Ｃ
ｏ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、といっ
た元素がある。（図１４（Ａ））
【０１４３】また、本実施例ではスピンコート法でニッ
ケルを添加する方法を用いたが、蒸着法やスパッタ法な
どにより触媒元素でなる薄膜（本実施例の場合はニッケ
ル膜）を非晶質半導体膜上に形成する手段をとっても良
い。
【０１４４】次に、結晶化の工程に先立って４００〜５
００℃で１時間程度の熱処理工程を行い、水素を膜中か
ら脱離させた後、５００〜６５０℃（好ましくは５５０
〜５７０℃）で４〜１２時間（好ましくは４〜６時間）
の熱処理を行う。本実施例では、５５０℃で４時間の熱
処理を行い、結晶質半導体膜（本実施例では結晶質シリ
コン膜）１４０５を形成する。(図１４（Ｂ）)
【０１４５】次に、結晶化の工程で用いたニッケルを結
晶質シリコン膜から除去するゲッタリング工程を行う。
まず、結晶質半導体膜１４０５の表面にマスク絶縁膜１
４０６を１５０ｎｍの厚さに形成し、パターニングによ
り開口部１４０７を形成する。そして、露出した結晶質
半導体膜に対して周期表の１５族に属する元素（本実施
例ではリン）を添加する工程を行う。この工程により１
×１０19〜１×１０20atoms/cm3の濃度でリンを含むゲ
ッタリング領域１４０８が形成される。（図１４
（Ｃ））
【０１４６】次に、窒素雰囲気中で４５０〜６５０℃
（好ましくは５００〜５５０℃）、４〜２４時間（好ま
しくは６〜１２時間）の熱処理工程を行う。この熱処理
工程により結晶質半導体膜中のニッケルは矢印の方向に
移動し、リンのゲッタリング作用によってゲッタリング
領域１４０８に捕獲される。即ち、結晶質半導体膜中か
らニッケルが除去されるため、結晶質半導体膜１４０９
に含まれるニッケル濃度は、１×１０17atms/cm3以下、
好ましくは１×１０16atms/cm3以下にまで低減すること
ができる。（図１４（Ｄ））
【０１４７】そして、マスク絶縁膜１４０６を除去した
後、ゲッタリング領域１４０８を完全に取り除くように
してパターニングを行い、活性層１４１０を得る。な
お、図１４（Ｅ）では活性層１４１０を一つしか図示し
ていないが、基板上に複数の活性層を同時に形成するこ
とは言うまでもない。
【０１４８】以上のようにして形成された活性層１４１
０は、結晶化を助長する触媒元素（ここではニッケル）
を用いることによって、非常に結晶性の良い結晶質半導
体膜で形成されている。また、結晶化のあとは触媒元素
をリンのゲッタリング作用により除去しており、活性層
１４１０中に残存する触媒元素の濃度は、１×１０17at
ms/cm3以下、好ましくは１×１０16atms/cm3以下であ
る。
【０１４９】なお、本実施例の構成は、実施例１〜７の
いずれの構成とも自由に組み合わせることが可能であ
る。
【０１５０】［実施例９］本実施例ではＴＦＴの活性層
（能動層）となる活性層を形成する工程について図１５
を用いて説明する。具体的には特開平１０−２４７７３
５号公報（米国出願番号０９／０３４，０４１号に対
応）に記載された技術を用いる。
【０１５１】まず、基板（本実施例ではガラス基板）１
５０１上に２００ｎｍ厚の窒化酸化シリコン膜でなる下
地膜１５０２と５０ｎｍ厚の非晶質半導体膜（本実施例
では非晶質シリコン膜）１５０３を大気解放しないで連
続的に形成する。次に、酸化シリコン膜でなるマスク絶
縁膜１５０４を２００ｎｍの厚さに形成し、開口部１５
０５を形成する。
【０１５２】次に、重量換算で１００ｐｐｍの触媒元素
（本実施例ではニッケル）を含む水溶液（酢酸ニッケル
水溶液）をスピンコート法で塗布して、触媒元素含有層
１５０６を形成する。この時、触媒元素含有層１５０６
は、開口部１５０５が形成された領域において、選択的
に非晶質半導体膜１５０３に接触する。ここで使用可能
な触媒元素は、ニッケル（Ｎｉ）以外にも、ゲルマニウ
ム（Ｇｅ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、スズ
（Ｓｎ）、鉛（Ｐｂ）、コバルト（Ｃｏ）、白金（Ｐ
ｔ）、銅（Ｃｕ）、金（Ａｕ）、といった元素がある。
（図１５（Ａ））
【０１５３】また、本実施例ではスピンコート法でニッ
ケルを添加する方法を用いたが、蒸着法やスパッタ法な
どにより触媒元素でなる薄膜（本実施例の場合はニッケ
ル膜）を非晶質半導体膜上に形成する手段をとっても良
い。
【０１５４】次に、結晶化の工程に先立って４００〜５
００℃で１時間程度の熱処理工程を行い、水素を膜中か
ら脱離させた後、５００〜６５０℃（好ましくは５５０
〜６００℃）で６〜１６時間（好ましくは８〜１４時
間）の熱処理を行う。本実施例では、５７０℃で１４時
間の熱処理を行う。その結果、開口部１５０５を起点と
して概略基板と平行な方向（矢印で示した方向）に結晶
化が進行し、巨視的な結晶成長方向が揃った結晶質半導
体膜（本実施例では結晶質シリコン膜）１５０７が形成
される。(図１５（Ｂ）)
【０１５５】次に、結晶化の工程で用いたニッケルを結
晶質シリコン膜から除去するゲッタリング工程を行う。
本実施例では、先ほど形成したマスク絶縁膜１５０４を
そのままマスクとして周期表の１５族に属する元素（本
実施例ではリン）を添加する工程を行い、開口部１５０
５で露出した結晶質半導体膜に１×１０19〜１×１０ 20
atoms/cm3の濃度でリンを含むゲッタリング領域１５０
８を形成する。（図１５（Ｃ））
【０１５６】次に、窒素雰囲気中で４５０〜６５０℃
（好ましくは５００〜５５０℃）、４〜２４時間（好ま
しくは６〜１２時間）の熱処理工程を行う。この熱処理
工程により結晶質半導体膜中のニッケルは矢印の方向に
移動し、リンのゲッタリング作用によってゲッタリング
領域１５０８に捕獲される。即ち、結晶質半導体膜中か
らニッケルが除去されるため、結晶質半導体膜１５０９
に含まれるニッケル濃度は、１×１０17atms/cm3以下、
好ましくは１×１０16atms/cm3以下にまで低減すること
ができる。（図１５（Ｄ））
【０１５７】そして、マスク絶縁膜１５０４を除去した
後、ゲッタリング領域１５０８を完全に取り除くように
してパターニングを行い、活性層１５１０を得る。な
お、図１５（Ｅ）では活性層１５１０を一つしか図示し
ていないが、基板上に複数の活性層を同時に形成するこ
とは言うまでもない。
【０１５８】以上のようにして形成された活性層１５１
０は、結晶化を助長する触媒元素（ここではニッケル）
を選択的に添加して結晶化することによって、非常に結
晶性の良い結晶質半導体膜で形成されている。具体的に
は、棒状または柱状の結晶が、特定の方向性を持って並
んだ結晶構造を有している。また、結晶化のあとは触媒
元素をリンのゲッタリング作用により除去しており、活
性層１５１０中に残存する触媒元素の濃度は、１×１０
17atms/cm3以下、好ましくは１×１０16atms/cm3以下で
ある。
【０１５９】なお、本実施例の構成は、実施例１〜７の
いずれの構成とも自由に組み合わせることが可能であ
る。
【０１６０】［実施例１０］実施例８、９では半導体膜
を結晶化するために用いた触媒元素をゲッタリングする
ためにリンを用いたが、本実施例では他の元素を用いて
上記触媒元素をゲッタリングする場合について説明す
る。
【０１６１】まず、実施例８または実施例９工程に従っ
て、結晶質半導体膜を得る。但し、本実施例で用いるこ
とのできる基板は、７００℃以上に耐えうる耐熱性基
板、代表的には石英基板、金属基板、シリコン基板であ
る。また、本実施例では結晶化に用いる触媒元素（ニッ
ケルを例にとる）の濃度を極力低いものとする。具体的
には、非晶質半導体膜上に重量換算で０．５〜３ppmの
ニッケル含有層を形成し、結晶化のための熱処理を行
う。これにより形成された結晶質半導体膜中に含まれる
ニッケル濃度は、１×１０17〜１×１０19atoms/cm
3（代表的には５×１０1 7〜１×１０18atoms/cm3）とな
る。
【０１６２】そして、結晶質半導体膜を形成したら、ハ
ロゲン元素を含む酸化性雰囲気中で熱処理を行う。温度
は８００〜１１５０℃（好ましくは９００〜１０００
℃）とし、処理時間は１０分〜４時間（好ましくは３０
分〜１時間）とする。
【０１６３】本実施例では、酸素雰囲気中に対して３〜
１０体積％の塩化水素を含ませた雰囲気中において、９
５０℃３０分の熱処理を行う。この工程により結晶質半
導体膜中のニッケルは揮発性の塩化化合物（塩化ニッケ
ル）となって処理雰囲気中に離脱する。即ち、ハロゲン
元素のゲッタリング作用によってニッケルを除去するこ
とが可能となる。但し、結晶質半導体膜中に存在するニ
ッケル濃度が高すぎると、ニッケルの偏析部で酸化が異
常に進行するという問題を生じる。そのため、結晶化の
段階で用いるニッケルの濃度を極力低くする必要があ
る。
【０１６４】こうして形成された結晶質半導体膜中にに
残存するニッケルの濃度は、１×１０17atms/cm3以下、
好ましくは１×１０16atms/cm3以下となる。この後は、
結晶質半導体膜をパターニングして、活性層を形成する
ことで、ＴＦＴの活性層として用いることが可能であ
る。
【０１６５】なお、本実施例の構成は実施例１〜９のい
ずれの構成とも自由に組み合わせることが可能である。
即ち、実施例８、９に示したリンによるゲッタリング工
程と併用することも可能である。
【０１６６】［実施例１１］本実施例では本発明に用い
る結晶質半導体膜（結晶質シリコン膜を例にとる）の結
晶性を改善するための工程について説明する。まず、実
施例８〜１０のいずれかの工程に従って活性層を形成す
る。但し、本実施例ではＴＦＴを形成する基板として８
００〜１１５０℃の温度に耐えうる基板を用いる材料を
用いる必要がある。そのような基板としては、石英基
板、金属基板、シリコン基板、セラミックス基板（セラ
ミックスガラス基板も含む）が挙げられる。
【０１６７】そして、その上に窒化酸化シリコン膜、酸
化シリコン膜、または窒化シリコン膜と酸化シリコン膜
とを積層した積層膜でなるゲート絶縁膜を形成する。ゲ
ート絶縁膜の膜厚は２０〜１２０nm（代表的には６０〜
８０nm）とする。本実施例ではＳｉＨ4ガスとＮ2Ｏガス
との混合ガスを用いて８００℃の成膜温度で酸化シリコ
ン膜を形成する。
【０１６８】ゲート絶縁膜を形成したら、酸化性雰囲気
中で熱処理を行う。温度は８００〜１１５０℃（好まし
くは９００〜１０００℃）とし、処理時間は１０分〜４
時間（好ましくは３０分〜１時間）とする。なお、この
場合、ドライ酸化法が最も好ましいが、ウェット酸化法
であっても良い。また、酸化性雰囲気は１００％酸素雰
囲気でも良いし、実施例１０のようにハロゲン元素を含
ませても良い。
【０１６９】この熱処理により活性層とゲート絶縁膜と
の界面付近で活性層が酸化され、熱酸化膜が形成され
る。その結果、上記界面の準位が低減され、非常に良好
な界面特性を示すようになる。さらに、活性層は酸化さ
れることで膜厚が減り、その酸化の際に発生する余剰シ
リコンによって膜中の欠陥が大幅に低減され、非常に欠
陥密度の小さい良好な結晶性を有する半導体膜となる。
【０１７０】本実施例を実施する場合、最終的な活性層
の膜厚が２０〜６０ｎｍ、ゲート絶縁膜の膜厚が５０〜
１５０ｎｍ（代表的には８０〜１２０ｎｍ）となるよう
に調節する。また、欠陥密度の低減効果を十分に引き出
すためには、活性層が少なくとも５０ｎｍは酸化される
ようにすることが好ましい。
【０１７１】次に、実施例１と同様にｎ型不純物元素を
添加し、後にＬov領域となるｎ-領域を形成する。さら
に、ｎ型不純物元素を活性化するために不活性雰囲気中
で７００〜９５０℃（好ましくは７５０〜８００℃）の
熱処理を行う。本実施例では窒素雰囲気中にて８００℃
１時間の熱処理を行う。この後は、実施例１の図１
（Ｃ）以降もしくは実施例４の図６（Ｃ）以降の工程に
従えば良い。
【０１７２】本実施例のような工程を経た活性層の結晶
構造は結晶格子に連続性を持つ特異な結晶構造となる。
その特徴について以下に説明する。
【０１７３】上記作製工程に従って形成した活性層は、
微視的に見れば複数の針状又は棒状の結晶（以下、棒状
結晶と略記する）が集まって並んだ結晶構造を有する。
このことはＴＥＭ（透過型電子顕微鏡法）による観察で
容易に確認できた。
【０１７４】また、電子線回折及びエックス線（Ｘ線）
回折を利用すると活性層の表面（チャネルを形成する部
分）が、結晶軸に多少のずれが含まれているものの主た
る配向面として｛１１０｝面を有することを確認でき
た。本出願人がスポット径約1.5μmの電子線回折写真を
詳細に観察した結果、｛１１０｝面に対応する回折斑点
がきれいに現れているが、各斑点は同心円上に分布を持
っていることが確認された。
【０１７５】また、本出願人は個々の棒状結晶が接して
形成する結晶粒界をＨＲ−ＴＥＭ（高分解能透過型電子
顕微鏡法）により観察し、結晶粒界において結晶格子に
連続性があることを確認した。これは観察される格子縞
が結晶粒界において連続的に繋がっていることから容易
に確認できた。
【０１７６】なお、結晶粒界における結晶格子の連続性
は、その結晶粒界が「平面状粒界」と呼ばれる粒界であ
ることに起因する。本明細書における平面状粒界の定義
は、「Characterization of High-Efficiency Cast-Si
Solar Cell Wafers by MBICMeasurement ；Ryuichi Shi
mokawa and Yutaka Hayashi，Japanese Journal ofAppl
ied Physics vol.27，No.5，pp.751-758，1988」に記載
された「Planar boundary 」である。
【０１７７】上記論文によれば、平面状粒界には双晶粒
界、特殊な積層欠陥、特殊なtwist粒界などが含まれ
る。この平面状粒界は電気的に不活性であるという特徴
を持つ。即ち、結晶粒界でありながらキャリアの移動を
阻害するトラップとして機能しないため、実質的に存在
しないと見なすことができる。
【０１７８】特に結晶軸（結晶面に垂直な軸）が〈１１
０〉軸である場合、｛２１１｝双晶粒界はΣ３の対応粒
界とも呼ばれる。Σ値は対応粒界の整合性の程度を示す
指針となるパラメータであり、Σ値が小さいほど整合性
の良い粒界であることが知られている。
【０１７９】本出願人が本実施例を実施して得た結晶質
珪素膜を詳細にＴＥＭを用いて観察した結果、結晶粒界
の殆ど（９０％以上、典型的には９５％以上）がΣ３の
対応粒界、即ち｛２１１｝双晶粒界であることが判明し
た。
【０１８０】二つの結晶粒の間に形成された結晶粒界に
おいて、両方の結晶の面方位が｛１１０｝である場合、
｛１１１｝面に対応する格子縞がなす角をθとすると、
θ＝70.5°の時にΣ３の対応粒界となることが知られて
いる。
【０１８１】本実施例の結晶質珪素膜は、結晶粒界にお
いて隣接する結晶粒の各格子縞がまさに約70.5°の角度
で連続しており、その事からこの結晶粒界は｛２１１｝
双晶粒界であるという結論に辿り着いた。
【０１８２】なお、θ＝ 38.9 °の時にはΣ９の対応粒
界となるが、この様な他の結晶粒界も存在した。
【０１８３】この様な結晶構造（正確には結晶粒界の構
造）は、結晶粒界において異なる二つの結晶粒が極めて
整合性よく接合していることを示している。即ち、結晶
粒界において結晶格子が連続的に連なり、結晶欠陥等に
起因するトラップ準位を非常に作りにくい構成となって
いる。従って、この様な結晶構造を有する半導体薄膜は
実質的に結晶粒界が存在しない見なすことができる。
【０１８４】またさらに、７００〜１１５０℃という高
い温度での熱処理工程（本実施例における熱酸化工程ま
たはゲッタリング工程にあたる）によって結晶粒内に存
在する欠陥が殆ど消滅していることがＴＥＭ観察によっ
て確認されている。これはこの熱処理工程の前後で欠陥
数が大幅に低減されていることからも明らかである。
【０１８５】この欠陥数の差は電子スピン共鳴分析（El
ectron Spin Resonance ：ＥＳＲ）によってスピン密度
の差となって現れる。現状では本実施例の作製工程に従
って作製された結晶質珪素膜のスピン密度は少なくとも
5×1017spins/cm3以下（好ましくは 3×1017spins/cm3
以下）であることが判明している。ただし、この測定値
は現存する測定装置の検出限界に近いので、実際のスピ
ン密度はさらに低いと予想される。
【０１８６】以上の事から、本実施例を実施することで
得られた結晶質シリコン膜は結晶粒内及び結晶粒界が実
質的に存在しないため、単結晶シリコン膜又は実質的な
単結晶シリコン膜と考えて良い。
【０１８７】（ＴＦＴの電気特性に関する知見）本実施
例の活性層を用いたＴＦＴは、ＭＯＳＦＥＴに匹敵する
電気特性を示した。本出願人が試作したＴＦＴ（但し、
活性層の膜厚は３０nm、ゲート絶縁膜の膜厚は１００n
m）からは次に示す様なデータが得られている。
【０１８８】（１）スイッチング性能（オン／オフ動作
切り換えの俊敏性）の指標となるサブスレッショルド係
数が、Ｎチャネル型ＴＦＴおよびＰチャネル型ＴＦＴと
もに60〜100mV/decade（代表的には60〜85mV/decade ）
と小さい。 （２）ＴＦＴの動作速度の指標となる電界効果移動度
（μFE）が、Ｎチャネル型ＴＦＴで 200〜650cm2/Vs
（代表的には 300〜500cm2/Vs ）、Ｐチャネル型ＴＦＴ
で100〜300cm2/Vs（代表的には 150〜200cm2/Vs）と大
きい。 （３）ＴＦＴの駆動電圧の指標となるしきい値電圧（Ｖ
th）が、Ｎチャネル型ＴＦＴで-0.5〜1.5 Ｖ、Ｐチャネ
ル型ＴＦＴで-1.5〜0.5 Ｖと小さい。
【０１８９】以上の様に、極めて優れたスイッチング特
性および高速動作特性が実現可能であることが確認され
ている。なお、本実施例の構成は、実施例１〜１０のい
ずれの構成とも自由に組み合わせることが可能である。
但し、非晶質半導体膜の結晶化に、実施例８〜１０で示
したような結晶化を助長する触媒元素を用いていること
が重要である。
【０１９０】［実施例１２］本実施例では、実施例８、
９に示したいずれかの手段により結晶化した結晶質半導
体膜（結晶質シリコン膜を例にとる）から、結晶化に用
いた触媒元素（本実施例ではニッケルを例にとる）をゲ
ッタリングする手段について説明する。なお、説明には
図１６を用いる。
【０１９１】まず、実施例１と同様の工程に従って、図
２（Ｂ）の状態を得る。次に、図２（Ｃ）の工程と同様
にリンを添加する。その際、本実施例では図２（Ｃ）の
レジストマスク１３２の代わりに図１６（Ａ）に示すよ
うなレジストマスク１６０１を用いる。即ち、図２
（Ｃ）ではｐチャネル型ＴＦＴとなる領域を全て隠すよ
うにレジストマスクを設けていたが、図１６（Ａ）では
ｐ++領域の端部を隠さないようにレジストマスクを形成
する。
【０１９２】この状態で図２（Ｃ）の工程と同様の条件
でリンを添加する。その結果、ｐチャネル型ＴＦＴのｐ
++領域１２４、１２５の端部にもリンが添加され、（ｐ
++＋ｎ+）領域１６０２、１６０３が形成される。この
とき、ｐ++領域に含まれるｐ型を付与する不純物元素の
濃度が、ｎ+領域に含まれるリンよりも十分高濃度に添
加されていれば、その部分はｐ++領域のまま維持でき
る。
【０１９３】次に、レジストマスク１６０１，１３３、
１３４を除去した後、実施例１の図３（Ａ）と同様の濃
度でリンの添加工程を行う。この工程によりｎ--領域１
４０〜１４３が形成される。（図１６（Ｂ））
【０１９４】次に、実施例１の図３（Ｂ）と同様に、添
加された不純物元素（リンまたはボロン）の活性化工程
を行う。本実施例ではこの活性化工程をファーネスアニ
ールまたはランプアニールによって行うことが好まし
い。ファーネスアニールを用いる場合、４５０〜６５０
℃、好ましくは５００〜５５０℃、ここでは５００℃、
４時間の熱処理を行うことにする。（図１６（Ｃ））
【０１９５】本実施例の場合、ｎチャネル型ＴＦＴおよ
びｐチャネル型ＴＦＴの双方のソース領域またはドレイ
ン領域に、必ずｎ+領域に相当する濃度のリンが含まれ
た領域を有する。そのため、熱活性化のための熱処理工
程において、リンによるニッケルのゲッタリング効果を
得ることができる。即ち、チャネル形成領域から矢印で
示す方向へニッケルが移動し、ソース領域またはドレイ
ン領域に含まれるリンの作用によってゲッタリングされ
る。
【０１９６】このように本実施例を実施すると、活性層
に添加された不純物元素の活性化工程と、結晶化に用い
た触媒元素のゲッタリング工程とを兼ねることができ、
工程の簡略化に有効である。
【０１９７】また、ゲッタリングのためのｎ+領域を形
成するのはｐチャネル型ＴＦＴのソース領域及びドレイ
ン領域の一部である。従って、ｐチャネル型ＴＦＴのソ
ース領域及びドレイン領域全体に高濃度にＰ型を付与す
る不純物元素を添加する必要がない。即ち、Ｐ型を付与
する不純物元素を添加する工程を短縮化でき、スループ
ットを向上させることができる。さらに、ソース領域及
びドレイン領域の抵抗を下げることができる。
【０１９８】なお、本実施例の構成は、実施例１〜１１
のいずれの構成とも自由に組み合わせることが可能であ
る。但し、非晶質半導体膜の結晶化に際して、結晶化を
助長する触媒元素を用いている場合に有効な技術であ
る。
【０１９９】［実施例１３］本実施例では、画素部の構
成を実施例５（図１１参照）とは異なるものとした場合
について図１７を用いて説明する。なお、基本的な構造
は実施例４、５で説明した構造と同じであるので同一の
部分に関しては同じ符号を用いることとする。
【０２００】図１７（Ａ）は本実施例の画素部の断面図
であり、ゲート配線（但し活性層と重なる部分を除く）
１７００を、第１の導電膜１７０１、第２の導電膜１７
０２および第３の導電膜１７０３を積層して形成する点
に特徴がある。このゲート配線１７００は実施例４で説
明した接続配線６２５の形成と同時に形成される。従っ
て、第１の導電膜は窒化タンタル、第２の導電膜はアル
ミニウムを主成分とする膜、第３の導電膜はタンタル膜
である。
【０２０１】そして、この時の上面図は図１７（Ｂ）に
示すようなものとなる。即ち、ゲート配線のうち活性層
と重なる部分（この部分はゲート電極と呼んでもよい）
１７０４a、１７０４bは第１および第３の導電膜の積層
構造でなる。一方、ゲート配線１７００はゲート配線１
７０４a、１７０４bよりも配線幅が太く、且つ、図１７
（Ａ）に示すような三層構造で形成される。即ち、ゲー
ト配線の中でも単に配線として用いる部分はできるだけ
配線抵抗を小さくするために、本実施例のような構造と
することが好ましい。
【０２０２】なお、本実施例の構成は実施例１〜１２の
いずれの構成とも自由に組み合わせることが可能であ
る。
【０２０３】［実施例１４］本実施例では、実施例４と
は異なる工程順序でＴＦＴを作製する場合について図１
８を用いて説明する。なお、途中の工程までは実施例４
と同様であるので、同じ工程については同一の符号を用
いることとする。また、添加する不純物元素も実施例４
と同様の不純物元素を例にとる。
【０２０４】まず、実施例４の工程に従って図７（Ｂ）
の状態を得る。本実施例ではその状態を図１８（Ａ）に
示す。次に、レジストマスク６３３〜６３８を除去し
て、ｎ --領域を形成するためのリンの添加工程を行う。
条件は実施例４の図８（Ａ）の工程と同様で良い。図１
８（Ｂ）において、１８０１〜１８０３で示される領域
は、ｎ-領域にｎ--領域に相当するリンが添加された領
域であり、１８０４〜１８０６は画素ＴＦＴのＬoff領
域となるｎ--領域である。（図１８（Ｂ））
【０２０５】次に、レジストマスク１８０７〜１８１１
を形成し、図７（Ｃ）と同様の条件でリンを添加する。
この工程により高濃度にリンが添加された領域１８１２
〜１８１８が形成される。（図１８（Ｃ））
【０２０６】この後は、実施例４の工程に従って図８
（Ｂ）以降の工程を行えば、図８（Ｃ）で説明した構造
の画素部を得ることができる。本実施例を用いた場合、
ＣＭＯＳ回路を形成するｐチャネル型ＴＦＴのソース領
域およびドレイン領域にｎ+領域に相当する濃度のリン
が添加されない構成となる。そのため、ｐ++添加工程に
必要なボロン濃度が低くて済み、スループットが向上す
る。また、図１８（Ｃ）の工程でｎチャネル型ＴＦＴの
ｐ++領域の端部にもリンが添加されるようにすれば、実
施例１２のゲッタリング工程を行うことが可能である。
【０２０７】また、ソース領域またはドレイン領域を形
成するｎ+領域またはｐ++領域を形成する際、不純物元
素を添加する前に、ゲート絶縁膜をエッチングして活性
層の一部を露出させ、露出させた部分に不純物元素を添
加しても良い。その場合、加速電圧が低くて済むため、
活性層に与えるダメージも少ないし、スループットも向
上する。
【０２０８】なお、本実施例を実施した場合、工程順序
の変化により、最終的に活性層に形成された不純物領域
に含まれる不純物元素の濃度が実施例４とは異なる場合
もありうる。しかしながら、各不純物領域の実質的な機
能は変わらないので、本実施例を実施した場合の最終的
な構造の説明は、図８（Ｃ）の構造の説明をそのまま参
照することができる。また、本実施例の構成を、実施例
１または実施例４に適用することは可能であり、他の実
施例２、３、５〜１３の構成と自由に組み合わせること
も可能である。
【０２０９】［実施例１５］本実施例では、実施例４と
は異なる工程順序でＴＦＴを作製する場合について図１
９を用いて説明する。なお、途中の工程までは実施例４
と同様であるので、同じ工程については同一の符号を用
いることとする。また、添加する不純物元素も実施例４
と同様の不純物元素を例にとる。
【０２１０】まず、実施例４の工程に従って図６（Ｄ）
の状態を得る。そして、次にｎチャネル型ＴＦＴのゲー
ト配線およびその他の接続配線を形成する。図１９
（Ａ）において、１９０１、１９０２は接続配線、１９
０３〜１９０５はｎチャネル型ＴＦＴのゲート配線、１
９０６は後にｐチャネル型ＴＦＴのゲート配線を形成す
るための導電膜である。
【０２１１】次に、レジストマスク１９０７〜１９１１
を形成し、実施例４の図７（Ｃ）の工程と同様の条件で
リンを添加する。こうして、高濃度にリンを含む不純物
領域１９１２〜１９１８が形成される。（図１９
（Ａ））
【０２１２】次に、レジストマスク１９０７〜１９１１
を除去した後、レジストマスク１９１９〜１９２４を形
成し、ｐチャネル型ＴＦＴのゲート配線１９２５を形成
する。そして、図７（Ａ）と同様の条件でボロンを添加
し、ｐ++領域１９２６、１９２７を形成する。（図１９
（Ｂ））
【０２１３】次に、レジストマスク１９１９〜１９２４
を除去した後、図８（Ａ）と同様の条件でリンを添加す
る。この添加工程により（ｎ-＋ｎ--）領域１９３０、
１９３１およびｎ--領域１９３２〜１９３５が形成され
る。（図１９（Ｃ））
【０２１４】この後は、実施例４の工程に従って図８
（Ｂ）以降の工程を行えば、図８（Ｃ）で説明した構造
の画素部を得ることができる。本実施例を用いた場合、
ＣＭＯＳ回路を形成するｐチャネル型ＴＦＴのソース領
域およびドレイン領域にｎ+領域に相当する濃度のリン
が添加されない構成となる。そのため、ｐ++添加工程に
必要なボロン濃度が低くて済み、スループットが向上す
る。
【０２１５】また、ソース領域またはドレイン領域を形
成するｎ+領域またはｐ++領域を形成する際、不純物元
素を添加する前に、ゲート絶縁膜をエッチングして活性
層の一部を露出させ、露出させた部分に不純物元素を添
加しても良い。その場合、加速電圧が低くて済むため、
活性層に与えるダメージも少ないし、スループットも向
上する。
【０２１６】なお、本実施例を実施した場合、工程順序
の変化により、最終的に活性層に形成された不純物領域
に含まれる不純物元素の濃度が実施例４とは異なる場合
もありうる。しかしながら、各不純物領域の実質的な機
能は変わらないので、本実施例を実施した場合の最終的
な構造の説明は、図８（Ｃ）の構造の説明をそのまま参
照することができる。また、本実施例の構成を、実施例
１または実施例４に適用することは可能であり、他の実
施例２、３、５〜１１、１３の構成と自由に組み合わせ
ることも可能である。
【０２１７】［実施例１６］本実施例では、実施例４と
は異なる工程順序でＴＦＴを作製する場合について図２
０を用いて説明する。なお、途中の工程までは実施例４
と同様であるので、同じ工程については同一の符号を用
いることとする。また、添加する不純物元素も実施例４
と同様の不純物元素を例にとる。
【０２１８】まず、実施例４の工程に従って図６（Ｄ）
の状態を得て、実施例１５の工程に従って図１９（Ａ）
に示す状態を得る。本実施例ではこの状態を図２０
（Ａ）に示す。なお、図２０（Ａ）に用いた符号は図１
９（Ａ）と同一の符号である。
【０２１９】次に、レジストマスク１９０７〜１９１１
を除去した後、図８（Ａ）と同様の条件でリンを添加す
る。この添加工程により（ｎ-＋ｎ--）領域２００１、
２００２およびｎ--領域２００３〜２００６が形成され
る。（図２０（Ｂ））
【０２２０】次に、レジストマスク２００７〜２０１２
を形成し、ｐチャネル型ＴＦＴのゲート配線２０１３を
形成する。そして、図７（Ａ）と同様の条件でボロンを
添加し、ｐ++領域２０１４、２０１５を形成する。（図
２０（Ｃ））
【０２２１】この後は、実施例４の工程に従って図８
（Ｂ）以降の工程を行えば、図８（Ｃ）で説明した構造
の画素部を得ることができる。本実施例を用いた場合、
ＣＭＯＳ回路を形成するｐチャネル型ＴＦＴのソース領
域およびドレイン領域に全くリンが添加されない構成と
なる。そのため、ｐ++添加工程に必要なボロン濃度が低
くて済み、スループットが向上する。
【０２２２】また、ソース領域またはドレイン領域を形
成するｎ+領域またはｐ++領域を形成する際、不純物元
素を添加する前に、ゲート絶縁膜をエッチングして活性
層の一部を露出させ、露出させた部分に不純物元素を添
加しても良い。その場合、加速電圧が低くて済むため、
活性層に与えるダメージも少ないし、スループットも向
上する。
【０２２３】なお、本実施例を実施した場合、工程順序
の変化により、最終的に活性層に形成された不純物領域
に含まれる不純物元素の濃度が実施例４とは異なる場合
もありうる。しかしながら、各不純物領域の実質的な機
能は変わらないので、本実施例を実施した場合の最終的
な構造の説明は、図８（Ｃ）の構造の説明をそのまま参
照することができる。また、本実施例の構成を、実施例
１または実施例４に適用することは可能であり、他の実
施例２、３、５〜１１、１３の構成と自由に組み合わせ
ることも可能である。
【０２２４】［実施例１７］本実施例では、実施例４と
は異なる工程順序でＴＦＴを作製する場合について図２
１を用いて説明する。なお、途中の工程までは実施例４
と同様であるので、同じ工程については同一の符号を用
いることとする。また、添加する不純物元素も実施例４
と同様の不純物元素を例にとる。
【０２２５】まず、実施例４の工程に従って図６（Ｄ）
の状態を得る。そして、図７（Ａ）の工程（ｐチャネル
型ＴＦＴのゲート配線とｐ++領域の形成工程）を行わず
に、図７（Ｂ）と同様にｎチャネル型ＴＦＴのゲート配
線およびその他の接続配線を形成する。なお、図２１
（Ａ）では図７（Ｂ）と同一の符号を用いている。但
し、ｐチャネル型ＴＦＴとなる領域に関しては、レジス
トマスク２１０１を形成して、後にｐチャネル型ＴＦＴ
のゲート配線となる導電膜２１０２を残す。
【０２２６】次に、レジストマスクを残したまま、図８
（Ａ）と同様の条件でリンを添加する。この添加工程に
より（ｎ-＋ｎ--）領域２１０３〜２１０５およびｎ--
領域２１０６〜２１０８が形成される。（図２１
（Ｂ））
【０２２７】次に、レジストマスク２１０９〜２１１３
を形成し、実施例４の図７（Ｃ）の工程と同様の条件で
リンを添加する。こうして、高濃度にリンを含む不純物
領域２１１４〜２１２０が形成される。（図２１
（Ｃ））
【０２２８】次に、レジストマスク２１０９〜２１１３
を除去した後、新たにレジストマスク２１２１〜２１２
６を形成し、ｐチャネル型ＴＦＴのゲート配線２１２７
を形成する。そして、図７（Ａ）と同様の条件でボロン
を添加し、ｐ++領域２１２８、２１２９を形成する。
（図２１（Ｄ））
【０２２９】この後は、実施例４の工程に従って図８
（Ｂ）以降の工程を行えば、図８（Ｃ）で説明した構造
の画素部を得ることができる。本実施例を用いた場合、
ＣＭＯＳ回路を形成するｐチャネル型ＴＦＴのソース領
域およびドレイン領域に全くリンが添加されない構成と
なる。そのため、ｐ++添加工程に必要なボロン濃度が低
くて済み、スループットが向上する。
【０２３０】また、ソース領域またはドレイン領域を形
成するｎ+領域またはｐ++領域を形成する際、不純物元
素を添加する前に、ゲート絶縁膜をエッチングして活性
層の一部を露出させ、露出させた部分に不純物元素を添
加しても良い。その場合、加速電圧が低くて済むため、
活性層に与えるダメージも少ないし、スループットも向
上する。
【０２３１】なお、本実施例を実施した場合、工程順序
の変化により、最終的に活性層に形成された不純物領域
に含まれる不純物元素の濃度が実施例４とは異なる場合
もありうる。しかしながら、各不純物領域の実質的な機
能は変わらないので、本実施例を実施した場合の最終的
な構造の説明は、図８（Ｃ）の構造の説明をそのまま参
照することができる。また、本実施例の構成を、実施例
１または実施例４に適用することは可能であり、他の実
施例２、３、５〜１１、１３の構成と自由に組み合わせ
ることも可能である。
【０２３２】［実施例１８］本実施例では、実施例４と
は異なる工程順序でＴＦＴを作製する場合について図２
２を用いて説明する。なお、途中の工程までは実施例４
と同様であるので、同じ工程については同一の符号を用
いることとする。また、添加する不純物元素も実施例４
と同様の不純物元素を例にとる。
【０２３３】まず、実施例４の工程に従って図６（Ｄ）
の状態を得て、実施例１７の工程に従って図２１（Ｂ）
に示す状態を得る。本実施例ではこの状態を図２２
（Ａ）に示す。なお、図２２（Ａ）に用いた符号は図２
１（Ｂ）と同一の符号である。
【０２３４】次に、レジストマスクを除去した後、新た
にレジストマスク２２０１〜２２０６を形成し、ｐチャ
ネル型ＴＦＴのゲート配線２２０７を形成する。そし
て、図７（Ａ）と同様の条件でボロンを添加し、ｐ++領
域２２０８、２２０９を形成する。（図２２（Ｂ））
【０２３５】次に、レジストマスク２２１０〜２２１４
を形成し、図７（Ｃ）の工程と同様の条件でリンを添加
する。こうして、高濃度にリンを含む不純物領域２２１
５〜２２２１が形成される。（図２２（Ｃ））
【０２３６】この後は、実施例４の工程に従って図８
（Ｂ）以降の工程を行えば、図８（Ｃ）で説明した構造
の画素部を得ることができる。本実施例を用いた場合、
ＣＭＯＳ回路を形成するｐチャネル型ＴＦＴのソース領
域およびドレイン領域に全くリンが添加されない構成と
なる。そのため、ｐ++添加工程に必要なボロン濃度が低
くて済み、スループットが向上する。また、図２２
（Ｃ）の工程でｐ++領域２２０８、２２０９の端部にも
リンが添加されるようにすれば、実施例１２のゲッタリ
ング工程を行うことが可能である。
【０２３７】また、ソース領域またはドレイン領域を形
成するｎ+領域またはｐ++領域を形成する際、不純物元
素を添加する前に、ゲート絶縁膜をエッチングして活性
層の一部を露出させ、露出させた部分に不純物元素を添
加しても良い。その場合、加速電圧が低くて済むため、
活性層に与えるダメージも少ないし、スループットも向
上する。
【０２３８】なお、本実施例を実施した場合、工程順序
の変化により、最終的に活性層に形成された不純物領域
に含まれる不純物元素の濃度が実施例４とは異なる場合
もありうる。しかしながら、各不純物領域の実質的な機
能は変わらないので、本実施例を実施した場合の最終的
な構造の説明は、図８（Ｃ）の構造の説明をそのまま参
照することができる。また、本実施例の構成を、実施例
１または実施例４に適用することは可能であり、他の実
施例２、３、５〜１３の構成と自由に組み合わせること
も可能である。
【０２３９】［実施例１９］実施例４、１４〜１８に示
した作製工程例では、ｎチャネル型ＴＦＴのゲート配線
を形成する前に、前もって後にＬov領域として機能する
ｎ-領域を形成することが前提となっている。そして、
ｐ++領域、ｎ--領域はともに自己整合的に形成されるこ
とが特徴となっている。
【０２４０】しかしながら、本発明の効果を得るために
は最終的な構造が図３（Ｃ）や図８（Ｃ）のような構造
となっていれば良く、そこに至るプロセスに限定される
ものではない。従って、場合によってはｐ++領域やｎ--
領域を、レジストマスクを用いて形成することも可能で
ある。その場合、本発明の作製工程例は実施例４、１４
〜１８に限らず、あらゆる組み合わせが可能である。
【０２４１】本発明においてＴＦＴの活性層となる活性
層に一導電性を付与する不純物元素委を添加する際、ｎ
-領域の形成、ｎ+領域の形成、ｎ--領域の形成、ｐ++領
域の形成という４つの工程が必要である。従って、この
順序を変えた作製工程だけでも２４通りがあり、実施例
４、１４〜１８に示したのはその中の６通りである。し
かし、本発明の効果は残りの１８通り全てにおいて得ら
れるため、どの順序で不純物領域を形成するのであって
も良い。
【０２４２】また、ソース領域またはドレイン領域を形
成するｎ+領域またはｐ++領域を形成する際、不純物元
素を添加する前に、ゲート絶縁膜をエッチングして活性
層の一部を露出させ、露出させた部分に不純物元素を添
加しても良い。その場合、加速電圧が低くて済むため、
活性層に与えるダメージも少ないし、スループットも向
上する。
【０２４３】なお、本実施例の構成は、実施例２〜１
１、１３のいずれの構成とも自由に組み合わせることが
可能である。また、工程順によっては、実施例１２と組
み合わせることも可能である。
【０２４４】［実施例２０］本実施例では、本発明をボ
トムゲート型ＴＦＴに用いた場合について説明する。具
体的には、逆スタガ型ＴＦＴに用いた場合を図２３に示
す。本発明の逆スタガ型ＴＦＴの場合、本発明のトップ
ゲート型ＴＦＴとはゲート配線と活性層の位置関係が異
なる以外、特に大きく異なることはない。従って、本実
施例では、図８（Ｃ）に示した構造と大きく異なる点に
注目して説明を行い、その他の部分は図８（Ｃ）と同一
であるため説明を省略する。
【０２４５】図２３において、１１、１２はそれぞれシ
フトレジスタ回路等を形成するＣＭＯＳ回路のｐチャネ
ル型ＴＦＴ、ｎチャネル型ＴＦＴ、１３はサンプリング
回路等を形成するｎチャネル型ＴＦＴ、１４は画素部を
形成するｎチャネル型ＴＦＴである。これらは下地膜を
設けた基板上に形成されている。
【０２４６】また、１５はｐチャネル型ＴＦＴ１１のゲ
ート配線、１６はｎチャネル型ＴＦＴ１２のゲート配
線、１７はｎチャネル型ＴＦＴ１３のゲート配線、１８
はｎチャネル型ＴＦＴ１４のゲート配線であり、実施例
４で説明したゲート配線と同じ材料を用いて形成するこ
とができる。また、１９はゲート絶縁膜であり、これも
実施例４と同じ材料を用いることができる。
【０２４７】その上には各ＴＦＴ１１〜１４の活性層
（活性層）が形成される。ｐチャネル型ＴＦＴ１１の活
性層には、ソース領域２０、ドレイン領域２１、チャネ
ル形成領域２２が形成される。
【０２４８】また、ｎチャネル型ＴＦＴ１２の活性層に
は、ソース領域２３、ドレイン領域２４、ＬＤＤ領域
（この場合、Ｌov領域２５）、チャネル形成領域２６が
形成される。
【０２４９】また、ｎチャネル型ＴＦＴ１３の活性層に
は、ソース領域２７、ドレイン領域２８、ＬＤＤ領域
（この場合、Ｌov領域２９a、３０a及びＬoff領域２９
b、３０b）、チャネル形成領域３１が形成される。
【０２５０】また、ｎチャネル型ＴＦＴ１４の活性層に
は、ソース領域３２、ドレイン領域３３、ＬＤＤ領域
（この場合、Ｌoff領域３４〜３７）、チャネル形成領
域３８、３９、ｎ+領域４０が形成される。
【０２５１】なお、４１〜４５で示される絶縁膜は、チ
ャネル形成領域を保護する目的とＬＤＤ領域を形成する
目的のために形成されている。
【０２５２】以上のように本発明を逆スタガ型ＴＦＴに
代表されるボトムゲート型ＴＦＴに適用することは容易
である。なお、本実施例の逆スタガ型ＴＦＴを作製する
にあたっては、本明細書中に記載された他の実施例に示
される作製工程を、公知の逆スタガ型ＴＦＴの作製工程
に適用すれば良い。また、実施例５、７に示したような
アクティブマトリクス型液晶表示装置に本実施例の構成
を適用することも可能である。
【０２５３】［実施例２１］本実施例では、本発明をシ
リコン基板上に作製した反射型液晶表示装置に適用した
場合について説明する。本実施例は、実施例１または実
施例４において、結晶質シリコン膜でなる活性層の代わ
りに、シリコン基板（シリコンウェハ）に直接的にｎ型
またはｐ型を付与する不純物元素を添加し、本発明のＴ
ＦＴ構造を実現すれば良い。また、反射型であるので、
画素電極として反射率の高い金属膜を用いれば良い。
【０２５４】即ち、同一基板上に画素部と駆動回路とを
少なくとも含み、駆動回路を形成するｎチャネル型ＴＦ
ＴのＬＤＤ領域は、少なくとも一部または全部がゲート
配線と重なるように配置され、画素部を形成する画素Ｔ
ＦＴのＬＤＤ領域はゲート配線と重ならないように配置
され、駆動回路を形成するｎチャネル型ＴＦＴのＬＤＤ
領域には、画素ＴＦＴのＬＤＤ領域よりも高い濃度でｎ
型を付与する不純物元素が含まれる、という構成を有す
る構造であれば良い。
【０２５５】なお、本実施例の構成は、実施例１〜７、
１３〜１９のいずれの構成とも自由に組み合わせること
が可能である。
【０２５６】［実施例２２］実施例１〜２１では、Ｌov
領域やＬoff領域をｎチャネル型ＴＦＴのみに配置し、
その位置を回路仕様に応じて使い分けることを前提に説
明を行ってきたが、ＴＦＴサイズが小さくなる（チャネ
ル長が短くなる）と、ｐチャネル型ＴＦＴに対しても同
様のことが言えるようになる。
【０２５７】即ち、チャネル長が２μm以下となると短
チャネル効果が顕在化するようになるため、場合によっ
てはｐチャネル型ＴＦＴにもＬov領域を配置する必要性
が出てくる。このように本発明において、ｐチャネル型
ＴＦＴは実施例１〜２１に示した構造に限定されるもの
ではなく、ｎチャネル型ＴＦＴと同一構造であっても構
わない。
【０２５８】なお、本実施例の構成は実施例１〜２１の
いずれの構成およびその組み合わせに対しても当てはま
ることは言うまでもない。
【０２５９】［実施例２３］図３３は実施例４に従って
作製されたｎチャネル型ＴＦＴ８０２のドレイン電流
（ＩＤ）とゲート電圧（ＶＧ）との関係を表すグラフ
（以下、ＩＤ−ＶＧ曲線という）及び電界効果移動度
（μFE）のグラフである。このとき、ソース電圧（Ｖ
Ｓ）は０Ｖ、ドレイン電圧（ＶＤ）は１Ｖまたは１４Ｖ
とした。なお、実測値はチャネル長（Ｌ）が８μm、チ
ャネル幅（Ｗ）が７．５μm、ゲート絶縁膜の膜厚（Ｔo
x）が１１５ｎｍであった。
【０２６０】図３３において、太線はストレス試験前、
点線はストレス試験後のＩＤ−ＶＧ曲線を示している
が、ストレス試験前後で曲線に殆ど変化はなく、ホット
キャリア劣化が抑制されていることが判った。なお、こ
こで行ったストレス試験は、室温にてソース電圧０Ｖ、
ドレイン電圧２０Ｖ、ゲート電圧２Ｖをかけた状態で６
０秒保持する試験であり、ホットキャリア劣化を促進さ
せる試験である。
【０２６１】さらに、同様のストレス試験を行い、Ｌov
領域の長さによって電界効果移動度（μFE）の劣化率が
どのように変化するか調べた結果を図３４に示す。な
お、ここでμFEの劣化率は、１−（ストレス試験前のμ
FE／ストレス試験後のμFE）×１００で表される。その
結果、Ｌov領域の長さが０．５μm以上、好ましくは１
μm以上のときにホットキャリア効果によるμFEの劣化
が抑制されることが判った。
【０２６２】また、実施例４及び実施例５に従って液晶
表示装置を作製し、その長時間信頼性試験を行った結果
を図３５（Ａ）、（Ｂ）に示す。なお、本試験はソース
線駆動回路のシフトレジスタの電源を正電源（９．６
Ｖ）、負電源１（−２．４Ｖ）、負電源２（−９．６
Ｖ）とし、ゲート線駆動回路のシフトレジスタの電源を
正電源（９．６Ｖ）、負電源１（−２．４Ｖ）、負電源
２（−１１．０Ｖ）として８５℃大気中の環境で動作さ
せている。
【０２６３】ここで図３５（Ａ）はソース線駆動回路の
シフトレジスタにおける消費電流の経時変化を示してお
り、３０００時間まで殆ど変化がないことを確認するこ
とができた。また、図３５（Ｂ）はソース線駆動回路の
シフトレジスタにおける最低動作電圧（シフトレジスタ
が動作する最低電圧）の経時変化を示しており、やはり
３０００時間まで殆ど変化がないことを確認することが
できた。また、ここでは示さないがゲート線駆動回路の
シフトレジスタも同様の結果が得られた。
【０２６４】［実施例２４］図３６は実施例１１に従っ
て作製されたｎチャネル型ＴＦＴ（但し、ｎチャネル型
ＴＦＴ８０２と同一構造）のＩＤ−ＶＧ曲線及び電界効
果移動度である。このとき、ソース電圧（ＶＳ）は０
Ｖ、ドレイン電圧（ＶＤ）は１Ｖまたは１４Ｖとした。
なお、実測値はチャネル長（Ｌ）が８．１μm、チャネ
ル幅（Ｗ）が７．６μm、ゲート絶縁膜の膜厚（Ｔox）
が１２０ｎｍであった。
【０２６５】図３６において、太線はストレス試験前、
点線はストレス試験後の特性を示しており、ストレス試
験前後でホットキャリア劣化は殆ど観測されなかった。
なお、ここで行ったストレス試験は実施例２３で説明し
たストレス試験とほぼ同じ条件だが、ストレス時のゲー
ト電圧を４Ｖと高めに設定した。
【０２６６】さらに、同様のストレス試験を行い、Ｌov
領域の長さによって電界効果移動度（μFE）の劣化率
（定義は実施例２３と同様）がどのように変化するか調
べた結果を図３７に示す。図３７から明らかなように、
Ｌov領域の長さが１μm以上のときにホットキャリア効
果によるμFEの劣化が抑制されることが判った。
【０２６７】また、実施例４、実施例５及び実施例１１
に従って液晶表示装置を作製し、その長時間信頼性試験
を行った結果を図３８（Ａ）、（Ｂ）に示す。なお、本
試験はソース線駆動回路のシフトレジスタの電源及びゲ
ート線駆動回路のシフトレジスタの電源を正電源１
（８．５Ｖ）、正電源２（４．２Ｖ）、負電源（−８．
０Ｖ）として８０℃大気中の環境で動作させている。
【０２６８】ここで図３８（Ａ）はソース線駆動回路の
シフトレジスタにおける消費電流の経時変化を示してお
り、２０００時間まで殆ど変化がないことを確認するこ
とができた。また、図３８（Ｂ）はソース線駆動回路の
シフトレジスタにおける最低動作電圧の経時変化を示し
ており、やはり２０００時間まで殆ど変化がないことを
確認することができた。また、ここでは示さないがゲー
ト線駆動回路のシフトレジスタも同様の結果が得られ
た。
【０２６９】［実施例２５］本発明は従来のＭＯＳＦＥ
Ｔ上に層間絶縁膜を形成し、その上にＴＦＴを形成する
際に用いることも可能である。即ち、三次元構造の半導
体装置を実現することも可能である。また、基板として
ＳＩＭＯＸ、Ｓｍａｒｔ−Ｃｕｔ（SOITEC社の登録商
標）、ＥＬＴＲＡＮ（キャノン株式会社の登録商標）な
どのＳＯＩ基板を用いることも可能である。
【０２７０】なお、本実施例の構成は、実施例１〜７、
１３〜１９、２１〜２４のいずれの構成とも自由に組み
合わせることが可能である。
【０２７１】［実施例２６］本発明によって作製された
液晶表示装置は様々な液晶材料を用いることが可能であ
る。そのような材料として、ＴＮ液晶、ＰＤＬＣ（ポリ
マー分散型液晶）、ＦＬＣ（強誘電性液晶）、ＡＦＬＣ
（反強誘性電液晶）、またはＦＬＣとＡＦＬＣの混合物
が挙げられる。
【０２７２】例えば、「H.Furue et al.;Charakteristi
cs and Drivng Scheme of Polymer-Stabilized Monosta
ble FLCD Exhibiting Fast Response Time and High Co
ntrast Ratio with Gray-Scale Capability,SID,199
8」、「T.Yoshida et al.;A Full-Color Thresholdless
Antiferroelectric LCD Exhibiting Wide Viewing Ang
le with Fast Response Time,841,SID97DIGEST,199
7」、または米国特許第5,594,569号に開示された材料を
用いることができる。
【０２７３】特に、しきい値なし（無しきい値）の反強
誘電性液晶（Thresholdless Antiferroelectric LCD：
ＴＬ−ＡＦＬＣと略記する）を使うと、液晶の動作電圧
を±２．５Ｖ程度に低減しうるため電源電圧として５〜
８Ｖ程度で済む場合がある。即ち、駆動回路と画素部を
同じ電源電圧で動作させることが可能となり、液晶表示
装置全体の低消費電力化を図ることができる。
【０２７４】また、強誘電性液晶や反強誘電性液晶はＴ
Ｎ液晶に比べて応答速度が速いという利点をもつ。本発
明で用いるような結晶質ＴＦＴは非常に動作速度の速い
ＴＦＴを実現しうるため、強誘電性液晶や反強誘電性液
晶の応答速度の速さを十分に生かした画像応答速度の速
い液晶表示装置を実現することが可能である。
【０２７５】なお、本実施例の液晶表示装置をパーソナ
ルコンピュータ等の電気器具の表示部として用いること
が有効であることは言うまでもない。
【０２７６】また、本実施例の構成は、実施例１〜２５
のいずれの構成とも自由に組み合わせることが可能であ
る。
【０２７７】［実施例２７］本願発明はアクティブマト
リクス型ＥＬ（エレクトロルミネッセンス）ディスプレ
イ（ＥＬ表示装置ともいう）に適用することも可能であ
る。その例を図２４に示す。
【０２７８】図２４は本実施例のアクティブマトリクス
型ＥＬディスプレイの回路図である。８１は表示領域を
表しており、その周辺にはＸ方向（ソース側）駆動回路
８２、Ｙ方向（ゲート側）駆動回路８３が設けられてい
る。また、表示領域８１の各画素は、スイッチング用Ｔ
ＦＴ８４、コンデンサ８５、電流制御用ＴＦＴ８６、Ｅ
Ｌ素子８７を有し、スイッチング用ＴＦＴ８４にＸ方向
信号線（ソース信号線）８８a（または８８b）、Ｙ方向
信号線（ゲート信号線）８９a（または８９b、８９c）
が接続される。また、電流制御用ＴＦＴ８６には、電源
線９０a、９０bが接続される。
【０２７９】なお、本実施例のアクティブマトリクス型
ＥＬディスプレイに対して、実施例１〜４、６、８〜２
５のいずれの構成を組み合わせても良い。
【０２８０】〔実施例２８〕本実施例では、本願発明を
用いてＥＬ（エレクトロルミネセンス）表示装置を作製
した例について説明する。なお、図２５（Ａ）は本願発
明のＥＬ表示装置の上面図であり、図２５（Ｂ）はその
断面図である。
【０２８１】図２５（Ａ）において、４００２は基板４
００１（図１３（Ｂ）参照）に形成された画素部、４０
０３はソース側駆動回路、４００４はゲート側駆動回路
であり、それぞれの駆動回路は配線４００５を経てＦＰ
Ｃ（フレキシブルプリントサーキット）４００６に至
り、外部機器へと接続される。
【０２８２】このとき、画素部４００２、ソース側駆動
回路４００３及びゲート側駆動回路４００４を囲むよう
にして第１シール材４１０１、カバー材４１０２、充填
材４１０３及び第２シール材４１０４が設けられてい
る。
【０２８３】また、図２５（Ｂ）は図２５（Ａ）をＡ−
Ａ’で切断した断面図に相当し、基板４００１の上にソ
ース側駆動回路４００３に含まれる駆動ＴＦＴ（但し、
ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを図
示している。）４２０１及び画素部４００２に含まれる
電流制御用ＴＦＴ（ＥＬ素子への電流を制御するＴＦ
Ｔ）４２０２が形成されている。
【０２８４】本実施例では、駆動ＴＦＴ４２０１には図
３のｐチャネル型ＴＦＴ１８１とｎチャネル型ＴＦＴ１
８２と同じ構造のＴＦＴが用いられ、電流制御用ＴＦＴ
４２０２には図３のｐチャネル型ＴＦＴ１８１と同じ構
造のＴＦＴが用いられる。また、画素部４００２には電
流制御用ＴＦＴ４２０２のゲートに接続された保持容量
（図示せず）が設けられる。
【０２８５】駆動ＴＦＴ４２０１及び画素ＴＦＴ４２０
２の上には樹脂材料でなる層間絶縁膜（平坦化膜）４３
０１が形成され、その上に画素ＴＦＴ４２０２のドレイ
ンと電気的に接続する画素電極（陽極）４３０２が形成
される。画素電極４３０２としては仕事関数の大きい透
明導電膜が用いられる。透明導電膜としては、酸化イン
ジウムと酸化スズとの化合物または酸化インジウムと酸
化亜鉛との化合物を用いることができる。
【０２８６】そして、画素電極４３０２の上には絶縁膜
４３０３が形成され、絶縁膜４３０３は画素電極４３０
２の上に開口部が形成されている。この開口部におい
て、画素電極４３０２の上にはＥＬ（エレクトロルミネ
ッセンス）層４３０４が形成される。ＥＬ層４３０４は
公知の有機ＥＬ材料または無機ＥＬ材料を用いることが
できる。また、有機ＥＬ材料には低分子系（モノマー
系）材料と高分子系（ポリマー系）材料があるがどちら
を用いても良い。
【０２８７】ＥＬ層４３０４の形成方法は公知の蒸着技
術もしくは塗布法技術を用いれば良い。また、ＥＬ層の
構造は正孔注入層、正孔輸送層、発光層、電子輸送層ま
たは電子注入層を自由に組み合わせて積層構造または単
層構造とすれば良い。
【０２８８】ＥＬ層４３０４の上には遮光性を有する導
電膜（代表的にはアルミニウム、銅もしくは銀を主成分
とする導電膜またはそれらと他の導電膜との積層膜）か
らなる陰極４３０５が形成される。また、陰極４３０５
とＥＬ層４３０４の界面に存在する水分や酸素は極力排
除しておくことが望ましい。従って、真空中で両者を連
続成膜するか、ＥＬ層４３０４を窒素または希ガス雰囲
気で形成し、酸素や水分に触れさせないまま陰極４３０
５を形成するといった工夫が必要である。本実施例では
マルチチャンバー方式（クラスターツール方式）の成膜
装置を用いることで上述のような成膜を可能とする。
【０２８９】そして陰極４３０５は４３０６で示される
領域において配線４００５に電気的に接続される。配線
４００５は陰極４３０５に所定の電圧を与えるための配
線であり、異方導電性フィルム４３０７を介してＦＰＣ
４００６に電気的に接続される。
【０２９０】以上のようにして、画素電極（陽極）４３
０２、ＥＬ層４３０４及び陰極４３０５からなるＥＬ素
子が形成される。このＥＬ素子は、第１シール材４１０
１及び第１シール材４１０１によって基板４００１に貼
り合わされたカバー材４１０２で囲まれ、充填材４１０
３により封入されている。
【０２９１】カバー材４１０２としては、ガラス板、金
属板（代表的にはステンレス板）、セラミックス板、Ｆ
ＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ
Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライ
ド）フィルム、マイラーフィルム、ポリエステルフィル
ムまたはアクリルフィルムを用いることができる。ま
た、アルミニウムホイルをＰＶＦフィルムやマイラーフ
ィルムで挟んだ構造のシートを用いることもできる。
【０２９２】但し、ＥＬ素子からの光の放射方向がカバ
ー材側に向かう場合にはカバー材は透明でなければなら
ない。その場合には、ガラス板、プラスチック板、ポリ
エステルフィルムまたはアクリルフィルムのような透明
物質を用いる。
【０２９３】また、充填材４１０３としては紫外線硬化
樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポ
リビニルクロライド）、アクリル、ポリイミド、エポキ
シ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラ
ル）またはＥＶＡ（エチレンビニルアセテート）を用い
ることができる。この充填材４１０３の内部に吸湿性物
質（好ましくは酸化バリウム）を設けておくとＥＬ素子
の劣化を抑制できる。
【０２９４】また、充填材４１０３の中にスペーサを含
有させてもよい。このとき、スペーサを酸化バリウムで
形成すればスペーサ自体に吸湿性をもたせることが可能
である。また、スペーサを設けた場合、スペーサからの
圧力を緩和するバッファ層として陰極４３０５上に樹脂
膜を設けることも有効である。
【０２９５】また、配線４００５は異方導電性フィルム
４３０７を介してＦＰＣ４００６に電気的に接続され
る。配線４００５は画素部４００２、ソース側駆動回路
４００３及びゲート側駆動回路４００４に送られる信号
をＦＰＣ４００６に伝え、ＦＰＣ４００６により外部機
器と電気的に接続される。
【０２９６】また、本実施例では第１シール材４１０１
の露呈部及びＦＰＣ４００６の一部を覆うように第２シ
ール材４１０４を設け、ＥＬ素子を徹底的に外気から遮
断する構造となっている。こうして図２５（Ｂ）の断面
構造を有するＥＬ表示装置となる。なお、本実施例のＥ
Ｌ表示装置は実施例１〜４、６〜２０、２２のいずれの
構成を組み合わせて作製しても構わない。
【０２９７】ここで画素部のさらに詳細な断面構造を図
２６に、上面構造を図２７（Ａ）に、回路図を図２７
（Ｂ）に示す。図２６、図２７（Ａ）及び図２７（Ｂ）
では共通の符号を用いるので互いに参照すれば良い。
【０２９８】図２６において、基板４４０１上に設けら
れたスイッチング用ＴＦＴ４４０２は図３（Ｃ）のｎチ
ャネル型ＴＦＴ１８３を用いて形成される。従って、構
造の説明はｎチャネル型ＴＦＴ１８３の説明を参照すれ
ば良い。また、４４０３で示される配線は、スイッチン
グ用ＴＦＴ４４０２のゲート電極４４０４a、４４０４b
を電気的に接続するゲート配線である。
【０２９９】なお、本実施例ではチャネル形成領域が二
つ形成されるダブルゲート構造としているが、チャネル
形成領域が一つ形成されるシングルゲート構造もしくは
三つ形成されるトリプルゲート構造であっても良い。
【０３００】また、スイッチング用ＴＦＴ４４０２のド
レイン配線４４０５は電流制御用ＴＦＴ４４０６のゲー
ト電極４４０７に電気的に接続されている。なお、電流
制御用ＴＦＴ４４０６は図３（Ｃ）のｐチャネル型ＴＦ
Ｔ１８１を用いて形成される。従って、構造の説明はｐ
チャネル型ＴＦＴ１８１の説明を参照すれば良い。な
お、本実施例ではシングルゲート構造としているが、ダ
ブルゲート構造もしくはトリプルゲート構造であっても
良い。
【０３０１】スイッチング用ＴＦＴ４４０２及び電流制
御用ＴＦＴ４４０６の上には第１パッシベーション膜４
４０８が設けられ、その上に樹脂からなる平坦化膜４４
０９が形成される。平坦化膜４４０９を用いてＴＦＴに
よる段差を平坦化することは非常に重要である。後に形
成されるＥＬ層は非常に薄いため、段差が存在すること
によって発光不良を起こす場合がある。従って、ＥＬ層
をできるだけ平坦面に形成しうるように画素電極を形成
する前に平坦化しておくことが望ましい。
【０３０２】また、４４１０は透明導電膜からなる画素
電極（ＥＬ素子の陽極）であり、電流制御用ＴＦＴ４４
０６のドレイン配線４４１１に電気的に接続される。画
素電極４４１０としては酸化インジウムと酸化スズとの
化合物もしくは酸化インジウムと酸化亜鉛との化合物か
らなる導電膜を用いることができる。
【０３０３】画素電極４４１０の上にはＥＬ層４４１２
が形成される。なお、図２６では一画素しか図示してい
ないが、本実施例ではＲ（赤）、Ｇ（緑）、Ｂ（青）の
各色に対応したＥＬ層を作り分けている。また、本実施
例では蒸着法により低分子系有機ＥＬ材料を形成してい
る。具体的には、正孔注入層として２０ｎｍ厚の銅フタ
ロシアニン（ＣｕＰｃ）膜を設け、その上に発光層とし
て７０ｎｍ厚のトリス−８−キノリノラトアルミニウム
錯体（Ａｌｑ3）膜を設けた積層構造としている。Ａｌ
ｑ3に蛍光色素を添加することで発光色を制御すること
ができる。
【０３０４】但し、以上の例はＥＬ層として用いること
のできる有機ＥＬ材料の一例であって、これに限定する
必要はまったくない。発光層、電荷輸送層または電荷注
入層を自由に組み合わせてＥＬ層（発光及びそのための
キャリアの移動を行わせるための層）を形成すれば良
い。例えば、本実施例では低分子系有機ＥＬ材料をＥＬ
層として用いる例を示したが、高分子系有機ＥＬ材料を
用いても良い。また、電荷輸送層や電荷注入層として炭
化珪素等の無機材料を用いることも可能である。これら
の有機ＥＬ材料や無機材料は公知の材料を用いることが
できる。
【０３０５】次に、ＥＬ層４４１２の上には遮光性の導
電膜からなる陰極４４１３が設けられる。本実施例の場
合、遮光性の導電膜としてアルミニウムとリチウムとの
合金膜を用いる。勿論、公知のＭｇＡｇ膜（マグネシウ
ムと銀との合金膜）を用いても良い。陰極材料として
は、周期表の１族もしくは２族に属する元素からなる導
電膜もしくはそれらの元素を添加した導電膜を用いれば
良い。
【０３０６】この陰極４４１３まで形成された時点でＥ
Ｌ素子４４１４が完成する。なお、ここでいうＥＬ素子
４４１４は、画素電極（陽極）４４１０、ＥＬ層４４１
２及び陰極４４１３で形成されたコンデンサを指す。
【０３０７】次に、本実施例における画素の上面構造を
図２７（Ａ）を用いて説明する。スイッチング用ＴＦＴ
４４０２のソースはソース配線４４１５に接続され、ド
レインはドレイン配線４４０５に接続される。また、ド
レイン配線４４０５は電流制御用ＴＦＴ４４０６のゲー
ト電極４４０７に電気的に接続される。また、電流制御
用ＴＦＴ４４０６のソースは電流供給線４４１６に電気
的に接続され、ドレインはドレイン配線４４１７に電気
的に接続される。また、ドレイン配線４４１７は点線で
示される画素電極（陽極）４４１８に電気的に接続され
る。
【０３０８】このとき、４４１９で示される領域には保
持容量が形成される。保持容量４４１９は、電流供給線
４４１６と電気的に接続された半導体膜４４２０、ゲー
ト絶縁膜と同一層の絶縁膜（図示せず）及びゲート電極
４４０７との間で形成される。また、ゲート電極４４０
７、第１層間絶縁膜と同一の層（図示せず）及び電流供
給線４４１６で形成される容量も保持容量として用いる
ことが可能である。
【０３０９】なお、本実施例の構成は、実施例１〜４、
６、８〜２５の構成と自由に組み合わせて実施すること
が可能である。
【０３１０】［実施例２９］本実施例では、実施例２８
とは異なる画素構造を有したＥＬ表示装置について説明
する。説明には図２８を用いる。なお、図２６と同一の
符号が付してある部分については実施例２６の説明を参
照すれば良い。
【０３１１】図２８では電流制御用ＴＦＴ４５０１とし
て図３（Ｃ）のｎチャネル型ＴＦＴ１８２と同一構造の
ＴＦＴを用いる。勿論、電流制御用ＴＦＴ４５０１のゲ
ート電極４５０２はスイッチング用ＴＦＴ４４０２のド
レイン配線４４０５に接続されている。また、電流制御
用ＴＦＴ４５０１のドレイン配線４５０３は画素電極４
５０４に電気的に接続されている。
【０３１２】本実施例では、画素電極４５０４がＥＬ素
子の陰極として機能し、遮光性の導電膜を用いて形成す
る。具体的には、アルミニウムとリチウムとの合金膜を
用いるが、周期表の１族もしくは２族に属する元素から
なる導電膜もしくはそれらの元素を添加した導電膜を用
いれば良い。
【０３１３】画素電極４５０４の上にはＥＬ層４５０５
が形成される。なお、図２８では一画素しか図示してい
ないが、本実施例ではＧ（緑）に対応したＥＬ層を蒸着
法及び塗布法（好ましくはスピンコーティング法）によ
り形成している。具体的には、電子注入層として２０ｎ
ｍ厚のフッ化リチウム（ＬｉＦ）膜を設け、その上に発
光層として７０ｎｍ厚のＰＰＶ（ポリパラフェニレンビ
ニレン）膜を設けた積層構造としている。
【０３１４】次に、ＥＬ層４５０５の上には透明導電膜
からなる陽極４５０６が設けられる。本実施例の場合、
透明導電膜として酸化インジウムと酸化スズとの化合物
もしくは酸化インジウムと酸化亜鉛との化合物からなる
導電膜を用いる。
【０３１５】この陽極４５０６まで形成された時点でＥ
Ｌ素子４５０７が完成する。なお、ここでいうＥＬ素子
４５０７は、画素電極（陰極）４５０４、ＥＬ層４５０
５及び陰極４５０６で形成されたコンデンサを指す。
【０３１６】このとき、電流制御用ＴＦＴ４５０１が本
願発明の構造であることは非常に重要な意味を持つ。電
流制御用ＴＦＴ４５０１はＥＬ素子４５０７を流れる電
流量を制御するための素子であるため、多くの電流が流
れ、熱による劣化やホットキャリアによる劣化の危険性
が高い素子でもある。そのため、電流制御用ＴＦＴ４５
０１のドレイン側に、ゲート絶縁膜４５０８を介してゲ
ート電極４５０２に重なるようにＬＤＤ領域４５０９を
設ける本願発明の構造は極めて有効である。
【０３１７】また、本実施例の電流制御用ＴＦＴ４５０
１はゲート電極４５０２とＬＤＤ領域４５０９との間に
ゲート容量と呼ばれる寄生容量を形成する。このゲート
容量を調節することで図２７（Ａ）、（Ｂ）に示した保
持容量４４１９と同等の機能を持たせることも可能であ
る。特に、ＥＬ表示装置をデジタル駆動方式で動作させ
る場合においては、保持容量のキャパシタンスがアナロ
グ駆動方式で動作させる場合よりも小さくて済むため、
ゲート容量で保持容量を代用しうる。
【０３１８】なお、本実施例の構成は、実施例１〜４、
６、８〜２５の構成と自由に組み合わせて実施すること
が可能である。
【０３１９】［実施例３０］本実施例では、実施例２８
もしくは実施例２９に示したＥＬ表示装置の画素部に用
いることができる画素構造の例を図２９（Ａ）〜（Ｃ）
に示す。なお、本実施例において、４６０１はスイッチ
ング用ＴＦＴ４６０２のソース配線、４６０３はスイッ
チング用ＴＦＴ４６０２のゲート配線、４６０４は電流
制御用ＴＦＴ、４６０５はコンデンサ、４６０６、４６
０８は電流供給線、４６０７はＥＬ素子とする。
【０３２０】図２９（Ａ）は、二つの画素間で電流供給
線４６０６を共通とした場合の例である。即ち、二つの
画素が電流供給線４６０６を中心に線対称となるように
形成されている点に特徴がある。この場合、電源供給線
の本数を減らすことができるため、画素部をさらに高精
細化することができる。
【０３２１】また、図２９（Ｂ）は、電流供給線４６０
８をゲート配線４６０３と平行に設けた場合の例であ
る。なお、図２９（Ｂ）では電流供給線４６０８とゲー
ト配線４６０３とが重ならないように設けた構造となっ
ているが、両者が異なる層に形成される配線であれば、
絶縁膜を介して重なるように設けることもできる。この
場合、電源供給線４６０８とゲート配線４６０３とで専
有面積を共有させることができるため、画素部をさらに
高精細化することができる。
【０３２２】また、図２９（Ｃ）は、図２９（Ｂ）の構
造と同様に電流供給線４６０８をゲート配線４６０３と
平行に設け、さらに、二つの画素を電流供給線４６０８
を中心に線対称となるように形成する点に特徴がある。
また、電流供給線４６０８をゲート配線４６０３のいず
れか一方と重なるように設けることも有効である。この
場合、電源供給線の本数を減らすことができるため、画
素部をさらに高精細化することができる。
【０３２３】〔実施例３１〕本願発明の電気光学装置や
半導体回路は電気器具の表示部や信号処理回路として用
いることができる。そのような電気器具としては、ビデ
オカメラ、デジタルカメラ、プロジェクター、プロジェ
クションＴＶ、ゴーグル型ディスプレイ（ヘッドマウン
トディスプレイ）、ナビゲーションシステム、音響再生
装置、ノート型パーソナルコンピュータ、ゲーム機器、
携帯情報端末（モバイルコンピュータ、携帯電話、携帯
型ゲーム機または電子書籍等）、記録媒体を備えた画像
再生装置などが挙げられる。それら電気器具の具体例を
図３０〜３２に示す。
【０３２４】図３０（Ａ）は携帯電話であり、本体２０
０１、音声出力部２００２、音声入力部２００３、表示
部２００４、操作スイッチ２００５、アンテナ２００６
で構成される。本願発明の電気光学装置は表示部２００
４に、本願発明の半導体回路は音声出力部２００２、音
声入力部２００３またはＣＰＵやメモリ等に用いること
ができる。
【０３２５】図３０（Ｂ）はビデオカメラであり、本体
２１０１、表示部２１０２、音声入力部２１０３、操作
スイッチ２１０４、バッテリー２１０５、受像部２１０
６で構成される。本願発明の電気光学装置は表示部２１
０２に、本願発明の半導体回路は音声入力部２１０３ま
たはＣＰＵやメモリ等に用いることができる。
【０３２６】図３０（Ｃ）はモバイルコンピュータ（モ
ービルコンピュータ）であり、本体２２０１、カメラ部
２２０２、受像部２２０３、操作スイッチ２２０４、表
示部２２０５で構成される。本願発明の電気光学装置は
表示部２２０５に、本願発明の半導体回路はＣＰＵやメ
モリ等に用いることができる。
【０３２７】図３０（Ｄ）はゴーグル型ディスプレイで
あり、本体２３０１、表示部２３０２、アーム部２３０
３で構成される。本願発明の電気光学装置は表示部２３
０２に、本願発明の半導体回路はＣＰＵやメモリ等に用
いることができる。
【０３２８】図３０（Ｅ）はリアプロジェクター（プロ
ジェクションＴＶ）であり、本体２４０１、光源２４０
２、液晶表示装置２４０３、偏光ビームスプリッタ２４
０４、リフレクター２４０５、２４０６、スクリーン２
４０７で構成される。本発明は液晶表示装置２４０３に
用いることができ、本願発明の半導体回路はＣＰＵやメ
モリ等に用いることができる。
【０３２９】図３０（Ｆ）はフロントプロジェクターで
あり、本体２５０１、光源２５０２、液晶表示装置２５
０３、光学系２５０４、スクリーン２５０５で構成され
る。本発明は液晶表示装置２５０２に用いることがで
き、本願発明の半導体回路はＣＰＵやメモリ等に用いる
ことができる。
【０３３０】図３１（Ａ）はパーソナルコンピュータで
あり、本体２６０１、映像入力部２６０２、表示部２６
０３、キーボード２６０４等を含む。本願発明の電気光
学装置は表示部２６０３に、本願発明の半導体回路はＣ
ＰＵやメモリ等に用いることができる。
【０３３１】図３１（Ｂ）は電子遊戯機器（ゲーム機
器）であり、本体２７０１、記録媒体２７０２、表示部
２７０３及びコントローラー２７０４を含む。この電子
遊技機器から出力された音声や映像は筐体２７０５及び
表示部２７０６を含む表示ディスプレイにて再生され
る。コントローラー２７０４と本体２７０１との間の通
信手段または電子遊技機器と表示ディスプレイとの間の
通信手段は、有線通信、無線通信もしくは光通信が使え
る。本実施例では赤外線をセンサ部２７０７、２７０８
で検知する構成となっている。本願発明の電気光学装置
は表示部２７０３、２７０６に、本願発明の半導体回路
はＣＰＵやメモリ等に用いることができる。
【０３３２】図３１（Ｃ）はプログラムを記録した記録
媒体（以下、記録媒体と呼ぶ）を用いるプレーヤー（画
像再生装置）であり、本体２８０１、表示部２８０２、
スピーカ部２８０３、記録媒体２８０４及び操作スイッ
チ２８０５を含む。なお、この画像再生装置は記録媒体
としてＤＶＤ（Ｄｉｇｉｔａｌ ＶｅｒｓａｔｉｌｅＤ
ｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲーム
やインターネットを行うことができる。本願発明の電気
光学装置は表示部２８０２やＣＰＵやメモリ等に用いる
ことができる。
【０３３３】図３１（Ｄ）はデジタルカメラであり、本
体２９０１、表示部２９０２、接眼部２９０３、操作ス
イッチ２９０４、受像部（図示せず）を含む。本願発明
の電気光学装置は表示部２９０２やＣＰＵやメモリ等に
用いることができる。
【０３３４】なお、図３０（Ｅ）のリアプロジェクター
や図３０（Ｆ）のフロントプロジェクターに用いること
のできる光学エンジンについての詳細な説明を図３２に
示す。なお、図３２（Ａ）は光学エンジンであり、図３
２（Ｂ）は光学エンジンに内蔵される光源光学系であ
る。
【０３３５】図３２（Ａ）に示す光学エンジンは、光源
光学系３００１、ミラー３００２、３００５〜３００
７、ダイクロイックミラー３００３、３００４、光学レ
ンズ３００８a〜３００８c、プリズム３０１１、液晶表
示装置３０１０、投射光学系３０１２を含む。投射光学
系３０１２は、投射レンズを備えた光学系である。本実
施例は液晶表示装置３０１０を三つ使用する三板式の例
を示したが、単板式であってもよい。また、図３２
（Ａ）中において矢印で示した光路には、光学レンズ、
偏光機能を有するフィルム、位相差を調節するためのフ
ィルムもしくはＩＲフィルム等を設けてもよい。
【０３３６】また、図３２（Ｂ）に示すように、光源光
学系３００１は、光源３０１３、３０１４、合成プリズ
ム３０１５、コリメータレンズ３０１６、３０２０、レ
ンズアレイ３０１７、３０１８、偏光変換素子３０１９
を含む。なお、図３２（Ｂ）に示した光源光学系は光源
を２つ用いたが、一つでも良いし、三つ以上としてもよ
い。また、光源光学系の光路のどこかに、光学レンズ、
偏光機能を有するフィルム、位相差を調節するフィルム
もしくはＩＲフィルム等を設けてもよい。
【０３３７】以上の様に、本願発明の適用範囲は極めて
広く、あらゆる分野の電気器具に適用することが可能で
ある。また、本実施例の電気器具は実施例１〜３０のど
のような組み合わせからなる構成を用いても実現するこ
とができる。
【０３３８】
【発明の効果】本願発明を用いることで同一基板上に、
回路が要求する仕様に応じて適切な性能の回路を配置す
ることが可能となり、半導体装置（ここでは具体的に電
気光学装置）の動作性能や信頼性を大幅に向上させるこ
とができた。
【０３３９】また、ＡＭ−ＬＣＤに代表される電気光学
装置の画素部において、小さい面積で大きなキャパシテ
ィを有する保持容量を形成することができる。そのた
め、対角１インチ以下のＡＭ−ＬＣＤにおいても開口率
を低下させることなく、十分な保持容量を確保すること
が可能となった。
【０３４０】また、そのような電気光学装置を表示媒体
として有する半導体装置（ここでは具体的に電気器具）
の動作性能と信頼性も向上させることができた。
【図面の簡単な説明】
【図１】 画素部と駆動回路の作製工程を示す図。
【図２】 画素部と駆動回路の作製工程を示す図。
【図３】 画素部と駆動回路の作製工程を示す図。
【図４】 保持容量の構成を示す図。
【図５】 保持容量の作製工程を示す図。
【図６】 画素部と駆動回路の作製工程を示す図。
【図７】 画素部と駆動回路の作製工程を示す図。
【図８】 画素部と駆動回路の作製工程を示す図。
【図９】 アクティブマトリクス型液晶表示装置の断面
構造図。
【図１０】 アクティブマトリクス型液晶表示装置の斜
視図。
【図１１】 画素部の上面図。
【図１２】 保持容量の構成を示す断面図。
【図１３】 アクティブマトリクス型液晶表示装置の回
路ブロック図。
【図１４】 結晶質半導体膜の作製工程を示す断面図。
【図１５】 結晶質半導体膜の作製工程を示す断面図。
【図１６】 画素部と駆動回路の作製工程を示す図。
【図１７】 画素部の上面図および断面図。
【図１８】 画素部と駆動回路の作製工程を示す図。
【図１９】 画素部と駆動回路の作製工程を示す図。
【図２０】 画素部と駆動回路の作製工程を示す図。
【図２１】 画素部と駆動回路の作製工程を示す図。
【図２２】 画素部と駆動回路の作製工程を示す図。
【図２３】 画素部と駆動回路の構成を示す図。
【図２４】 アクティブマトリクス型ＥＬ表示装置の構
成を示す図。
【図２５】 ＥＬ表示装置の上面構造及び断面構造を示
す図。
【図２６】 ＥＬ表示装置の断面構造を示す図。
【図２７】 ＥＬ表示装置の画素部の上面構造を示す
図。
【図２８】 ＥＬ表示装置の断面構造を示す図。
【図２９】 ＥＬ表示装置の画素部の回路構成を示す
図。
【図３０】 電気器具の一例を示す図。
【図３１】 電気器具の一例を示す図。
【図３２】 光学エンジンの構成を示す図。
【図３３】 ｎチャネル型ＴＦＴのＩＤ−ＶＧ曲線を示
す図。
【図３４】 電界効果移動度の劣化率とＬov領域の長さ
の関係を示す図。
【図３５】 消費電流と最低動作電圧の経時変化を示す
図。
【図３６】 ｎチャネル型ＴＦＴのＩＤ−ＶＧ曲線を示
す図。
【図３７】 電界効果移動度の劣化率とＬov領域の長さ
の関係を示す図。
【図３８】 消費電流と最低動作電圧の経時変化を示す
図。
【符号の説明】
６０１ 基板 ６０２a、６０２b 下地膜 ６０３〜６０６ 活性層 ６０７ ゲート絶縁膜 ６１２〜６１４ ｎ-領域 ６１５ 第１の導電膜 ６１６ 第２の導電膜 ６１８ 第３の導電膜 ６２６、６３９、６４０、６４１ ゲート配線 ６２５、６２７ 接続配線 ６３１、６３２ ｐ++領域 ６４７〜６５３ ｎ+領域または（ｎ+＋ｎ-）領域 ６５４〜６５７ ｎ--領域 ６６３ 保護絶縁膜 ６６４ 層間絶縁膜 ６６５〜６６８ ソース配線 ６６９〜６７２ ドレイン配線 ６７３、６７４ 接続配線 ６７５ パッシベーション膜 ６７６ 第２の層間絶縁膜 ６７７ 遮光膜 ６７８ 酸化物 ６７９〜６８１ 画素電極 ６８２ 保持容量 ７０１、７０４、７０８、７１３、７１４ チャネル
形成領域 ７０２、７０５、７０９、７１５ ソース領域 ７０３、７０６、７１０、７１６ ドレイン領域 ７０７、７１１a、７１２a Ｌov領域 ７１１b、７１２b、７１７〜７２０ Ｌoff領域 ７２１ ｎ+領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６１６Ｍ (72)発明者 田中 幸夫 神奈川県厚木市長谷398番地 株式会社半 導体エネルギー研究所内 (72)発明者 北角 英人 神奈川県厚木市長谷398番地 株式会社半 導体エネルギー研究所内 (72)発明者 大沼 英人 神奈川県厚木市長谷398番地 株式会社半 導体エネルギー研究所内

Claims (26)

    【特許請求の範囲】
  1. 【請求項１】同一基板上に画素部と駆動回路とを含む半
    導体装置において、 前記駆動回路を形成するｎチャネル型ＴＦＴのＬＤＤ領
    域は、一部または全部が該ｎチャネル型ＴＦＴのゲート
    配線にゲート絶縁膜を挟んで重なるように形成され、 前記画素部を形成する画素ＴＦＴのＬＤＤ領域は、該画
    素ＴＦＴのゲート配線にゲート絶縁膜を挟んで重ならな
    いように形成されることを特徴とする半導体装置。
  2. 【請求項２】同一基板上に画素部と駆動回路とを含む半
    導体装置において、 前記駆動回路を形成するｎチャネル型ＴＦＴのＬＤＤ領
    域は、一部または全部が、該ｎチャネル型ＴＦＴのゲー
    ト配線にゲート絶縁膜を挟んで重なるように形成され、 前記画素部を形成する画素ＴＦＴのＬＤＤ領域は、該画
    素ＴＦＴのゲート配線にゲート絶縁膜を挟んで重ならな
    いように形成され、 前記画素部の保持容量は樹脂膜の上に設けられた遮光
    膜、該遮光膜の酸化物および画素電極で形成されている
    ことを特徴とする半導体装置。
  3. 【請求項３】同一基板上に画素部と駆動回路とを含む半
    導体装置において、 前記駆動回路には、ＬＤＤ領域の全部がゲート絶縁膜を
    挟んでゲート配線に重なるように形成された第１のｎチ
    ャネル型ＴＦＴと、ＬＤＤ領域の一部がゲート絶縁膜を
    挟んでゲート配線に重なるように形成された第２のｎチ
    ャネル型ＴＦＴとが含まれ、 前記画素部には、ＬＤＤ領域がゲート絶縁膜を挟んでゲ
    ート配線に重ならないように形成された画素ＴＦＴが含
    まれることを特徴とする半導体装置。
  4. 【請求項４】同一基板上に画素部と駆動回路とを含む半
    導体装置において、 前記駆動回路には、ＬＤＤ領域の全部がゲート絶縁膜を
    挟んでゲート配線に重なるように形成された第１のｎチ
    ャネル型ＴＦＴと、ＬＤＤ領域の一部がゲート絶縁膜を
    挟んでゲート配線に重なるように形成された第２のｎチ
    ャネル型ＴＦＴとを有し、 前記画素部には、ＬＤＤ領域がゲート絶縁膜を挟んでゲ
    ート配線に重ならないように形成された画素ＴＦＴが含
    まれ、 前記画素部の保持容量は樹脂膜の上に設けられた遮光
    膜、該遮光膜の酸化物および画素電極で形成されている
    ことを特徴とする半導体装置。
  5. 【請求項５】請求項１乃至請求項４のいずれか一におい
    て、前記駆動回路を形成するｎチャネル型ＴＦＴのＬＤ
    Ｄ領域には、前記画素ＴＦＴのＬＤＤ領域よりも高い濃
    度で周期表の１５族に属する元素が含まれることを特徴
    とする半導体装置。
  6. 【請求項６】請求項１乃至請求項４のいずれか一におい
    て、前記駆動回路を形成するｎチャネル型ＴＦＴのＬＤ
    Ｄ領域には、前記画素ＴＦＴのＬＤＤ領域に比べて２〜
    １０倍の濃度で周期表の１５族に属する元素が含まれる
    ことを特徴とする半導体装置。
  7. 【請求項７】請求項３または請求項４において、前記第
    １のｎチャネル型ＴＦＴに形成されたＬＤＤ領域はチャ
    ネル形成領域とドレイン領域との間に形成され、前記第
    ２のｎチャネル型ＴＦＴに形成されたＬＤＤ領域はチャ
    ネル形成領域を挟んで形成されていることを特徴とする
    半導体装置。
  8. 【請求項８】請求項２または請求項４において、前記遮
    光膜はアルミニウム膜またはアルミニウムを主成分とす
    る膜であることを特徴とする半導体装置。
  9. 【請求項９】請求項２または請求項４において、前記酸
    化物とはアルミナ膜であることを特徴とする半導体装
    置。
  10. 【請求項１０】請求項１乃至請求項９のいずれか一にお
    いて、前記画素部にＥＬ素子が含まれることを特徴とす
    る半導体装置。
  11. 【請求項１１】請求項１乃至請求項１０のいずれか一に
    記載の半導体装置を表示部に用いたことを特徴とする電
    気器具。
  12. 【請求項１２】同一基板上に画素部と駆動回路とを含む
    半導体装置の作製方法において、 前記駆動回路を形成するｎチャネル型ＴＦＴの活性層
    に、チャネル形成領域、ソース領域、ドレイン領域並び
    に前記ドレイン領域と前記チャネル形成領域との間のＬ
    ＤＤ領域を形成する工程と、 前記駆動回路を形成するｐチャネル型ＴＦＴの活性層
    に、チャネル形成領域、ソース領域およびドレイン領域
    を形成する工程と、 前記画素部を形成する画素ＴＦＴの活性層に、チャネル
    形成領域、ソース領域、ドレイン領域並びに前記ドレイ
    ン領域と前記チャネル形成領域との間のＬＤＤ領域を形
    成する工程と、 を有し、 前記駆動回路を形成するｎチャネル型ＴＦＴのＬＤＤ領
    域は一部または全部が、前記ｎチャネル型ＴＦＴのゲー
    ト配線にゲート絶縁膜を挟んで重なって形成され、 前記画素ＴＦＴのＬＤＤ領域は、該画素ＴＦＴのゲート
    配線にゲート絶縁膜を挟んで重ならないように形成され
    ることを特徴とする半導体装置の作製方法。
  13. 【請求項１３】請求項１２において、前記駆動回路を形
    成するｎチャネル型ＴＦＴのＬＤＤ領域には、前記画素
    ＴＦＴのＬＤＤ領域よりも高い濃度で周期表の１５族に
    属する元素が添加されることを特徴とする半導体装置の
    作製方法。
  14. 【請求項１４】同一基板上に画素部と駆動回路とを含む
    半導体装置の作製方法において、 前記駆動回路を形成する第１のｎチャネル型ＴＦＴの活
    性層に、チャネル形成領域、ソース領域、ドレイン領域
    並びに前記ドレイン領域と前記チャネル形成領域との間
    のＬＤＤ領域を形成する工程と、 前記駆動回路を形成する第２のｎチャネル型ＴＦＴの活
    性層に、チャネル形成領域、ソース領域、ドレイン領域
    並びに前記ソース領域と前記チャネル形成領域との間の
    ＬＤＤ領域及び前記ドレイン領域と前記チャネル形成領
    域との間のＬＤＤ領域形成する工程と、 前記駆動回路を形成するｐチャネル型ＴＦＴの活性層
    に、チャネル形成領域、ソース領域およびドレイン領域
    を形成する工程と、 前記画素部を形成する画素ＴＦＴの活性層に、チャネル
    形成領域、ソース領域、ドレイン領域並びに前記ドレイ
    ン領域と前記チャネル形成領域との間のＬＤＤ領域を形
    成する工程と、 を有し、 前記第１のｎチャネル型ＴＦＴのＬＤＤ領域は、全部が
    該第１のｎチャネル型ＴＦＴのゲート配線にゲート絶縁
    膜を挟んで重なって形成され、 前記第２のｎチャネル型ＴＦＴのＬＤＤ領域は、一部が
    該第１のｎチャネル型ＴＦＴのゲート配線にゲート絶縁
    膜を挟んで重なって形成され、 前記画素ＴＦＴのＬＤＤ領域は、該画素ＴＦＴのゲート
    配線にゲート絶縁膜を挟んで重ならないように配置され
    ることを特徴とする半導体装置の作製方法。
  15. 【請求項１５】請求項１４において、前記第１のｎチャ
    ネル型ＴＦＴ及び前記第２のｎチャネル型ＴＦＴのＬＤ
    Ｄ領域には、前記画素ＴＦＴのＬＤＤ領域よりも高い濃
    度で周期表の１５族に属する元素が添加されることを特
    徴とする半導体装置の作製方法。
  16. 【請求項１６】同一基板上に画素部と駆動回路とを含む
    半導体装置の作製方法において、 基板上に活性層を形成する第１工程と、 前記活性層に接してゲート絶縁膜を形成する第２工程
    と、 前記駆動回路を形成するｎチャネル型ＴＦＴの活性層に
    周期表の１５族に属する元素を添加してｎ-領域を形成
    する第３工程と、 前記ゲート絶縁膜上に導電膜を形成する第４工程と、 前記導電膜をパターニングしてｐチャネル型ＴＦＴのゲ
    ート配線を形成する第５工程と、 前記ｐチャネル型ＴＦＴの活性層に、該ｐチャネル型Ｔ
    ＦＴのゲート配線をマスクとして自己整合的に周期表の
    １３族に属する元素を添加し、ｐ++領域を形成する第６
    工程と、 前記第５工程でパターニングされなかった導電膜をパタ
    ーニングしてｎチャネル型ＴＦＴのゲート配線を形成す
    る第７工程と、 前記ｎチャネル型ＴＦＴの活性層に、周期表の１５族に
    属する元素を添加し、ｎ+領域を形成する第８工程と、 前記ｎチャネル型ＴＦＴ及び前記ｐチャネル型ＴＦＴの
    ゲート配線をマスクとして自己整合的に周期表の１５族
    に属する元素を添加し、ｎ--領域を形成する第９工程
    と、 を有することを特徴とする半導体装置の作製方法。
  17. 【請求項１７】同一基板上に画素部と駆動回路とを含む
    半導体装置の作製方法において、 基板上に活性層を形成する第１工程と、 前記活性層に接してゲート絶縁膜を形成する第２工程
    と、 前記駆動回路を形成するｎチャネル型ＴＦＴの活性層に
    周期表の１５族に属する元素を添加してｎ-領域を形成
    する第３工程と、 前記ゲート絶縁膜上に導電膜を形成する第４工程と、 前記導電膜をパターニングしてｐチャネル型ＴＦＴのゲ
    ート配線を形成する第５工程と、 前記ｐチャネル型ＴＦＴの活性層に、該ｐチャネル型Ｔ
    ＦＴのゲート配線をマスクとして自己整合的に周期表の
    １３族に属する元素を添加し、ｐ++領域を形成する第６
    工程と、 前記第５工程でパターニングされなかった導電膜をパタ
    ーニングしてｎチャネル型ＴＦＴのゲート配線を形成す
    る第７工程と、 前記ｎチャネル型ＴＦＴ及び前記ｐチャネル型ＴＦＴの
    ゲート配線をマスクとして自己整合的に周期表の１５族
    に属する元素を添加し、ｎ--領域を形成する第８工程
    と、 前記ｎチャネル型ＴＦＴの活性層に、周期表の１５族に
    属する元素を添加し、ｎ+領域を形成する第９工程と、 を有することを特徴とする半導体装置の作製方法。
  18. 【請求項１８】同一基板上に画素部と駆動回路とを含む
    半導体装置の作製方法において、 基板上に活性層を形成する第１工程と、 前記活性層に接してゲート絶縁膜を形成する第２工程
    と、 前記駆動回路を形成するｎチャネル型ＴＦＴの活性層に
    周期表の１５族に属する元素を添加してｎ-領域を形成
    する第３工程と、 前記ゲート絶縁膜上に導電膜を形成する第４工程と、 前記導電膜をパターニングしてｎチャネル型ＴＦＴのゲ
    ート配線を形成する第５工程と、 前記ｎチャネル型ＴＦＴの活性層に、該ｎチャネル型Ｔ
    ＦＴのゲート配線をマスクとして自己整合的に周期表の
    １５族に属する元素を添加し、ｎ+領域を形成する第６
    工程と、 前記第５工程でパターニングされなかった導電膜をパタ
    ーニングしてｐチャネル型ＴＦＴのゲート配線を形成す
    る第７工程と、 前記ｐチャネル型ＴＦＴの活性層に、周期表の１３族に
    属する元素を添加し、ｐ++領域を形成する第８工程と、 前記ｎチャネル型ＴＦＴ及び前記ｐチャネル型ＴＦＴの
    ゲート配線をマスクとして自己整合的に周期表の１５族
    に属する元素を添加し、ｎ--領域を形成する第９工程
    と、 を有することを特徴とする半導体装置の作製方法。
  19. 【請求項１９】同一基板上に画素部と駆動回路とを含む
    半導体装置の作製方法において、 基板上に活性層を形成する第１工程と、 前記活性層に接してゲート絶縁膜を形成する第２工程
    と、 前記駆動回路を形成するｎチャネル型ＴＦＴの活性層に
    周期表の１５族に属する元素を添加してｎ-領域を形成
    する第３工程と、 前記ゲート絶縁膜上に導電膜を形成する第４工程と、 前記導電膜をパターニングしてｎチャネル型ＴＦＴのゲ
    ート配線を形成する第５工程と、 前記ｎチャネル型ＴＦＴの活性層に、該ｎチャネル型Ｔ
    ＦＴのゲート配線をマスクとして自己整合的に周期表の
    １５族に属する元素を添加し、ｎ+領域を形成する第６
    工程と、 前記ｎチャネル型ＴＦＴのゲート配線及びｐチャネル型
    ＴＦＴの上に残存した導電膜をマスクとして自己整合的
    に周期表の１５族に属する元素を添加し、ｎ--領域を形
    成する第７工程と、 前記ｐチャネル型ＴＦＴの上に残存した導電膜をパター
    ニングしてｐチャネル型ＴＦＴのゲート配線を形成する
    第８工程と、 前記ｐチャネル型ＴＦＴの活性層に、周期表の１３族に
    属する元素を添加し、ｐ++領域を形成する第９工程と、 を有することを特徴とする半導体装置の作製方法。
  20. 【請求項２０】同一基板上に画素部と駆動回路とを含む
    半導体装置の作製方法において、 基板上に活性層を形成する第１工程と、 前記活性層に接してゲート絶縁膜を形成する第２工程
    と、 前記駆動回路を形成するｎチャネル型ＴＦＴの活性層に
    周期表の１５族に属する元素を添加してｎ-領域を形成
    する第３工程と、 前記ゲート絶縁膜上に導電膜を形成する第４工程と、 前記導電膜をパターニングしてｎチャネル型ＴＦＴのゲ
    ート配線を形成する第５工程と、 前記ｎチャネル型ＴＦＴの活性層に、該ｎチャネル型Ｔ
    ＦＴのゲート配線及びｐチャネル型ＴＦＴの上に残存し
    た導電膜をマスクとして自己整合的に周期表の１５族に
    属する元素を添加し、ｎ--領域を形成する第６工程と、 前記ｎチャネル型ＴＦＴの活性層に、周期表の１５族に
    属する元素を添加し、ｎ+領域を形成する第７工程と、 前記ｐチャネル型ＴＦＴの上に残存した導電膜をパター
    ニングしてｐチャネル型ＴＦＴのゲート配線を形成する
    第８工程と、 前記ｐチャネル型ＴＦＴの活性層に、周期表の１３族に
    属する元素を添加し、ｐ++領域を形成する第９工程と、 を有することを特徴とする半導体装置の作製方法。
  21. 【請求項２１】同一基板上に画素部と駆動回路とを含む
    半導体装置の作製方法において、 基板上に活性層を形成する第１工程と、 前記活性層に接してゲート絶縁膜を形成する第２工程
    と、 前記駆動回路を形成するｎチャネル型ＴＦＴの活性層に
    周期表の１５族に属する元素を添加してｎ-領域を形成
    する第３工程と、 前記ゲート絶縁膜上に導電膜を形成する第４工程と、 前記導電膜をパターニングしてｎチャネル型ＴＦＴのゲ
    ート配線を形成する第５工程と、 前記ｎチャネル型ＴＦＴの活性層に、該ｎチャネル型Ｔ
    ＦＴのゲート配線及びｐチャネル型ＴＦＴの上に残存し
    た導電膜をマスクとして自己整合的に周期表の１５族に
    属する元素を添加し、ｎ--領域を形成する第６工程と、 前記ｐチャネル型ＴＦＴの上に残存した導電膜をパター
    ニングしてｐチャネル型ＴＦＴのゲート配線を形成する
    第７工程と、 前記ｐチャネル型ＴＦＴの活性層に、周期表の１３族に
    属する元素を添加し、ｐ++領域を形成する第８工程と、 前記ｎチャネル型ＴＦＴの活性層に、周期表の１５族に
    属する元素を添加し、ｎ+領域を形成する第９工程と、 を有することを特徴とする半導体装置の作製方法。
  22. 【請求項２２】請求項１６乃至請求項２１のいずれか一
    において、前記駆動回路のｎチャネル型ＴＦＴに形成さ
    れる前記ｎ-領域は一部または全部が、該ｎチャネル型
    ＴＦＴのゲート配線にゲート絶縁膜を挟んで重なって形
    成され、 前記画素部の画素ＴＦＴに形成される前記ｎ--領域は、
    該画素ＴＦＴのゲート配線にゲート絶縁膜を挟んで重な
    らないように形成されることを特徴とする半導体装置の
    作製方法。
  23. 【請求項２３】請求項１６乃至請求項２２のいずれか一
    において、前記ｎ-領域には、前記ｎ- -領域よりも高い
    濃度で周期表の１５族に属する元素が添加されることを
    特徴とする半導体装置の作製方法。
  24. 【請求項２４】請求項１３乃至請求項２３のいずれか一
    において、前記駆動回路を形成するｎチャネル型ＴＦＴ
    及びｐチャネル型ＴＦＴ並びに前記画素部を形成する画
    素ＴＦＴの上方に樹脂膜からなる層間絶縁膜を形成する
    工程と、 前記層間絶縁膜上に遮光膜を形成する工程と、 前記遮光膜の表面に該遮光膜の酸化物を形成する工程
    と、 前記遮光膜の酸化物に接し、且つ前記遮光膜に重なるよ
    うに画素電極を形成する工程と、 を有することを特徴とする半導体装置の作製方法。
  25. 【請求項２５】請求項２４において、前記遮光膜とはア
    ルミニウム膜またはアルミニウムを主成分とする膜であ
    ることを特徴とする半導体装置の作製方法。
  26. 【請求項２６】請求項２４または請求項２５において、
    前記酸化物とはアルミナ膜であり、該アルミナ膜は陽極
    酸化法、プラズマ酸化法または熱酸化法により形成され
    ることを特徴とする半導体装置の作製方法。
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