JP2000252873A - 相関値検出装置、それを有するスペクトラム逆拡散装置、受信端末及び送受信端末並びに相関値検出方法 - Google Patents
相関値検出装置、それを有するスペクトラム逆拡散装置、受信端末及び送受信端末並びに相関値検出方法Info
- Publication number
- JP2000252873A JP2000252873A JP5332299A JP5332299A JP2000252873A JP 2000252873 A JP2000252873 A JP 2000252873A JP 5332299 A JP5332299 A JP 5332299A JP 5332299 A JP5332299 A JP 5332299A JP 2000252873 A JP2000252873 A JP 2000252873A
- Authority
- JP
- Japan
- Prior art keywords
- correlation value
- memories
- value signal
- adder
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
- H04B1/69—Spread spectrum techniques
- H04B1/707—Spread spectrum techniques using direct sequence modulation
- H04B1/7073—Synchronisation aspects
- H04B1/7075—Synchronisation aspects with code phase acquisition
- H04B1/70757—Synchronisation aspects with code phase acquisition with increased resolution, i.e. higher than half a chip
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
- G06F17/10—Complex mathematical operations
- G06F17/15—Correlation function computation including computation of convolution operations
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B2201/00—Indexing scheme relating to details of transmission systems not covered by a single group of H04B3/00 - H04B13/00
- H04B2201/69—Orthogonal indexing scheme relating to spread spectrum techniques in general
- H04B2201/707—Orthogonal indexing scheme relating to spread spectrum techniques in general relating to direct sequence modulation
- H04B2201/70701—Orthogonal indexing scheme relating to spread spectrum techniques in general relating to direct sequence modulation featuring pilot assisted reception
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B2201/00—Indexing scheme relating to details of transmission systems not covered by a single group of H04B3/00 - H04B13/00
- H04B2201/69—Orthogonal indexing scheme relating to spread spectrum techniques in general
- H04B2201/707—Orthogonal indexing scheme relating to spread spectrum techniques in general relating to direct sequence modulation
- H04B2201/70707—Efficiency-related aspects
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Mathematical Optimization (AREA)
- Computational Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Mathematical Physics (AREA)
- Mathematical Analysis (AREA)
- Data Mining & Analysis (AREA)
- Pure & Applied Mathematics (AREA)
- Algebra (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Databases & Information Systems (AREA)
- Software Systems (AREA)
- General Engineering & Computer Science (AREA)
- Computing Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 回路規模が小さく消費電力が少ない相関値検
出装置を提供する。 【解決手段】 １シンボルをＬ×Ｍ周期の拡散符号によ
りスペクトラム拡散された信号の１シンボル区間の範囲
を、チップレートのＮ倍のオーバーサンプリングレート
でサンプリングして得たサンプルと拡散符号との相関値
を示す相関値信号を出力する相関値検出装置において、
サンプルを入力してＷビットの中間相関値信号を出力す
るＬチップアキュムレータ、前記中間相関値信号を記憶
するデータ幅２Ｗでアドレス数Ｌ×Ｎ／２のＭ−１個の
メモリ、１入力端子に前記Ｌチップアキュムレータが出
力する前記中間相関値信号が、他の入力端子に前記Ｍ−
１個のメモリの各々から読み出された前記中間相関値信
号が供給されるＭ入力の加算器、メモリを制御する制御
手段を備える。
出装置を提供する。 【解決手段】 １シンボルをＬ×Ｍ周期の拡散符号によ
りスペクトラム拡散された信号の１シンボル区間の範囲
を、チップレートのＮ倍のオーバーサンプリングレート
でサンプリングして得たサンプルと拡散符号との相関値
を示す相関値信号を出力する相関値検出装置において、
サンプルを入力してＷビットの中間相関値信号を出力す
るＬチップアキュムレータ、前記中間相関値信号を記憶
するデータ幅２Ｗでアドレス数Ｌ×Ｎ／２のＭ−１個の
メモリ、１入力端子に前記Ｌチップアキュムレータが出
力する前記中間相関値信号が、他の入力端子に前記Ｍ−
１個のメモリの各々から読み出された前記中間相関値信
号が供給されるＭ入力の加算器、メモリを制御する制御
手段を備える。
Description
【０００１】
【発明の属する技術分野】本発明は、入力したスペクト
ラム拡散された伝送信号と拡散符号との間の相関値を示
す相関値信号を出力する相関値検出装置、それを有する
スペクトラム逆拡散装置、受信端末及び送受信端末並び
に相関値検出方法に関する。
ラム拡散された伝送信号と拡散符号との間の相関値を示
す相関値信号を出力する相関値検出装置、それを有する
スペクトラム逆拡散装置、受信端末及び送受信端末並び
に相関値検出方法に関する。
【０００２】
【従来の技術】ＣＤＭＡ(Code Division Multiple Acce
ss)方式は、加入者容量を大幅に拡大し得る可能性があ
るため、基地局と携帯移動局である送受信端末を含めた
移動通信システムにおける多重アクセス方式として注目
されている。ＣＤＭＡ方式においては、送信すべき信号
は、送信装置（基地局又は送受信端末）でＭ系列符号や
ＧＯＬＤ符号などの拡散信号によってスペクトラム拡散
されてから伝送信号となり、受信装置（送受信端末又は
基地局）は受信した伝送信号を送信装置で使用するのと
同一の拡散信号により逆拡散して復調信号を得る。
ss)方式は、加入者容量を大幅に拡大し得る可能性があ
るため、基地局と携帯移動局である送受信端末を含めた
移動通信システムにおける多重アクセス方式として注目
されている。ＣＤＭＡ方式においては、送信すべき信号
は、送信装置（基地局又は送受信端末）でＭ系列符号や
ＧＯＬＤ符号などの拡散信号によってスペクトラム拡散
されてから伝送信号となり、受信装置（送受信端末又は
基地局）は受信した伝送信号を送信装置で使用するのと
同一の拡散信号により逆拡散して復調信号を得る。
【０００３】受信装置内のスペクトラム逆拡散装置で拡
散信号により伝送信号を逆拡散するためには、伝送信号
を拡散している拡散信号と同一のシーケンスで同一の位
相の拡散信号を発生しなければならない。伝送信号を拡
散している拡散信号の位相は、相関値検出装置の出力の
ピークタイミングを検出することにより検出される。
散信号により伝送信号を逆拡散するためには、伝送信号
を拡散している拡散信号と同一のシーケンスで同一の位
相の拡散信号を発生しなければならない。伝送信号を拡
散している拡散信号の位相は、相関値検出装置の出力の
ピークタイミングを検出することにより検出される。
【０００４】図７に示すARIB(Association of Radio In
dustries and Businesses)により提案されているＷ−Ｃ
ＤＭＡ(Wideband Code Division Multiple Access)方式
の信号フォーマットによると、パーチチャンネル(Perch
Channel)の１０ミリ秒の周期長を有する１フレーム
は、１６スロットに分割され、各スロットは１０シンボ
ルに分割される。各スロットの第１シンボルにはサーチ
コード(Search Code)が割り当てられる。サーチコード
は、全ての送受信端末に共通なコードであり、２５６個
のチップより構成される。各送受信端末の相関値検出装
置は、サーチコードを利用することにより、最速で１ス
ロット時間に、拡散符号の位相を検出できるような相関
値信号を出力する。相関値検出装置は、内部で演算した
図８に示す相関値信号を位相検出信号として出力する。
また、相関値検出装置は、１チップをオーバサンプリン
グして動作する。オーバサンプリングレートとしては、
例えば、チップ周波数の２倍、４倍の周波数が選ばれ
る。
dustries and Businesses)により提案されているＷ−Ｃ
ＤＭＡ(Wideband Code Division Multiple Access)方式
の信号フォーマットによると、パーチチャンネル(Perch
Channel)の１０ミリ秒の周期長を有する１フレーム
は、１６スロットに分割され、各スロットは１０シンボ
ルに分割される。各スロットの第１シンボルにはサーチ
コード(Search Code)が割り当てられる。サーチコード
は、全ての送受信端末に共通なコードであり、２５６個
のチップより構成される。各送受信端末の相関値検出装
置は、サーチコードを利用することにより、最速で１ス
ロット時間に、拡散符号の位相を検出できるような相関
値信号を出力する。相関値検出装置は、内部で演算した
図８に示す相関値信号を位相検出信号として出力する。
また、相関値検出装置は、１チップをオーバサンプリン
グして動作する。オーバサンプリングレートとしては、
例えば、チップ周波数の２倍、４倍の周波数が選ばれ
る。
【０００５】２５６チップより成るサーチコードとして
は、従前より２５６周期のものが使用されていたが、昨
年に、Ｌ×Ｍ周期のサーチコードがARIBで提案されてい
る。但し、Ｌ×Ｍ＝２５６である。Ｌ×Ｍ周期のサーチ
コードとは、周期がＬの拡散符号をＭ回繰り返したサー
チコードである。但し、Ｌ、Ｍは２以上の整数である。
また、周期がＬの拡散符号を所定の規則に従いＭの値に
応じて反転したり、反転しなかったりする。全く反転さ
せない規則もある。Ｌ、Ｍの値は、例えば、Ｌ＝１６、
Ｍ＝１６である。
は、従前より２５６周期のものが使用されていたが、昨
年に、Ｌ×Ｍ周期のサーチコードがARIBで提案されてい
る。但し、Ｌ×Ｍ＝２５６である。Ｌ×Ｍ周期のサーチ
コードとは、周期がＬの拡散符号をＭ回繰り返したサー
チコードである。但し、Ｌ、Ｍは２以上の整数である。
また、周期がＬの拡散符号を所定の規則に従いＭの値に
応じて反転したり、反転しなかったりする。全く反転さ
せない規則もある。Ｌ、Ｍの値は、例えば、Ｌ＝１６、
Ｍ＝１６である。
【０００６】図９にこのＬ×Ｍのサーチコードに対応し
た相関値検出装置として、ARIB, AIF/SWG2-28-18, Cell
Search Scheme for 1st and 2nd stage, ST8 において
提案されている相関値検出装置の回路図を示す。
た相関値検出装置として、ARIB, AIF/SWG2-28-18, Cell
Search Scheme for 1st and 2nd stage, ST8 において
提案されている相関値検出装置の回路図を示す。
【０００７】図９に示す相関値検出装置は、Ｌチップア
キュムレータ９０１、Ｌ×（Ｍ−１）×Ｎ個のＤタイプ
フリップフロップよりなるシフトレジスタ９０２、Ｍ入
力の加算器９０３及びＭ個の乗算器９０４を備える。
キュムレータ９０１、Ｌ×（Ｍ−１）×Ｎ個のＤタイプ
フリップフロップよりなるシフトレジスタ９０２、Ｍ入
力の加算器９０３及びＭ個の乗算器９０４を備える。
【０００８】図９に示すＬチップアキュムレータ９０１
としては、整合フィルタ又はコリレータバンクを用いる
ことができる。
としては、整合フィルタ又はコリレータバンクを用いる
ことができる。
【０００９】図６は、図９に示すＬチップアキュムレー
タ９０１を整合フィルとした場合の構成例を示す回路図
である。
タ９０１を整合フィルとした場合の構成例を示す回路図
である。
【００１０】図６を参照すると、Ｌチップアキュムレー
タ９０１は、（Ｌ−１）×Ｎ個のＤタイプフリップフロ
ップよりなるシフトレジスタ２０１、シフトレジスタ２
０１のＮ個おきのタップから引き出される信号に乗算値
γi（ｉ＝１、２、．．．、Ｌ）を掛けるＬ個の乗算器
２０３、Ｌ個の乗算器２０３の出力を加算する加算器２
０２を備え、トランスバーサルフィルタの構成をとる。
タ９０１は、（Ｌ−１）×Ｎ個のＤタイプフリップフロ
ップよりなるシフトレジスタ２０１、シフトレジスタ２
０１のＮ個おきのタップから引き出される信号に乗算値
γi（ｉ＝１、２、．．．、Ｌ）を掛けるＬ個の乗算器
２０３、Ｌ個の乗算器２０３の出力を加算する加算器２
０２を備え、トランスバーサルフィルタの構成をとる。
【００１１】Ｌチップアキュムレータ９０１の入力ビッ
ト幅は例えば８ビットで、この場合加算器２０２の入力
数Ｌが１６であれば出力ビット幅は１２ビットである。
ト幅は例えば８ビットで、この場合加算器２０２の入力
数Ｌが１６であれば出力ビット幅は１２ビットである。
【００１２】次に、図６、９を参照して、相関値検出装
置の動作について説明する。
置の動作について説明する。
【００１３】各チップがＮ倍にオーバサンプリングされ
た伝送信号は、Ｌチップアキュムレータ９０１に入力さ
れ、Ｌチップアキュムレータ９０１ではＬ個のサンプル
の加減算が行なわれ、Ｌチップアキュムレータ９０１か
らは中間相関値信号がオーバーサンプリングの各クロッ
ク毎に出力される。
た伝送信号は、Ｌチップアキュムレータ９０１に入力さ
れ、Ｌチップアキュムレータ９０１ではＬ個のサンプル
の加減算が行なわれ、Ｌチップアキュムレータ９０１か
らは中間相関値信号がオーバーサンプリングの各クロッ
ク毎に出力される。
【００１４】シフトレジスタ９０２に入力される中間相
関値信号と、シフトレジスタ９０２のＬ×Ｎの整数倍の
タップから出力される遅延された中間相関値信号はＭ個
の乗算器９０４に入力される。乗算器９０４の乗算値β
m（ｍ＝１、．．．、Ｍ）は、Ｌ×Ｍ周期のサーチコー
ドに応じて定められた値である。加算器９０３は乗算器
９０４の出力を加算して、それらの和である相関値信号
を最終相関値信号として出力する。
関値信号と、シフトレジスタ９０２のＬ×Ｎの整数倍の
タップから出力される遅延された中間相関値信号はＭ個
の乗算器９０４に入力される。乗算器９０４の乗算値β
m（ｍ＝１、．．．、Ｍ）は、Ｌ×Ｍ周期のサーチコー
ドに応じて定められた値である。加算器９０３は乗算器
９０４の出力を加算して、それらの和である相関値信号
を最終相関値信号として出力する。
【００１５】
【発明が解決しようとする課題】しかしながら、図９に
示す相関値検出装置は以下のような問題点を有してい
る。
示す相関値検出装置は以下のような問題点を有してい
る。
【００１６】第１の問題点は、シフトレジスタ９０２が
Ｌ×（Ｍ−１）×Ｎ個という多数のＤタイプフリップフ
ロックより構成されることである。このことにより、必
要とする回路規模が増大する。
Ｌ×（Ｍ−１）×Ｎ個という多数のＤタイプフリップフ
ロックより構成されることである。このことにより、必
要とする回路規模が増大する。
【００１７】第２の問題点は、シフトレジスタ９０２の
Ｌ×（Ｍ−１）×Ｎ個のＤタイプフリップフロックの入
出力データがオーバサンプリングの毎クロックで変化す
ることである。このことにより、必要とする消費電力が
増大する。
Ｌ×（Ｍ−１）×Ｎ個のＤタイプフリップフロックの入
出力データがオーバサンプリングの毎クロックで変化す
ることである。このことにより、必要とする消費電力が
増大する。
【００１８】これらの問題は、特にバッテリー駆動の携
帯型の送受信端末に組み込まれた場合に深刻となる。
帯型の送受信端末に組み込まれた場合に深刻となる。
【００１９】本発明は、精度が高く信頼性の高い相関値
信号を出力することができ、且つ、回路規模が小さく消
費電力が少ない相関値検出装置を提供することを目的と
する。
信号を出力することができ、且つ、回路規模が小さく消
費電力が少ない相関値検出装置を提供することを目的と
する。
【００２０】また、本発明は上記の相関値検出装置を備
えたスペクトラム逆拡散装置、受信端末及び送受信端末
を提供することを目的とする。
えたスペクトラム逆拡散装置、受信端末及び送受信端末
を提供することを目的とする。
【００２１】更に、本発明は、精度が高く信頼性の高い
相関値信号を出力することができ、且つ、必要とする回
路規模が小さく消費電力が少ない相関値検出方法を提供
することを目的とする。
相関値信号を出力することができ、且つ、必要とする回
路規模が小さく消費電力が少ない相関値検出方法を提供
することを目的とする。
【００２２】
【課題を解決するための手段】本発明による相関値検出
装置は、１シンボルがＬ×Ｍ周期（Ｌ、Ｍは２以上の整
数）の拡散符号によりスペクトラム拡散された信号の１
シンボル区間の範囲を、チップレートのＮ（Ｎは１又は
２以上の整数）倍のオーバーサンプリングレートでサン
プリングして得たサンプルと前記拡散符号との間の相関
値を示す相関値信号を出力する相関値検出装置におい
て、前記サンプルを入力してＷ（Ｗは１以上の整数）ビ
ットの中間相関値信号を出力するＬチップアキュムレー
タと、前記中間相関値信号のＬ×Ｎ個のサンプルを２つ
のサンプルを１ペアとして記憶するデータ幅が２Ｗでア
ドレス数がＬ×Ｎ／２の（Ｍ−１）個のメモリと、１入
力端子に前記Ｌチップアキュムレータが出力する前記中
間相関値信号が、他の（Ｍ−１）個の入力端子の各々に
前記（Ｍ−１）個のメモリの各々から読み出された前記
中間相関値信号が供給されるＭ入力の加算器と、前記Ｌ
チップアキュムレータが出力する前記中間相関値信号を
Ｌ×Ｎサンプルずつ順番に前記（Ｍ−１）個のメモリに
書き込み、前記（Ｍ−１）個のメモリの各々に書き込ま
れたＬ×Ｎサンプルの前記中間相関値信号を前記（Ｍ−
１）個のメモリの各々から（Ｍ−１）回読み出して前記
加算器の前記他の入力端子の各々に供給する制御手段
と、を備え、前記加算器の出力を装置が出力する相関値
信号として出力することを特徴とする。
装置は、１シンボルがＬ×Ｍ周期（Ｌ、Ｍは２以上の整
数）の拡散符号によりスペクトラム拡散された信号の１
シンボル区間の範囲を、チップレートのＮ（Ｎは１又は
２以上の整数）倍のオーバーサンプリングレートでサン
プリングして得たサンプルと前記拡散符号との間の相関
値を示す相関値信号を出力する相関値検出装置におい
て、前記サンプルを入力してＷ（Ｗは１以上の整数）ビ
ットの中間相関値信号を出力するＬチップアキュムレー
タと、前記中間相関値信号のＬ×Ｎ個のサンプルを２つ
のサンプルを１ペアとして記憶するデータ幅が２Ｗでア
ドレス数がＬ×Ｎ／２の（Ｍ−１）個のメモリと、１入
力端子に前記Ｌチップアキュムレータが出力する前記中
間相関値信号が、他の（Ｍ−１）個の入力端子の各々に
前記（Ｍ−１）個のメモリの各々から読み出された前記
中間相関値信号が供給されるＭ入力の加算器と、前記Ｌ
チップアキュムレータが出力する前記中間相関値信号を
Ｌ×Ｎサンプルずつ順番に前記（Ｍ−１）個のメモリに
書き込み、前記（Ｍ−１）個のメモリの各々に書き込ま
れたＬ×Ｎサンプルの前記中間相関値信号を前記（Ｍ−
１）個のメモリの各々から（Ｍ−１）回読み出して前記
加算器の前記他の入力端子の各々に供給する制御手段
と、を備え、前記加算器の出力を装置が出力する相関値
信号として出力することを特徴とする。
【００２３】また、本発明による相関値検出装置は、上
記の相関値検出装置において、前記加算器の（Ｍ−１）
個の入力の各々と該各々の入力に対応するメモリとの間
に乗算器を備え、各乗算器の乗算値がＬ×Ｎ個のオーバ
ーサンプリングの周期を単位として循環的に変化するこ
とを特徴とする。
記の相関値検出装置において、前記加算器の（Ｍ−１）
個の入力の各々と該各々の入力に対応するメモリとの間
に乗算器を備え、各乗算器の乗算値がＬ×Ｎ個のオーバ
ーサンプリングの周期を単位として循環的に変化するこ
とを特徴とする。
【００２４】更に、本発明による相関値検出装置は、上
記の相関値検出装置において、前記加算器の前記Ｌチッ
プアキュムレータが出力する前記中間相関値信号を入力
する１端子と前記Ｌチップアキュムレータとの間に乗算
器を備えることを特徴とする。
記の相関値検出装置において、前記加算器の前記Ｌチッ
プアキュムレータが出力する前記中間相関値信号を入力
する１端子と前記Ｌチップアキュムレータとの間に乗算
器を備えることを特徴とする。
【００２５】更に、本発明による相関値検出装置は、上
記の相関値検出装置において、前記（Ｍ−１）個のメモ
リは１ポートメモリであることを特徴とする。
記の相関値検出装置において、前記（Ｍ−１）個のメモ
リは１ポートメモリであることを特徴とする。
【００２６】更に、本発明による相関値検出装置は、上
記の相関値検出装置において、前記Ｌチップアキュムレ
ータは整合フィルタであることを特徴とする。
記の相関値検出装置において、前記Ｌチップアキュムレ
ータは整合フィルタであることを特徴とする。
【００２７】更に、本発明による相関値検出装置は、上
記の相関値検出装置において、前記Ｌチップアキュムレ
ータはコリレータバンクであることを特徴とする。
記の相関値検出装置において、前記Ｌチップアキュムレ
ータはコリレータバンクであることを特徴とする。
【００２８】更に、本発明による相関値検出装置は、１
シンボルがＬ×Ｍ周期（Ｌ、Ｍは２以上の整数）の拡散
符号によりスペクトラム拡散された信号の１シンボル区
間の範囲を、チップレートのＮ（Ｎは１又は２以上の整
数）倍のオーバーサンプリングレートでサンプリングし
て得たサンプルと前記拡散符号との間の相関値を示す相
関値信号を出力する相関値検出装置において、前記サン
プルを入力してＷ（Ｗは１以上の整数）ビットの中間相
関値信号を出力するＬチップアキュムレータと、前記中
間相関値信号のＬ×Ｎ個のサンプルを複数のサンプルを
１組として記憶する複数のメモリと、１入力端子に前記
Ｌチップアキュムレータが出力する前記中間相関値信号
が、他の（Ｍ−１）個の入力端子の各々に前記（Ｍ−
１）個のメモリの各々から読み出された前記中間相関値
信号が供給されるＭ入力の加算器と、前記Ｌチップアキ
ュムレータが出力する前記中間相関値信号をＬ×Ｎサン
プルずつ順番に前記（Ｍ−１）個のメモリに書き込み、
前記（Ｍ−１）個のメモリの各々に書き込まれたＬ×Ｎ
サンプルの前記中間相関値信号を前記（Ｍ−１）個のメ
モリの各々から（Ｍ−１）回読み出して前記加算器の前
記他の入力端子の各々に供給する制御手段と、を備え、
前記加算器の出力を装置が出力する相関値信号として出
力することを特徴とする。
シンボルがＬ×Ｍ周期（Ｌ、Ｍは２以上の整数）の拡散
符号によりスペクトラム拡散された信号の１シンボル区
間の範囲を、チップレートのＮ（Ｎは１又は２以上の整
数）倍のオーバーサンプリングレートでサンプリングし
て得たサンプルと前記拡散符号との間の相関値を示す相
関値信号を出力する相関値検出装置において、前記サン
プルを入力してＷ（Ｗは１以上の整数）ビットの中間相
関値信号を出力するＬチップアキュムレータと、前記中
間相関値信号のＬ×Ｎ個のサンプルを複数のサンプルを
１組として記憶する複数のメモリと、１入力端子に前記
Ｌチップアキュムレータが出力する前記中間相関値信号
が、他の（Ｍ−１）個の入力端子の各々に前記（Ｍ−
１）個のメモリの各々から読み出された前記中間相関値
信号が供給されるＭ入力の加算器と、前記Ｌチップアキ
ュムレータが出力する前記中間相関値信号をＬ×Ｎサン
プルずつ順番に前記（Ｍ−１）個のメモリに書き込み、
前記（Ｍ−１）個のメモリの各々に書き込まれたＬ×Ｎ
サンプルの前記中間相関値信号を前記（Ｍ−１）個のメ
モリの各々から（Ｍ−１）回読み出して前記加算器の前
記他の入力端子の各々に供給する制御手段と、を備え、
前記加算器の出力を装置が出力する相関値信号として出
力することを特徴とする。
【００２９】本発明によるスペクトラム逆拡散装置は、
上記の相関値検出装置を備えることを特徴とする。
上記の相関値検出装置を備えることを特徴とする。
【００３０】本発明による受信端末は、上記の相関値検
出装置を備えることを特徴とする。
出装置を備えることを特徴とする。
【００３１】本発明による送受信端末は、上記の相関値
検出装置を備えることを特徴とする。
検出装置を備えることを特徴とする。
【００３２】本発明による相関値検出方法は、１シンボ
ルがＬ×Ｍ周期（Ｌ、Ｍは２以上の整数）の拡散符号に
よりスペクトラム拡散された信号の１シンボル区間の範
囲を、チップレートのＮ（Ｎは１又は２以上の整数）倍
のオーバーサンプリングレートでサンプリングして得た
サンプルと前記拡散符号との間の相関値を表す相関値信
号を出力する相関値検出方法において、前記サンプルを
入力してＷ（Ｗは１以上の整数）ビットの中間相関値信
号を出力するＬチップアキュムレータが出力する前記中
間相関値信号をＬ×Ｎサンプルずつ順番に、前記中間相
関値信号のＬ×Ｎ個のサンプルを２つのサンプルを１ペ
アとして記憶するデータ幅が２Ｗでアドレス数がＬ×Ｎ
／２の（Ｍ−１）個のメモリに書き込み、前記（Ｍ−
１）個のメモリの各々に書き込まれたＬ×Ｎサンプルの
前記中間相関値信号を前記（Ｍ−１）個のメモリの各々
から（Ｍ−１）回読み出してＭ入力の加算器のＭ−１個
の入力端子の各々に供給して、前記加算器の残りの１入
力端子に前記Ｌチップアキュムレータが出力する前記中
間相関値信号を供給して、前記加算器の出力を相関値信
号として出力することを特徴とする。
ルがＬ×Ｍ周期（Ｌ、Ｍは２以上の整数）の拡散符号に
よりスペクトラム拡散された信号の１シンボル区間の範
囲を、チップレートのＮ（Ｎは１又は２以上の整数）倍
のオーバーサンプリングレートでサンプリングして得た
サンプルと前記拡散符号との間の相関値を表す相関値信
号を出力する相関値検出方法において、前記サンプルを
入力してＷ（Ｗは１以上の整数）ビットの中間相関値信
号を出力するＬチップアキュムレータが出力する前記中
間相関値信号をＬ×Ｎサンプルずつ順番に、前記中間相
関値信号のＬ×Ｎ個のサンプルを２つのサンプルを１ペ
アとして記憶するデータ幅が２Ｗでアドレス数がＬ×Ｎ
／２の（Ｍ−１）個のメモリに書き込み、前記（Ｍ−
１）個のメモリの各々に書き込まれたＬ×Ｎサンプルの
前記中間相関値信号を前記（Ｍ−１）個のメモリの各々
から（Ｍ−１）回読み出してＭ入力の加算器のＭ−１個
の入力端子の各々に供給して、前記加算器の残りの１入
力端子に前記Ｌチップアキュムレータが出力する前記中
間相関値信号を供給して、前記加算器の出力を相関値信
号として出力することを特徴とする。
【００３３】また、本発明による相関値検出方法は、上
記の相関値検出方法において、前記（Ｍ−１）個のメモ
リの各々に書き込まれたＬ×Ｎサンプルの前記中間相関
値信号を前記Ｍ個のメモリの各々から（Ｍ−１）回読み
出して前記加算器の前記（Ｍ−１）個の入力端子の各々
に供給するときに、該供給信号をＬ×Ｎ個のオーバーサ
ンプリングの周期を単位として循環的に変化する乗算値
で乗算することを特徴とする。
記の相関値検出方法において、前記（Ｍ−１）個のメモ
リの各々に書き込まれたＬ×Ｎサンプルの前記中間相関
値信号を前記Ｍ個のメモリの各々から（Ｍ−１）回読み
出して前記加算器の前記（Ｍ−１）個の入力端子の各々
に供給するときに、該供給信号をＬ×Ｎ個のオーバーサ
ンプリングの周期を単位として循環的に変化する乗算値
で乗算することを特徴とする。
【００３４】更に、本発明による相関値検出方法は、上
記の相関値検出方法において、前記Ｌチップアキュムレ
ータが出力する前記中間相関値信号を前記加算器の１の
入力端子に供給するときに、該供給信号を所定の乗算値
で乗算することを特徴とする。
記の相関値検出方法において、前記Ｌチップアキュムレ
ータが出力する前記中間相関値信号を前記加算器の１の
入力端子に供給するときに、該供給信号を所定の乗算値
で乗算することを特徴とする。
【００３５】
【発明の実施の形態】図１は本発明の実施形態による相
関値検出装置の構成を示す回路図である。
関値検出装置の構成を示す回路図である。
【００３６】図１を参照すると、本実施形態による相関
値検出装置は、Ｌチップアキュムレータ１０１、１ポー
トのＲＡＭ１０２−１〜１０２−（Ｍ−１）、加算器１
０３、制御部１０４、２段のＤタイプフリップフロップ
１０５−１〜１０５−（Ｍ−１）、１段のＤタイプフリ
ップフロップ１０６−１〜１０６−（Ｍ−１）、インバ
ータ１０７−１〜１０７−（Ｍ−１）、１段のＤタイプ
フリップフロップ１０８−１〜１０８−（Ｍ−１）、２
段のＤタイプフリップフロップ１０９−１〜１０９−
（Ｍ−１）、インバータ１１０、２段のＤタイプフリッ
プフロップ１１、乗算器１２１−１〜１２１−Ｍ及び乗
算値発生部１２２を備える。Ｌチップアキュムレータ１
０１の出力である中間相関値信号のビット幅はＷビット
であるが、Ｄタイプフリップフロップ１０５−ｍの出力
とＤタイプフリップフロップ１０６−ｍの出力はそれぞ
れ上位ワード、下位ワードとして合成され、ＲＡＭ１０
２−ｍのデータ端子に接続されるデータバスＤ−ｍのデ
ータ幅は２Ｗビットである。また、データバスＤ−ｍの
上位ワードはＤタイプフリップフロップ１０８−ｍに供
給され、データバスＤ−ｍの下位ワードはＤタイプフリ
ップフロップ１０９−ｍに供給される。Ｄタイプフリッ
プフロップ１０８−ｍの出力とＤタイプフリップフロッ
プ１０９−ｍの出力はＷビットの共通線により接続さ
れ、両者のうちのいずれかの出力が相補的にこの共通線
に現れる。従って、Ｌチップアキュムレータ１０１の出
力のデータ幅、乗算器１２１−１〜１２１−Ｍの入力の
データ幅及びと加算器１０３の入力のデータ幅はＷビッ
トであり、一方で、ＲＡＭ１０２−ｍのデータバスの幅
は２Ｗビットである。但し、前記の説明において１≦ｍ
≦Ｍ−１である。以下の説明においても同様である。ま
た、Ｗの値は例えばＬチップアキュムレータ１０１の入
力ビット数が８でＬの値が１６であれば１２ビットであ
る。加算器１０３の出力のビット幅は例えばＭの値が１
６であれば１６ビットである。
値検出装置は、Ｌチップアキュムレータ１０１、１ポー
トのＲＡＭ１０２−１〜１０２−（Ｍ−１）、加算器１
０３、制御部１０４、２段のＤタイプフリップフロップ
１０５−１〜１０５−（Ｍ−１）、１段のＤタイプフリ
ップフロップ１０６−１〜１０６−（Ｍ−１）、インバ
ータ１０７−１〜１０７−（Ｍ−１）、１段のＤタイプ
フリップフロップ１０８−１〜１０８−（Ｍ−１）、２
段のＤタイプフリップフロップ１０９−１〜１０９−
（Ｍ−１）、インバータ１１０、２段のＤタイプフリッ
プフロップ１１、乗算器１２１−１〜１２１−Ｍ及び乗
算値発生部１２２を備える。Ｌチップアキュムレータ１
０１の出力である中間相関値信号のビット幅はＷビット
であるが、Ｄタイプフリップフロップ１０５−ｍの出力
とＤタイプフリップフロップ１０６−ｍの出力はそれぞ
れ上位ワード、下位ワードとして合成され、ＲＡＭ１０
２−ｍのデータ端子に接続されるデータバスＤ−ｍのデ
ータ幅は２Ｗビットである。また、データバスＤ−ｍの
上位ワードはＤタイプフリップフロップ１０８−ｍに供
給され、データバスＤ−ｍの下位ワードはＤタイプフリ
ップフロップ１０９−ｍに供給される。Ｄタイプフリッ
プフロップ１０８−ｍの出力とＤタイプフリップフロッ
プ１０９−ｍの出力はＷビットの共通線により接続さ
れ、両者のうちのいずれかの出力が相補的にこの共通線
に現れる。従って、Ｌチップアキュムレータ１０１の出
力のデータ幅、乗算器１２１−１〜１２１−Ｍの入力の
データ幅及びと加算器１０３の入力のデータ幅はＷビッ
トであり、一方で、ＲＡＭ１０２−ｍのデータバスの幅
は２Ｗビットである。但し、前記の説明において１≦ｍ
≦Ｍ−１である。以下の説明においても同様である。ま
た、Ｗの値は例えばＬチップアキュムレータ１０１の入
力ビット数が８でＬの値が１６であれば１２ビットであ
る。加算器１０３の出力のビット幅は例えばＭの値が１
６であれば１６ビットである。
【００３７】図１に示す相関値検出装置の全要素はチッ
プ周波数のＮ倍（Ｎは１又は２以上の整数）の周波数、
通常は４倍程度の周波数で動作する。
プ周波数のＮ倍（Ｎは１又は２以上の整数）の周波数、
通常は４倍程度の周波数で動作する。
【００３８】Ｌチップアキュムレータ１０１には１チッ
プがＮ倍にオーバサンプリングされた伝送信号が例えば
８ビットのビット幅で入力される。
プがＮ倍にオーバサンプリングされた伝送信号が例えば
８ビットのビット幅で入力される。
【００３９】Ｌチップアキュムレータ１０１は従来技術
のものと同じであり、上述のように、整合フィルタ又は
コリレータバンクである。フィルタの場合の構成例は、
図６に示す通りである。
のものと同じであり、上述のように、整合フィルタ又は
コリレータバンクである。フィルタの場合の構成例は、
図６に示す通りである。
【００４０】Ｌチップアキュムレータ１０１の出力はＤ
タイプフリップフロップ１１１、１０５−１〜１０５−
（Ｍ−１）、１０６−１〜１０６ー（Ｍ−１）に供給さ
れる。Ｄタイプフリップフリップフロップ１１１は加算
器に入力される信号のタイミング調整のために必要に応
じて適宜挿入されるもので、その出力は乗算器１２１−
Ｍに供給される。乗算器１２１−Ｍの出力は加算器１０
３の１の入力端子に入力される。
タイプフリップフロップ１１１、１０５−１〜１０５−
（Ｍ−１）、１０６−１〜１０６ー（Ｍ−１）に供給さ
れる。Ｄタイプフリップフリップフロップ１１１は加算
器に入力される信号のタイミング調整のために必要に応
じて適宜挿入されるもので、その出力は乗算器１２１−
Ｍに供給される。乗算器１２１−Ｍの出力は加算器１０
３の１の入力端子に入力される。
【００４１】Ｄタイプフロップ１０５−ｍとＤタイプフ
ロップ１０６−ｍからは偶数番目と奇数番目のＬチップ
アキュムレータ１０１の出力が揃ってそれぞれ上位ワー
ド下位ワードとしてデータバスＤ−ｍに出力される。Ｒ
ＡＭ１０２−ｍには、この揃って出力されたワードが書
き込まれる。ＲＡＭ１０２−ｍから読み出された上位ワ
ードと下位ワードはそれぞれＤタイプフリップフロップ
１０８−ｍとＤタイプフリップフロップ１０９−ｍに供
給される。Ｄタイプフリップフロップ１０８−ｍとＤタ
イプフリップフロップ１０９−ｍの共通出力には、ＲＡ
Ｍ１０２−ｍにより遅延されたＬチップアキュムレータ
１０１の偶数番目と奇数番目の出力が交互に現れ、これ
らが乗算器１２１−ｍ’（但し、１≦ｍ’≦Ｍ−１）に
入力される。乗算器１２１−ｍ’の出力は加算器１０３
に入力される。
ロップ１０６−ｍからは偶数番目と奇数番目のＬチップ
アキュムレータ１０１の出力が揃ってそれぞれ上位ワー
ド下位ワードとしてデータバスＤ−ｍに出力される。Ｒ
ＡＭ１０２−ｍには、この揃って出力されたワードが書
き込まれる。ＲＡＭ１０２−ｍから読み出された上位ワ
ードと下位ワードはそれぞれＤタイプフリップフロップ
１０８−ｍとＤタイプフリップフロップ１０９−ｍに供
給される。Ｄタイプフリップフロップ１０８−ｍとＤタ
イプフリップフロップ１０９−ｍの共通出力には、ＲＡ
Ｍ１０２−ｍにより遅延されたＬチップアキュムレータ
１０１の偶数番目と奇数番目の出力が交互に現れ、これ
らが乗算器１２１−ｍ’（但し、１≦ｍ’≦Ｍ−１）に
入力される。乗算器１２１−ｍ’の出力は加算器１０３
に入力される。
【００４２】乗算器１２１−１〜１２１−Ｍに供給され
る乗算係数α1〜αMは、乗算値発生部１２２が発生し、
一般にはＬ×Ｍ周期のサーチコードのパターンに応じて
Ｌ×Ｎクロック毎に変化する。
る乗算係数α1〜αMは、乗算値発生部１２２が発生し、
一般にはＬ×Ｍ周期のサーチコードのパターンに応じて
Ｌ×Ｎクロック毎に変化する。
【００４３】加算器１０３は、乗算器１２１−１〜１２
１−Ｍの出力を加算して得られた相関値信号を最終相関
値信号として出力する。
１−Ｍの出力を加算して得られた相関値信号を最終相関
値信号として出力する。
【００４４】制御部１０６は、ＲＡＭ１０４−１〜１０
４−Ｍ−１の書き込み及び読み出しの共通アドレスとし
て用いられるアドレスＡＤＲ、Ｄタイプフリップフロッ
プ１０５−１〜１０５−（Ｍ−１）のアウトプットイネ
ーブル端子、Ｄタイプフリップフロップ１０６−１〜１
０６−（Ｍ−１）のアウトプットイネーブル端子及びＲ
ＡＭ１０４−１〜１０４−（Ｍ−１）のアウトプットイ
ネーブル端子を制御するためのアウトプットイネーブル
信号ＯＥ１〜ＯＥ（Ｍ−１）、ＲＡＭ１０４−１〜１０
４−（Ｍ−１）の書き込み制御信号であるＷＲ１〜ＷＲ
（Ｍ−１）、Ｄタイプフロップ１０８−１〜１０８−
（Ｍ−１）の出力又はＤタイプフロップ１０９−１〜１
０９−（Ｍ−１）の出力を選択するための選択信号ＳＥ
Ｌ及び乗算値発生部１２２を制御するための制御信号Ｃ
ＴＬを出力する。
４−Ｍ−１の書き込み及び読み出しの共通アドレスとし
て用いられるアドレスＡＤＲ、Ｄタイプフリップフロッ
プ１０５−１〜１０５−（Ｍ−１）のアウトプットイネ
ーブル端子、Ｄタイプフリップフロップ１０６−１〜１
０６−（Ｍ−１）のアウトプットイネーブル端子及びＲ
ＡＭ１０４−１〜１０４−（Ｍ−１）のアウトプットイ
ネーブル端子を制御するためのアウトプットイネーブル
信号ＯＥ１〜ＯＥ（Ｍ−１）、ＲＡＭ１０４−１〜１０
４−（Ｍ−１）の書き込み制御信号であるＷＲ１〜ＷＲ
（Ｍ−１）、Ｄタイプフロップ１０８−１〜１０８−
（Ｍ−１）の出力又はＤタイプフロップ１０９−１〜１
０９−（Ｍ−１）の出力を選択するための選択信号ＳＥ
Ｌ及び乗算値発生部１２２を制御するための制御信号Ｃ
ＴＬを出力する。
【００４５】次に制御部１０４が出力する信号について
図２を参照して説明する。なお、図２において制御信号
はハイのときにアクティブであるとしている。
図２を参照して説明する。なお、図２において制御信号
はハイのときにアクティブであるとしている。
【００４６】図２は、Ｌ×Ｎクロックの周期を１周期と
して、第１周期から第（Ｍ−１）周期までを示したもの
であるが、制御部１０４は、これらの周期にわたる値を
繰り返し出力する。
して、第１周期から第（Ｍ−１）周期までを示したもの
であるが、制御部１０４は、これらの周期にわたる値を
繰り返し出力する。
【００４７】アドレスＡＤＲの値は、１周期の最初に０
となり、続いて、１周期の間に、１〜Ｌ×Ｎ／２−１の
範囲で１ずつ増加する。書き込み制御信号ＷＲ１の書き
込みパルスは、第１周期で２クロック毎に１回発生し、
書き込み制御信号ＷＲ１は他の周期では継続的に非アク
ティブとなる。書き込み制御信号ＷＲ１〜ＷＲＭは、１
周期ずつずれながら、アクティブ又は非アクティブとな
る。アウトプットイネーブル信号ＯＥ１は、第１周期の
間は１クロック毎にアクティブ、非アクティブを繰り返
し、他の周期では継続的に非アクティブとなる。アウト
プットイネーブル信号ＯＥ１〜ＯＥＭは、１周期ずつず
れながら、アクティブ又は非アクティブとなる。
となり、続いて、１周期の間に、１〜Ｌ×Ｎ／２−１の
範囲で１ずつ増加する。書き込み制御信号ＷＲ１の書き
込みパルスは、第１周期で２クロック毎に１回発生し、
書き込み制御信号ＷＲ１は他の周期では継続的に非アク
ティブとなる。書き込み制御信号ＷＲ１〜ＷＲＭは、１
周期ずつずれながら、アクティブ又は非アクティブとな
る。アウトプットイネーブル信号ＯＥ１は、第１周期の
間は１クロック毎にアクティブ、非アクティブを繰り返
し、他の周期では継続的に非アクティブとなる。アウト
プットイネーブル信号ＯＥ１〜ＯＥＭは、１周期ずつず
れながら、アクティブ又は非アクティブとなる。
【００４８】図３は、ＲＡＭ１０２−ｍに対してデータ
の書き込みと読み出しを行う周期での制御部１０４が出
力する信号とデータバスに現れるデータを示す図であ
る。このような周期は例えばＲＡＭ１０２−１に対して
は周期１である。
の書き込みと読み出しを行う周期での制御部１０４が出
力する信号とデータバスに現れるデータを示す図であ
る。このような周期は例えばＲＡＭ１０２−１に対して
は周期１である。
【００４９】図３を参照すると、アウトプットイネーブ
ルＯＥ−ｍがＨＩＧＨとなったとき、即ち、Ｄタイプフ
リップフロップ１０５−ｍ、１０６−ｍに対してアクテ
ィブとなって書き込みデータがデータバスＤ−ｍに現れ
たときに書き込み制御信号の書き込みパルスが発生す
る。
ルＯＥ−ｍがＨＩＧＨとなったとき、即ち、Ｄタイプフ
リップフロップ１０５−ｍ、１０６−ｍに対してアクテ
ィブとなって書き込みデータがデータバスＤ−ｍに現れ
たときに書き込み制御信号の書き込みパルスが発生す
る。
【００５０】上記の構成と動作によれば、例えば、第１
周期では、Ｌチップアキュムレータ１０１から出力され
る第１周期のＬ×Ｎ個のサンプルは、Ｄタイプフリップ
フロップ１１１と乗算器１２１−Ｍを通って加算器１０
３に供給されると共に、ＲＡＭ１０２−１に書き込まれ
る。第１周期では一方で、ＲＡＭ１０２−１〜１０２−
（Ｍ−１）の各々から読み出されたＬ×Ｎ個のサンプル
がＤタイプフリップフロップ１０８−１〜１０８−（Ｍ
−１）又はＤタイプフリップフロップ１０９−１〜１０
９−（Ｍ−１）及び乗算器１２１−１〜１２１−（Ｍ−
１）を通って加算器１０３に供給される。ＲＡＭ１０２
−ｍに書き込まれたＬ×Ｎ個のサンプルは、（Ｍ−１）
回読み出される。
周期では、Ｌチップアキュムレータ１０１から出力され
る第１周期のＬ×Ｎ個のサンプルは、Ｄタイプフリップ
フロップ１１１と乗算器１２１−Ｍを通って加算器１０
３に供給されると共に、ＲＡＭ１０２−１に書き込まれ
る。第１周期では一方で、ＲＡＭ１０２−１〜１０２−
（Ｍ−１）の各々から読み出されたＬ×Ｎ個のサンプル
がＤタイプフリップフロップ１０８−１〜１０８−（Ｍ
−１）又はＤタイプフリップフロップ１０９−１〜１０
９−（Ｍ−１）及び乗算器１２１−１〜１２１−（Ｍ−
１）を通って加算器１０３に供給される。ＲＡＭ１０２
−ｍに書き込まれたＬ×Ｎ個のサンプルは、（Ｍ−１）
回読み出される。
【００５１】乗算値発生部１２２は乗算値α1、
α2、．．．、αM-1の値を、Ｌ×Ｍ周期のサーチコード
のパターンに応じて、各周期毎にＬチップアキュムレー
タ１０１から出力されたＬ×Ｎ個のサンプルに関し、そ
の所定番目の繰り返しの時に−１にして、それ以外の繰
り返しの時には＋１とする。従って、乗算値α1、
α2、．．．、αM-1が−１となるタイミングは１周期ず
つずれる。また、乗算値αMは、Ｌ×Ｍ周期のサーチコ
ードのパターンに応じた値であるが、時間的に変化しな
い。
α2、．．．、αM-1の値を、Ｌ×Ｍ周期のサーチコード
のパターンに応じて、各周期毎にＬチップアキュムレー
タ１０１から出力されたＬ×Ｎ個のサンプルに関し、そ
の所定番目の繰り返しの時に−１にして、それ以外の繰
り返しの時には＋１とする。従って、乗算値α1、
α2、．．．、αM-1が−１となるタイミングは１周期ず
つずれる。また、乗算値αMは、Ｌ×Ｍ周期のサーチコ
ードのパターンに応じた値であるが、時間的に変化しな
い。
【００５２】より詳しく説明すると、第１周期では、 α1＝βM、α2＝βM-1、．．．、αM-1＝β2、αM＝β1 となり、第２周期では、 α1＝β2、α2＝βM、．．．、αM-1＝β3、αM＝β1 となり、第３周期では、 α1＝β3、α2＝β2、．．．、αM-1＝βM、αM＝β1 となる。
【００５３】Ｌ×Ｍ周期のサーチコードのパターンによ
っては、乗算値αMの値が１であるので、この場合には
乗算器１２１−Ｍは不要である。また逆に、Ｌ×Ｍ周期
のサーチコードのパターンによっては、乗算値αMの値
のみが−１であるので、この場合には乗算器１２１−１
〜１２１−（Ｍ−１）は不要である。
っては、乗算値αMの値が１であるので、この場合には
乗算器１２１−Ｍは不要である。また逆に、Ｌ×Ｍ周期
のサーチコードのパターンによっては、乗算値αMの値
のみが−１であるので、この場合には乗算器１２１−１
〜１２１−（Ｍ−１）は不要である。
【００５４】図４は加算器１０３の入力端子に供給され
るサンプルの属する周期を表したタイミング図である。
また、図４においては、前記の繰り返しの所定番目を３
番目とし、所定番目の信号を反転を意味する上線を付し
て表している。
るサンプルの属する周期を表したタイミング図である。
また、図４においては、前記の繰り返しの所定番目を３
番目とし、所定番目の信号を反転を意味する上線を付し
て表している。
【００５５】図４には、周期Ｐ１〜Ｐ９の範囲を示して
いる。スルー１〜スルー９は、メモリを介さないでＤタ
イプフロップ１１１及び乗算器１２１−Ｍを介して加算
器１０３の入力端子に供給されるサンプルを表す。定常
状態が始まるのは周期Ｐ４からである。周期Ｐ４では、
スルー４、ＲＡＭ１０２−１から読み出される周期Ｐ１
のサンプル、ＲＡＭ１０２−２から読み出される周期Ｐ
２のサンプル、ＲＡＭ１０２−３から読み出される周期
Ｐ３のサンプルが加算器１０３の入力端子に供給され
る。従って、加算器１０３の入力端子には周期Ｐ１から
Ｐ４のサンプルが揃う。同様に、周期Ｐ５では、スルー
５、ＲＡＭ１０２−１から読み出される周期Ｐ４のサン
プル、ＲＡＭ１０２−２から読み出される周期Ｐ２のサ
ンプル、ＲＡＭ１０２−３から読み出される周期Ｐ３の
サンプルが加算器１０３の入力端子に供給される。従っ
て、加算器１０３の入力端子には周期Ｐ２からＰ５のサ
ンプルが揃う。以下の周期でも同様である。
いる。スルー１〜スルー９は、メモリを介さないでＤタ
イプフロップ１１１及び乗算器１２１−Ｍを介して加算
器１０３の入力端子に供給されるサンプルを表す。定常
状態が始まるのは周期Ｐ４からである。周期Ｐ４では、
スルー４、ＲＡＭ１０２−１から読み出される周期Ｐ１
のサンプル、ＲＡＭ１０２−２から読み出される周期Ｐ
２のサンプル、ＲＡＭ１０２−３から読み出される周期
Ｐ３のサンプルが加算器１０３の入力端子に供給され
る。従って、加算器１０３の入力端子には周期Ｐ１から
Ｐ４のサンプルが揃う。同様に、周期Ｐ５では、スルー
５、ＲＡＭ１０２−１から読み出される周期Ｐ４のサン
プル、ＲＡＭ１０２−２から読み出される周期Ｐ２のサ
ンプル、ＲＡＭ１０２−３から読み出される周期Ｐ３の
サンプルが加算器１０３の入力端子に供給される。従っ
て、加算器１０３の入力端子には周期Ｐ２からＰ５のサ
ンプルが揃う。以下の周期でも同様である。
【００５６】従って、図９に示す従来の相関値検出装置
のシフトレジスタ９０２が加算器９０３に供給するのと
同一の信号が、加算器１０３に供給されることがわか
る。
のシフトレジスタ９０２が加算器９０３に供給するのと
同一の信号が、加算器１０３に供給されることがわか
る。
【００５７】また、１つのサンプルに注目したとき、反
転されるのは（３−１）×Ｌ×Ｎクロックだけ遅れて加
算器１０３に供給されるときである。従って、ｍの値を
１からＭの範囲の任意の整数として、一般にｍ×Ｌ×Ｎ
クロックだけ遅れてサンプルを加算器１０３に供給する
ときに反転させることができる。
転されるのは（３−１）×Ｌ×Ｎクロックだけ遅れて加
算器１０３に供給されるときである。従って、ｍの値を
１からＭの範囲の任意の整数として、一般にｍ×Ｌ×Ｎ
クロックだけ遅れてサンプルを加算器１０３に供給する
ときに反転させることができる。
【００５８】上記の相関値検出装置は、例えば、ゲート
アレイ、セルベースＩＣ又はＰＬＤ(Programmable Logi
c Device)により実装することができる。
アレイ、セルベースＩＣ又はＰＬＤ(Programmable Logi
c Device)により実装することができる。
【００５９】図５は本実施形態による相関値検出装置を
含むスペクトラム逆拡散装置の構成を示すブロック図で
ある。なお、図５のスペクトラム拡散装置は、原理を説
明するための１例であり、スペクトラム逆拡散装置は図
５のものに限定されるのではない。
含むスペクトラム逆拡散装置の構成を示すブロック図で
ある。なお、図５のスペクトラム拡散装置は、原理を説
明するための１例であり、スペクトラム逆拡散装置は図
５のものに限定されるのではない。
【００６０】図５を参照すると、本実施形態によるスペ
クトラム逆拡散装置は、入力する伝送信号を１チップ周
波数のＮ倍のサンプリングレートで８ビットのサンプル
信号にＡ／Ｄ変換するＡ／Ｄ変換器３０１、サンプル信
号より相関値信号を生成する上記の相関値検出装置３０
２、相関値信号のピークタイミングを検出してそのピー
クタイミング検出信号を同期信号Ｂとして出力するピー
クタイミング検出回路３０３、同期信号Ｂを基に、安定
した同期信号Ｃを出力するフライホイル回路、同期信号
Ｃを位相基準として逆拡散信号を生成する逆拡散信号生
成回路及びサンプル信号を逆拡散信号を用いて逆拡散し
て復号信号を出力する逆拡散メイン回路３０６を備え
る。
クトラム逆拡散装置は、入力する伝送信号を１チップ周
波数のＮ倍のサンプリングレートで８ビットのサンプル
信号にＡ／Ｄ変換するＡ／Ｄ変換器３０１、サンプル信
号より相関値信号を生成する上記の相関値検出装置３０
２、相関値信号のピークタイミングを検出してそのピー
クタイミング検出信号を同期信号Ｂとして出力するピー
クタイミング検出回路３０３、同期信号Ｂを基に、安定
した同期信号Ｃを出力するフライホイル回路、同期信号
Ｃを位相基準として逆拡散信号を生成する逆拡散信号生
成回路及びサンプル信号を逆拡散信号を用いて逆拡散し
て復号信号を出力する逆拡散メイン回路３０６を備え
る。
【００６１】なお、上記の実施形態では、２サンプルを
１組としてメモリに記憶するとしたが、それ以上の数の
サンプルを１組としてメモリに記憶しても良い。
１組としてメモリに記憶するとしたが、それ以上の数の
サンプルを１組としてメモリに記憶しても良い。
【００６２】また、上記の実施形態では、メモリとして
シングルポート（１ポートタイプ）タイプのものを用い
ているが、その代わりに、メモリとして、デュアルポー
ト（２ポート）タイプのものを用いて、メモリのビット
幅を２Ｗ[bit]に拡張せずにＷ[bit]としても上記の実施
形態と同様な原理で動作することが可能である。この場
合、データバスＤ−ｍは、書き込み用の１つのポートに
接続されるデータバスと、読み出しようの他のポートに
接続されるデータバスとに分離される。但し、この形態
では、メモリの消費電力がポート数の増加に伴い増大す
る。
シングルポート（１ポートタイプ）タイプのものを用い
ているが、その代わりに、メモリとして、デュアルポー
ト（２ポート）タイプのものを用いて、メモリのビット
幅を２Ｗ[bit]に拡張せずにＷ[bit]としても上記の実施
形態と同様な原理で動作することが可能である。この場
合、データバスＤ−ｍは、書き込み用の１つのポートに
接続されるデータバスと、読み出しようの他のポートに
接続されるデータバスとに分離される。但し、この形態
では、メモリの消費電力がポート数の増加に伴い増大す
る。
【００６３】
【発明の効果】以上説明したように本発明によれば、Ｌ
チップアキュムレータ以外では面積と消費電力が大きい
フリップフロップや２ポートＲＡＭの使用を避け、面積
と消費電力が小さな１ポートＲＡＭを用いているため、
小さい回路規模と小さい消費電力を実現することができ
る。例えば、上記の実施形態のように、ビット区間当た
りのチップ数Ｌの値を６４，ビット区間数Ｍの値を４，
オーバサンプリング数Ｎの値を２として、ＮＥＣ製のゲ
ートアレイであるＣＭＯＳ−９ＨＤライブラリを用いた
場合、セル数を従来の６３％、消費電力を従来の２６％
とすることができた。従って、本発明による相関値検出
装置を送受信端末に組み込むことにより、送受信端末
は、小型化され、バッテリー駆動時にも長時間動作が可
能なものとなる。
チップアキュムレータ以外では面積と消費電力が大きい
フリップフロップや２ポートＲＡＭの使用を避け、面積
と消費電力が小さな１ポートＲＡＭを用いているため、
小さい回路規模と小さい消費電力を実現することができ
る。例えば、上記の実施形態のように、ビット区間当た
りのチップ数Ｌの値を６４，ビット区間数Ｍの値を４，
オーバサンプリング数Ｎの値を２として、ＮＥＣ製のゲ
ートアレイであるＣＭＯＳ−９ＨＤライブラリを用いた
場合、セル数を従来の６３％、消費電力を従来の２６％
とすることができた。従って、本発明による相関値検出
装置を送受信端末に組み込むことにより、送受信端末
は、小型化され、バッテリー駆動時にも長時間動作が可
能なものとなる。
【図１】本発明の実施形態による相関値検出装置の構成
を示すブロック図である。
を示すブロック図である。
【図２】図１に示す制御部１０４が出力する信号のタイ
ミング図である。
ミング図である。
【図３】ＲＡＭ１０２−ｍにデータの書き込みと読み出
しが交互に行われているときの制御信号とデータを表す
タイミング図である。
しが交互に行われているときの制御信号とデータを表す
タイミング図である。
【図４】加算器１０３の入力端子に供給されるデータの
属する周期を表すタイミング図である。
属する周期を表すタイミング図である。
【図５】本発明の実施形態によるスペクトラム逆拡散装
置の構成を示すブロック図である。
置の構成を示すブロック図である。
【図６】本発明の実施形態及び従来例による整合フィル
タの構成例を示す回路図である。
タの構成例を示す回路図である。
【図７】ＡＲＩＢが提案するＷ−ＣＤＭＡ方式のパーチ
チャンネルのフォーマット図である。
チャンネルのフォーマット図である。
【図８】相関値検出装置の出力を示すグラフである。
【図９】従来例による相関値検出装置の構成を示すブロ
ック図である。
ック図である。
１０１ Ｌチップアキュムレータ １０２−１〜１０２−Ｍ−１ ＲＡＭ １０３ 加算器 １０４ 制御部 １０５−１〜１０５−（Ｍ−１）、１０６−１〜１０６
−（Ｍ−１）、１０８−１〜１０８−（Ｍ−１）、１０
９−１〜１０９−（Ｍ−１）、１１１ Ｄタイプフリッ
プフロップ １０７−１〜１０７−（Ｍ−１）、１１０ インバータ １２１−１〜１２１−Ｍ 乗算器 １２２ 乗算値発生部
−（Ｍ−１）、１０８−１〜１０８−（Ｍ−１）、１０
９−１〜１０９−（Ｍ−１）、１１１ Ｄタイプフリッ
プフロップ １０７−１〜１０７−（Ｍ−１）、１１０ インバータ １２１−１〜１２１−Ｍ 乗算器 １２２ 乗算値発生部
Claims (13)
- 【請求項１】 １シンボルがＬ×Ｍ周期（Ｌ、Ｍは２以
上の整数）の拡散符号によりスペクトラム拡散された信
号の１シンボル区間の範囲を、チップレートのＮ（Ｎは
１又は２以上の整数）倍のオーバーサンプリングレート
でサンプリングして得たサンプルと前記拡散符号との間
の相関値を示す相関値信号を出力する相関値検出装置に
おいて、 前記サンプルを入力してＷ（Ｗは１以上の整数）ビット
の中間相関値信号を出力するＬチップアキュムレータ
と、 前記中間相関値信号のＬ×Ｎ個のサンプルを２つのサン
プルを１ペアとして記憶するデータ幅が２Ｗでアドレス
数がＬ×Ｎ／２の（Ｍ−１）個のメモリと、 １入力端子に前記Ｌチップアキュムレータが出力する前
記中間相関値信号が、他の（Ｍ−１）個の入力端子の各
々に前記（Ｍ−１）個のメモリの各々から読み出された
前記中間相関値信号が供給されるＭ入力の加算器と、 前記Ｌチップアキュムレータが出力する前記中間相関値
信号をＬ×Ｎサンプルずつ順番に前記（Ｍ−１）個のメ
モリに書き込み、前記（Ｍ−１）個のメモリの各々に書
き込まれたＬ×Ｎサンプルの前記中間相関値信号を前記
（Ｍ−１）個のメモリの各々から（Ｍ−１）回読み出し
て前記加算器の前記他の入力端子の各々に供給する制御
手段と、 を備え、前記加算器の出力を装置が出力する相関値信号
として出力することを特徴とする相関値検出装置。 - 【請求項２】 前記加算器の（Ｍ−１）個の入力の各々
と該各々の入力に対応するメモリとの間に乗算器を備
え、各乗算器の乗算値がＬ×Ｎ個のオーバーサンプリン
グの周期を単位として循環的に変化することを特徴とす
る請求項１に記載の相関値検出装置。 - 【請求項３】 前記加算器の前記Ｌチップアキュムレー
タが出力する前記中間相関値信号を入力する１端子と前
記Ｌチップアキュムレータとの間に乗算器を備えること
を特徴とする請求項１又は２に記載の相関値検出装置。 - 【請求項４】 前記（Ｍ−１）個のメモリは１ポートメ
モリであることを特徴とする請求項１乃至３のいずれか
１項に記載の相関値検出装置。 - 【請求項５】 前記Ｌチップアキュムレータは整合フィ
ルタであることを特徴とする請求項１乃至４のいずれか
１項に記載の相関値検出装置。 - 【請求項６】 前記Ｌチップアキュムレータはコリレー
タバンクであることを特徴とする請求項１乃至４のいず
れか１項に記載の相関値検出装置。 - 【請求項７】 １シンボルがＬ×Ｍ周期（Ｌ、Ｍは２以
上の整数）の拡散符号によりスペクトラム拡散された信
号の１シンボル区間の範囲を、チップレートのＮ（Ｎは
１又は２以上の整数）倍のオーバーサンプリングレート
でサンプリングして得たサンプルと前記拡散符号との間
の相関値を示す相関値信号を出力する相関値検出装置に
おいて、 前記サンプルを入力してＷ（Ｗは１以上の整数）ビット
の中間相関値信号を出力するＬチップアキュムレータ
と、 前記中間相関値信号のＬ×Ｎ個のサンプルを複数のサン
プルを１組として記憶する複数のメモリと、 １入力端子に前記Ｌチップアキュムレータが出力する前
記中間相関値信号が、他の（Ｍ−１）個の入力端子の各
々に前記（Ｍ−１）個のメモリの各々から読み出された
前記中間相関値信号が供給されるＭ入力の加算器と、 前記Ｌチップアキュムレータが出力する前記中間相関値
信号をＬ×Ｎサンプルずつ順番に前記（Ｍ−１）個のメ
モリに書き込み、前記（Ｍ−１）個のメモリの各々に書
き込まれたＬ×Ｎサンプルの前記中間相関値信号を前記
（Ｍ−１）個のメモリの各々から（Ｍ−１）回読み出し
て前記加算器の前記他の入力端子の各々に供給する制御
手段と、 を備え、前記加算器の出力を装置が出力する相関値信号
として出力することを特徴とする相関値検出装置。 - 【請求項８】 請求項１乃至７のいずれか１項に記載の
相関値検出装置を備えることを特徴とするスペクトラム
逆拡散装置。 - 【請求項９】 請求項１乃至７のいずれか１項に記載の
相関値検出装置を備えることを特徴とする受信端末。 - 【請求項１０】 請求項１乃至７のいずれか１項に記載
の相関値検出装置を備えることを特徴とする送受信端
末。 - 【請求項１１】 １シンボルがＬ×Ｍ周期（Ｌ、Ｍは２
以上の整数）の拡散符号によりスペクトラム拡散された
信号の１シンボル区間の範囲を、チップレートのＮ（Ｎ
は１又は２以上の整数）倍のオーバーサンプリングレー
トでサンプリングして得たサンプルと前記拡散符号との
間の相関値を表す相関値信号を出力する相関値検出方法
において、 前記サンプルを入力してＷ（Ｗは１以上の整数）ビット
の中間相関値信号を出力するＬチップアキュムレータが
出力する前記中間相関値信号をＬ×Ｎサンプルずつ順番
に、前記中間相関値信号のＬ×Ｎ個のサンプルを２つの
サンプルを１ペアとして記憶するデータ幅が２Ｗでアド
レス数がＬ×Ｎ／２の（Ｍ−１）個のメモリに書き込
み、前記（Ｍ−１）個のメモリの各々に書き込まれたＬ
×Ｎサンプルの前記中間相関値信号を前記（Ｍ−１）個
のメモリの各々から（Ｍ−１）回読み出してＭ入力の加
算器のＭ−１個の入力端子の各々に供給して、前記加算
器の残りの１入力端子に前記Ｌチップアキュムレータが
出力する前記中間相関値信号を供給して、前記加算器の
出力を相関値信号として出力することを特徴とする相関
値検出方法。 - 【請求項１２】 前記（Ｍ−１）個のメモリの各々に書
き込まれたＬ×Ｎサンプルの前記中間相関値信号を前記
Ｍ個のメモリの各々から（Ｍ−１）回読み出して前記加
算器の前記（Ｍ−１）個の入力端子の各々に供給すると
きに、該供給信号をＬ×Ｎ個のオーバーサンプリングの
周期を単位として循環的に変化する乗算値で乗算するこ
とを特徴とする請求項１１に記載の相関値検出方法。 - 【請求項１３】 前記Ｌチップアキュムレータが出力す
る前記中間相関値信号を前記加算器の１の入力端子に供
給するときに、該供給信号を所定の乗算値で乗算するこ
とを特徴とする請求項１１又は１２に記載の相関値検出
方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05332299A JP3387079B2 (ja) | 1999-03-01 | 1999-03-01 | 相関値検出装置、それを有するスペクトラム逆拡散装置、受信端末及び送受信端末並びに相関値検出方法 |
| US09/514,244 US6700925B1 (en) | 1999-03-01 | 2000-02-28 | Apparatus for detecting correlation, spectrum despread apparatus and receiver having the same, and method for detecting correlation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05332299A JP3387079B2 (ja) | 1999-03-01 | 1999-03-01 | 相関値検出装置、それを有するスペクトラム逆拡散装置、受信端末及び送受信端末並びに相関値検出方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000252873A true JP2000252873A (ja) | 2000-09-14 |
| JP3387079B2 JP3387079B2 (ja) | 2003-03-17 |
Family
ID=12939497
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05332299A Expired - Fee Related JP3387079B2 (ja) | 1999-03-01 | 1999-03-01 | 相関値検出装置、それを有するスペクトラム逆拡散装置、受信端末及び送受信端末並びに相関値検出方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6700925B1 (ja) |
| JP (1) | JP3387079B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005285037A (ja) * | 2004-03-31 | 2005-10-13 | Nec Corp | データ処理装置およびその処理方法ならびにプログラムおよび携帯電話装置 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002164812A (ja) * | 2000-11-24 | 2002-06-07 | Nec Corp | スペクトラム拡散通信用パスサーチ回路 |
| CN101103547A (zh) * | 2005-01-14 | 2008-01-09 | 汤姆森特许公司 | 使用执行扰码确定的瑞克搜索器的小区搜索 |
| WO2006078233A1 (en) * | 2005-01-14 | 2006-07-27 | Thomson Licensing | Ram-based scrambling code generator for cdma |
| WO2006080904A1 (en) * | 2005-01-14 | 2006-08-03 | Thomson Licensing | Method and system for sub-chip resolution for secondary cell search |
| BRPI0519844A2 (pt) * | 2005-01-14 | 2009-03-17 | Thomson Licensing | aparelho e método para uso em um receptor |
| JP2008527910A (ja) * | 2005-01-14 | 2008-07-24 | トムソン ライセンシング | Ｃｄｍａシステム用の効率的な最大比合成器 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5361276A (en) | 1993-09-13 | 1994-11-01 | At&T Bell Laboratories | All digital maximum likelihood based spread spectrum receiver |
| JPH08172342A (ja) | 1994-12-16 | 1996-07-02 | Sanyo Electric Co Ltd | デジタルフィルタ |
| JP3212238B2 (ja) | 1995-08-10 | 2001-09-25 | 株式会社日立製作所 | 移動通信システムおよび移動端末装置 |
| US6118808A (en) * | 1996-07-12 | 2000-09-12 | General Electric Company | GPS receiver with efficient signal acquisition |
| JP3884115B2 (ja) | 1996-12-10 | 2007-02-21 | 三菱電機株式会社 | デジタルマッチドフィルタ |
| JPH10178334A (ja) | 1996-12-19 | 1998-06-30 | Fujitsu Ltd | マッチトフィルタ |
| JP2858573B1 (ja) * | 1997-07-30 | 1999-02-17 | 日本電気株式会社 | スペクトラム拡散受信装置 |
| US6181733B1 (en) | 1997-07-30 | 2001-01-30 | Matsushita Electric Industrial Co., Ltd. | Digital matched filter |
| JP2955576B1 (ja) | 1998-08-28 | 1999-10-04 | 株式会社東芝 | ディジタル通信システムとその送信装置および受信装置、ならびにフレーム同期検出回路 |
| US6345069B1 (en) | 1998-10-16 | 2002-02-05 | Texas Instruments Incorporated | Simplified cell search scheme for first and second stage |
| JP2000174661A (ja) | 1998-12-04 | 2000-06-23 | Kokusai Electric Co Ltd | 相関方法及びマッチドフィルタ及び携帯端末 |
| JP3369498B2 (ja) | 1999-03-01 | 2003-01-20 | 松下電器産業株式会社 | Ｃｄｍａ同期装置 |
-
1999
- 1999-03-01 JP JP05332299A patent/JP3387079B2/ja not_active Expired - Fee Related
-
2000
- 2000-02-28 US US09/514,244 patent/US6700925B1/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005285037A (ja) * | 2004-03-31 | 2005-10-13 | Nec Corp | データ処理装置およびその処理方法ならびにプログラムおよび携帯電話装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3387079B2 (ja) | 2003-03-17 |
| US6700925B1 (en) | 2004-03-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3751419B2 (ja) | マッチドフィルタおよび同期方法 | |
| US6181733B1 (en) | Digital matched filter | |
| KR101043779B1 (ko) | 단일 상관기를 이용한 신호 처리 장치 및 방법 | |
| JP2000349592A (ja) | デジタルマッチドフィルタ | |
| US7065128B2 (en) | Apparatus and methods for sample selection and reuse of rake fingers in spread spectrum systems | |
| JPWO1999006922A1 (ja) | デジタルマッチトフィルタ | |
| JP3387079B2 (ja) | 相関値検出装置、それを有するスペクトラム逆拡散装置、受信端末及び送受信端末並びに相関値検出方法 | |
| JP3296341B2 (ja) | 相関器 | |
| JP3397695B2 (ja) | 相関検出装置及びｃｄｍａ受信装置 | |
| JP3363107B2 (ja) | 相関値検出装置、それを有するスペクトラム逆拡散装置、受信端末及び送受信端末並びに相関値検出方法 | |
| US6256341B1 (en) | Spread spectrum receiver using digital matched filter | |
| JPH11239081A (ja) | 相関検出装置及び相関検出装置の逆拡散符号切換え方法 | |
| US20030035402A1 (en) | Matched filter | |
| JPH10285079A (ja) | スペクトル拡散受信機 | |
| EP1160976B1 (en) | Noncyclic digital filter and radio reception apparatus comprising the filter | |
| JP3922167B2 (ja) | デジタルマッチドフィルタ | |
| EP1526649A2 (en) | Matched filter circuit and correlation calculation method | |
| KR100664563B1 (ko) | 비동기시스템의 효율적인 피이지씨 장치 | |
| JPWO2001045256A1 (ja) | 非巡回型ディジタルフィルタ及びこれを使用した無線受信機器 | |
| JPH10107594A (ja) | 疑似ランダム符号発生装置、スライディング相関器、及びレイク受信装置 | |
| SU1408442A1 (ru) | Устройство дл вычислени двумерного быстрого преобразовани Фурье | |
| US7688919B1 (en) | Parallel samples, parallel coefficients, time division multiplexing correlator architecture | |
| KR20030094522A (ko) | 이동통신 단말기의 256-탭 정합필터 구현 장치 | |
| JP2000252861A (ja) | デジタル相関器 | |
| JPS6347396B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080110 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090110 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100110 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110110 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110110 Year of fee payment: 8 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110110 Year of fee payment: 8 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110110 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120110 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130110 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130110 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140110 Year of fee payment: 11 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |