JP2000349592A - デジタルマッチドフィルタ - Google Patents
デジタルマッチドフィルタInfo
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- H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
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- H04B1/707—Spread spectrum techniques using direct sequence modulation
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- G06F17/10—Complex mathematical operations
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Abstract
(57)【要約】
【課題】単位時間当たりの信号変化量を小さくするとと
もに、クロックの本数の増加を抑えることが可能で、入
力線の負荷容量の増加を抑えることが可能なデジタルマ
ッチドフィルタを提供する。 【解決手段】遅延素子１と５、２と６、３と７、４と８
がそれぞれの遅延系列を形成しており、各遅延系列で
は、それぞれクロック１〜４の立ち上がりに同期して、
入力データをシフトするように遅延素子１と５、２と
６、３と７、４と８が直列に接続されている。遅延素子
１〜８の出力とコード１〜８との乗算を乗算器９〜１６
で行い、加算器１７で加算されて出力データとして出力
される。遅延素子１と５、遅延素子２と６、遅延素子３
と７、遅延素子４と８において入力データが順次シフト
される一方、コード１〜４、コード５〜８に逆拡散符号
系列が順次シフトされ、入力データと逆拡散符号系列と
の相関値が計算される。
もに、クロックの本数の増加を抑えることが可能で、入
力線の負荷容量の増加を抑えることが可能なデジタルマ
ッチドフィルタを提供する。 【解決手段】遅延素子１と５、２と６、３と７、４と８
がそれぞれの遅延系列を形成しており、各遅延系列で
は、それぞれクロック１〜４の立ち上がりに同期して、
入力データをシフトするように遅延素子１と５、２と
６、３と７、４と８が直列に接続されている。遅延素子
１〜８の出力とコード１〜８との乗算を乗算器９〜１６
で行い、加算器１７で加算されて出力データとして出力
される。遅延素子１と５、遅延素子２と６、遅延素子３
と７、遅延素子４と８において入力データが順次シフト
される一方、コード１〜４、コード５〜８に逆拡散符号
系列が順次シフトされ、入力データと逆拡散符号系列と
の相関値が計算される。
Description
【０００１】
【発明の属する技術分野】本発明はスペクトラム拡散通
信方式の受信機等に用いられるデジタルマッチドフィル
タに関するものである。
信方式の受信機等に用いられるデジタルマッチドフィル
タに関するものである。
【０００２】
【従来の技術】情報信号に広帯域の逆拡散符号を乗じて
送信し、受信信号では逆拡散して狭帯域信号に戻す、い
わゆるスペクトラム直接拡散通信方式は、受信電波のキ
ャリア・ノイズ比が悪くても情報信号を検出できるの
で、移動体通信システムの多元接続方式の１つである符
号分割多元接続に有望である。
送信し、受信信号では逆拡散して狭帯域信号に戻す、い
わゆるスペクトラム直接拡散通信方式は、受信電波のキ
ャリア・ノイズ比が悪くても情報信号を検出できるの
で、移動体通信システムの多元接続方式の１つである符
号分割多元接続に有望である。
【０００３】スペクトラム直接拡散通信方式では、拡散
された受信データを逆拡散して元に戻すために、受信デ
ータと逆拡散符号系列との同期をとる必要があり、この
同期をとるための指標として、受信データと逆拡散符号
系列の相関値が使われる。任意の位相での受信データの
各々の信号と対応する逆拡散符号との積の和をその位相
における相関値といい、受信データと逆拡散符号系列と
の同期がとれている位相での相関値は、任意の位相の相
関値の中で最大の値をとる。そこで、相関値が最大にな
る位相を検出することで受信データと逆拡散符号系列を
同期させることができる。各位相の相関値を求める方法
の一つに、マッチドフィルタを用いる方法が知られてい
る。
された受信データを逆拡散して元に戻すために、受信デ
ータと逆拡散符号系列との同期をとる必要があり、この
同期をとるための指標として、受信データと逆拡散符号
系列の相関値が使われる。任意の位相での受信データの
各々の信号と対応する逆拡散符号との積の和をその位相
における相関値といい、受信データと逆拡散符号系列と
の同期がとれている位相での相関値は、任意の位相の相
関値の中で最大の値をとる。そこで、相関値が最大にな
る位相を検出することで受信データと逆拡散符号系列を
同期させることができる。各位相の相関値を求める方法
の一つに、マッチドフィルタを用いる方法が知られてい
る。
【０００４】図７に従来のデジタルマッチドフィルタの
構成例を示す。この図において、１〜８はそれぞれ入力
データを遅延する遅延素子であり、クロックの立ち上が
りに同期して、入力データが順次シフトされるように直
列に接続されている。９〜１６は乗算器であり、それぞ
れ、遅延素子１〜８の出力とコード１〜８との乗算を行
う。ここで、コードは「１」または「０」の値をとるよ
うになされており、乗算器９〜１６においてコード＝０
のときは遅延素子の出力が１倍され、コード＝１のとき
は遅延素子の出力が−１倍されて出力されるように構成
されている。１７は加算器であり、乗算器９〜１６から
の出力がこの加算器１７により加算されて出力データと
して出力される。
構成例を示す。この図において、１〜８はそれぞれ入力
データを遅延する遅延素子であり、クロックの立ち上が
りに同期して、入力データが順次シフトされるように直
列に接続されている。９〜１６は乗算器であり、それぞ
れ、遅延素子１〜８の出力とコード１〜８との乗算を行
う。ここで、コードは「１」または「０」の値をとるよ
うになされており、乗算器９〜１６においてコード＝０
のときは遅延素子の出力が１倍され、コード＝１のとき
は遅延素子の出力が−１倍されて出力されるように構成
されている。１７は加算器であり、乗算器９〜１６から
の出力がこの加算器１７により加算されて出力データと
して出力される。
【０００５】図８に示すように、クロックの立ち上がり
に対応して時間領域Ｔ１、Ｔ２、Ｔ３、…を区切ると、
各時間領域における遅延素子１〜８とコード１〜８の内
容は図９のようになる。遅延素子１〜８には入力データ
Ｄ１、Ｄ２、Ｄ３、…が順次シフトされる一方、コード
１〜８には逆拡散符号系列Ｓ１〜Ｓ８が固定されてお
り、入力データと逆拡散符号系列との相関値が計算され
る。
に対応して時間領域Ｔ１、Ｔ２、Ｔ３、…を区切ると、
各時間領域における遅延素子１〜８とコード１〜８の内
容は図９のようになる。遅延素子１〜８には入力データ
Ｄ１、Ｄ２、Ｄ３、…が順次シフトされる一方、コード
１〜８には逆拡散符号系列Ｓ１〜Ｓ８が固定されてお
り、入力データと逆拡散符号系列との相関値が計算され
る。
【０００６】しかし、上記従来の構成では、全ての遅延
素子１〜８においてクロックの立ち上がり毎に入力デー
タをシフトするため、単位時間あたりの信号変化量が大
きく、消費電力が大きくなる。図７の例では遅延素子を
８個としたが、実用的には数百個程度が必要となるた
め、消費電力が膨大となる問題がある。
素子１〜８においてクロックの立ち上がり毎に入力デー
タをシフトするため、単位時間あたりの信号変化量が大
きく、消費電力が大きくなる。図７の例では遅延素子を
８個としたが、実用的には数百個程度が必要となるた
め、消費電力が膨大となる問題がある。
【０００７】この問題の解決策として、特開平１０−１
７３４８５に入力データをシフトさせない手法が提案さ
れている。この手法に基づいて描いたデジタルマッチド
フィルタの構成例を図１０に示す。この図において、１
〜８はそれぞれ入力データを保持する遅延素子であり、
それぞれクロック１〜８の立ち上がりに同期して、入力
データを保持するように並列に接続されている。
７３４８５に入力データをシフトさせない手法が提案さ
れている。この手法に基づいて描いたデジタルマッチド
フィルタの構成例を図１０に示す。この図において、１
〜８はそれぞれ入力データを保持する遅延素子であり、
それぞれクロック１〜８の立ち上がりに同期して、入力
データを保持するように並列に接続されている。
【０００８】９〜１６は乗算器であり、それぞれ、遅延
素子１〜８の出力とコード１〜８との乗算を行う。ここ
で、コードは「１」または「０」の値をとるようになさ
れており、乗算器９〜１６においてコード＝０のときは
遅延素子の出力が１倍され、コード＝１のときは遅延素
子の出力が−１倍されて出力されるように構成されてい
る。１７は加算器であり、乗算器９〜１６からの出力が
この加算器１７により加算されて出力データとして出力
される。
素子１〜８の出力とコード１〜８との乗算を行う。ここ
で、コードは「１」または「０」の値をとるようになさ
れており、乗算器９〜１６においてコード＝０のときは
遅延素子の出力が１倍され、コード＝１のときは遅延素
子の出力が−１倍されて出力されるように構成されてい
る。１７は加算器であり、乗算器９〜１６からの出力が
この加算器１７により加算されて出力データとして出力
される。
【０００９】クロック１〜８は、図１１に示すように、
各時間領域毎にクロック１〜８のうちの一つがパルスを
もつように生成され、図８のクロックの８分の１の周波
数のクロックとなっている。各時間領域における遅延素
子１〜８とコード１〜８の内容は図１２のようになり、
入力データＤ１、Ｄ２、Ｄ３、…は遅延素子１〜８のう
ち一つのみに保持される一方、コード１〜８には逆拡散
符号系列Ｓ１〜Ｓ８が順次シフトされ、入力データと逆
拡散符号系列との相関値が計算される。
各時間領域毎にクロック１〜８のうちの一つがパルスを
もつように生成され、図８のクロックの８分の１の周波
数のクロックとなっている。各時間領域における遅延素
子１〜８とコード１〜８の内容は図１２のようになり、
入力データＤ１、Ｄ２、Ｄ３、…は遅延素子１〜８のう
ち一つのみに保持される一方、コード１〜８には逆拡散
符号系列Ｓ１〜Ｓ８が順次シフトされ、入力データと逆
拡散符号系列との相関値が計算される。
【００１０】上記構成では、逆拡散符号系列のシフトが
必要となるが、特定の遅延素子に入力データが保持され
るため、入力データのシフトを必要としない。一般に、
逆拡散符号系列は１ビットであり、入力データは数ビッ
トであるため、単位時間当たりの信号変化量が小さくな
り、消費電力を抑えることができる。
必要となるが、特定の遅延素子に入力データが保持され
るため、入力データのシフトを必要としない。一般に、
逆拡散符号系列は１ビットであり、入力データは数ビッ
トであるため、単位時間当たりの信号変化量が小さくな
り、消費電力を抑えることができる。
【００１１】
【発明が解決しようとする課題】上記従来の構成では、
どの遅延素子に入力データを保持するかを特定するため
逆拡散符号の数と同数の異なるクロックが必要となる。
このため実用上クロックの本数が数百本と多くなるた
め、クロック生成回路が大きくなり、クロックの配線領
域が大きくなる問題がある。また、全ての遅延素子に入
力データが入力されるため、入力線の負荷容量が大きく
なり消費電力が増加するという問題もある。
どの遅延素子に入力データを保持するかを特定するため
逆拡散符号の数と同数の異なるクロックが必要となる。
このため実用上クロックの本数が数百本と多くなるた
め、クロック生成回路が大きくなり、クロックの配線領
域が大きくなる問題がある。また、全ての遅延素子に入
力データが入力されるため、入力線の負荷容量が大きく
なり消費電力が増加するという問題もある。
【００１２】本発明は、上記従来の問題を解決するもの
で、単位時間当たりの信号変化量を小さくするととも
に、クロックの本数の増加を抑えることが可能で、入力
線の負荷容量の増加を抑えることが可能なデジタルマッ
チドフィルタを提供することを目的とする。
で、単位時間当たりの信号変化量を小さくするととも
に、クロックの本数の増加を抑えることが可能で、入力
線の負荷容量の増加を抑えることが可能なデジタルマッ
チドフィルタを提供することを目的とする。
【００１３】
【課題を解決するための手段】本発明の請求項１のデジ
タルマッチドフィルタは、 入力データを所定の段数遅
延させたデータ列と所定の長さの符号列との相関値を計
算するデジタルマッチドフィルタにおいて、入力データ
を分割して遅延させる複数の遅延系列を有することを特
徴とするものである。
タルマッチドフィルタは、 入力データを所定の段数遅
延させたデータ列と所定の長さの符号列との相関値を計
算するデジタルマッチドフィルタにおいて、入力データ
を分割して遅延させる複数の遅延系列を有することを特
徴とするものである。
【００１４】また、本発明の請求項２のデジタルマッチ
ドフィルタは、請求項１のデジタルマッチドフィルタに
おいて、前記複数の遅延系列における各遅延系列のクロ
ックは、位相の異なる同一周波数のクロックとなってい
ることを特徴とするものである。
ドフィルタは、請求項１のデジタルマッチドフィルタに
おいて、前記複数の遅延系列における各遅延系列のクロ
ックは、位相の異なる同一周波数のクロックとなってい
ることを特徴とするものである。
【００１５】また、本発明の請求項３のデジタルマッチ
ドフィルタは、請求項１のデジタルマッチドフィルタに
おいて、前記複数の遅延系列における各遅延系列のクロ
ックは、各遅延系列における第２番目以降の遅延系列に
対応するクロックが同一となっており、前記複数の各遅
延系列において、第１番目の遅延素子に最終の遅延素子
の出力を入力する構造になっていることを特徴とするも
のである。
ドフィルタは、請求項１のデジタルマッチドフィルタに
おいて、前記複数の遅延系列における各遅延系列のクロ
ックは、各遅延系列における第２番目以降の遅延系列に
対応するクロックが同一となっており、前記複数の各遅
延系列において、第１番目の遅延素子に最終の遅延素子
の出力を入力する構造になっていることを特徴とするも
のである。
【００１６】以下に本発明の作用を記載する。請求項１
記載のデジタルマッチドフィルタは、入力データを分割
して遅延させる複数の遅延系列を有するので、逆拡散符
号の数より少なく、入力データが変化する周波数より低
い周波数のクロックで入力データをシフトさせることが
でき、入力線の負荷容量の増加を抑えることができる。
記載のデジタルマッチドフィルタは、入力データを分割
して遅延させる複数の遅延系列を有するので、逆拡散符
号の数より少なく、入力データが変化する周波数より低
い周波数のクロックで入力データをシフトさせることが
でき、入力線の負荷容量の増加を抑えることができる。
【００１７】請求項２記載のデジタルマッチドフィルタ
は、前記複数の遅延系列における各遅延系列のクロック
が、位相の異なる同一周波数のクロックとなっているの
で、逆拡散符号系列のシフトを容易にできる。
は、前記複数の遅延系列における各遅延系列のクロック
が、位相の異なる同一周波数のクロックとなっているの
で、逆拡散符号系列のシフトを容易にできる。
【００１８】請求項３記載のデジタルマッチドフィルタ
は、前記複数の遅延系列における各遅延系列のクロック
が、各遅延系列における第２番目以降の遅延素子に対応
するクロックが同一となっており、前記複数の遅延系列
における各遅延系列において、第１番目の遅延素子に最
終の遅延素子の出力を入力する構造になっているので、
クロックの配線が容易になり、また、遅延素子の数を増
やさずに済む。
は、前記複数の遅延系列における各遅延系列のクロック
が、各遅延系列における第２番目以降の遅延素子に対応
するクロックが同一となっており、前記複数の遅延系列
における各遅延系列において、第１番目の遅延素子に最
終の遅延素子の出力を入力する構造になっているので、
クロックの配線が容易になり、また、遅延素子の数を増
やさずに済む。
【００１９】
【発明の実施の形態】以下、本発明の実施形態について
説明する。図１は本発明の第１の実施形態におけるデジ
タルマッチドフィルタのブロック図である。この図にお
いて、１〜８はそれぞれ入力データを保持する遅延素子
であり、遅延素子１と５、２と６、３と７、４と８がそ
れぞれの遅延系列を形成している。各遅延系列では、そ
れぞれクロック１〜４の立ち上がりに同期して、入力デ
ータをシフトするように遅延素子１と５、２と６、３と
７、４と８が直列に接続されている。
説明する。図１は本発明の第１の実施形態におけるデジ
タルマッチドフィルタのブロック図である。この図にお
いて、１〜８はそれぞれ入力データを保持する遅延素子
であり、遅延素子１と５、２と６、３と７、４と８がそ
れぞれの遅延系列を形成している。各遅延系列では、そ
れぞれクロック１〜４の立ち上がりに同期して、入力デ
ータをシフトするように遅延素子１と５、２と６、３と
７、４と８が直列に接続されている。
【００２０】９〜１６は乗算器であり、それぞれ、遅延
素子１〜８の出力とコード１〜８との乗算を行う。ここ
で、コードは「１」または「０」の値をとるようになさ
れており、乗算器９〜１６においてコード＝０のときは
遅延素子の出力が１倍され、コード＝１のときは遅延素
子の出力が−１倍されて出力されるように構成されてい
る。１７は加算器であり、乗算器９〜１６からの出力が
この加算器１７により加算されて出力データとして出力
される。
素子１〜８の出力とコード１〜８との乗算を行う。ここ
で、コードは「１」または「０」の値をとるようになさ
れており、乗算器９〜１６においてコード＝０のときは
遅延素子の出力が１倍され、コード＝１のときは遅延素
子の出力が−１倍されて出力されるように構成されてい
る。１７は加算器であり、乗算器９〜１６からの出力が
この加算器１７により加算されて出力データとして出力
される。
【００２１】クロック１〜４は、図２に示すように、各
時間領域毎にクロック１〜４のうちの一つがパルスをも
つように生成され、図８のクロックの４分の１の周波数
のクロックとなっている。各時間領域における遅延素子
１〜８とコード１〜８の内容は図３のようになる。遅延
素子１と５には入力データＤ１、Ｄ５、Ｄ９、…が順次
シフトされ、遅延素子２と６には入力データＤ２、Ｄ
６、Ｄ１０、…が順次シフトされ、遅延素子３と７には
入力データＤ３、Ｄ７、Ｄ１１、…が順次シフトされ、
遅延素子４と８には入力データＤ４、Ｄ８、Ｄ１２、…
が順次シフトされる一方、コード１〜４には逆拡散符号
系列Ｓ１〜Ｓ４が順次シフトされ、コード５〜８には逆
拡散符号系列Ｓ５〜Ｓ８が順次シフトされ、入力データ
と逆拡散符号系列との相関値が計算される。
時間領域毎にクロック１〜４のうちの一つがパルスをも
つように生成され、図８のクロックの４分の１の周波数
のクロックとなっている。各時間領域における遅延素子
１〜８とコード１〜８の内容は図３のようになる。遅延
素子１と５には入力データＤ１、Ｄ５、Ｄ９、…が順次
シフトされ、遅延素子２と６には入力データＤ２、Ｄ
６、Ｄ１０、…が順次シフトされ、遅延素子３と７には
入力データＤ３、Ｄ７、Ｄ１１、…が順次シフトされ、
遅延素子４と８には入力データＤ４、Ｄ８、Ｄ１２、…
が順次シフトされる一方、コード１〜４には逆拡散符号
系列Ｓ１〜Ｓ４が順次シフトされ、コード５〜８には逆
拡散符号系列Ｓ５〜Ｓ８が順次シフトされ、入力データ
と逆拡散符号系列との相関値が計算される。
【００２２】上記構成では、入力データを分割して遅延
させる４つの遅延系列を設けたので、逆拡散符号の数８
個より少ない４本のクロックで入力データをシフトさせ
ることができる。本実施形態では逆拡散符号を８個とし
たが、数百個に増やしても遅延系列の数は４つのままで
各遅延系列を構成する遅延素子数を増やすだけでよく、
クロックの本数を増やす必要がない。
させる４つの遅延系列を設けたので、逆拡散符号の数８
個より少ない４本のクロックで入力データをシフトさせ
ることができる。本実施形態では逆拡散符号を８個とし
たが、数百個に増やしても遅延系列の数は４つのままで
各遅延系列を構成する遅延素子数を増やすだけでよく、
クロックの本数を増やす必要がない。
【００２３】また、それぞれのクロックは入力データが
変化する周波数の４分の１の周波数となっているので、
単位時間当たりの信号変化量が小さくなり、消費電力を
抑えることができる。
変化する周波数の４分の１の周波数となっているので、
単位時間当たりの信号変化量が小さくなり、消費電力を
抑えることができる。
【００２４】また、入力データが入力される遅延素子の
数は４個なので、入力線の負荷容量を抑えることができ
る。
数は４個なので、入力線の負荷容量を抑えることができ
る。
【００２５】また、各遅延系列のクロックは、４つの位
相の異なる同一周波数のクロックとなっているので、コ
ード４個毎に逆拡散符号系列を回転状にシフトすれば良
く、逆拡散符号の数が増えても容易に制御できる。
相の異なる同一周波数のクロックとなっているので、コ
ード４個毎に逆拡散符号系列を回転状にシフトすれば良
く、逆拡散符号の数が増えても容易に制御できる。
【００２６】図４は本発明の第２の実施形態のデジタル
マッチドフィルタのブロック図である。この図におい
て、１〜８はそれぞれ入力データを保持する遅延素子で
あり、遅延素子１と５、２と６、３と７、４と８がそれ
ぞれの遅延系列を形成している。各遅延系列の第２番目
以降の遅延素子、すなわち遅延素子５、６、７、８と遅
延素子１は、クロック１の立ち上がりに同期してデータ
をシフトするように、遅延素子２、３、４はそれぞれク
ロック２、３、４の立ち上がりに同期して入力データを
シフトするように、遅延素子１と５、２と６、３と７、
４と８が直列に接続されている。
マッチドフィルタのブロック図である。この図におい
て、１〜８はそれぞれ入力データを保持する遅延素子で
あり、遅延素子１と５、２と６、３と７、４と８がそれ
ぞれの遅延系列を形成している。各遅延系列の第２番目
以降の遅延素子、すなわち遅延素子５、６、７、８と遅
延素子１は、クロック１の立ち上がりに同期してデータ
をシフトするように、遅延素子２、３、４はそれぞれク
ロック２、３、４の立ち上がりに同期して入力データを
シフトするように、遅延素子１と５、２と６、３と７、
４と８が直列に接続されている。
【００２７】遅延素子２、３、４には、選択信号が
「１」の時、それぞれ遅延素子６、７、８の出力が入力
され、選択信号が「０」の時、入力データが入力される
ように、選択回路１８、１９、２０が設けられている。
９〜１６は乗算器であり、それぞれ、遅延素子１〜８の
出力とコード１〜８との乗算を行う。ここで、コードは
「１」または「０」の値をとるようになされており、乗
算器９〜１６においてコード＝０のときは遅延素子の出
力が１倍され、コード＝１のときは遅延素子の出力が−
１倍されて出力されるように構成されている。１７は加
算器であり、乗算器９〜１６からの出力がこの加算器１
７により加算されて出力データとして出力される。
「１」の時、それぞれ遅延素子６、７、８の出力が入力
され、選択信号が「０」の時、入力データが入力される
ように、選択回路１８、１９、２０が設けられている。
９〜１６は乗算器であり、それぞれ、遅延素子１〜８の
出力とコード１〜８との乗算を行う。ここで、コードは
「１」または「０」の値をとるようになされており、乗
算器９〜１６においてコード＝０のときは遅延素子の出
力が１倍され、コード＝１のときは遅延素子の出力が−
１倍されて出力されるように構成されている。１７は加
算器であり、乗算器９〜１６からの出力がこの加算器１
７により加算されて出力データとして出力される。
【００２８】クロック１〜４は、図５に示すよう生成さ
れ、選択信号はクロック１の立ち上がり時には「１」と
なり、それ以外には「０」となるように生成され、クロ
ック１は図８のクロックの４分の１の周波数のクロック
となっている。各時間領域における遅延素子１〜８とコ
ード１〜８の内容は図６のようになる。遅延素子１と５
には入力データＤ１、Ｄ５、Ｄ９、…が順次シフトさ
れ、遅延素子２と６には入力データＤ２、Ｄ６、Ｄ１
０、…が適時シフトされ、遅延素子３と７には入力デー
タＤ３、Ｄ７、Ｄ１１、…が適時シフトされ、遅延素子
４と８には入力データＤ４、Ｄ８、Ｄ１２、…が適時シ
フトされる一方、コード１〜８には逆拡散符号系列Ｓ１
〜Ｓ８が３回の順次シフトと１回の戻しシフトが交互に
なるようにシフトされ、入力データと逆拡散符号系列と
の相関値が計算される。
れ、選択信号はクロック１の立ち上がり時には「１」と
なり、それ以外には「０」となるように生成され、クロ
ック１は図８のクロックの４分の１の周波数のクロック
となっている。各時間領域における遅延素子１〜８とコ
ード１〜８の内容は図６のようになる。遅延素子１と５
には入力データＤ１、Ｄ５、Ｄ９、…が順次シフトさ
れ、遅延素子２と６には入力データＤ２、Ｄ６、Ｄ１
０、…が適時シフトされ、遅延素子３と７には入力デー
タＤ３、Ｄ７、Ｄ１１、…が適時シフトされ、遅延素子
４と８には入力データＤ４、Ｄ８、Ｄ１２、…が適時シ
フトされる一方、コード１〜８には逆拡散符号系列Ｓ１
〜Ｓ８が３回の順次シフトと１回の戻しシフトが交互に
なるようにシフトされ、入力データと逆拡散符号系列と
の相関値が計算される。
【００２９】３回の順次シフトと１回の戻しシフトにつ
いて具体的に説明する。まず時間Ｔ１ではコード１〜８
はＳ１、Ｓ８、Ｓ７、Ｓ６、Ｓ５、Ｓ４、Ｓ３、Ｓ２で
ある。時間Ｔ２ではコード１〜８は１回順次シフトさ
れ、Ｓ２、Ｓ１、Ｓ８、Ｓ７、Ｓ６、Ｓ５、Ｓ４、Ｓ３
となる。時間Ｔ３ではコード１〜８は１回順次シフトさ
れ、Ｓ３、Ｓ２、Ｓ１、Ｓ８、Ｓ７、Ｓ６、Ｓ５、Ｓ４
となる。時間Ｔ４ではコード１〜８は１回順次シフトさ
れ、Ｓ４、Ｓ３、Ｓ２、Ｓ１、Ｓ８、Ｓ７、Ｓ６、Ｓ５
となる。時間Ｔ５ではコード１〜８は戻しシフトされて
時間Ｔ１のときと同じＳ１、Ｓ８、Ｓ７、Ｓ６、Ｓ５、
Ｓ４、Ｓ３、Ｓ２となる。その後は３回の順次シフトと
１回の戻しシフトが繰り返される。
いて具体的に説明する。まず時間Ｔ１ではコード１〜８
はＳ１、Ｓ８、Ｓ７、Ｓ６、Ｓ５、Ｓ４、Ｓ３、Ｓ２で
ある。時間Ｔ２ではコード１〜８は１回順次シフトさ
れ、Ｓ２、Ｓ１、Ｓ８、Ｓ７、Ｓ６、Ｓ５、Ｓ４、Ｓ３
となる。時間Ｔ３ではコード１〜８は１回順次シフトさ
れ、Ｓ３、Ｓ２、Ｓ１、Ｓ８、Ｓ７、Ｓ６、Ｓ５、Ｓ４
となる。時間Ｔ４ではコード１〜８は１回順次シフトさ
れ、Ｓ４、Ｓ３、Ｓ２、Ｓ１、Ｓ８、Ｓ７、Ｓ６、Ｓ５
となる。時間Ｔ５ではコード１〜８は戻しシフトされて
時間Ｔ１のときと同じＳ１、Ｓ８、Ｓ７、Ｓ６、Ｓ５、
Ｓ４、Ｓ３、Ｓ２となる。その後は３回の順次シフトと
１回の戻しシフトが繰り返される。
【００３０】上記構成では、入力データを分割して遅延
させる４つの遅延系列を設けたので、逆拡散符号系列８
個より少ない４本のクロックで入力データをシフトさせ
ることができる。本実施形態では逆拡散符号を８個とし
たが、数百個に増やしても各遅延系列を構成する遅延素
子数を増やすだけよく、クロックの本数を増やす必要が
ない。
させる４つの遅延系列を設けたので、逆拡散符号系列８
個より少ない４本のクロックで入力データをシフトさせ
ることができる。本実施形態では逆拡散符号を８個とし
たが、数百個に増やしても各遅延系列を構成する遅延素
子数を増やすだけよく、クロックの本数を増やす必要が
ない。
【００３１】また、遅延素子２、３、４以外の遅延素子
を駆動するクロック１は入力データが変化する周波数の
４分の１の周波数となっているので、単位時間当たりの
信号変化量が小さくなり、消費電力を抑えることができ
る。
を駆動するクロック１は入力データが変化する周波数の
４分の１の周波数となっているので、単位時間当たりの
信号変化量が小さくなり、消費電力を抑えることができ
る。
【００３２】また、入力データが入力される遅延素子の
数は１個、選択回路は３個なので、入力線の負荷容量を
抑えることができる。
数は１個、選択回路は３個なので、入力線の負荷容量を
抑えることができる。
【００３３】また、遅延素子２、３、４以外の遅延素子
を駆動するクロックは１本でよいので、クロックの配線
を容易にできる。
を駆動するクロックは１本でよいので、クロックの配線
を容易にできる。
【００３４】また、各遅延系列において、第１番目の遅
延素子２〜４に最終の遅延素子６〜８の出力を入力する
構造になっているので、遅延素子の数を増やさずに済
む。なお本実施形態では遅延系列を４つとしたが、これ
以外の数に分割しても良い。
延素子２〜４に最終の遅延素子６〜８の出力を入力する
構造になっているので、遅延素子の数を増やさずに済
む。なお本実施形態では遅延系列を４つとしたが、これ
以外の数に分割しても良い。
【００３５】
【発明の効果】以上のように本発明に係るデジタルマッ
チドフィルタによれば、入力データを分割して遅延させ
る複数の遅延系列を有するので、入力データが変化する
周波数より低い周波数のクロックで入力データをシフト
させることができ、単位時間当たりの信号変化量を抑え
て消費電力を小さくすることができるとともに、逆拡散
符号が増えてもクロックの本数の増加を抑えることがで
きる。また、入力線の負荷容量の増加を抑えることがで
きる。
チドフィルタによれば、入力データを分割して遅延させ
る複数の遅延系列を有するので、入力データが変化する
周波数より低い周波数のクロックで入力データをシフト
させることができ、単位時間当たりの信号変化量を抑え
て消費電力を小さくすることができるとともに、逆拡散
符号が増えてもクロックの本数の増加を抑えることがで
きる。また、入力線の負荷容量の増加を抑えることがで
きる。
【００３６】また、位相の異なる同一周波数のクロック
を用いることにより、逆拡散符号系列のシフトを容易に
できる。
を用いることにより、逆拡散符号系列のシフトを容易に
できる。
【００３７】各遅延系列における第２番目以降の遅延素
子に対応するクロックを同一とすることにより、クロッ
クの配線を容易にできる。
子に対応するクロックを同一とすることにより、クロッ
クの配線を容易にできる。
【００３８】また、第１番目の遅延素子に最終の遅延素
子の出力を入力する構造になっているので、遅延素子の
数を増やさずに済む。
子の出力を入力する構造になっているので、遅延素子の
数を増やさずに済む。
【図１】本発明のデジタルマッチドフィルタの第１の実
施形態のブロック図である。
施形態のブロック図である。
【図２】本発明のデジタルマッチドフィルタの第１の実
施形態のクロックを示す図である。
施形態のクロックを示す図である。
【図３】本発明のデジタルマッチドフィルタの第１の実
施形態の動作を示す図である。
施形態の動作を示す図である。
【図４】本発明のデジタルマッチドフィルタの第２の実
施形態のブロック図である。
施形態のブロック図である。
【図５】本発明のデジタルマッチドフィルタの第２の実
施形態のクロックを示す図である。
施形態のクロックを示す図である。
【図６】本発明のデジタルマッチドフィルタの第２の実
施形態の動作を示す図である。
施形態の動作を示す図である。
【図７】従来例のデジタルマッチドフィルタのブロック
図である。
図である。
【図８】従来例のデジタルマッチドフィルタのクロック
を示す図である。
を示す図である。
【図９】従来例のデジタルマッチドフィルタの動作を示
す図である。
す図である。
【図１０】従来例の他のデジタルマッチドフィルタのブ
ロック図である。
ロック図である。
【図１１】従来例の他のデジタルマッチドフィルタのク
ロックを示す図である。
ロックを示す図である。
【図１２】従来例の他のデジタルマッチドフィルタの動
作を示す図である。
作を示す図である。
１〜８ 遅延素子 ９〜１６ 乗算器 １７ 加算器 １８〜２０ 選択回路
Claims (3)
- 【請求項１】入力データを所定の段数遅延させたデータ
列と所定の長さの符号列との相関値を計算するデジタル
マッチドフィルタにおいて、入力データを分割して遅延
させる複数の遅延系列を有することを特徴とするデジタ
ルマッチドフィルタ。 - 【請求項２】前記複数の遅延系列における各遅延系列の
クロックは、位相の異なる同一周波数のクロックとなっ
ていることを特徴とする請求項１記載のデジタルマッチ
ドフィルタ。 - 【請求項３】前記複数の遅延系列における各遅延系列の
クロックは、各遅延系列における第２番目以降の遅延素
子に対応するクロックが同一となっており、前記複数の
各遅延系列において、第１番目の遅延素子に最終の遅延
素子の出力を入力する構造になっていることを特徴とす
る請求項１記載のデジタルマッチドフィルタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15611299A JP4245227B2 (ja) | 1999-06-03 | 1999-06-03 | デジタルマッチドフィルタ |
| US09/586,596 US6775684B1 (en) | 1999-06-03 | 2000-06-02 | Digital matched filter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15611299A JP4245227B2 (ja) | 1999-06-03 | 1999-06-03 | デジタルマッチドフィルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000349592A true JP2000349592A (ja) | 2000-12-15 |
| JP4245227B2 JP4245227B2 (ja) | 2009-03-25 |
Family
ID=15620584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15611299A Expired - Fee Related JP4245227B2 (ja) | 1999-06-03 | 1999-06-03 | デジタルマッチドフィルタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6775684B1 (ja) |
| JP (1) | JP4245227B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2332707C2 (ru) * | 2006-10-02 | 2008-08-27 | Государственное образовательное учреждение высшего профессионального образования Марийский государственный технический университет | Способ обработки сигнала баркера при его обнаружении |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6061551A (en) | 1998-10-21 | 2000-05-09 | Parkervision, Inc. | Method and system for down-converting electromagnetic signals |
| US7515896B1 (en) | 1998-10-21 | 2009-04-07 | Parkervision, Inc. | Method and system for down-converting an electromagnetic signal, and transforms for same, and aperture relationships |
| US6370371B1 (en) | 1998-10-21 | 2002-04-09 | Parkervision, Inc. | Applications of universal frequency translation |
| US6542722B1 (en) | 1998-10-21 | 2003-04-01 | Parkervision, Inc. | Method and system for frequency up-conversion with variety of transmitter configurations |
| US6813485B2 (en) * | 1998-10-21 | 2004-11-02 | Parkervision, Inc. | Method and system for down-converting and up-converting an electromagnetic signal, and transforms for same |
| US7039372B1 (en) | 1998-10-21 | 2006-05-02 | Parkervision, Inc. | Method and system for frequency up-conversion with modulation embodiments |
| US7321735B1 (en) | 1998-10-21 | 2008-01-22 | Parkervision, Inc. | Optical down-converter using universal frequency translation technology |
| US7236754B2 (en) | 1999-08-23 | 2007-06-26 | Parkervision, Inc. | Method and system for frequency up-conversion |
| US6853690B1 (en) | 1999-04-16 | 2005-02-08 | Parkervision, Inc. | Method, system and apparatus for balanced frequency up-conversion of a baseband signal and 4-phase receiver and transceiver embodiments |
| US6879817B1 (en) | 1999-04-16 | 2005-04-12 | Parkervision, Inc. | DC offset, re-radiation, and I/Q solutions using universal frequency translation technology |
| US6873836B1 (en) | 1999-03-03 | 2005-03-29 | Parkervision, Inc. | Universal platform module and methods and apparatuses relating thereto enabled by universal frequency translation technology |
| US7110435B1 (en) * | 1999-03-15 | 2006-09-19 | Parkervision, Inc. | Spread spectrum applications of universal frequency translation |
| US7110444B1 (en) | 1999-08-04 | 2006-09-19 | Parkervision, Inc. | Wireless local area network (WLAN) using universal frequency translation technology including multi-phase embodiments and circuit implementations |
| US7693230B2 (en) | 1999-04-16 | 2010-04-06 | Parkervision, Inc. | Apparatus and method of differential IQ frequency up-conversion |
| US7065162B1 (en) | 1999-04-16 | 2006-06-20 | Parkervision, Inc. | Method and system for down-converting an electromagnetic signal, and transforms for same |
| US8295406B1 (en) | 1999-08-04 | 2012-10-23 | Parkervision, Inc. | Universal platform module for a plurality of communication protocols |
| US7082171B1 (en) | 1999-11-24 | 2006-07-25 | Parkervision, Inc. | Phase shifting applications of universal frequency translation |
| US7010286B2 (en) | 2000-04-14 | 2006-03-07 | Parkervision, Inc. | Apparatus, system, and method for down-converting and up-converting electromagnetic signals |
| KR20020035099A (ko) * | 2000-05-16 | 2002-05-09 | 다카토리 수나오 | 정합필터회로 |
| US7554508B2 (en) | 2000-06-09 | 2009-06-30 | Parker Vision, Inc. | Phased array antenna applications on universal frequency translation |
| US7454453B2 (en) | 2000-11-14 | 2008-11-18 | Parkervision, Inc. | Methods, systems, and computer program products for parallel correlation and applications thereof |
| US7010559B2 (en) | 2000-11-14 | 2006-03-07 | Parkervision, Inc. | Method and apparatus for a parallel correlator and applications thereof |
| US7072427B2 (en) | 2001-11-09 | 2006-07-04 | Parkervision, Inc. | Method and apparatus for reducing DC offsets in a communication system |
| US7321640B2 (en) | 2002-06-07 | 2008-01-22 | Parkervision, Inc. | Active polyphase inverter filter for quadrature signal generation |
| US7460584B2 (en) | 2002-07-18 | 2008-12-02 | Parkervision, Inc. | Networking methods and systems |
| US7379883B2 (en) | 2002-07-18 | 2008-05-27 | Parkervision, Inc. | Networking methods and systems |
| US7613420B2 (en) * | 2005-02-23 | 2009-11-03 | Lexmark International, Inc. | Uniform entry of media into an alignment nip |
| CN102201832B (zh) * | 2011-05-13 | 2013-07-03 | 哈尔滨工业大学 | 基于时分复用的并行匹配滤波器 |
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| JPH0612862B2 (ja) * | 1986-09-29 | 1994-02-16 | ヤマハ株式会社 | デイジタルフイルタ |
| US5140613A (en) * | 1990-05-25 | 1992-08-18 | Hewlett-Packard Company | Baseband modulation system with improved ROM-based digital filter |
| US5237586A (en) * | 1992-03-25 | 1993-08-17 | Ericsson-Ge Mobile Communications Holding, Inc. | Rake receiver with selective ray combining |
| JPH0795667B2 (ja) * | 1993-01-18 | 1995-10-11 | 日本電気株式会社 | トランスバーサルフィルタ |
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| JPH09191301A (ja) * | 1996-01-10 | 1997-07-22 | Canon Inc | スペクトラム拡散通信装置 |
| JP3884115B2 (ja) | 1996-12-10 | 2007-02-21 | 三菱電機株式会社 | デジタルマッチドフィルタ |
| US6181733B1 (en) * | 1997-07-30 | 2001-01-30 | Matsushita Electric Industrial Co., Ltd. | Digital matched filter |
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| JP3981899B2 (ja) * | 1998-02-26 | 2007-09-26 | ソニー株式会社 | 送信方法、送信装置及び受信装置 |
-
1999
- 1999-06-03 JP JP15611299A patent/JP4245227B2/ja not_active Expired - Fee Related
-
2000
- 2000-06-02 US US09/586,596 patent/US6775684B1/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| JP4245227B2 (ja) | 2009-03-25 |
| US6775684B1 (en) | 2004-08-10 |
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