JP2000253086A

JP2000253086A - デジタルコスタスループ回路

Info

Publication number: JP2000253086A
Application number: JP11051825A
Authority: JP
Inventors: Sachikazu Kita; 祥和喜多
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1999-02-26
Filing date: 1999-02-26
Publication date: 2000-09-14

Abstract

(57)【要約】【課題】ＲＯＭの容量を削減する。【解決手段】アドレス変換回路１１により０〜２πの
位相誤差を示す８ビット制御信号Θを上位２ビットの変
換制御信号と、０〜π／２の下位６ビットのアドレス
Θ’に分ける。アドレスΘ’により０〜π／２サインＲ
ＯＭ１２及びコサインＲＯＭ１３からサインデータ及び
コサインデータをそれぞれ出力する。サインＲＯＭ及び
コサインＲＯＭから出力されるサインデータ及びコサイ
ンデータを変換制御信号に基づいて、そのまま、入れ替
え、または反転して出力することで、制御信号０〜２π
に対応したサインデータ及びコサインデータを得る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デジタル位相復調
回路に用いられ、直交検波して得たデジタル複素信号か
らキャリア成分を除去するデジタルコスタスループ回
路、特にこの回路に内蔵されるＲＯＭ容量の削減に関す
る。

【０００２】

【従来の技術】デジタル位相復調回路を含むデジタル受
信機におけるフロントエンド部の一般的な構成を図３に
示す。なお、このようなデジタル受信機は、デジタルテ
レビ衛星放送の受信などに利用される。

【０００３】デジタル受信機におけるフロントエンド部
では、アンテナ３１によって受信した信号をチューナ３
２により任意の中間周波信号（ＩＦ信号）にダウンコン
バートする。次に、直交検波回路３３にて直交検波し、
ベースバンドのアナログＩ信号（Ｉ_Ａ）、Ｑ信号
（Ｑ_Ａ）を得る。このアナログＩ信号、Ｑ信号は、ＡＤ
コンバータ３４によりデジタルＩ信号（Ｉ_Ｄ）、Ｑ信号
（Ｑ_Ｄ）に変換されナイキストフィルタ３５に入力され
る。ナイキストフィルタ３５は、不要な高周波成分を除
去するとともに符号間干渉を防止するためのフィルタ処
理を行う。

【０００４】ここで、直交検波回路３３にて直交信号成
分を生成する際、完全なキャリアの同期検波が行われな
いと、ベースバンドのアナログＩ信号、Ｑ信号およびデ
ジタルＩ信号、Ｑ信号にキャリア成分が残留する。この
残留したキャリア成分を除去するためにデジタルコスタ
スループ回路３６を有しており、このデジタルコスタス
ループ回路によって、残留キャリア成分が除去されたデ
ジタルＩ’信号（Ｉ’ _Ｄ）、Ｑ’信号（Ｑ’_Ｄ）が得ら
れる。

【０００５】デジタルコスタスループ回路３６は、複素
乗算回路３６１と残留キャリア成分を含むデジタルＩ’
信号、Ｑ’信号から残留キャリア成分を位相誤差成分と
して検出し、その位相誤差成分をうち消すための制御信
号Θを出力するキャリア位相誤差検出回路３６２と、制
御信号Θをアドレス入力としてそのアドレス値に対応し
たサイン（ｓｉｎ）データ及びコサイン（ｃｏｓ）デー
タの値を前記複素乗算回路３６１に出力するＲＯＭ３６
３で構成される。このＲＯＭ３６３は、サインデータを
出力するサインＲＯＭ４１と、コサインデータを出力す
るコサインＲＯＭ４２からなっている。

【０００６】そして、複素乗算回路３６１では、Ｉ’＝Ｉ×ｃｏｓΘ−Ｑ×ｓｉｎΘ Ｑ’＝Ｉ×ｓｉｎΘ＋Ｑ×ｃｏｓΘ の演算が行われ、残留キャリア成分が除去されたデジタ
ルＩ’信号、Ｑ’信号が得られる。

【０００７】このようにして、直交検波回路３３におい
て、完全な同期検波が行われなくても、デジタルコスタ
スループ回路によって、残留したキャリア成分を除去す
ることができ、受信したデジタルデータを復調すること
ができる。

【０００８】

【発明が解決しようとする課題】ここで、デジタルコス
タスループ回路３６のＲＯＭ３６３に与えられる制御信
号Θは、０〜２πに対応した値であり、ＲＯＭ３６３に
おけるサインＲＯＭ４１及びコサインＲＯＭ４２もそれ
ぞれも０〜２πに対応した容量が必要である。例えば、
図５に示すように、制御信号Θが０〜２πの値を示すと
して、このデジタル換算値が０〜２５５であるとする。
このデジタル換算値をアドレスとして、サインＲＯＭ４
１は、０→１２７→０−１２８→０に変化するサインデ
ータを出力する。また、コサインＲＯＭ４２は、１２７
→０−１２８→０→１２７に変化するコサインデータを
出力する。

【０００９】そして、図４に示すように制御信号Θをｍ
ビット、出力データをｎビットとすると、サインＲＯＭ
４１、コサインＲＯＭ４２は、それぞれ（２ｍ×ｎ）ビ
ットの容量が必要となる。

【００１０】本発明の目的は、該サインＲＯＭ、コサイ
ンＲＯＭの容量を削減できるデジタルコスタスループ回
路を提供することにある。

【００１１】

【課題を解決するための手段】本発明は、デジタル複素
信号にサインデータ及びコサインデータを複素乗算する
複素乗算器と、この複素乗算器の出力のキャリア位相誤
差成分を検出し、これに基づいた制御信号を発生するキ
ャリア位相誤差検出回路と、キャリア位相誤差検出回路
において発生された制御信号に基づいて、上記複素乗算
器に供給するサインデータ及びコサインデータを発生す
るサインコサインデータ発生回路と、を含み、直交検波
して得たデジタル複素信号から残留キャリア成分を除去
するデジタルコスタスループ回路において、上記サイン
コサインデータ発生回路は、上記制御信号を変換制御信
号と、サインＲＯＭ及びコサインＲＯＭへのアドレス信
号とに変換するアドレス変換回路と、アドレス信号に応
じて、部分サインデータ及び部分コサインデータをそれ
ぞれ出力するサインＲＯＭ及びコサインＲＯＭと、上記
サインＲＯＭ及びコサインＲＯＭから出力される部分サ
インデータ及び部分コサインデータを上記変換制御信号
に基づいて、上記複素乗算回路へ供給するサインデータ
とコサインデータとに変換するデータ変換回路と、を備
えることを特徴とする。

【００１２】このように、制御信号をそのままアドレス
とせず、変換制御信号とアドレス信号に分けることで、
ＲＯＭを制御信号の一部に対応した部分的なものにでき
る。そこで、ＲＯＭの容量を小さくできる。そして、サ
イン、コサインは周期的な変化をするため、変換制御信
号に応じて、ＲＯＭの出力を変換することで、制御信号
をそのままアドレスとした場合と同じサインデータ及び
コサインデータを得ることができる。

【００１３】また、上記変換制御信号は、上位ビットで
あり、上記サインＲＯＭ及びコサインＲＯＭは０〜２π
の中の１／４の入力に対する出力値のみを記憶している
ことが好適である。上位２ビットを変換制御信号とする
ことで、アドレス信号を１／４の範囲にでき、例えばサ
インＲＯＭ及びコサインＲＯＭを０〜π／２の入力に対
する容量にできる。そして、データ変換回路では、サイ
ンＲＯＭ及びコサインＲＯＭからの出力をそのまま、反
転、または入れ替えすることで、０〜２πの入力に対す
るのと同一の信号を得ることができる。

【００１４】また、上記サインＲＯＭ及びコサインＲＯ
Ｍの各アドレスのビット数は、サインデータ及びコサイ
ンデータより、１ビット少ないビット数であることが好
適である。

【００１５】また、上記データ変換回路は、サインＲＯ
Ｍ及びコサインＲＯＭからの出力の反転回路と、サイン
ＲＯＭ及びコサインＲＯＭの出力及び反転回路からの出
力が入力され、この入力の中から変換制御信号に応じて
選択して出力するセレクタと、を有することが好適であ
る。これによって、上述の変換処理を行うことができ
る。

【００１６】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面に基づいて説明する。

【００１７】本実施の形態のデジタルコスタスループ回
路において、複素乗算回路３６１、キャリア位相誤差検
出回路３６２は図３の従来例と同様の構成を有してい
る。そして、キャリア位相誤差検出回路３６２からの制
御信号Θに応じてサインデータ及びコサインデータを出
力するＲＯＭ３６３の構成が異なっている。

【００１８】すなわち、本実施の形態のＲＯＭ３６３
は、図１に示すように、アドレス変換回路１１と、サイ
ンデータＲＯＭ１２と、コサインデータＲＯＭ１３と、
データ変換回路１４とを有している。キャリア位相誤差
検出回路３６２からの制御信号Θは、アドレス変換回路
１１に入力され、ここで、変換制御信号と、アドレス
Θ’に変換される。そして、アドレスΘ’は、サインＲ
ＯＭ１２、コサインＲＯＭ１３に読み出しアドレスとし
て供給される。サインＲＯＭ１２、コサインＲＯＭ１３
は、アドレスΘ’に応じて対応した部分サインデータ及
び部分コサインデータをそれぞれ出力する。データ変換
回路１４は、部分サインデータ及び部分コサインデータ
及び変換制御信号を受け入れ、サインデータ及びコサイ
ンデータを出力する。

【００１９】ここで、制御信号Θのビット数はｍ、サイ
ンデータ及びコサインデータのビット数はｎ、変換制御
信号のビット数は２、アドレスΘ’のビット数はｍ−
２、サインＲＯＭ１２、コサインＲＯＭ１３の出力ビッ
ト数はｎ−１である。

【００２０】従って、サインＲＯＭ１２、コサインＲＯ
Ｍ１３は、それぞれ｛２^ｍ−２×（ｎ−１）｝ビットの
容量でよいことになる。

【００２１】次に、制御信号Θのビット数をｍ＝８ビッ
ト、サインデータ、コサインデータビット数をｎ＝８ビ
ットとしたＲＯＭ３６３の具体的構成例を図２に示す。

【００２２】また、この本実施の形態における制御信号
Θ、アドレスΘ’と、サインＲＯＭ出力、コサインＲＯ
Ｍ出力およびサインデータ、コサインデータとの関連を
図６に示す。

【００２３】まず、制御信号Θは、アドレス変換回路１
１に入力され、上位２ビットと下位６ビットに分割され
る。分割された上位２ビットは、変換制御信号としてデ
ータ変換回路１４へ供給される。また、下位６ビット
は、サインＲＯＭ１２とコサインＲＯＭ１３へのアドレ
スΘ’として供給される。このアドレスΘ’によるサイ
ンＲＯＭ１２及びコサインＲＯＭ１３から対応するサイ
ンデータ及びコサインデータが出力される。ここで、ア
ドレスΘ’は、制御信号Θの上位２ビットをとった値で
あり、制御信号Θの１／４の範囲で変動するものであ
る。すなわち、制御信号Θが０〜２π範囲の値であれ
ば、アドレスΘ’は０〜π／２の値となる。そこで、Ｒ
ＯＭ３６３の容量は、０〜２πの入力に対する値を記憶
する場合に比べ１／４でよいことになる。

【００２４】サインＲＯＭ１２、コサインＲＯＭ１３の
出力は、７ビットである。これは、０〜π／２の範囲の
入力に対するサインデータ、コサインデータは０〜２π
の入力に対する値の１／２でよいからである。これによ
って、ＲＯＭ３６３における各アドレスにおけるビット
数を１ビット削減することができる。

【００２５】このようにしてサインＲＯＭ１２、コサイ
ンＲＯＭ１３からは、０〜π／２の範囲のサインデータ
（部分サインデータ）、コサインデータ（部分コサイン
データ）が出力される。そして、これらサインＲＯＭ１
２の出力とコサインＲＯＭ１３出力は、データ変換回路
１４のＭＳＢ付加回路１４１，１４２に供給される。こ
のＭＳＢ付加回路１４１，１４２は、符号を示すための
ビット（サインビット）であるＭＳＢとして０を付加す
る。なお、数値は２の補数で表しているため、ＭＳＢが
サインビットになっている。

【００２６】次に、ＭＳＢ付加回路１４１，１４２にお
いて１ビット付加された数値は、セレクタ１４３，１４
４に入力される。

【００２７】ここで、図６により、サインＲＯＭ出力、
コサインＲＯＭ出力とサインデータ、コサインデータと
の関連を参照すると、制御信号Θが０〜２／πの時は、サインデータ＝サインＲＯＭ出力コサインデータ＝コサインＲＯＭ出力制御信号Θが２／π〜πの時は、サインデータ＝コサインＲＯＭ出力コサインデータ＝ −( サインＲＯＭ出力 ) 制御信号Θがπ〜３／２πの時は、サインデータ＝ −( コサインＲＯＭ出力 ) コサインデータ＝ −( サインＲＯＭ出力 ) 制御信号Θが３／２π〜２πの時は、サインデータ＝ −( コサインＲＯＭ出力 ) コサインデータ＝サインＲＯＭ出力となっていることがわかる。

【００２８】そこで、変換制御信号が０（制御信号Θが
０〜２／π）の時、セレクタ１４３は、サインＲＯＭか
らのノーマルの出力：データａ０を、セレクタ１４４
は、コサインＲＯＭからのノーマルの出力：データｂ０
を選択する。

【００２９】変換制御信号が１（制御信号Θが２／π〜
π）の時は、セレクタ１４３は、コサインＲＯＭからの
ノーマルの出力：データａ１を、セレクタ１４４は、サ
インＲＯＭからの出力を反転した：データｂ１を選択す
る。

【００３０】変換制御信号が２（制御信号Θがπ〜３／
２π）の時は、セレクタ１４３は、サインＲＯＭからの
出力を反転したデータａ２を、セレクタ１４４は、コサ
インＲＯＭからの出力を反転したデータｂ２を選択す
る。

【００３１】変換制御信号が３（制御信号Θが３／２π
〜２π）の時は、セレクタ１４３は、コサインＲＯＭか
らの出力を反転したデータａ３を、セレクタ１４４は、
サインＲＯＭからのノーマルの出力データｂ３を選択す
る。

【００３２】このようにして、制御信号Θの０〜２πの
入力に対し、セレクタ１４３から通常のサインデータが
出力され、セレクタ１４４から通常のコサインデータが
出力される。すなわち、図５に示したサインデータ、コ
サインデータと同一の値が出力される。

【００３３】そして、サインＲＯＭ１２、コサインＲＯ
Ｍ１３のアドレスは、それぞれ１／４になり、各アドレ
スのビット数も１ビット少なくてよい。そこで、従来よ
りも少ないサインＲＯＭ、コサインＲＯＭの容量でも従
来と同等のサインデータ、コサインデータを出力するこ
とが可能となる。

【００３４】

【発明の効果】本発明により、デジタルコスタスループ
回路におけるサイン、コサインＲＯＭの容量を削減する
ことが可能となる。

【図面の簡単な説明】

【図１】本発明におけるＲＯＭの構成を表すブロック
図である。

【図２】図１の構成をさらに具体的に表したブロック
図である。

【図３】従来の一般的な位相復調回路の構成を表すブ
ロック図である。

【図４】従来のサイン、コサインＲＯＭの構成を表す
ブロック図である。

【図５】制御信号Θとサインデータ、コサインデータ
との関連を示す図である。

【図６】本発明による制御信号ΘとアドレスΘ’とサ
インＲＯＭ出力、コサインＲＯＭ出力およびサインデー
タ、コサインデータとの関連を示す図である。

【符号の説明】

１１アドレス変換回路、１２サインデータＲＯＭ、
１３コサインデータＲＯＭ、１４データ変換回路。

Claims

【特許請求の範囲】

【請求項１】デジタル複素信号にサインデータ及びコ
サインデータを複素乗算する複素乗算器と、この複素乗
算器の出力のキャリア位相誤差成分を検出し、これに基
づいた制御信号を発生するキャリア位相誤差検出回路
と、キャリア位相誤差検出回路において発生された制御
信号に基づいて、上記複素乗算器に供給するサインデー
タ及びコサインデータを発生するサインコサインデータ
発生回路と、を含み、直交検波して得たデジタル複素信
号からキャリア成分を除去するデジタルコスタスループ
回路において、上記サインコサインデータ発生回路は、上記制御信号を変換制御信号と、サインＲＯＭ及びコサ
インＲＯＭへのアドレス信号とに変換するアドレス変換
回路と、アドレス信号に応じて、部分サインデータ及び部分コサ
インデータをそれぞれ出力するサインＲＯＭ及びコサイ
ンＲＯＭと、上記サインＲＯＭ及びコサインＲＯＭから出力される部
分サインデータ及び部分コサインデータを上記変換制御
信号に基づいて、上記複素乗算回路へ供給するサインデ
ータとコサインデータとに変換するデータ変換回路と、を備えることを特徴とするデジタルコスタスループ回
路。
【請求項２】請求項１に記載の回路において、上記変換制御信号は、上位２ビットであり、上記サイン
ＲＯＭ及びコサインＲＯＭは０〜２πの中の１／４の入
力に対する出力値のみを記憶していることを特徴とする
デジタルコスタスループ回路。
【請求項３】請求項２に記載の回路において、上記サインＲＯＭ及びコサインＲＯＭの各アドレスのビ
ット数は、サインデータ及びコサインデータより、１ビ
ット少ないビット数であることを特徴とするデジタルコ
スタスループ回路。
【請求項４】請求項２または３に記載の回路におい
て、上記データ変換回路は、サインＲＯＭ及びコサインＲＯ
Ｍからの出力の反転回路と、サインＲＯＭ及びコサイン
ＲＯＭの出力及び反転回路からの出力が入力され、この
入力の中から変換制御信号に応じて選択して出力するセ
レクタと、を有することを特徴とするデジタルコスタス
ループ回路。