JP2000258799A - 液晶表示装置の製造方法 - Google Patents

液晶表示装置の製造方法

Info

Publication number
JP2000258799A
JP2000258799A JP11063830A JP6383099A JP2000258799A JP 2000258799 A JP2000258799 A JP 2000258799A JP 11063830 A JP11063830 A JP 11063830A JP 6383099 A JP6383099 A JP 6383099A JP 2000258799 A JP2000258799 A JP 2000258799A
Authority
JP
Japan
Prior art keywords
signal line
film
metal film
electrode
semiconductor film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP11063830A
Other languages
English (en)
Other versions
JP3763381B2 (ja
Inventor
Yoshihiro Shimada
吉祐 嶋田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP06383099A priority Critical patent/JP3763381B2/ja
Priority to TW089104069A priority patent/TW589501B/zh
Priority to US09/520,341 priority patent/US6323051B1/en
Priority to KR1020000011979A priority patent/KR100364949B1/ko
Publication of JP2000258799A publication Critical patent/JP2000258799A/ja
Application granted granted Critical
Publication of JP3763381B2 publication Critical patent/JP3763381B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G02F1/13458—Terminal pads
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H10D86/021—Manufacture or treatment of multiple TFTs
    • H10D86/0231—Manufacture or treatment of multiple TFTs using masks, e.g. half-tone masks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/441—Interconnections, e.g. scanning lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)

Abstract

(57)【要約】 【課題】 少ない製造工程で製造でき、かつ、膜剥がれ
による製造歩留りの低下を防止することにより低コスト
化を図れるアクティブマトリクス型液晶表示装置の製造
方法を提供する。 【解決手段】 高抵抗半導体膜４および低抵抗半導体膜
５をフォトエッチングすることにより形成される半導体
膜パターンと、該半導体膜パターン上に積層されたソー
ス金属膜層である第３金属膜７とを有する薄膜トランジ
スタ２１がマトリクス状にガラス基板１上に形成されて
いる液晶表示装置の製造方法において、上記半導体膜パ
ターンを形成した後に、該半導体膜パターンが形成され
たガラス基板１上に、上記第３金属膜７を積層する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、液晶表示装置の製
造方法に関する。より詳しくは、各画素部分にスイッチ
ング用薄膜トランジスタがマトリクス状に形成されてい
るアクティブマトリクス型液晶表示装置の製造方法に関
するものである。
【０００２】
【従来の技術】一般に、アクティブマトリクス型液晶表
示装置は、低消費電力、薄型、軽量等の多様な長所を有
しており、ノート型パソコン、携帯端末、テレビジョン
（ＴＶ）等をはじめとする幅広い用途に利用される表示
デバイスとして期待されている。
【０００３】このような背景においては、アクティブマ
トリクス型液晶表示装置の低価格化が要求されており、
特に、薄膜トランジスタ（以下「ＴＦＴ」と略する）ア
レイ基板の生産性を高めることにより製造コストを低減
し、低価格化を図る方法が種々検討されている。中で
も、アクティブマトリクス型液晶表示装置の製造工程に
おいて用いられる、フォトマスク回数の低減化の方法に
ついては、従来より、広く研究がなされている。
【０００４】たとえば特開平９−１５２６２６号公報に
は、ＴＦＴアレイ基板の製造工程として、フォトマスク
回数を低減した製造工程について開示されている。以下
において、上記公報記載のアクティブマトリクス型液晶
表示装置およびその製造方法を図５ないし図７に基づい
て説明する。
【０００５】図５は、上記公報に記載のアクティブマト
リクス型液晶表示装置を構成するＴＦＴアレイ基板にお
けるソース信号線の引き出し電極部周辺の製造工程を示
す断面図である。また、図６は、上記従来公報記載のア
クティブマトリクス型液晶表示装置を構成するＴＦＴア
レイ基板の平面図である。さらに、図７は、上記公報に
記載のアクティブマトリクス型液晶表示装置を構成する
ＴＦＴアレイ基板における薄膜トランジスタ１２１周辺
の構造を説明する断面図である。
【０００６】上記公報に記載のアクティブマトリクス型
液晶表示装置は、図６および図７に示すように、ガラス
基板１０１上に、複数のゲート信号線（走査信号線）１
０２と、複数のソース信号線（画像信号線）１２４とが
絶縁膜１０３・１０３’を介して直交して配置され、上
記ゲート信号線１０２と上記ソース信号線１２４との各
交点に画素電極１２６と該画素電極１２６に画素信号を
供給する逆スタガ型のＴＦＴ１２１とがマトリクス状に
設けられたＴＦＴアレイ基板と、図示されない対向電極
が形成された対向電極基板および、これら両基板間に封
入された液晶等より主として構成されている。上記逆ス
タガ型のＴＦＴ１２１では、チャネル領域にエッチング
ストッパ膜を形成する必要がない。
【０００７】上記ＴＦＴ１２１は、図７に示すように、
ゲート信号線１０２から垂直上方に突出して形成される
ゲート電極Ｇ、絶縁膜１０３・１０３’により形成され
るゲート絶縁膜、チャネル領域となる高抵抗半導体膜１
０４、ソース電極Ｓおよびドレイン電極Ｄとなる低抵抗
半導体膜１０５、ソース金属膜１０６、透明導電膜１０
７、および保護膜１０８がこの順に積層された構造を有
している。
【０００８】次に、以下において、上記従来のアクティ
ブマトリクス型液晶表示装置の製造方法を、図５に基づ
いて説明する。
【０００９】まず、図５（ａ）に示すように、アルミニ
ウム合金や高融点金属等をスパッタリング法等でガラス
基板１０１上に成膜してパターニング（パターン形成）
することにより、ゲート信号線１０２およびゲート電極
Ｇを形成する。
【００１０】次に、同図（ｂ）に示すように、２層構造
を有する絶縁膜１０３・１０３’、高抵抗半導体膜１０
４、低抵抗半導体膜１０５をプラズマＣＶＤ（Ｃｈｅｍ
ｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法等で
連続して成膜した後に、高融点金属またはその合金から
なるソース金属膜１０６をスパッタリング法等により連
続して成膜する。このようにして成膜されたソース金属
膜１０６、低抵抗半導体膜１０５、高抵抗半導体膜１０
４を同一のフォトマスクを用いて同時にフォトエッチン
グすることによりパターニングする。
【００１１】次に、同図（ｃ）に示すように、ＩＴＯ
（ｉｎｄｉｕｍ−ｔｉｎ ｏｘｉｄｅ，インジウム錫酸
化物）等からなる透明導電膜１０７をソース金属膜１０
６上にスパッタリング法等で成膜する。この後、透明導
電膜１０７、ソース金属膜１０６、低抵抗半導体膜１０
５を同一のフォトマスクを用いて選択的にフォトエッチ
ングする。
【００１２】続いて、保護膜１０８を形成して一部を除
去することにより、ＴＦＴ１２１’、図示しないソース
信号線１２４、および画素電極１２６等を形成する。
【００１３】最後に、同図（ｄ）に示すように、窒化シ
リコン膜等からなる保護膜１０８をプラズマＣＶＤ法等
により成膜した後、パターニングすることにより、ソー
ス信号線１２４の図示しない外部引き出し電極部および
図示しない画素電極１２６上に成膜された保護膜１０８
を除去すると同時に、ゲート信号線１０２の図示しない
外部引き出し電極部上の絶縁膜１０３・１０３’および
保護膜１０８を除去し、ＴＦＴアレイ基板を完成する。
【００１４】上述したように、上記従来のアクティブマ
トリクス型液晶表示装置の製造方法では、画素電極１２
６、ソース信号線１２４の外部引き出し電極部、ゲート
信号線１０２の外部引き出し電極部のいずれをも４回の
フォトリソ工程（フォトエッチ工程）で形成するＴＦＴ
アレイ基板の製造工程が採用されている。
【００１５】
【発明が解決しようとする課題】ところが、上記従来の
アクティブマトリクス型液晶表示装置の製造方法では、
絶縁膜１０３・１０３’、高抵抗半導体膜１０４、低抵
抗半導体膜１０５をプラズマＣＶＤ法等で連続して成膜
した後に、パターニングを行うことなく、ソース金属膜
１０６をスパッタリング法等で成膜するため、低抵抗半
導体膜１０５とソース金属膜１０６との間において、大
面積領域下で界面が存在することとなる。すなわち、低
抵抗半導体膜１０５およびソース金属膜１０６は、いず
れもＴＦＴアレイ基板の全面に成膜されるため、ソース
金属膜１０６を成膜した段階において、上記両膜が接触
する面積がＴＦＴアレイ基板表面の全面積に相当するた
め、上記界面の面積がＴＦＴアレイ基板全面とほぼ同一
の領域にわたることとなる。
【００１６】また、上記高抵抗半導体膜１０４と低抵抗
半導体膜１０５とから形成される半導体層は、膜応力す
なわち、膜表面の単位面積当たりにおいて、外部からの
力によって変形が加わった場合に、これをもとに戻そう
とする力が大きい。このため、上記大面積領域下で存在
する低抵抗半導体膜１０５とソース金属膜１０６との間
の界面において密着性が取れず、膜剥がれを生じるとい
う問題がある。
【００１７】すなわち、ＴＦＴアレイ基板の製造工程に
おいて、上記のような膜剥がれが生じることから、アク
ティブマトリクス型液晶表示装置の製造歩留りが低下す
るという問題を有している。
【００１８】本発明は、上記問題を解決するためになさ
れたもので、その目的は、少ない製造工程で製造でき、
かつ、膜剥がれによる製造歩留りの低下を防止すること
により低コスト化を図れるアクティブマトリクス型液晶
表示装置の製造方法を提供することにある。
【００１９】
【課題を解決するための手段】本発明者らは、上記の諸
問題を解決するために鋭意研究を続けてきた結果、ＴＦ
Ｔアレイ基板を構成するＴＦＴにおける半導体膜層を先
にパターニングして半導体膜パターンを形成し、その後
に透明導電膜層およびソース金属膜層を成膜して積層す
ることにより、上記の目的を達成できることを見出し、
本発明を完成するに至った。
【００２０】請求項１に記載の製造方法は、上記の課題
を解決するために、薄膜トランジスタがマトリクス状に
形成され、薄膜トランジスタを制御するゲート信号線お
よび薄膜トランジスタにデータ信号を供給するソース信
号線がそれぞれ直交する形で形成され、薄膜トランジス
タを介してソース信号線と接続される画素電極を有し、
画素電極と画素電極に対向して設けられた対向電極との
間に液晶材料が保持されている液晶表示装置の製造方法
において、基板上に、第１金属膜および第２金属膜を順
に積層した後、第１次のフォトエッチングを行い、上記
薄膜トランジスタ、ゲート信号線、およびゲート信号線
の外部引き出し電極部をそれぞれ形成する段階と、上記
第１次のフォトエッチングによるパターンが形成された
基板の全面に絶縁膜、高抵抗半導体膜、及び低抵抗半導
体膜を順に積層する段階と、上記低抵抗半導体膜及び高
抵抗半導体膜に対し、第２次のフォトエッチングを行
い、上記薄膜トランジスタに半導体膜パターンを形成す
る段階と、上記半導体膜パターンを形成した基板の全面
に透明導電膜、第３金属膜、および第４金属膜を順に積
層する段階と、上記第４金属膜、第３金属膜、透明導電
膜、および半導体膜パターンの低抵抗半導体膜に対し、
第３次のフォトエッチングを行い、上記ソース信号線、
ソース信号線の外部引き出し電極部、上記薄膜トランジ
スタのソース・ドレイン電極および画素電極を形成する
段階と、上記ソース・ドレイン電極および画素電極を形
成した基板全面に保護膜を形成する段階と、上記保護
膜、および絶縁膜に対し、第４次のフォトエッチングを
行い、上記ゲート信号線の外部引き出し電極部、ソース
信号線の外部引き出し電極部、および画素電極を露出さ
せる段階と、露出した上記ゲート信号線の外部引き出し
電極部、ソース信号線の外部引き出し電極部、および画
素電極の第２金属膜、第３金属膜、第４金属膜をエッチ
ングする段階とを含むことを特徴としている。
【００２１】上記の方法によれば、基板の全表面にわた
って、上記透明導電膜、第３金属膜、および第４金属膜
を順に積層しても、既に上記半導体膜パターンが形成さ
れているので、パターン化された半導体膜パターンと、
上記透明導電膜との間で対面する面積が小さいため、膜
剥がれを生じることがなく、良好な密着性が得られ、安
定な製造歩留りを得ることができる。
【００２２】請求項２に記載の製造方法は、上記の課題
を解決するために、請求項１記載の方法に加えて、第１
金属膜を、チタンにより形成することを特徴としてい
る。
【００２３】上記の方法によれば、第１金属膜および第
２金属膜を有するゲート信号線の外部引き出し電極部
が、たとえば、ＴＡＢ（ｔａｐｅ ａｕｔｏｍａｔｅｄ
ｂｏｎｄｉｎｇ）法により、外部駆動回路と接続され
る場合、ゲート信号線の外部引き出し端子となる第１金
属膜をチタンとするとともに、第２金属膜をアルミニウ
ム等とすれば、ウェットエッチングを行うことにより、
第１金属膜であるチタンのみを残して選択的にフォトエ
ッチングして、ゲート信号線の外部引き出し端子をチタ
ンにより形成できる。よって、上記方法では、チタンが
アルミニウムと比べて酸化され難いことから、チタンか
らなる上記外部引き出し端子と外部駆動回路との電気的
接続における信頼性を向上できる液晶表示装置を簡単に
安定して製造できる。
【００２４】請求項３に記載の製造方法は、上記の課題
を解決するために、請求項１または２記載の方法に加え
て、第２金属膜を、アルミニウムまたはアルミニウム合
金により形成することを特徴としている。
【００２５】上記の方法によれば、配線抵抗を下げると
いう効果が得られるとともに、ウェットエッチングによ
り容易に第１金属膜であるチタンのみを残す、選択的な
フォトエッチングを確実に行うことができる。
【００２６】請求項４に記載の製造方法は、上記の課題
を解決するために、請求項１ないし３のいずれか１項に
記載の方法に加えて、第３金属膜をモリブデンにより形
成することを特徴としている。
【００２７】上記の方法によれば、画素電極としてのＩ
ＴＯが、上記モリブデンからなる第３金属膜によって、
アルミニウム等と直接接触することが防止されるため、
アルミニウムによる電蝕を防止することができる。ま
た、モリブデンは、アルミニウムをウェットエッチング
する際に用いる燐酸と硝酸とを主成分とするエッチャン
ト（薬液）により、容易にウェットエッチングして除去
することができるため、アルミニウムと同時にウェット
エッチングすることができ、製造コストを低減できる。
【００２８】請求項５に記載の製造方法は、上記の課題
を解決するために、請求項１ないし４のいずれか１項に
記載の方法に加えて、第４金属膜を、アルミニウムまた
はアルミニウム合金により形成することを特徴としてい
る。
【００２９】上記の方法によれば、画素電極およびゲー
ト信号線の外部引き出し端子を露出させる段階におい
て、同じくアルミニウムまたはアルミニウム合金により
形成された第２金属膜と第４金属膜とを同時にウェット
エッチングすることができるため、フォトエッチング工
程を削減でき、製造コストを低減できる。
【００３０】請求項６に記載の製造方法は、上記の課題
を解決するために、請求項１ないし５のいずれか１項に
記載の方法に加えて、フォトエッチングにより、ゲート
信号線の外部引き出し電極部およびソース信号線の外部
引き出し電極部の少なくともいずれか一方を露出させる
工程を有し、複数の上記ゲート信号線の外部引き出し電
極部および複数の上記ソース信号線の外部引き出し電極
部の少なくとも何れか一つの露出部は、一つのコンタク
トホールにより形成されることを特徴としている。
【００３１】上記の方法によれば、各露出部間に生じる
保護膜と該露出部との段差が生じないため、オーバーハ
ングによる不安定な断面構造が生じない。これにより、
たとえば、ＴＡＢ法等を用いたソース信号線の外部引き
出し端子と外部駆動回路とを容易に接続することができ
る。
【００３２】請求項７に記載の製造方法は、上記の課題
を解決するために、請求項１ないし６のいずれか１項に
記載の方法に加えて、画素電極をフォトエッチングによ
り露出させる工程を有し、該画素電極の露出部を、該画
素電極よりも大きく形成することを特徴としている。
【００３３】上記の方法によれば、画素電極とソース信
号線との間の露出部に残存している不要部分である低抵
抗半導体膜を、画素電極の露出と同時に容易に除去する
ことができるため、短絡不良を防止でき、その上、製造
歩留りを向上させることができる。
【００３４】
【発明の実施の形態】本発明の実施の一形態について図
面に基づいて説明すれば以下のとおりである。 〔実施の形態１〕図１は、本実施の形態にかかる液晶表
示装置の製造方法を説明するための、図２のＡ−Ａ’線
における矢視断面図である。また、図２は、本実施の形
態にかかる液晶表示装置を構成するＴＦＴアレイ基板を
示す平面図である。
【００３５】本実施の形態にかかるＴＦＴアレイ基板
は、図２に示すように、ＴＦＴアレイ基板平面に互いに
並行した複数のゲート信号線２２と互いに並行した複数
のソース信号線２４とが互いに直交してマトリクス状に
配置されている。すなわち、各ゲート信号線２２と各ソ
ース信号線２４とは、図１に示す絶縁膜３を介して直交
して配置されており、ゲート信号線２２とソース信号線
２４との各交点には、画素電極２６に対し、ソース信号
線２４からのデータ信号（画素信号）を供給するＴＦＴ
２１がマトリクス状に設けられている。
【００３６】また、図示しないＴＦＴアレイ基板の周辺
部には、ゲート信号線２２とソース信号線２４とのそれ
ぞれの延長線上に、ゲート信号線の外部引き出し電極部
２３（図３参照）とソース信号線の外部引き出し電極部
２５（図４参照）とがそれぞれ配置されており、外部駆
動回路との接続を担っている。
【００３７】以下において、本実施の形態にかかる液晶
表示装置の製造方法を、上記ＴＦＴ２１におけるフォト
エッチング工程を例にとって説明する。
【００３８】本実施の形態にかかる液晶表示装置の製造
方法では、図１（ａ）に示すように、まず、ガラス基板
１上に第１金属膜２を形成するための、厚み５００Åの
チタン、および第２金属膜２’を形成するための、厚み
３０００Åのアルミニウムをスパッタリング法によりこ
の順に蒸着し、積層する。
【００３９】その後、第１次のフォトエッチング工程と
して、フォトエッチングを行い、第１金属膜２および第
２金属膜２’をパターン形成することにより、ＴＦＴ２
１におけるゲート信号線２２、および図示しないゲート
信号線の外部引き出し電極部２３をそれぞれ形成する。
すなわち、図１（ａ）に示す第１次のフォトエッチング
により形成された、互いに積層された状態の第１金属膜
２と第２金属膜２’との二重構造により、ゲート信号線
２２およびゲート信号線の外部引き出し電極部２３が形
成される。
【００４０】第１金属膜２として用いられる金属は、特
に限定されないが、たとえば、チタン、クロム、あるい
は、モリブデン等が挙げられる。これら例示の金属のう
ち、特にチタンが好ましい。
【００４１】すなわち、たとえば、ゲート信号線の外部
引き出し電極部２３がＴＡＢ法により、外部駆動回路と
接続される場合、外部駆動回路との接続端子、つまりゲ
ート信号線の外部引き出し端子となる第１金属膜２をチ
タンとすることにより、選択的なフォトエッチングを確
実に行うことができる。
【００４２】具体的には、たとえば、第１金属膜２をチ
タンで形成するとともに、第２金属膜２’をアルミニウ
ム等の低抵抗配線で形成した場合、まず、ドライエッチ
ングにより容易にゲート信号線２２およびゲート信号線
の外部引き出し電極部２３のゲートパターンを形成で
き、かつ、ゲート信号線の外部引き出し端子を形成する
際に、ウェットエッチングを行うことにより、第１金属
膜２であるチタンのみを残して選択的にフォトエッチン
グして、第２金属膜２’の該当部分を除去することがで
きる。
【００４３】上記のように、第１金属膜２をチタンによ
り形成すれば、チタンがアルミニウムと比べて酸化され
難いことから、チタンからなる上記外部引き出し端子
と、外部駆動回路との電気的接続における信頼性を向上
できる。
【００４４】また、第２金属膜２’を、たとえば、アル
ミニウムまたは、アルミニウム合金で形成することによ
り、配線抵抗を下げるという効果が得られるとともに、
上記ウェットエッチングにより容易にチタンのみを残す
選択的なフォトエッチングを確実に行うことができる。
【００４５】次に、図１（ｂ）に示すように、上記のよ
うにしてゲートパターン、すなわち、パターニング後の
ゲート信号線２２およびゲート信号線の外部引き出し電
極部２３が形成されたガラス基板１の全表面に対応する
範囲内に、絶縁膜３としての、厚み４０００Åの窒化シ
リコン膜、高抵抗半導体膜４（高抵抗半導体膜層）を形
成するための、厚み１５００Åの非晶質シリコン膜、お
よび低抵抗半導体膜５（低抵抗半導体膜層）を形成する
ための、不純物ドープされた厚み５００Åの非晶質シリ
コン膜をプラズマＣＶＤ法によりこの順に積層する。
【００４６】その後、第２次のフォトエッチング工程と
して、上記積層された低抵抗半導体膜５と高抵抗半導体
膜４とを同一のフォトマスクを用いて同時に選択的にフ
ォトエッチングすることにより、ＴＦＴ２１における半
導体領域として、半導体膜パターンを形成する。
【００４７】次に、図１（ｃ）に示すように、ガラス基
板１の全平面積に対応する範囲内に、透明導電膜６とし
ての、厚み１０００ÅのＩＴＯ、第３金属膜７として
の、厚み１０００Åのモリブデン、および第４金属膜
７’としての、厚み１０００Åのアルミニウムをスパッ
タリング法によりこの順に蒸着して積層する。
【００４８】続いて、第３次のフォトエッチング工程と
して、上記積層された第４金属膜７’、第３金属膜７、
および透明導電膜６を同一のフォトマスクを用いて同時
にフォトエッチングする。また、さらに上記と同一のフ
ォトマスクを用いて、該フォトエッチングにより生じ
た、ＴＦＴ２１において露出している低抵抗半導体膜５
（低抵抗半導体膜層）の該露出部を選択的にフォトエッ
チングする。
【００４９】上記第３次のフォトエッチング工程によ
り、ＴＦＴ２１のソース電極Ｓ、ドレイン電極Ｄならび
に画素電極２６、および、図示しないソース信号線２４
並びに図示しないソース信号線の外部引き出し電極部２
５が形成される。
【００５０】ここで、第３金属膜７として用いられる金
属としては、特に限定がないが、たとえば、モリブデ
ン、チタン、クロム等が挙げられる。これら例示の金属
の中でも、特にモリブデンが好ましい。
【００５１】第３金属膜７をモリブデンで形成すること
により、画素電極２６としてのＩＴＯがアルミニウム等
と直接接触することがないため、電蝕を防止することが
できる。たとえば、画素電極２６としてのＩＴＯ上にモ
リブデンを積層し、該モリブデンからなる第３金属膜７
上に第４金属膜７’としてアルミニウムを積層する構造
とすることにより、電蝕が防止できる。
【００５２】また、モリブデンは、アルミニウムをウェ
ットエッチングする際に用いる燐酸と硝酸とを主成分と
するエッチャントにより、容易にウェットエッチングし
て除去することができるため、アルミニウムと同時にウ
ェットエッチングすることができ、効率的である。
【００５３】また、第４金属膜７’をたとえば、アルミ
ニウムまたはアルミニウム合金とすれば、画素電極２６
およびゲート信号線の外部引き出し端子を露出させる段
階において、同じくアルミニウムまたはアルミニウム合
金により形成された第２金属膜２’と上記第４金属膜
７’とを同時にウェットエッチングすることができるた
め、フォトエッチング工程を削減でき、効率的である。
【００５４】最後に、図１（ｄ）に示すように、ガラス
基板１の全平面積に対応する範囲内に、保護膜８として
の、厚み２０００Åの窒化シリコン膜をプラズマＣＶＤ
法により成膜する。その後、第４次のフォトエッチング
工程として、同一のフォトマスクを用いて、画素電極２
６、図３に示すゲート信号線の外部引き出し電極部２
３、および図４に示すソース信号線の外部引き出し電極
部２５をＴＦＴアレイ基板表面に露出させるために、ま
ず、保護膜８および／または絶縁膜３を同時にフォトエ
ッチングする。これにより、まず、ゲート信号線の外部
引き出し電極部２３、およびソース信号線の外部引き出
し電極部２５がＴＦＴアレイ基板表面に露出する。尚、
この時、画素電極２６上に積層されている第４金属膜
７’も同時に露出する。
【００５５】続いて上記同一のフォトマスクをさらに用
いて、上記フォトエッチングの結果露出したゲート信号
線の外部引き出し電極部２３として形成された第２金属
膜２’、およびソース信号線の外部引き出し電極部２５
および画素電極２６上に形成された第３金属膜７および
第４金属膜７’を同時にフォトエッチングすることによ
り、ＴＦＴアレイ基板を完成する。
【００５６】尚、上記保護膜８をフォトエッチングし
て、画素電極２６上に積層されている第４金属膜７’を
露出させる段階で、露出部を形成するためのマスクパタ
ーンを該露出部が画素電極２６よりも大きく形成される
大きさに設定してもよい。より詳細には、保護膜８をフ
ォトエッチングする段階におけるフォトエッチングによ
って、残存する低抵抗半導体膜５の不要部分が同時に除
去できるように、上記露出部の大きさを設定する。
【００５７】このような方法を用いることにより、ドレ
イン電極Ｄおよび画素電極２６とソース信号線２４との
間に残存している、不要部分である低抵抗半導体膜５
を、第４金属膜７’、第３金属膜７を除去して画素電極
２６を露出させる段階で容易に除去することができる。
このため、画素電極２６とソース信号線２４との間、お
よび、画素電極２６相互間の短絡不良を防止できる。こ
れにより製造歩留りを向上させることができる。
【００５８】以上のように、本実施の形態にかかる液晶
表示装置の製造方法を用いれば、第１次から第４次まで
の４段階のフォトエッチング工程により、ＴＦＴアレイ
基板を形成できるため、製造工程が簡略となる。
【００５９】これに加えてさらに、第２次のフォトエッ
チング工程として、上記積層された低抵抗半導体膜５と
高抵抗半導体膜４とを同一のフォトマスクを用いて同時
に選択的にフォトエッチングすることにより、ＴＦＴ２
１における半導体膜パターンを形成した後、ガラス基板
１の全平面積に対応する範囲内に、透明導電膜６、第３
金属膜７、および第４金属膜７’を積層することから、
膜剥がれを生じることがない。
【００６０】すなわち、ガラス基板１の、たとえば、全
平面積にわたって、上記透明導電膜６やソース金属膜層
等を積層しても、既に上記半導体領域としての半導体膜
パターンが第２次のフォトエッチング工程において形成
されているので、低抵抗半導体膜５と高抵抗半導体膜
４、すなわち、膜応力の大きい半導体膜パターンと、上
記透明導電膜６やソース金属膜層との界面が広い面積に
わたって存在しないため、膜剥がれを生じることがな
く、良好な密着性が得られ、安定な製造歩留りを得るこ
とができる。
【００６１】〔実施の形態２〕以下において上記ＴＦＴ
アレイ基板の製造工程の他の実施の形態について説明す
る。尚、本実施の形態の液晶表示装置の製造方法におい
て、実施の形態１と同様の箇所については、同一の部材
番号を付し、その説明を省略する。図３は、本実施の形
態にかかる液晶表示装置の製造方法における、ＴＦＴア
レイ基板のゲート信号線の外部引き出し電極部２３にお
ける露出部の形成方法を説明する説明図である。また、
図４は、本実施の形態にかかる液晶表示装置の製造方法
における、ＴＦＴアレイ基板のソース信号線の外部引き
出し電極部２５における露出部の形成方法を説明する説
明図である。
【００６２】ゲート信号線の外部引き出し電極部２３
は、まず、図１（ａ）に示す第１次のフォトエッチング
工程において、フォトエッチング後の第１金属膜２およ
び第２金属膜２’として形成される。その後、実施の形
態１で示した図１（ａ）〜図１（ｃ）に示す製造工程に
より、ＴＦＴ２１が形成された後、図１（ｄ）に示す第
４次のフォトエッチング工程において、上記ゲート信号
線の外部引き出し電極部２３上に積層されている保護膜
８および絶縁膜３が、画素電極部２６およびソース信号
線の引き出し電極部２５上に積層された保護膜８および
絶縁膜３と同時にフォトエッチングされることにより、
ゲート信号線の外部引き出し電極部２３がＴＦＴアレイ
基板表面に露出する。
【００６３】次いで、露出したゲート信号線の外部引き
出し電極部２３表面の第２金属膜２’を、上記のフォト
エッチングに用いたと同一のフォトマスクをさらに用い
て、ソース信号線の外部引き出し電極部２５および画素
電極２６上に形成された第３金属膜７、および第４金属
膜７’と同時にフォトエッチングすることにより、ゲー
ト信号線の外部引き出し端子が形成される。
【００６４】ここで、上記保護膜８および絶縁膜３を同
時にフォトエッチングしてゲート信号線の外部引き出し
電極部２３を露出させる際、複数あるゲート信号線の外
部引き出し電極部２３を、同一のマスクパターンを用い
てフォトエッチングする。すなわち、図３に示すよう
に、同一のマスクパターンを用いて一つのコンタクトホ
ール２７（保護膜８および絶縁膜３の開口部）を形成す
ることにより、複数あるゲート信号線の外部引き出し電
極部２３をコンタクトホール２７の範囲内に露出させ
る。
【００６５】上記の方法を用いれば、複数あるゲート信
号線の外部引き出し電極部２３の各電極毎に各別のコン
タクトホールを設けることにより、各別に露出部を設け
る場合のような、各電極毎に、つまり、各露出部間に生
じる保護膜８および絶縁膜３と該露出部との段差が生じ
ない。これにより、オーバーハングによる不安定な断面
構造が生じないため、たとえば、ＴＡＢ法等を用いたゲ
ート信号線の外部引き出し端子と外部駆動回路とを容易
に接続することができる。
【００６６】また、ゲート信号線の外部引き出し電極部
２３を露出させる際、露出部を上記のようなコンタクト
ホールにより形成する方法の他に、たとえば、保護膜８
および絶縁膜３を完全に除去することにより、露出させ
る方法を用いてもよい。この場合、保護膜８および絶縁
膜３を完全に除去するため、上記のようなマスクパター
ンを用いる手間が省け、更に効率的に露出させることが
できる。
【００６７】次に、上記ゲート信号線の外部引き出し端
子の形成と同様の原理を用いたソース信号線の外部引き
出し端子の形成方法を図４により以下に説明する。ソー
ス信号線の外部引き出し電極部２５は、まず、図１
（ｃ）に示す第３次のフォトエッチング工程において、
図示しないフォトエッチング後の透明導電膜６、第３金
属膜７、第４金属膜７’として形成される。その後、図
１（ｄ）に示す第４次のフォトエッチング工程におい
て、上記ゲート信号線の外部引き出し電極部２３上に積
層されている保護膜８が、フォトエッチングされること
により、画素電極部２６およびゲート信号線の外部引き
出し電極部２３と同時にソース信号線の外部引き出し電
極部２５がＴＦＴアレイ基板表面に露出する。
【００６８】次いで、露出したソース信号線の外部引き
出し電極部２５表面の第３金属膜７および第４金属膜
７’を、上記のフォトエッチングに用いたと同一のフォ
トマスクをさらに用いて、ゲート信号線の外部引き出し
電極部２３における第２金属膜２’、および画素電極２
６上に形成された第３金属膜７および第４金属膜７’と
同時にフォトエッチングすることにより、ソース信号線
の外部引き出し端子が形成される。
【００６９】ここで、上記保護膜８を同時にフォトエッ
チングしてソース信号線の外部引き出し電極部２５を露
出させる際、複数あるソース信号線の外部引き出し電極
部２５を、同一のマスクパターンを用いてフォトエッチ
ングする。すなわち、図４に示すように、同一のマスク
パターンを用いて一つのコンタクトホール２７（保護膜
８の開口部）を形成することにより、複数あるソース信
号線の外部引き出し電極部２５をコンタクトホール２７
の範囲内に露出させる。
【００７０】上記の方法を用いれば、複数あるソース信
号線の外部引き出し電極部２５の各電極毎に各別のコン
タクトホールを設けることで各別の露出部を設ける場合
のような、各電極毎つまり、各露出部間に生じる保護膜
８と該露出部との段差が生じない。これにより、オーバ
ーハングによる不安定な断面構造が生じないため、たと
えば、ＴＡＢ法等を用いたソース信号線の外部引き出し
端子と外部駆動回路とを容易に接続することができる。
【００７１】また、ソース信号線の外部引き出し電極部
２５を露出させる際、露出部を上記のようなコンタクト
ホールにより形成する方法の他に、たとえば、保護膜８
を完全に除去することにより、露出させる方法を用いて
もよい。この場合、保護膜８を完全に除去するため、上
記のようなマスクパターンを用いる手間が省け、更に効
率的に露出させることができる。
【００７２】以上述べたように、本発明にかかる液晶表
示装置の製造方法は、たとえば、薄膜トランジスタがマ
トリクス状に形成され、該薄膜トランジスタを制御する
ゲート信号線および該薄膜トランジスタにデータ信号を
供給するソース信号線がそれぞれ直交する形で形成され
た該薄膜トランジスタを介してソース信号線と接続され
る画素電極を有し、該画素電極と、画素電極に対向して
設けられた対向電極との間に液晶材料が保持された液晶
表示装置の製造方法として、以下に述べる工程を含む方
法とすることができる。
【００７３】すなわち、ガラス基板上に、ゲート信号線
とソース信号線とを絶縁膜を介して直交して配置し、上
記ゲート信号線とソース信号線との各交点に、画素電極
に画素信号を供給するための上記薄膜トランジスタを、
上記ゲート信号線、ソース信号線、および上記画素電極
と接続させて配置して薄膜トランジスタアレイ基板を形
成する液晶表示装置の製造方法であって、第１金属膜と
第２金属膜とを上記ガラス基板上に積層した後、上記ゲ
ート信号線およびゲート信号線の外部引き出し電極部を
パターン形成する第１次のフォトエッチング工程と、上
記パターン形成された基板上に、上記絶縁膜と、高抵抗
半導体膜と低抵抗半導体膜とをこの順に積層した後、上
記薄膜トランジスタにおける半導体膜パターンを形成す
る第２次のフォトエッチング工程と、上記半導体膜パタ
ーンが形成された基板上に透明導電膜、第３金属膜、第
４金属膜をこの順に積層した後、上記ソース信号線、ソ
ース信号線の外部引き出し電極部、上記薄膜トランジス
タにおけるソース電極ならびにドレイン電極、および画
素電極を形成するとともに、上記半導体膜パターン形成
後の低抵抗半導体膜の露出部を除去する第３次のフォト
エッチング工程と、基板上に保護膜を積層した後、上記
ゲート信号線の外部引き出し電極部、上記ソース信号線
の外部引き出し電極部、および画素電極をそれぞれ露出
させる第４次のフォトエッチング工程とを含み、上記露
出した上記ゲート信号線の外部引き出し電極部、上記ソ
ース信号線の外部引き出し電極部、および画素電極の第
２金属膜、第３金属膜、第４金属膜をエッチングする段
階を含む方法とすることができる。
【００７４】上記のような方法とすることにより、本発
明にかかる液晶表示装置のＴＦＴアレイ基板は、４回の
フォトエッチング工程で形成することができ、製造工程
の簡略化が可能となるとともに、半導体膜パターンと、
ソース金属膜層との間の良好な密着性を得ることができ
る。
【００７５】すなわち、低抵抗半導体膜５と高抵抗半導
体膜４とを同時に選択的にフォトエッチングすることに
よりＴＦＴ２１に半導体膜パターンを形成した後、ガラ
ス基板１の、たとえば全面に透明導電膜６、第３金属膜
７、および第４金属膜７’を積層しても、既に、上記半
導体膜パターンが形成されており、大面積での半導体膜
層とソース金属膜層との界面が存在しないため、良好な
密着性が得られ、膜剥がれを生じることなく、安定な製
造歩留りを得ることができる。
【００７６】
【発明の効果】請求項１に記載の製造方法は、以上のよ
うに、薄膜トランジスタがマトリクス状に形成され、薄
膜トランジスタを制御するゲート信号線および薄膜トラ
ンジスタにデータ信号を供給するソース信号線がそれぞ
れ直交する形で形成され、薄膜トランジスタを介してソ
ース信号線と接続される画素電極を有し、画素電極と画
素電極に対向して設けられた対向電極との間に液晶材料
が保持されている液晶表示装置の製造方法において、基
板上に、第１金属膜および第２金属膜を順に積層した
後、第１次のフォトエッチングを行い、上記薄膜トラン
ジスタ、ゲート信号線、およびゲート信号線の外部引き
出し電極部をそれぞれ形成する段階と、上記第１次のフ
ォトエッチングによるパターンが形成された基板の全面
に絶縁膜、高抵抗半導体膜、及び低抵抗半導体膜を順に
積層する段階と、上記低抵抗半導体膜及び高抵抗半導体
膜に対し、第２次のフォトエッチングを行い、上記薄膜
トランジスタに半導体膜パターンを形成する段階と、上
記半導体膜パターンを形成した基板の全面に透明導電
膜、第３金属膜、および第４金属膜を順に積層する段階
と、上記第４金属膜、第３金属膜、透明導電膜、および
半導体膜パターンの低抵抗半導体膜に対し、第３次のフ
ォトエッチングを行い、上記ソース信号線、ソース信号
線の外部引き出し電極部、上記薄膜トランジスタのソー
ス・ドレイン電極および画素電極を形成する段階と、上
記ソース・ドレイン電極および画素電極を形成した基板
全面に保護膜を形成する段階と、上記保護膜、および絶
縁膜に対し、第４次のフォトエッチングを行い、上記ゲ
ート信号線の外部引き出し電極部、ソース信号線の外部
引き出し電極部、および画素電極を露出させる段階と、
露出した上記ゲート信号線の外部引き出し電極部、ソー
ス信号線の外部引き出し電極部、および画素電極の第２
金属膜、第３金属膜、第４金属膜をエッチングする段階
とを含む方法である。
【００７７】それゆえ、基板の全表面にわたって、上記
透明導電膜、第３金属膜、および第４金属膜を順に積層
しても、既に上記半導体膜パターンが形成されているの
で、パターン化された半導体膜パターンと、上記透明導
電膜との間で対面する面積が小さいため、膜剥がれを生
じることがなく、良好な密着性が得られ、安定な製造歩
留りを得ることができるという効果を奏する。
【００７８】請求項２に記載の製造方法は、以上のよう
に、請求項１記載の方法に加えて、第１金属膜を、チタ
ンにより形成する方法である。
【００７９】それゆえ、第１金属膜および第２金属膜を
有するゲート信号線の外部引き出し電極部が、たとえ
ば、ＴＡＢ（ｔａｐｅ ａｕｔｏｍａｔｅｄ ｂｏｎｄ
ｉｎｇ）法により、外部駆動回路と接続される場合、ゲ
ート信号線の外部引き出し端子となる第１金属膜をチタ
ンとするとともに、第２金属膜をアルミニウム等とすれ
ば、ウェットエッチングを行うことにより、第１金属膜
であるチタンのみを残して選択的にフォトエッチングし
て、ゲート信号線の外部引き出し端子をチタンにより形
成できる。よって、上記方法では、チタンがアルミニウ
ムと比べて酸化され難いことから、チタンからなる上記
外部引き出し端子と外部駆動回路との電気的接続におけ
る信頼性を向上できる液晶表示装置を簡単に安定して製
造できるという効果を奏する。
【００８０】請求項３に記載の製造方法は、以上のよう
に、請求項１または２記載の方法に加えて、第２金属膜
を、アルミニウムまたはアルミニウム合金により形成す
る方法である。
【００８１】それゆえ、配線抵抗を下げるという効果が
得られるとともに、ウェットエッチングにより容易に第
１金属膜であるチタンのみを残す、選択的なフォトエッ
チングを確実に行えるという効果を奏する。
【００８２】請求項４に記載の製造方法は、以上のよう
に、請求項１ないし３のいずれか１項に記載の方法に加
えて、第３金属膜をモリブデンにより形成する方法であ
る。
【００８３】それゆえ、画素電極としてのＩＴＯが、上
記モリブデンからなる第３金属膜によって、アルミニウ
ム等と直接接触することが防止されるため、アルミニウ
ムによる電蝕を防止することができる。また、モリブデ
ンは、アルミニウムをウェットエッチングする際に用い
る燐酸と硝酸とを主成分とするエッチャント（薬液）に
より、容易にウェットエッチングして除去することがで
きるため、アルミニウムと同時にウェットエッチングす
ることができ、製造コストを低減できるという効果を奏
する。
【００８４】請求項５に記載の製造方法は、以上のよう
に、請求項１ないし４のいずれか１項に記載の方法に加
えて、第４金属膜を、アルミニウムまたはアルミニウム
合金により形成する方法である。
【００８５】それゆえ、画素電極およびゲート信号線の
外部引き出し端子を露出させる段階において、同じくア
ルミニウムまたはアルミニウム合金により形成された第
２金属膜と第４金属膜とを同時にウェットエッチングす
ることができるため、フォトエッチング工程を削減で
き、製造コストを低減できるという効果を奏する。
【００８６】請求項６に記載の製造方法は、以上のよう
に、請求項１ないし５のいずれか１項に記載の方法に加
えて、フォトエッチングにより、ゲート信号線の外部引
き出し電極部およびソース信号線の外部引き出し電極部
の少なくともいずれか一方を露出させる工程を有し、複
数の上記ゲート信号線の外部引き出し電極部および複数
の上記ソース信号線の外部引き出し電極部の少なくとも
何れか一つの露出部は、一つのコンタクトホールにより
形成される方法である。
【００８７】それゆえ、各露出部間に生じる保護膜と該
露出部との段差が生じないため、オーバーハングによる
不安定な断面構造が生じない。これにより、たとえば、
ＴＡＢ法等を用いたソース信号線の外部引き出し端子と
外部駆動回路とを容易に接続することができるという効
果を奏する。
【００８８】請求項７に記載の製造方法は、以上のよう
に、請求項１ないし６のいずれか１項に記載の方法に加
えて、画素電極をフォトエッチングにより露出させる工
程を有し、該画素電極の露出部を、該画素電極よりも大
きく形成する方法である。
【００８９】それゆえ、画素電極とソース信号線との間
の露出部に残存している不要部分である低抵抗半導体膜
を、画素電極の露出と同時に容易に除去することができ
るため、短絡不良を防止でき、その上、製造歩留りを向
上させることができるという効果を奏する。
【図面の簡単な説明】
【図１】第１図（ａ）〜（ｄ）は、本発明の一実施の形
態にかかる液晶表示装置の製造方法を説明するための、
図２のＡ−Ａ’線における矢視断面図である。
【図２】本発明の一実施の形態にかかる液晶表示装置を
構成するＴＦＴアレイ基板を示す平面図である。
【図３】本発明の一実施の形態にかかる液晶表示装置の
製造方法における、ＴＦＴアレイ基板のゲート信号線の
外部引き出し電極部の露出部の形成方法を説明する説明
図である。
【図４】本発明の一実施の形態にかかる液晶表示装置の
製造方法における、ＴＦＴアレイ基板のソース信号線の
外部引き出し電極部の露出部の形成方法を説明する説明
図である。
【図５】第５図（ａ）〜（ｄ）は、従来のアクティブマ
トリクス型液晶表示装置を構成するＴＦＴアレイ基板に
おけるソース信号線の引き出し電極部周辺の製造工程を
示す断面図である。
【図６】従来のアクティブマトリクス型液晶表示装置を
構成するＴＦＴアレイ基板の平面図である。
【図７】従来のアクティブマトリクス型液晶表示装置を
構成するＴＦＴアレイ基板における薄膜トランジスタ周
辺の構造を説明する断面図である。
【符号の説明】 １ ガラス基板 ２ 第１金属膜 ２’ 第２金属膜 ４ 高抵抗半導体膜（半導体膜パターン） ５ 低抵抗半導体膜（半導体膜パターン） ６ 透明導電膜 ７ 第３金属膜 ７’ 第４金属膜 ８ 保護膜 ２１ 薄膜トランジスタ ２２ ゲート信号線 ２３ ゲート信号線の外部引き出し電極部 ２４ ソース信号線 ２５ ソース信号線の外部引き出し電極部 ２６ 画素電極 ２７ コンタクトホール
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H092 JA26 JA29 JA38 JA42 JA44 JB13 JB23 JB32 JB33 JB51 JB56 JB63 JB69 KA05 KA07 KA16 KA18 KB14 KB23 MA05 MA08 MA14 MA15 MA16 MA18 MA19 MA20 MA22 MA27 MA32 MA35 MA37 MA41 NA25 NA27 NA29 PA06 5F110 AA03 AA30 BB01 CC07 DD02 EE03 EE04 EE06 EE14 EE23 EE44 FF03 FF30 GG02 GG15 GG24 GG45 HK03 HK04 HK07 HK09 HK16 HK22 HK33 HK35 NN02 NN24 NN35 QQ01 QQ05 QQ09

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】薄膜トランジスタがマトリクス状に形成さ
    れ、薄膜トランジスタを制御するゲート信号線および薄
    膜トランジスタにデータ信号を供給するソース信号線が
    それぞれ直交する形で形成され、薄膜トランジスタを介
    してソース信号線と接続される画素電極を有し、画素電
    極と画素電極に対向して設けられた対向電極との間に液
    晶材料が保持されている液晶表示装置の製造方法におい
    て、 基板上に、第１金属膜および第２金属膜を順に積層した
    後、第１次のフォトエッチングを行い、上記薄膜トラン
    ジスタ、ゲート信号線、およびゲート信号線の外部引き
    出し電極部をそれぞれ形成する段階と、 上記第１次のフォトエッチングによるパターンが形成さ
    れた基板の全面に絶縁膜、高抵抗半導体膜、及び低抵抗
    半導体膜を順に積層する段階と、 上記低抵抗半導体膜及び高抵抗半導体膜に対し、第２次
    のフォトエッチングを行い、上記薄膜トランジスタに半
    導体膜パターンを形成する段階と、 上記半導体膜パターンを形成した基板の全面に透明導電
    膜、第３金属膜、および第４金属膜を順に積層する段階
    と、 上記第４金属膜、第３金属膜、透明導電膜、および半導
    体膜パターンの低抵抗半導体膜に対し、第３次のフォト
    エッチングを行い、上記ソース信号線、ソース信号線の
    外部引き出し電極部、上記薄膜トランジスタのソース・
    ドレイン電極および画素電極を形成する段階と、 上記ソース・ドレイン電極および画素電極を形成した基
    板全面に保護膜を形成する段階と、 上記保護膜、および絶縁膜に対し、第４次のフォトエッ
    チングを行い、上記ゲート信号線の外部引き出し電極
    部、ソース信号線の外部引き出し電極部、および画素電
    極を露出させる段階と、 露出した上記ゲート信号線の外部引き出し電極部、ソー
    ス信号線の外部引き出し電極部、および画素電極の第２
    金属膜、第３金属膜、第４金属膜をエッチングする段階
    とを含むことを特徴とする液晶表示装置の製造方法。
  2. 【請求項２】第１金属膜を、チタンにより形成すること
    を特徴とする請求項１記載の液晶表示装置の製造方法。
  3. 【請求項３】第２金属膜を、アルミニウムまたはアルミ
    ニウム合金により形成することを特徴とする請求項１ま
    たは２記載の液晶表示装置の製造方法。
  4. 【請求項４】第３金属膜をモリブデンにより形成するこ
    とを特徴とする請求項１ないし３のいずれか１項に記載
    の液晶表示装置の製造方法。
  5. 【請求項５】第４金属膜を、アルミニウムまたはアルミ
    ニウム合金により形成することを特徴とする請求項１な
    いし４のいずれか１項に記載の液晶表示装置の製造方
    法。
  6. 【請求項６】フォトエッチングにより、ゲート信号線の
    外部引き出し電極部およびソース信号線の外部引き出し
    電極部の少なくともいずれか一方を露出させる工程を有
    し、複数の上記ゲート信号線の外部引き出し電極部およ
    び複数の上記ソース信号線の外部引き出し電極部の少な
    くとも何れか一つの露出部は、一つのコンタクトホール
    により形成されることを特徴とする請求項１ないし５の
    いずれか１項に記載の液晶表示装置の製造方法。
  7. 【請求項７】画素電極をフォトエッチングにより露出さ
    せる工程を有し、該画素電極の露出部を、該画素電極よ
    りも大きく形成することを特徴とする請求項１ないし６
    のいずれか１項に記載の液晶表示装置の製造方法。
JP06383099A 1999-03-10 1999-03-10 液晶表示装置の製造方法 Expired - Fee Related JP3763381B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP06383099A JP3763381B2 (ja) 1999-03-10 1999-03-10 液晶表示装置の製造方法
TW089104069A TW589501B (en) 1999-03-10 2000-03-07 Manufacturing method of liquid crystal display
US09/520,341 US6323051B1 (en) 1999-03-10 2000-03-07 Method of manufacturing liquid crystal display
KR1020000011979A KR100364949B1 (ko) 1999-03-10 2000-03-10 액정 표시 장치의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP06383099A JP3763381B2 (ja) 1999-03-10 1999-03-10 液晶表示装置の製造方法

Publications (2)

Publication Number Publication Date
JP2000258799A true JP2000258799A (ja) 2000-09-22
JP3763381B2 JP3763381B2 (ja) 2006-04-05

Family

ID=13240673

Family Applications (1)

Application Number Title Priority Date Filing Date
JP06383099A Expired - Fee Related JP3763381B2 (ja) 1999-03-10 1999-03-10 液晶表示装置の製造方法

Country Status (4)

Country Link
US (1) US6323051B1 (ja)
JP (1) JP3763381B2 (ja)
KR (1) KR100364949B1 (ja)
TW (1) TW589501B (ja)

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005181984A (ja) * 2003-11-27 2005-07-07 Quanta Display Japan Inc 液晶表示装置とその製造方法
JP2006086514A (ja) * 2004-08-20 2006-03-30 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
WO2007039954A1 (ja) * 2005-09-30 2007-04-12 Sharp Kabushiki Kaisha 薄膜トランジスタアレイ基板の製造方法、及び薄膜トランジスタアレイ基板
KR100789090B1 (ko) 2002-12-30 2007-12-26 엘지.필립스 엘시디 주식회사 액정표시장치 제조방법
JP2008090309A (ja) * 2006-10-02 2008-04-17 Samsung Electronics Co Ltd 薄膜トランジスタ表示板及びその製造方法
JP2009008895A (ja) * 2007-06-28 2009-01-15 Idemitsu Kosan Co Ltd 表示装置用基板及びその製造方法、並びに、液晶表示装置及びその製造方法
KR100904268B1 (ko) * 2002-12-31 2009-06-25 엘지디스플레이 주식회사 액정표시소자 및 그의 제조방법
JP2012083762A (ja) * 2005-10-14 2012-04-26 Semiconductor Energy Lab Co Ltd 表示装置
KR101333266B1 (ko) 2007-10-30 2013-11-27 엘지디스플레이 주식회사 액정표시장치용 어레이 기판 및 그 제조방법
KR101408257B1 (ko) 2007-12-11 2014-06-19 엘지디스플레이 주식회사 액정표시장치 및 그 제조방법

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6159779A (en) * 1999-02-03 2000-12-12 Industrial Technology Research Institute Multi-layer gate for TFT and method of fabrication
JP4118484B2 (ja) 2000-03-06 2008-07-16 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2001257350A (ja) 2000-03-08 2001-09-21 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP4700160B2 (ja) 2000-03-13 2011-06-15 株式会社半導体エネルギー研究所 半導体装置
JP4118485B2 (ja) 2000-03-13 2008-07-16 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4683688B2 (ja) 2000-03-16 2011-05-18 株式会社半導体エネルギー研究所 液晶表示装置の作製方法
JP4393662B2 (ja) 2000-03-17 2010-01-06 株式会社半導体エネルギー研究所 液晶表示装置の作製方法
US6900084B1 (en) 2000-05-09 2005-05-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having a display device
KR100685945B1 (ko) * 2000-12-29 2007-02-23 엘지.필립스 엘시디 주식회사 액정표시장치 및 그 제조방법
KR100496420B1 (ko) * 2001-03-02 2005-06-17 삼성에스디아이 주식회사 2층구조의 소오스/드레인 전극을 갖는 박막 트랜지스터 및그의 제조방법과 이를 이용한 액티브 매트릭스형 표시소자및 그의 제조방법
US7071037B2 (en) * 2001-03-06 2006-07-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR100799463B1 (ko) * 2001-03-21 2008-02-01 엘지.필립스 엘시디 주식회사 액정표시장치 및 그 제조방법
KR100795344B1 (ko) * 2001-05-29 2008-01-17 엘지.필립스 엘시디 주식회사 액정표시장치용 어레이 기판 및 그의 제조방법
KR100572824B1 (ko) * 2001-11-15 2006-04-25 엘지.필립스 엘시디 주식회사 액정표시장치용 어레이기판 제조방법
KR100980008B1 (ko) * 2002-01-02 2010-09-03 삼성전자주식회사 배선 구조, 이를 이용하는 박막 트랜지스터 기판 및 그제조 방법
JP2005108912A (ja) * 2003-09-29 2005-04-21 Quanta Display Japan Inc 液晶表示装置とその製造方法
US7391483B2 (en) * 2003-11-27 2008-06-24 Quanta Display Japan Inc. Liquid crystal display device and manufacturing method
KR101102261B1 (ko) 2004-09-15 2012-01-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101167304B1 (ko) * 2004-12-31 2012-07-19 엘지디스플레이 주식회사 프린지 필드 스위칭 타입의 박막 트랜지스터 기판 및 그제조 방법
JP4579012B2 (ja) * 2005-03-03 2010-11-10 シャープ株式会社 液晶表示装置の製造方法
KR100853545B1 (ko) 2007-05-15 2008-08-21 삼성에스디아이 주식회사 유기전계발광소자 및 그의 제조방법
KR101424274B1 (ko) 2007-12-31 2014-08-04 엘지디스플레이 주식회사 액정표시장치 및 이의 제조방법
KR101172112B1 (ko) * 2008-11-14 2012-08-10 엘지이노텍 주식회사 터치 스크린 및 그 제조방법
JP6019329B2 (ja) * 2011-03-31 2016-11-02 株式会社Ｊｏｌｅｄ 表示装置および電子機器

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5599762A (en) * 1979-01-26 1980-07-30 Hitachi Ltd Semiconductor memory device
JP2655865B2 (ja) * 1988-03-16 1997-09-24 株式会社日立製作所 液晶表示装置の製造方法
US5498573A (en) * 1989-11-29 1996-03-12 General Electric Company Method of making multi-layer address lines for amorphous silicon liquid crystal display devices
JPH06347827A (ja) * 1993-06-07 1994-12-22 Hitachi Ltd 液晶表示装置およびその製造方法
TW299897U (en) * 1993-11-05 1997-03-01 Semiconductor Energy Lab A semiconductor integrated circuit
JPH0822024A (ja) * 1994-07-05 1996-01-23 Mitsubishi Electric Corp アクティブマトリクス基板およびその製法
US6372534B1 (en) * 1995-06-06 2002-04-16 Lg. Philips Lcd Co., Ltd Method of making a TFT array with photo-imageable insulating layer over address lines
KR100192507B1 (ko) * 1996-01-18 1999-06-15 구자홍 티에프티-엘씨디의 구조 및 제조방법
JP3413000B2 (ja) * 1996-01-25 2003-06-03 株式会社東芝 アクティブマトリックス液晶パネル
US6222271B1 (en) * 1997-07-15 2001-04-24 Micron Technology, Inc. Method of using hydrogen gas in sputter deposition of aluminum-containing films and aluminum-containing films derived therefrom

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100789090B1 (ko) 2002-12-30 2007-12-26 엘지.필립스 엘시디 주식회사 액정표시장치 제조방법
KR100904268B1 (ko) * 2002-12-31 2009-06-25 엘지디스플레이 주식회사 액정표시소자 및 그의 제조방법
JP2005181984A (ja) * 2003-11-27 2005-07-07 Quanta Display Japan Inc 液晶表示装置とその製造方法
JP2006086514A (ja) * 2004-08-20 2006-03-30 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
WO2007039954A1 (ja) * 2005-09-30 2007-04-12 Sharp Kabushiki Kaisha 薄膜トランジスタアレイ基板の製造方法、及び薄膜トランジスタアレイ基板
JP5080978B2 (ja) * 2005-09-30 2012-11-21 シャープ株式会社 薄膜トランジスタアレイ基板の製造方法
US8885114B2 (en) 2005-10-14 2014-11-11 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method thereof
JP2012083762A (ja) * 2005-10-14 2012-04-26 Semiconductor Energy Lab Co Ltd 表示装置
US8576347B2 (en) 2005-10-14 2013-11-05 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method thereof
US9773818B2 (en) 2005-10-14 2017-09-26 Semiconductor Energy Laboratory Co., Ltd. Display device having transparent conductive film and metal film
JP2018197877A (ja) * 2005-10-14 2018-12-13 株式会社半導体エネルギー研究所 表示装置
JP2018200477A (ja) * 2005-10-14 2018-12-20 株式会社半導体エネルギー研究所 液晶表示装置
US10847547B2 (en) 2005-10-14 2020-11-24 Semiconductor Energy Laboratory Co., Ltd. Display device having transparent conductive film and metal film
US11296124B2 (en) 2005-10-14 2022-04-05 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method thereof
US11901370B2 (en) 2005-10-14 2024-02-13 Semiconductor Energy Laboratory Co., Ltd. Display device
JP2008090309A (ja) * 2006-10-02 2008-04-17 Samsung Electronics Co Ltd 薄膜トランジスタ表示板及びその製造方法
JP2009008895A (ja) * 2007-06-28 2009-01-15 Idemitsu Kosan Co Ltd 表示装置用基板及びその製造方法、並びに、液晶表示装置及びその製造方法
KR101333266B1 (ko) 2007-10-30 2013-11-27 엘지디스플레이 주식회사 액정표시장치용 어레이 기판 및 그 제조방법
KR101408257B1 (ko) 2007-12-11 2014-06-19 엘지디스플레이 주식회사 액정표시장치 및 그 제조방법

Also Published As

Publication number Publication date
TW589501B (en) 2004-06-01
JP3763381B2 (ja) 2006-04-05
KR20000062816A (ko) 2000-10-25
KR100364949B1 (ko) 2002-12-16
US6323051B1 (en) 2001-11-27

Similar Documents

Publication Publication Date Title
JP3763381B2 (ja) 液晶表示装置の製造方法
US6562645B2 (en) Method of fabricating fringe field switching mode liquid crystal display
US9368514B2 (en) Semiconductor device and manufacturing method thereof
US7632723B2 (en) Thin film transistor array panel and manufacturing method thereof
JP2755376B2 (ja) 電気光学素子の製造方法
US7907228B2 (en) TFT LCD structure and the manufacturing method thereof
WO2015100898A1 (zh) 薄膜晶体管、tft阵列基板及其制造方法和显示装置
JP2000284326A (ja) 液晶表示装置とその製造方法
JP4475578B2 (ja) 薄膜トランジスタアレイ基板の製造方法
US7253439B2 (en) Substrate for display, method of manufacturing the same and display having the same
JPH1062818A (ja) 液晶表示装置の製造方法
US12100711B2 (en) Active matrix substrate and method for manufacturing same
CN101253611B (zh) 薄膜晶体管阵列衬底的制造方法
KR20050070325A (ko) 액정표시장치 및 그 제조방법
CN1673844B (zh) 透反射lcd的制造方法及所制造的透反射lcd
JP2937126B2 (ja) 薄膜トランジスタアレイ基板及びその製造方法
JPH1195248A (ja) 表示装置用アレイ基板及びその製造方法
JP3187004B2 (ja) 液晶表示装置およびその製造方法
JP2004294804A (ja) 表示装置の製造方法、液晶表示装置並びに金属膜のパターニング方法。
JP3406292B2 (ja) 液晶表示装置
JPH0815733A (ja) 薄膜トランジスタパネルとその製造方法
WO2026025333A1 (zh) 显示基板及显示装置
JPH11249161A (ja) アクティブマトリクス基板およびその製造方法ならびに反射型液晶パネル
JP4353282B2 (ja) 電気光学装置
JP2003215634A (ja) 薄膜トランジスタ液晶表示装置

Legal Events

Date Code Title Description
RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20050920

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20051206

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20060111

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 3763381

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100127

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110127

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120127

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130127

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130127

Year of fee payment: 7

LAPS Cancellation because of no payment of annual fees