JP2000259495A - キャッシュメモリ制御方法及びマルチプロセッサシステム - Google Patents
キャッシュメモリ制御方法及びマルチプロセッサシステムInfo
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- JP2000259495A JP2000259495A JP11061900A JP6190099A JP2000259495A JP 2000259495 A JP2000259495 A JP 2000259495A JP 11061900 A JP11061900 A JP 11061900A JP 6190099 A JP6190099 A JP 6190099A JP 2000259495 A JP2000259495 A JP 2000259495A
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- 238000000034 method Methods 0.000 title claims description 23
- 239000000284 extract Substances 0.000 claims description 2
- 230000004044 response Effects 0.000 claims description 2
- 238000013479 data entry Methods 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- VVNRQZDDMYBBJY-UHFFFAOYSA-M sodium 1-[(1-sulfonaphthalen-2-yl)diazenyl]naphthalen-2-olate Chemical compound [Na+].C1=CC=CC2=C(S([O-])(=O)=O)C(N=NC3=C4C=CC=CC4=CC=C3O)=CC=C21 VVNRQZDDMYBBJY-UHFFFAOYSA-M 0.000 description 2
- 238000012544 monitoring process Methods 0.000 description 1
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- Multi Processors (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 マルチプセッサシステムにおいて他プロセッ
サのメモリ読出しを利用してキャッシュメモリの無効エ
ントリを自動的に有効化する。 【解決手段】 システムバスを介して前記共有メモリに
読出し要求が供給されると前記共有メモリが当該要求に
係るアドレスのデータを取出して前記システムバスを介
して送信するマルチプロセッサシステムにおける１のプ
ロセッサ（以下、自プロセッサと呼ぶ。）のキャッシュ
メモリを制御する方法であって、前記システムバスを監
視して前記自プロセッサ以外のプロセッサ（以下、他の
プロセッサと呼ぶ。）が前記共有メモリに発した読出し
要求を検出する工程と、前記キャッシュメモリのエント
リデータ更新の必要性の有無を判断する工程と、ここで
エントリデータ更新が必要と判断された場合に前記共有
メモリから前記読出し要求に応じて送出されるデータを
取り込んで前記キャッシュメモリのエントリデータを更
新する工程とを行うようにする。
サのメモリ読出しを利用してキャッシュメモリの無効エ
ントリを自動的に有効化する。 【解決手段】 システムバスを介して前記共有メモリに
読出し要求が供給されると前記共有メモリが当該要求に
係るアドレスのデータを取出して前記システムバスを介
して送信するマルチプロセッサシステムにおける１のプ
ロセッサ（以下、自プロセッサと呼ぶ。）のキャッシュ
メモリを制御する方法であって、前記システムバスを監
視して前記自プロセッサ以外のプロセッサ（以下、他の
プロセッサと呼ぶ。）が前記共有メモリに発した読出し
要求を検出する工程と、前記キャッシュメモリのエント
リデータ更新の必要性の有無を判断する工程と、ここで
エントリデータ更新が必要と判断された場合に前記共有
メモリから前記読出し要求に応じて送出されるデータを
取り込んで前記キャッシュメモリのエントリデータを更
新する工程とを行うようにする。
Description
【０００１】
【発明の属する技術分野】本発明はキャッシュメモリ制
御方法及びマルチプロセッサシステムに関し、特に、複
数のプロセッサがシステムバスを介してメインメモリに
接続されるマルチプロセッサシステムにおいてキャッシ
ュメモリの無効エントリを自動的に有効化する制御方法
及びシステムに関する。
御方法及びマルチプロセッサシステムに関し、特に、複
数のプロセッサがシステムバスを介してメインメモリに
接続されるマルチプロセッサシステムにおいてキャッシ
ュメモリの無効エントリを自動的に有効化する制御方法
及びシステムに関する。
【０００２】
【従来の技術】一般的に、コンピュータシステムではＣ
ＰＵとメインメモリとの間に高速のバッファメモリであ
るキャッシュメモリを設けて使用頻度の高いデータを入
れておき、アクセスに時間がかかるメインメモリへの参
照をできるだけ少なくしてシステムの性能向上を図るよ
うにしている。このキャッシュメモリはシステム処理速
度の向上のために有効であるが、複数のＣＰＵが１又は
それ以上の共有メモリに接続されているマルチプロセッ
サシステムの場合は問題が生じることになる。キャッシ
ュメモリは各ＣＰＵに設けられるため、例えば複数のＣ
ＰＵがメインメモリの同一場所を参照し、しかもその１
つが値を変更したとき、他のＣＰＵが有するキャッシュ
メモリの値（エントリ）に矛盾が生じてしまうからであ
る。このため、マルチプロセッサシステムでは１のプロ
セッサがメインメモリの書換えを行うと、当該書換え部
分に係る他プロセッサのキャッシュメモリを無効にする
ようにしている。
ＰＵとメインメモリとの間に高速のバッファメモリであ
るキャッシュメモリを設けて使用頻度の高いデータを入
れておき、アクセスに時間がかかるメインメモリへの参
照をできるだけ少なくしてシステムの性能向上を図るよ
うにしている。このキャッシュメモリはシステム処理速
度の向上のために有効であるが、複数のＣＰＵが１又は
それ以上の共有メモリに接続されているマルチプロセッ
サシステムの場合は問題が生じることになる。キャッシ
ュメモリは各ＣＰＵに設けられるため、例えば複数のＣ
ＰＵがメインメモリの同一場所を参照し、しかもその１
つが値を変更したとき、他のＣＰＵが有するキャッシュ
メモリの値（エントリ）に矛盾が生じてしまうからであ
る。このため、マルチプロセッサシステムでは１のプロ
セッサがメインメモリの書換えを行うと、当該書換え部
分に係る他プロセッサのキャッシュメモリを無効にする
ようにしている。
【０００３】
【発明が解決しようとする課題】従来のキャッシュメモ
リ装置では、このような原因から無効となったエントリ
については再度メインメモリにアクセスし、有効なデー
タを取得し直す必要があった。その場合にメインメモリ
へのアクセスはキャッシュメモリへのアクセスに対して
時間がかかるため、性能向上への大きな妨げとなってい
た。また、無効となるエントリは、主に他プロセッサと
の共有メモリエリアの写しとなっており、上記のように
他プロセッサが共有メモリエリアへの書込みを行った結
果として無効化されるケースが多い。
リ装置では、このような原因から無効となったエントリ
については再度メインメモリにアクセスし、有効なデー
タを取得し直す必要があった。その場合にメインメモリ
へのアクセスはキャッシュメモリへのアクセスに対して
時間がかかるため、性能向上への大きな妨げとなってい
た。また、無効となるエントリは、主に他プロセッサと
の共有メモリエリアの写しとなっており、上記のように
他プロセッサが共有メモリエリアへの書込みを行った結
果として無効化されるケースが多い。
【０００４】そこで、本発明は、マルチプセッサシステ
ムにおいて他プロセッサのメモリ読出しを利用して無効
エントリを自動的に有効化するようにして、自らメイン
メモリにアクセスすることなく有効なエントリを極力増
やしてシステムの処理性能を向上させる方法及びシステ
ムを提供することを目的とする。
ムにおいて他プロセッサのメモリ読出しを利用して無効
エントリを自動的に有効化するようにして、自らメイン
メモリにアクセスすることなく有効なエントリを極力増
やしてシステムの処理性能を向上させる方法及びシステ
ムを提供することを目的とする。
【０００５】
【課題を解決するための手段】この目的を達成するため
に、本発明のキャッシュメモリ制御方法は、各々がキャ
ッシュメモリを有する複数のプロセッサがシステムバス
を介して１以上の共有メモリに接続され、前記システム
バスを介して前記共有メモリに読出し要求が供給される
と前記共有メモリが当該要求に係るアドレスのデータを
取出して前記システムバスを介して送信するマルチプロ
セッサシステムにおける１のプロセッサ（以下、自プロ
セッサと呼ぶ。）のキャッシュメモリを制御する方法で
あって、前記システムバスを監視して前記自プロセッサ
以外のプロセッサ（以下、他のプロセッサと呼ぶ。）が
前記共有メモリに発した読出し要求を検出する工程と、
前記キャッシュメモリのエントリデータ更新の必要性の
有無を判断する工程と、ここでエントリデータ更新が必
要と判断された場合に前記共有メモリから前記読出し要
求に応じて送出されるデータを取り込んで前記キャッシ
ュメモリのエントリデータを更新する工程と、を具える
ことを特徴とする。
に、本発明のキャッシュメモリ制御方法は、各々がキャ
ッシュメモリを有する複数のプロセッサがシステムバス
を介して１以上の共有メモリに接続され、前記システム
バスを介して前記共有メモリに読出し要求が供給される
と前記共有メモリが当該要求に係るアドレスのデータを
取出して前記システムバスを介して送信するマルチプロ
セッサシステムにおける１のプロセッサ（以下、自プロ
セッサと呼ぶ。）のキャッシュメモリを制御する方法で
あって、前記システムバスを監視して前記自プロセッサ
以外のプロセッサ（以下、他のプロセッサと呼ぶ。）が
前記共有メモリに発した読出し要求を検出する工程と、
前記キャッシュメモリのエントリデータ更新の必要性の
有無を判断する工程と、ここでエントリデータ更新が必
要と判断された場合に前記共有メモリから前記読出し要
求に応じて送出されるデータを取り込んで前記キャッシ
ュメモリのエントリデータを更新する工程と、を具える
ことを特徴とする。
【０００６】このように、本発明ではシステムバスを監
視し、自プロセッサのキャッシュメモリ内で無効となっ
ているエントリに係る共有メモリのデータが、他プロセ
ッサと共有メモリとの間でやり取りされる際にこれを取
込んでエントリを更新することにより、自身はメインメ
モリにアクセスすることなく無効エントリを自動的に有
効化することができる。従ってこのキャッシュメモリの
ヒット率が向上し、システムの処理能力を高めることが
できる。
視し、自プロセッサのキャッシュメモリ内で無効となっ
ているエントリに係る共有メモリのデータが、他プロセ
ッサと共有メモリとの間でやり取りされる際にこれを取
込んでエントリを更新することにより、自身はメインメ
モリにアクセスすることなく無効エントリを自動的に有
効化することができる。従ってこのキャッシュメモリの
ヒット率が向上し、システムの処理能力を高めることが
できる。
【０００７】また、本発明のキャッシュメモリ制御方法
では、前記キャッシュメモリのエントリデータ更新の必
要性の有無を判断する工程は、前記他プロセッサが発し
た読出し要求に係るデータと前記自プロセッサのキャッ
シュメモリが記憶しているエントリデータとを比較し
て、この比較においてデータが一致した場合に、このエ
ントリデータの有効性を判断することを特徴とする。こ
のように判断を行うことにより適切にキャッシュメモリ
内の無効エントリを有効化することができる。
では、前記キャッシュメモリのエントリデータ更新の必
要性の有無を判断する工程は、前記他プロセッサが発し
た読出し要求に係るデータと前記自プロセッサのキャッ
シュメモリが記憶しているエントリデータとを比較し
て、この比較においてデータが一致した場合に、このエ
ントリデータの有効性を判断することを特徴とする。こ
のように判断を行うことにより適切にキャッシュメモリ
内の無効エントリを有効化することができる。
【０００８】また、本発明のキャッシュメモリ制御方法
では、前記読出し要求に係るデータと前記自プロセッサ
のキャッシュメモリが記憶しているエントリデータとの
比較は、前記読出し要求に係るアドレスデータと前記キ
ャッシュメモリのアドレスアレイのデータとを比較して
行うことが望ましい。このように、システムバス及びキ
ャッシュメモリの全データを参照して比較するよりもア
ドレス同士を比較することにより、この比較処理の簡単
化、高速化を図ることができる。
では、前記読出し要求に係るデータと前記自プロセッサ
のキャッシュメモリが記憶しているエントリデータとの
比較は、前記読出し要求に係るアドレスデータと前記キ
ャッシュメモリのアドレスアレイのデータとを比較して
行うことが望ましい。このように、システムバス及びキ
ャッシュメモリの全データを参照して比較するよりもア
ドレス同士を比較することにより、この比較処理の簡単
化、高速化を図ることができる。
【０００９】また、本発明のキャッシュメモリ制御方法
では、前記自プロセッサのキャッシュメモリのエントリ
データを更新する工程は、前記キャッシュメモリのエン
トリデータ更新の必要性を判断する工程において更新が
必要と判断された場合にそのエントリデータのアドレス
を一時的に保存しておき、当該アドレスに係るデータが
前記共有メモリから前記システムバスに供給されたとき
に、前記一時的に保存したアドレスと前記システムバス
に供給された当該アドレスに係るデータとを関連させて
前記キャッシュメモリに書込むことを特徴とする。上述
したように本発明ではシステムバス上のメモリ読出し要
求を検出してエントリデータ更新の必要性を判断してお
り、また共有メモリが読出し要求を受けてから当該要求
に係るデータを供給するまでにある程度の時間がかか
る。そのため本発明では読出し要求に示されるアドレス
を一時的に保存して、このアドレスに係るデータがシス
テムバスを流れるときに取込んでキャッシュメモリに書
き込むようにする。
では、前記自プロセッサのキャッシュメモリのエントリ
データを更新する工程は、前記キャッシュメモリのエン
トリデータ更新の必要性を判断する工程において更新が
必要と判断された場合にそのエントリデータのアドレス
を一時的に保存しておき、当該アドレスに係るデータが
前記共有メモリから前記システムバスに供給されたとき
に、前記一時的に保存したアドレスと前記システムバス
に供給された当該アドレスに係るデータとを関連させて
前記キャッシュメモリに書込むことを特徴とする。上述
したように本発明ではシステムバス上のメモリ読出し要
求を検出してエントリデータ更新の必要性を判断してお
り、また共有メモリが読出し要求を受けてから当該要求
に係るデータを供給するまでにある程度の時間がかか
る。そのため本発明では読出し要求に示されるアドレス
を一時的に保存して、このアドレスに係るデータがシス
テムバスを流れるときに取込んでキャッシュメモリに書
き込むようにする。
【００１０】更に、本発明に係るマルチプロセッサシス
テムは、各々がキャッシュメモリを有する複数のプロセ
ッサがシステムバスを介して１以上の共有メモリに接続
され、前記システムバスを介して前記共有メモリに読出
し要求が供給されると前記共有メモリが当該要求に係る
アドレスのデータを取出して前記システムバスを介して
送信するマルチプロセッサシステムにおいて、前記プロ
セッサの各々が、前記システムバスを監視してそのプロ
セッサ（以下、自プロセッサと呼ぶ。）以外のプロセッ
サ（以下、他のプロセッサと呼ぶ。）が発した読出し要
求を検出するデコーダと、前記自プロセッサのキャッシ
ュメモリのエントリデータ更新の必要性の有無を判断す
る判断手段と、この判断手段の判断に応じて前記共有メ
モリからシステムバスを介して送信されるデータを取り
込んで前記キャッシュメモリのエントリデータを更新す
る手段を具えることを特徴とする。
テムは、各々がキャッシュメモリを有する複数のプロセ
ッサがシステムバスを介して１以上の共有メモリに接続
され、前記システムバスを介して前記共有メモリに読出
し要求が供給されると前記共有メモリが当該要求に係る
アドレスのデータを取出して前記システムバスを介して
送信するマルチプロセッサシステムにおいて、前記プロ
セッサの各々が、前記システムバスを監視してそのプロ
セッサ（以下、自プロセッサと呼ぶ。）以外のプロセッ
サ（以下、他のプロセッサと呼ぶ。）が発した読出し要
求を検出するデコーダと、前記自プロセッサのキャッシ
ュメモリのエントリデータ更新の必要性の有無を判断す
る判断手段と、この判断手段の判断に応じて前記共有メ
モリからシステムバスを介して送信されるデータを取り
込んで前記キャッシュメモリのエントリデータを更新す
る手段を具えることを特徴とする。
【００１１】また、前記判断手段は、前記デコーダが前
記他のプロセッサが発した読出し要求を検出し、かつ、
当該読出し要求に係るアドレスと一致するエントリデー
タが前記自プロセッサのキャッシュメモリに存在し、か
つ、当該エントリデータが無効である場合に、前記自プ
ロセッサのキャッシュメモリのエントリデータを更新す
るよう判断することを特徴とする。
記他のプロセッサが発した読出し要求を検出し、かつ、
当該読出し要求に係るアドレスと一致するエントリデー
タが前記自プロセッサのキャッシュメモリに存在し、か
つ、当該エントリデータが無効である場合に、前記自プ
ロセッサのキャッシュメモリのエントリデータを更新す
るよう判断することを特徴とする。
【００１２】
【発明の実施の形態】本発明の実施の形態を、添付の図
面を参照しながら以下に説明する。図１は本発明のキャ
ッシュメモリ制御方法を適用したマルチプロセッサシス
テムの一例を示す図である。図１に示すマルチプロセッ
サシステムでは、複数のプロセッサ（３、４、５・・）
とメインメモリ２とがシステムバス１を介して相互に接
続されている。以下に１つのプロセッサ３の構成を詳細
に述べるが、その他のプロセッサ４、５・・も基本的に
は同じ動作をするものとする。
面を参照しながら以下に説明する。図１は本発明のキャ
ッシュメモリ制御方法を適用したマルチプロセッサシス
テムの一例を示す図である。図１に示すマルチプロセッ
サシステムでは、複数のプロセッサ（３、４、５・・）
とメインメモリ２とがシステムバス１を介して相互に接
続されている。以下に１つのプロセッサ３の構成を詳細
に述べるが、その他のプロセッサ４、５・・も基本的に
は同じ動作をするものとする。
【００１３】プロセッサ３は、キャッシュメモリ３１
と、デコーダ３２と、コンパレータ３３と、キャッシュ
ライト待ち合わせ機構３４とを具えている。デコーダ３
２はシステムバス１を監視し、該システムバス１を流れ
る種々のコマンドをデコードして他プロセッサ（４、５
・・）が発するリードコマンドがあれば検出する。コン
パレータ３３はシステムバス１を流れるリードコマンド
が示すアドレスと、キャッシュメモリ３１に格納された
データエントリとを比較して、一致するものを検出す
る。キャッシュライト待ち合わせ機構３４は、上記デー
タエントリが一致した場合にキャッシュメモリ３１のデ
ータエントリが無効であるか有効であるか判断し、エン
トリが無効である場合に、他プロセッサとメインメモリ
２間で転送されるリードデータがシステムバス１を流れ
てくるのを待ち合わせ、そのデータを取込んでキャッシ
ュメモリ３１に書込むことにより前記無効なエントリを
有効化する。
と、デコーダ３２と、コンパレータ３３と、キャッシュ
ライト待ち合わせ機構３４とを具えている。デコーダ３
２はシステムバス１を監視し、該システムバス１を流れ
る種々のコマンドをデコードして他プロセッサ（４、５
・・）が発するリードコマンドがあれば検出する。コン
パレータ３３はシステムバス１を流れるリードコマンド
が示すアドレスと、キャッシュメモリ３１に格納された
データエントリとを比較して、一致するものを検出す
る。キャッシュライト待ち合わせ機構３４は、上記デー
タエントリが一致した場合にキャッシュメモリ３１のデ
ータエントリが無効であるか有効であるか判断し、エン
トリが無効である場合に、他プロセッサとメインメモリ
２間で転送されるリードデータがシステムバス１を流れ
てくるのを待ち合わせ、そのデータを取込んでキャッシ
ュメモリ３１に書込むことにより前記無効なエントリを
有効化する。
【００１４】図２は、図１に示すマルチプロセッサシス
テムの構成をより詳細に説明するブロック図である。図
２に示すように、システムバス１はアドレスバス１１
と、コマンドバス１２と、データバス１３と、データレ
ディバス１４とから構成されている。このシステムで
は、あるプロセッサが共有メインメモリ２の書換えを行
ったらその部分に係る他プロセッサのキャッシュメモリ
のエントリに無効を示すフラグがセットされる。また、
あるプロセッサがメインメモリ２のデータ読込みを行う
場合には、システムコマンドバス１２にリードコマンド
を発するとともにシステムアドレスバス１１にリード希
望データのアドレスを示す。メインメモリ２は指定され
たアドレスのデータを取出し、システムデータレディバ
ス１４にリードデータを送信する旨を告げるとともにシ
ステムデータバス１３を用いてリードデータを送信す
る。
テムの構成をより詳細に説明するブロック図である。図
２に示すように、システムバス１はアドレスバス１１
と、コマンドバス１２と、データバス１３と、データレ
ディバス１４とから構成されている。このシステムで
は、あるプロセッサが共有メインメモリ２の書換えを行
ったらその部分に係る他プロセッサのキャッシュメモリ
のエントリに無効を示すフラグがセットされる。また、
あるプロセッサがメインメモリ２のデータ読込みを行う
場合には、システムコマンドバス１２にリードコマンド
を発するとともにシステムアドレスバス１１にリード希
望データのアドレスを示す。メインメモリ２は指定され
たアドレスのデータを取出し、システムデータレディバ
ス１４にリードデータを送信する旨を告げるとともにシ
ステムデータバス１３を用いてリードデータを送信す
る。
【００１５】図２において、キャッシュメモリ３１は、
アドレスアレイ３１１と、データアレイ３１２とを具え
ている。コンパレータ３３はこのアドレスアレイ３１１
のエントリデータとシステムアドレスバス１１を流れる
アドレスデータとを比較し、両データが一致するか否か
を判定する。ＡＮＤゲート３５は、コンパレータ３３で
の比較によりアドレスデータが一致し、かつここで一致
したエントリデータが無効となっており、かつ前記デコ
ーダ３２からコマンドバス１２上にリードコマンドが有
る場合に、キャッシュライト待ち合わせ機構３４に信号
を出力する。キャッシュライト待ち合わせ機構３４はＡ
ＮＤゲートからの信号を受けると、システムデータレデ
ィバス１４の信号をトリガとして、書込み指示信号ＷＲ
Ｔ及びシステムアドレスバス１１上のアドレスデータ
（書込みアドレス信号ＷＡＤ）をアドレス選択機構３６
に送出する。アドレス選択機構３６は、キャッシュライ
ト待ち合わせ機構３４からの信号ＷＲＴを受けると書込
みアドレス信号ＷＡＤを、その他のときはシステムアド
レスバス１１のいずれかを選択してキャッシュメモリ３
１に入力する。
アドレスアレイ３１１と、データアレイ３１２とを具え
ている。コンパレータ３３はこのアドレスアレイ３１１
のエントリデータとシステムアドレスバス１１を流れる
アドレスデータとを比較し、両データが一致するか否か
を判定する。ＡＮＤゲート３５は、コンパレータ３３で
の比較によりアドレスデータが一致し、かつここで一致
したエントリデータが無効となっており、かつ前記デコ
ーダ３２からコマンドバス１２上にリードコマンドが有
る場合に、キャッシュライト待ち合わせ機構３４に信号
を出力する。キャッシュライト待ち合わせ機構３４はＡ
ＮＤゲートからの信号を受けると、システムデータレデ
ィバス１４の信号をトリガとして、書込み指示信号ＷＲ
Ｔ及びシステムアドレスバス１１上のアドレスデータ
（書込みアドレス信号ＷＡＤ）をアドレス選択機構３６
に送出する。アドレス選択機構３６は、キャッシュライ
ト待ち合わせ機構３４からの信号ＷＲＴを受けると書込
みアドレス信号ＷＡＤを、その他のときはシステムアド
レスバス１１のいずれかを選択してキャッシュメモリ３
１に入力する。
【００１６】このように構成されたマルチプロセッサシ
ステムの稼働時において、プロセッサ３のキャッシュメ
モリ３１の無効エントリを有効化する工程を説明する。
メインメモリ２のデータに他のプロセッサがアクセスす
るときには、当該他のプロセッサはシステムコマンドバ
ス１２にメモリリードコマンドを、システムアドレスバ
ス１２上にリードアドレスを送出する。このリードコマ
ンドがプロセッサ３のデコーダ３２に検出され、ＡＮＤ
ゲート３５に信号ＲＥＤが送信される。
ステムの稼働時において、プロセッサ３のキャッシュメ
モリ３１の無効エントリを有効化する工程を説明する。
メインメモリ２のデータに他のプロセッサがアクセスす
るときには、当該他のプロセッサはシステムコマンドバ
ス１２にメモリリードコマンドを、システムアドレスバ
ス１２上にリードアドレスを送出する。このリードコマ
ンドがプロセッサ３のデコーダ３２に検出され、ＡＮＤ
ゲート３５に信号ＲＥＤが送信される。
【００１７】このとき、キャッシュメモリ３１のアドレ
スアレイ３１１はシステムアドレスバス１１を流れるア
ドレスデータを取込み、自己が保有するエントリデータ
をコンパレータ３３に、また、エントリデータの有効性
を示す信号ＶＡＬをＡＮＤゲート３５に送出する。コン
パレータ３３は、アドレスアレイ３１１のエントリデー
タとシステムアドレスバス１１の値（他プロセッサが発
したリード希望アドレス）とを比較し、一致した場合に
ＡＮＤゲート３５に信号ＨＩＴを出力する。
スアレイ３１１はシステムアドレスバス１１を流れるア
ドレスデータを取込み、自己が保有するエントリデータ
をコンパレータ３３に、また、エントリデータの有効性
を示す信号ＶＡＬをＡＮＤゲート３５に送出する。コン
パレータ３３は、アドレスアレイ３１１のエントリデー
タとシステムアドレスバス１１の値（他プロセッサが発
したリード希望アドレス）とを比較し、一致した場合に
ＡＮＤゲート３５に信号ＨＩＴを出力する。
【００１８】ＡＮＤゲート３５は信号ＲＥＤ、ＨＩＴ、
ＶＡＬを入力とし、信号ＲＥＤ及びＨＩＴが有効であ
り、信号ＶＡＬが無効である場合に、信号ＵＤＴを出力
する。すなわち、信号ＲＥＤがシステムコマンドバス１
２にリードコマンドが存在することを示し、信号ＨＩＴ
がキャッシュメモリ３１のエントリデータと一致するデ
ータがシステムデータバス１３に流れることを示し、か
つ、信号ＶＡＬが当該一致するエントリデータが無効で
あることを示す場合に、この無効エントリを有効化させ
るべく指示（信号ＵＤＴ）が出力される。
ＶＡＬを入力とし、信号ＲＥＤ及びＨＩＴが有効であ
り、信号ＶＡＬが無効である場合に、信号ＵＤＴを出力
する。すなわち、信号ＲＥＤがシステムコマンドバス１
２にリードコマンドが存在することを示し、信号ＨＩＴ
がキャッシュメモリ３１のエントリデータと一致するデ
ータがシステムデータバス１３に流れることを示し、か
つ、信号ＶＡＬが当該一致するエントリデータが無効で
あることを示す場合に、この無効エントリを有効化させ
るべく指示（信号ＵＤＴ）が出力される。
【００１９】キャッシュライト待ち合わせ機構３４に
は、信号ＵＤＴと、システムデータレディバス１４と、
システムアドレスバス１１とが入力される。前述したよ
うにメインメモリ２からリードデータが送出されるとき
には、システムデータレディバス１４に信号が流れる。
この待ち合わせ機構３４は、ＡＮＤゲート３５から信号
ＵＤＴを受取った場合にシステムアドレスバス１１上の
アドレスデータを一時的に保存しておき、システムレデ
ィバス１４の信号を検知した（メインメモリ２から前記
アドレスに係るデータが送信される）時点で、キャッシ
ュメモリ書込み信号ＷＲＴ及び書込みアドレス信号ＷＡ
Ｄをアドレス選択機構３６に出力する。
は、信号ＵＤＴと、システムデータレディバス１４と、
システムアドレスバス１１とが入力される。前述したよ
うにメインメモリ２からリードデータが送出されるとき
には、システムデータレディバス１４に信号が流れる。
この待ち合わせ機構３４は、ＡＮＤゲート３５から信号
ＵＤＴを受取った場合にシステムアドレスバス１１上の
アドレスデータを一時的に保存しておき、システムレデ
ィバス１４の信号を検知した（メインメモリ２から前記
アドレスに係るデータが送信される）時点で、キャッシ
ュメモリ書込み信号ＷＲＴ及び書込みアドレス信号ＷＡ
Ｄをアドレス選択機構３６に出力する。
【００２０】アドレス選択機構３６はこれらの信号ＷＲ
Ｔ及びＷＡＤと、システムアドレスバス１１とを入力と
し、信号ＷＲＴの有効時に限り信号ＷＡＤを有効、それ
以外の場合はシステムアドレスバス１１の値を有効とし
てキャッシュメモリ３１の書込みを制御する。信号ＷＲ
Ｔが有効になると、キャッシュメモリ３１のデータアレ
イ３１２はシステムデータバス１３上を流れるデータを
取り込み、信号ＷＡＤに示されるエントリに保存する。
同時に、キャッシュメモリ３１のアドレスアレイ３１１
では信号ＷＡＤに示されるエントリが有効であることを
示すフラグがセットされる。このようにして、プロセッ
サ３のキャッシュメモリ３１は自らメインメモリ２にア
クセスすることなく自己のデータエントリを有効化す
る。
Ｔ及びＷＡＤと、システムアドレスバス１１とを入力と
し、信号ＷＲＴの有効時に限り信号ＷＡＤを有効、それ
以外の場合はシステムアドレスバス１１の値を有効とし
てキャッシュメモリ３１の書込みを制御する。信号ＷＲ
Ｔが有効になると、キャッシュメモリ３１のデータアレ
イ３１２はシステムデータバス１３上を流れるデータを
取り込み、信号ＷＡＤに示されるエントリに保存する。
同時に、キャッシュメモリ３１のアドレスアレイ３１１
では信号ＷＡＤに示されるエントリが有効であることを
示すフラグがセットされる。このようにして、プロセッ
サ３のキャッシュメモリ３１は自らメインメモリ２にア
クセスすることなく自己のデータエントリを有効化す
る。
【００２１】以上本発明の実施例の構成・動作について
詳細に説明したが、キャッシュメモリ３１に対する書込
み／読出しの排他制御は、システムバス１上にライトコ
マンドが検出された際のキャッシュ無効化手法として当
業者にとって周知であるので、その説明はここでは省略
する。
詳細に説明したが、キャッシュメモリ３１に対する書込
み／読出しの排他制御は、システムバス１上にライトコ
マンドが検出された際のキャッシュ無効化手法として当
業者にとって周知であるので、その説明はここでは省略
する。
【００２２】
【発明の効果】上記に詳細に説明したように、本発明で
はシステムバスを監視し、自プロセッサのキャッシュメ
モリ内の無効エントリに係るデータが他プロセッサと共
有メモリとの間でやり取りされる際にこれを取込むよう
にしているため、自身はメインメモリにアクセスするこ
となく無効エントリを自動的に有効化することができ
る。従ってこのキャッシュメモリのヒット率が向上し、
システムの処理能力を飛躍的に高めることができる。
はシステムバスを監視し、自プロセッサのキャッシュメ
モリ内の無効エントリに係るデータが他プロセッサと共
有メモリとの間でやり取りされる際にこれを取込むよう
にしているため、自身はメインメモリにアクセスするこ
となく無効エントリを自動的に有効化することができ
る。従ってこのキャッシュメモリのヒット率が向上し、
システムの処理能力を飛躍的に高めることができる。
【図１】本発明に係るマルチプロセッサシステムの概略
を示すブロック図である。
を示すブロック図である。
【図２】本発明に係るマルチプロセッサシステムを詳細
に示すブロック図である。
に示すブロック図である。
１ システムバス ２ メインメモリ ３、４、５ プロセッサ １１ システムアドレスバス １２ システムコマンドバス １３ システムデータバス １４ システムデータレディバス ３１ キャッシュメモリ ３２ デコーダ ３３ コンパレータ ３４ キャッシュライト待ち合わせ機構 ３５ ＡＮＤゲート ３６ アドレス選択機構 ３１１ アドレスアレイ １２３ データアレイ
Claims (6)
- 【請求項１】 各々がキャッシュメモリを有する複数の
プロセッサがシステムバスを介して１以上の共有メモリ
に接続され、前記システムバスを介して前記共有メモリ
に読出し要求が供給されると前記共有メモリが当該要求
に係るアドレスのデータを取出して前記システムバスを
介して送信するマルチプロセッサシステムにおける１の
プロセッサ（以下、自プロセッサと呼ぶ。）のキャッシ
ュメモリを制御する方法であって、前記システムバスを
監視して前記自プロセッサ以外のプロセッサ（以下、他
のプロセッサと呼ぶ。）が前記共有メモリに発した読出
し要求を検出する工程と、前記キャッシュメモリのエン
トリデータ更新の必要性の有無を判断する工程と、ここ
でエントリデータ更新が必要と判断された場合に前記共
有メモリから前記読出し要求に応じて送出されるデータ
を取り込んで前記キャッシュメモリのエントリデータを
更新する工程と、を具えることを特徴とするキャッシュ
メモリ制御方法。 - 【請求項２】 請求項１に記載のキャッシュメモリ制御
方法において、前記キャッシュメモリのエントリデータ
更新の必要性の有無を判断する工程は、前記他プロセッ
サが発した読出し要求に係るデータと前記自プロセッサ
のキャッシュメモリが記憶しているエントリデータとを
比較して、この比較においてデータが一致した場合に、
このエントリデータの有効性を判断することを特徴とす
ることを特徴とするキャッシュメモリ制御方法。 - 【請求項３】 請求項２に記載のキャッシュメモリ制御
方法において、前記読出し要求に係るデータと前記自プ
ロセッサのキャッシュメモリが記憶しているエントリデ
ータとの比較は、前記読出し要求に係るアドレスデータ
と前記キャッシュメモリのアドレスアレイのデータとを
比較して行うことを特徴とするキャッシュメモリ制御方
法。 - 【請求項４】 請求項１乃至３のいずれかに記載のキャ
ッシュメモリ制御方法において、前記自プロセッサのキ
ャッシュメモリのエントリデータを更新する工程は、前
記キャッシュメモリのエントリデータ更新の必要性を判
断する工程において更新が必要と判断された場合にその
エントリデータのアドレスを一時的に保存しておき、当
該アドレスに係るデータが前記共有メモリから前記シス
テムバスに供給されたときに、前記一時的に保存したア
ドレスと前記システムバスに供給された当該アドレスに
係るデータとを関連させて前記キャッシュメモリに書込
むことを特徴とするキャッシュメモリ制御方法。 - 【請求項５】 各々がキャッシュメモリを有する複数の
プロセッサがシステムバスを介して１以上の共有メモリ
に接続され、前記システムバスを介して前記共有メモリ
に読出し要求が供給されると前記共有メモリが当該要求
に係るアドレスのデータを取出して前記システムバスを
介して送信するマルチプロセッサシステムにおいて、前
記プロセッサの各々が、前記システムバスを監視してそ
のプロセッサ（以下、自プロセッサと呼ぶ。）以外のプ
ロセッサ（以下、他のプロセッサと呼ぶ。）が発した読
出し要求を検出するデコーダと、前記自プロセッサのキ
ャッシュメモリのエントリデータ更新の必要性の有無を
判断する判断手段と、この判断手段の判断に応じて前記
共有メモリからシステムバスを介して送信されるデータ
を取り込んで前記キャッシュメモリのエントリデータを
更新する手段を具えることを特徴とするマルチプロセッ
サシステム。 - 【請求項６】 請求項５に記載のマルチプロセッサシス
テムにおいて、前記判断手段は、前記デコーダが前記他
のプロセッサが発した読出し要求を検出し、かつ、当該
読出し要求に係るアドレスと一致するエントリデータが
前記自プロセッサのキャッシュメモリに存在し、かつ、
当該エントリデータが無効である場合に、前記自プロセ
ッサのキャッシュメモリのエントリデータを更新するよ
う判断することを特徴とするマルチプロセッサシステ
ム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11061900A JP2000259495A (ja) | 1999-03-09 | 1999-03-09 | キャッシュメモリ制御方法及びマルチプロセッサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11061900A JP2000259495A (ja) | 1999-03-09 | 1999-03-09 | キャッシュメモリ制御方法及びマルチプロセッサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000259495A true JP2000259495A (ja) | 2000-09-22 |
Family
ID=13184497
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11061900A Pending JP2000259495A (ja) | 1999-03-09 | 1999-03-09 | キャッシュメモリ制御方法及びマルチプロセッサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000259495A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007036067A1 (en) * | 2005-09-28 | 2007-04-05 | Intel Corporation | Updating entries cached by a network processor |
| JP2007272643A (ja) * | 2006-03-31 | 2007-10-18 | Nec Corp | Ｕｓｂデバイス共有システム、これで用いるサーバのインタフェース装置、及びその動作方法 |
-
1999
- 1999-03-09 JP JP11061900A patent/JP2000259495A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007036067A1 (en) * | 2005-09-28 | 2007-04-05 | Intel Corporation | Updating entries cached by a network processor |
| JP2007272643A (ja) * | 2006-03-31 | 2007-10-18 | Nec Corp | Ｕｓｂデバイス共有システム、これで用いるサーバのインタフェース装置、及びその動作方法 |
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