JPH03230238A - キャッシュメモリ制御方式 - Google Patents
キャッシュメモリ制御方式Info
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- JPH03230238A JPH03230238A JP2026446A JP2644690A JPH03230238A JP H03230238 A JPH03230238 A JP H03230238A JP 2026446 A JP2026446 A JP 2026446A JP 2644690 A JP2644690 A JP 2644690A JP H03230238 A JPH03230238 A JP H03230238A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置におけるキャッシュメモリ制御方
式に関するものである。
式に関するものである。
各プロセッサがそれぞれ個別にキャッシュメモリを備え
る密結合マルチプロセッサにあっては、各キャッシュメ
モリと主メモリ及び前記キャッシュメモリ相互間の情報
一致を保証する機構が必要となる。
る密結合マルチプロセッサにあっては、各キャッシュメ
モリと主メモリ及び前記キャッシュメモリ相互間の情報
一致を保証する機構が必要となる。
すなわち、各プロセッサがバスで結合されたバス結合型
の密結合マルチプロセッサではバスを監視して他のプロ
セッサからのメモリアクセスを検畠し、あらかじめ定め
られた規則に従って該アドレスに対応する情報が自キャ
ッシュメモリ上に存在する場合、該情報を無効化するこ
とにより情報一致を保証する方法が一般にとられている
。そしてこの場合、前記プロセッサ内のキャッシュメモ
リが多階層になっている場合は自プロセッサ内の全ての
階層のキャッシュメモリに該アドレスに対応する情報が
格納されているか否かをチエツクし該情報が格納されて
おればそれを無効化する必要がある。
の密結合マルチプロセッサではバスを監視して他のプロ
セッサからのメモリアクセスを検畠し、あらかじめ定め
られた規則に従って該アドレスに対応する情報が自キャ
ッシュメモリ上に存在する場合、該情報を無効化するこ
とにより情報一致を保証する方法が一般にとられている
。そしてこの場合、前記プロセッサ内のキャッシュメモ
リが多階層になっている場合は自プロセッサ内の全ての
階層のキャッシュメモリに該アドレスに対応する情報が
格納されているか否かをチエツクし該情報が格納されて
おればそれを無効化する必要がある。
第１図は、上述したように各プロセッサが個別に２階層
のキャッシュメモリを有するバス結合型の密結合マルチ
プロセッサを示すブロック図である。同図において、１
，２はプロセッサ、３，４は命令実行部（以下ＣＰＵと
称す）、５．６は第１階層のキャッシュメモリ、７，８
は第２階層のキャッシュメモリ、９は主メモリ、１０は
前記プロセッサ１，２及び主メモリ９を接続するバス、
１１゜１２はそれぞれ前記ＣＰＵ３，４と第１階層のキ
ャッシュメモリ５，６とを接続する信号線、１３．１４
はそれぞれ前記第１階層のキャッシュメモリ５゜６と第
２階層のキャッシュメモリ７．８とを接続する信号線で
ある。
のキャッシュメモリを有するバス結合型の密結合マルチ
プロセッサを示すブロック図である。同図において、１
，２はプロセッサ、３，４は命令実行部（以下ＣＰＵと
称す）、５．６は第１階層のキャッシュメモリ、７，８
は第２階層のキャッシュメモリ、９は主メモリ、１０は
前記プロセッサ１，２及び主メモリ９を接続するバス、
１１゜１２はそれぞれ前記ＣＰＵ３，４と第１階層のキ
ャッシュメモリ５，６とを接続する信号線、１３．１４
はそれぞれ前記第１階層のキャッシュメモリ５゜６と第
２階層のキャッシュメモリ７．８とを接続する信号線で
ある。
同図において、前記プロセッサ１，２における第１階層
のキャッシュメモリ５，６は情報を格納するため２個の
エントリを、また、第２階層のキャッシュメモリ７．８
は４個のエントリを有している。前記各エントリは、そ
れぞれ格納している情報の主メモリ９上のアドレス、内
容（データ）、エントリの有効／無効及び各エントリの
使用履歴＜ＬＲＵ）を保持できるようになっている。い
ま、第１階層のキャッシュメモリ５，６及び第２階層の
キャッシュメモリ７．８の各エントリには第１図に示す
ような情報がそれぞれ格納されているとする。
のキャッシュメモリ５，６は情報を格納するため２個の
エントリを、また、第２階層のキャッシュメモリ７．８
は４個のエントリを有している。前記各エントリは、そ
れぞれ格納している情報の主メモリ９上のアドレス、内
容（データ）、エントリの有効／無効及び各エントリの
使用履歴＜ＬＲＵ）を保持できるようになっている。い
ま、第１階層のキャッシュメモリ５，６及び第２階層の
キャッシュメモリ７．８の各エントリには第１図に示す
ような情報がそれぞれ格納されているとする。
このような場合において、キャッシュメモリ制御の動作
について以下説明する。
について以下説明する。
まず、前記ＣＰＵ５が主メモリの６番地の情報を読み出
す場合、信号！１１を介してアドレスを第１階層のキャ
ッシュメモリ５に送る。前記第１階層のキャッシュメモ
リ５には該情報がないため、信号線１３を介して該アド
レスを第２階層のキャッジメモリ７に送る。前記第２階
層のキャッシュメモリ７にも該情報がないため、バス１
０を介して主メモリ９から６番地の内容を読み出し、第
２階層のキャッシュメモリ７ではその情報をＬＲｔＪが
最も大きい４のエントリ、すなわち今まで０番地の内容
が格納されていたエントリに格納する。また第２階層の
キャッシュメモリ７は信号１ａ１３を介して該情報を第
１階層のキャッシュメモリ５に送る。
す場合、信号！１１を介してアドレスを第１階層のキャ
ッシュメモリ５に送る。前記第１階層のキャッシュメモ
リ５には該情報がないため、信号線１３を介して該アド
レスを第２階層のキャッジメモリ７に送る。前記第２階
層のキャッシュメモリ７にも該情報がないため、バス１
０を介して主メモリ９から６番地の内容を読み出し、第
２階層のキャッシュメモリ７ではその情報をＬＲｔＪが
最も大きい４のエントリ、すなわち今まで０番地の内容
が格納されていたエントリに格納する。また第２階層の
キャッシュメモリ７は信号１ａ１３を介して該情報を第
１階層のキャッシュメモリ５に送る。
第１階層のキャッシュメモリ５では該情報をＬＲＵが最
も大きい２のエントリ、すなわち今まで３番地の内容が
格納されていたエントリに格納し、さらに信号線１１を
介して該情報をＣＰＵ３に送る。
も大きい２のエントリ、すなわち今まで３番地の内容が
格納されていたエントリに格納し、さらに信号線１１を
介して該情報をＣＰＵ３に送る。
このようにして前記ＣＰＵ３が主メモリ９の６番地の情
報を読み出す処理を行う前とその後の第１階層のキャッ
シュメモリ５と第２階層のキャッシュメモリ７の各エン
トリを比較すると第２図に示すようになる。
報を読み出す処理を行う前とその後の第１階層のキャッ
シュメモリ５と第２階層のキャッシュメモリ７の各エン
トリを比較すると第２図に示すようになる。
しかしながらこのような制御にあっては、第２図から判
るように、第１階層のキャッシュメモリ５に格納されて
いる情報が第２階層のキャッシュメモリ７に格納されな
い場合が生ずる（同図では、０番地がこれに相当する）
。この理由は、第１階層のキャッシュメモリ５のＬＲＵ
はＣＰＵ３からのアクセスにより更新され、第２階層の
キャッシュメモリ７のＬＲＵは第１階層のキャッシュメ
モリからのアクセスにより更新され、第１階層のキャッ
シュメモリ５でＬＲＵが最も小さいＯ番地が第２階層の
キャッシュメモリ７ではＬＲＵが最も大きくなるという
ことが生ずるためである。
るように、第１階層のキャッシュメモリ５に格納されて
いる情報が第２階層のキャッシュメモリ７に格納されな
い場合が生ずる（同図では、０番地がこれに相当する）
。この理由は、第１階層のキャッシュメモリ５のＬＲＵ
はＣＰＵ３からのアクセスにより更新され、第２階層の
キャッシュメモリ７のＬＲＵは第１階層のキャッシュメ
モリからのアクセスにより更新され、第１階層のキャッ
シュメモリ５でＬＲＵが最も小さいＯ番地が第２階層の
キャッシュメモリ７ではＬＲＵが最も大きくなるという
ことが生ずるためである。
このような状態で、ＣＰＵ４が０番地の内容をＤｏから
ＤＯ＋に書き換えるストアアクセスを行うと、ＣＰＵ４
から送られるアドレス及びデータ（Ｄｏ’ ）が信号線
１２、第１階層のキャッシュメモリ６、信号線１４及び
第２階層のキャッシュメモリ８を経由してバス１０に送
り出され、主メモリ９で０番地がＤＯ′に書き換えられ
る。ここで、キャッシュメモリの情報一致を保証するた
め、プロセッサ１では第２階層のキャッシュメモリ７及
び第１階層のキャッシュメモリ５に０番地の内容が格納
されておれば、それを無効化しなければならない。この
ため、プロセッサ１の第２階層のキャッシュメモリ７は
バス１０を監視し、ＣＰＵ４からのストアアクセスを検
出し、まず第２階層のキャッシュメモリ７に０番地の情
報が格納されているか否かをチエツクする。第２階層の
キャッシュメモリ７にはＯ番地の情報は格納されていな
いため（第２図の（２）参照）無効化の必要はない。し
かし、先に説明したように第２階層のキャッシュメモリ
７にＯ番地の内容が存在しなくとも第１階層のキャッジ
メモリ５に存在する場合がある。このため、第２階層の
キャッシュメモリ７は信号線１３を介して該アドレスを
第１階層のキャッシュメモリ５に送り、第１階層のキャ
ッシュメモリ５ではＯ番地の情報が格納されているため
、そのエントリを無効化する。
ＤＯ＋に書き換えるストアアクセスを行うと、ＣＰＵ４
から送られるアドレス及びデータ（Ｄｏ’ ）が信号線
１２、第１階層のキャッシュメモリ６、信号線１４及び
第２階層のキャッシュメモリ８を経由してバス１０に送
り出され、主メモリ９で０番地がＤＯ′に書き換えられ
る。ここで、キャッシュメモリの情報一致を保証するた
め、プロセッサ１では第２階層のキャッシュメモリ７及
び第１階層のキャッシュメモリ５に０番地の内容が格納
されておれば、それを無効化しなければならない。この
ため、プロセッサ１の第２階層のキャッシュメモリ７は
バス１０を監視し、ＣＰＵ４からのストアアクセスを検
出し、まず第２階層のキャッシュメモリ７に０番地の情
報が格納されているか否かをチエツクする。第２階層の
キャッシュメモリ７にはＯ番地の情報は格納されていな
いため（第２図の（２）参照）無効化の必要はない。し
かし、先に説明したように第２階層のキャッシュメモリ
７にＯ番地の内容が存在しなくとも第１階層のキャッジ
メモリ５に存在する場合がある。このため、第２階層の
キャッシュメモリ７は信号線１３を介して該アドレスを
第１階層のキャッシュメモリ５に送り、第１階層のキャ
ッシュメモリ５ではＯ番地の情報が格納されているため
、そのエントリを無効化する。
このように従来のキャッシュメモリ制御では情報一致の
ため、他プロセッサからストアアクセスがあった場合、
該アドレスに対応する情報が第２階層のキャッシュメモ
リ７に存在するか否かにかかわらず、信号線１３を介し
て第１階層のキャッシュメモリ５で該アドレスを送り、
第１階層のキャッシュメモリ５へ該アドレスに対応する
情報が格納されているか否かをチエツクし、該情報が格
納されておれば該情報を無効化する必要があった。
ため、他プロセッサからストアアクセスがあった場合、
該アドレスに対応する情報が第２階層のキャッシュメモ
リ７に存在するか否かにかかわらず、信号線１３を介し
て第１階層のキャッシュメモリ５で該アドレスを送り、
第１階層のキャッシュメモリ５へ該アドレスに対応する
情報が格納されているか否かをチエツクし、該情報が格
納されておれば該情報を無効化する必要があった。
このため、ＣＰＵの自キャッシュメモリアクセスと他プ
ロセッサのストアアクセスに伴う自キャッシュメモリを
チエツクするためのアクセスとが自キャッシュメモリ上
でぶつかり、密結合マルチプロセッサの性能を低下させ
る欠点があった。
ロセッサのストアアクセスに伴う自キャッシュメモリを
チエツクするためのアクセスとが自キャッシュメモリ上
でぶつかり、密結合マルチプロセッサの性能を低下させ
る欠点があった。
それ故、本発明は、このような事情に基づいてなされた
ものであり、その目的とするところのものは、ＣＰＵの
自キャッシュメモリアクセスと他プロセッサのストアア
クセスに伴う自キャッシュメモリをチエツクするための
アクセスとが自キャッシュメモリ上でぶつかりあうのを
極めて少なくし、これにより密結合マルチプロセッサの
性能を向上させたキャッシュメモリ制御方式を提供する
ことにある。
ものであり、その目的とするところのものは、ＣＰＵの
自キャッシュメモリアクセスと他プロセッサのストアア
クセスに伴う自キャッシュメモリをチエツクするための
アクセスとが自キャッシュメモリ上でぶつかりあうのを
極めて少なくし、これにより密結合マルチプロセッサの
性能を向上させたキャッシュメモリ制御方式を提供する
ことにある。
前記目的を達成するために、本発明は、基本的には、Ｃ
ＰＵの必要とする情報が第１階層のキャッシュメモリに
存在しない場合、第２階層のキャッシュメモリにアクセ
スし、以後同様に第１階層のキャッシュメモリに存在し
ない場合、第ｉ＋１階層のキャッシュメモリにアクセス
し、最後に第Ｎ階層のキャッシュメモリに存在しない場
合、主メモリにアクセスするように構成されたＮ階層か
らなるキャッシュメモリにおいて、ＣＰＵの必要とする
情報が第１階層のキャッシュメモリに存在しない場合、
ＣＰＵが必要とする情報を格納するエリアを確保するた
め、あらかじめ定められた規則に従って第１階層のキャ
ッシュメモリから追い出す情報のアドレスを決定し、該
アドレスに対応する情報が第ｉ−１階層〜第１階層のキ
ャッシュメモリに存在する場合、該情報を無効化するこ
とを特徴とするものである。
ＰＵの必要とする情報が第１階層のキャッシュメモリに
存在しない場合、第２階層のキャッシュメモリにアクセ
スし、以後同様に第１階層のキャッシュメモリに存在し
ない場合、第ｉ＋１階層のキャッシュメモリにアクセス
し、最後に第Ｎ階層のキャッシュメモリに存在しない場
合、主メモリにアクセスするように構成されたＮ階層か
らなるキャッシュメモリにおいて、ＣＰＵの必要とする
情報が第１階層のキャッシュメモリに存在しない場合、
ＣＰＵが必要とする情報を格納するエリアを確保するた
め、あらかじめ定められた規則に従って第１階層のキャ
ッシュメモリから追い出す情報のアドレスを決定し、該
アドレスに対応する情報が第ｉ−１階層〜第１階層のキ
ャッシュメモリに存在する場合、該情報を無効化するこ
とを特徴とするものである。
（２）また、上述のようにＮ階層からなるキャッシュメ
モリを有するプロセッサがバスで多数接続された密結合
マルチプロセッサにおいて、他プロセッサのメモリアク
セスを第Ｎ階層のキャッシュメモリにより検出し、あら
かじめ定められた規則に従って、該アドレスに対応する
キャッシュメモリ上の情報を無効化しなければならない
場合、第Ｎ階層のキャッシュメモリに該アドレスに対応
する情報が存在しないときは無動作とし、該アドレスに
対応する情報が存在するときには第Ｎ階層のキャッシュ
メモリ上で該情報を無効化するとともに、第Ｎ−ＩＪ層
のキャッシュメモリに該アドレスを送り、以後同様に第
１階層のキャッシュメモリに該アドレスに対応する情報
が存在しないときは無動作とし、該アドレスに対応する
情報が存在するときは該情報を無効化するとともに第ｉ
−１階層のキャッシュメモリに該アドレスを送ることを
特徴とするものである。
モリを有するプロセッサがバスで多数接続された密結合
マルチプロセッサにおいて、他プロセッサのメモリアク
セスを第Ｎ階層のキャッシュメモリにより検出し、あら
かじめ定められた規則に従って、該アドレスに対応する
キャッシュメモリ上の情報を無効化しなければならない
場合、第Ｎ階層のキャッシュメモリに該アドレスに対応
する情報が存在しないときは無動作とし、該アドレスに
対応する情報が存在するときには第Ｎ階層のキャッシュ
メモリ上で該情報を無効化するとともに、第Ｎ−ＩＪ層
のキャッシュメモリに該アドレスを送り、以後同様に第
１階層のキャッシュメモリに該アドレスに対応する情報
が存在しないときは無動作とし、該アドレスに対応する
情報が存在するときは該情報を無効化するとともに第ｉ
−１階層のキャッシュメモリに該アドレスを送ることを
特徴とするものである。
このように構成したキャッシュメモリ制御方式は、第１
階層のキャッシュメモリに存在する情報は必ず第ｉ＋１
階層のキャッシュメモリに存在するように各階層のキャ
ッシュメモリを制御するようになっている。このことは
、第ｉ＋１階層のキャッシュメモリに存在しない情報は
必ず第１階層のキャッシュメモリに存在しないように制
御することとなる。このため、他プロセッサからのスト
アアクセスに伴うキャッシュメモリ無効化があった場合
、第ｉ＋１階層のキャッシュメモリに該アドレスに対応
する情報が格納されている時のみ、該無効化アクセスを
第１階層のキャッシュメモリに通知し、格納されていな
いときは該通知を行なわないようにすることができる。
階層のキャッシュメモリに存在する情報は必ず第ｉ＋１
階層のキャッシュメモリに存在するように各階層のキャ
ッシュメモリを制御するようになっている。このことは
、第ｉ＋１階層のキャッシュメモリに存在しない情報は
必ず第１階層のキャッシュメモリに存在しないように制
御することとなる。このため、他プロセッサからのスト
アアクセスに伴うキャッシュメモリ無効化があった場合
、第ｉ＋１階層のキャッシュメモリに該アドレスに対応
する情報が格納されている時のみ、該無効化アクセスを
第１階層のキャッシュメモリに通知し、格納されていな
いときは該通知を行なわないようにすることができる。
したがって、自ＣＰＵからのキャッシュメモリへのアク
セスと他プロセッサからのストアアクセスに伴うキャッ
シュメモリ無効化アクセスとのぶつかりを極めて少なく
することができる。
セスと他プロセッサからのストアアクセスに伴うキャッ
シュメモリ無効化アクセスとのぶつかりを極めて少なく
することができる。
このように、自ＣＰＵからのキャッシュメモリへのアク
セスと他プロセッサからのストアアクセスに伴うキャッ
シュメモリ無効化アクセスとのぶつかりの頻度を少なく
することができることから、密結合マルチプロセッサの
性能向上が図れるようになる。
セスと他プロセッサからのストアアクセスに伴うキャッ
シュメモリ無効化アクセスとのぶつかりの頻度を少なく
することができることから、密結合マルチプロセッサの
性能向上が図れるようになる。
第３図は本発明によるキャッシュ制御方式の一実施例を
説明する図であって、ＣＰＵからのメモリアクセスに対
するキャッシュメモリの動作フローを示したものである
。同図において、ＣＰＵ３から必要な情報のアドレス送
出があり、第１階層のキャッシュメモリ５では、該情報
が存在するか否かを判定するようになっている（ステッ
プ１０１）。存在する場合には、該情報を読みだして前
記ＣＰＵ３に送出するようになっている（ステップ１０
２）。一方、存在していない場合には、第２階層のキャ
ッシュメモリ７に前記ＣＰＵ３が必要とする情報のアド
レスを送るようになっている（ステップ１０３）、前記
第２階層のキャッシュメモリ７では、前記情報が存在す
るか否かを判定するようになっている（ステップ１０４
）。存在する場合には、該情報をよみだして前記第１階
層のキャッシュメモリ５に送出するようになっている（
ステップ１０５）。この場合、前記第１階層のキャッシ
ュメモリ５では、前記第２階層のキャッシュメモリ７か
ら送られてきた情報を格納して、前記ＣＰＵ３に送出す
るようになっている（ステップ１０６）。一方、前記情
報が存在していない場合には、追い出す情報を決定し、
該情報のアドレスを前記第１階層のキャッシュメモリ５
に送出するようになっている（ステップ１０７）、前記
第１階層のキャッシュメモリ５では、前記追い出す情報
が存在するか否かを判定するようになっている（ステッ
プ１０８）。存在しない場合は、無動作としくステップ
１０９）、存在する場合は前記追い畠す情報を無効化す
るようになっている（ステップ１１０）。前記第２階層
のキャッシュメモリ７において、前記ステップ１０７後
に、主メモリ９に前記ＣＰＵ３が必要とする情報のアド
レスを送出するようになっている（ステップ１１１）。
説明する図であって、ＣＰＵからのメモリアクセスに対
するキャッシュメモリの動作フローを示したものである
。同図において、ＣＰＵ３から必要な情報のアドレス送
出があり、第１階層のキャッシュメモリ５では、該情報
が存在するか否かを判定するようになっている（ステッ
プ１０１）。存在する場合には、該情報を読みだして前
記ＣＰＵ３に送出するようになっている（ステップ１０
２）。一方、存在していない場合には、第２階層のキャ
ッシュメモリ７に前記ＣＰＵ３が必要とする情報のアド
レスを送るようになっている（ステップ１０３）、前記
第２階層のキャッシュメモリ７では、前記情報が存在す
るか否かを判定するようになっている（ステップ１０４
）。存在する場合には、該情報をよみだして前記第１階
層のキャッシュメモリ５に送出するようになっている（
ステップ１０５）。この場合、前記第１階層のキャッシ
ュメモリ５では、前記第２階層のキャッシュメモリ７か
ら送られてきた情報を格納して、前記ＣＰＵ３に送出す
るようになっている（ステップ１０６）。一方、前記情
報が存在していない場合には、追い出す情報を決定し、
該情報のアドレスを前記第１階層のキャッシュメモリ５
に送出するようになっている（ステップ１０７）、前記
第１階層のキャッシュメモリ５では、前記追い出す情報
が存在するか否かを判定するようになっている（ステッ
プ１０８）。存在しない場合は、無動作としくステップ
１０９）、存在する場合は前記追い畠す情報を無効化す
るようになっている（ステップ１１０）。前記第２階層
のキャッシュメモリ７において、前記ステップ１０７後
に、主メモリ９に前記ＣＰＵ３が必要とする情報のアド
レスを送出するようになっている（ステップ１１１）。
前記主メモリ９では、送られてきたアドレスに対応する
情報を読みだし、要求元に送るようになっている。この
情報は、前記前記第２階層のキャッシュメモリ７におい
て、格納されるとともに前記第１階層のキャッシュメモ
リ５に送るようになっている（ステップ１１２）。
情報を読みだし、要求元に送るようになっている。この
情報は、前記前記第２階層のキャッシュメモリ７におい
て、格納されるとともに前記第１階層のキャッシュメモ
リ５に送るようになっている（ステップ１１２）。
また、第４図は本発明によるキャッシュ制御方式の他の
実施例を説明する図であって、他ＣＰＵからのストアア
クセスに伴うキャッシュメモリ無効化に対するキャッシ
ュメモリの動作フローを示したものである。同図におい
て、第２階層のキャッシュメモリ７では、他プロセッサ
からの主メモリアクセスを監視し、予め決められた規則
に従って該アクセスのアドレスに対応する情報を無効化
しなければならないことを検出するようになっている（
ステップ２０１）。そして、前記アドレスに対応する情
報が存在するか否かを判定するようになっている（ステ
ップ２０２）、存在する場合には、該情報を無効化し、
アドレスを前記第１階層のキャッシュメモリ５に送出す
るようになっている（ステップ２０３）。なお、存在し
ない場合には、そのまま無動作としておく（ステップ２
゜４）。第１階層のキャッシュメモリ５では、前記アド
レスに対応する情報が存在するか否かを判定するように
なっている（ステップ２０５）。存在する場合には、前
記情報を無効化する（ステップ２０６）。なお、存在し
ない場合には、そのまま無動作としておく（ステップ２
０７）。
実施例を説明する図であって、他ＣＰＵからのストアア
クセスに伴うキャッシュメモリ無効化に対するキャッシ
ュメモリの動作フローを示したものである。同図におい
て、第２階層のキャッシュメモリ７では、他プロセッサ
からの主メモリアクセスを監視し、予め決められた規則
に従って該アクセスのアドレスに対応する情報を無効化
しなければならないことを検出するようになっている（
ステップ２０１）。そして、前記アドレスに対応する情
報が存在するか否かを判定するようになっている（ステ
ップ２０２）、存在する場合には、該情報を無効化し、
アドレスを前記第１階層のキャッシュメモリ５に送出す
るようになっている（ステップ２０３）。なお、存在し
ない場合には、そのまま無動作としておく（ステップ２
゜４）。第１階層のキャッシュメモリ５では、前記アド
レスに対応する情報が存在するか否かを判定するように
なっている（ステップ２０５）。存在する場合には、前
記情報を無効化する（ステップ２０６）。なお、存在し
ない場合には、そのまま無動作としておく（ステップ２
０７）。
第３図、第４図では、いずれも２階層キャッシュメモリ
構成の動作フローを示したものであるが、多階層であっ
ても同様の構成となることはいうまでもない。
構成の動作フローを示したものであるが、多階層であっ
ても同様の構成となることはいうまでもない。
次に、このような制御方式を採った場合のキャッシュメ
モリの動作を第１図を用いて説明する。
モリの動作を第１図を用いて説明する。
ＣＰＵ３が主メモリ９の６番地の情報を読み出す場合、
信号線１１を介してアドレスを第１階層のキャッシュメ
モリ５に送る。第１階層のキャッシュメモリ５には該情
報がないため、信号線１３を介して該アドレスを第２階
層のキャッシュメモリ７に送る。第２階層のキャッシュ
メモリ７にも該情報がないため、まず、該情報を格納す
るエリアを確保するため、ＬＲＵが最も大きい４のエン
トリ、すなわち今まで０番地の内容が格納されていたエ
ントリを決定する。このエントリに格納されている０番
地の内容は無効化されるため、該アドレス（０番地）を
第１階層のキャッシュメモリ５に送り、該アドレスが第
１階層のキャッシュメモリ５の格納されている場合、そ
の無効化を指示する。
信号線１１を介してアドレスを第１階層のキャッシュメ
モリ５に送る。第１階層のキャッシュメモリ５には該情
報がないため、信号線１３を介して該アドレスを第２階
層のキャッシュメモリ７に送る。第２階層のキャッシュ
メモリ７にも該情報がないため、まず、該情報を格納す
るエリアを確保するため、ＬＲＵが最も大きい４のエン
トリ、すなわち今まで０番地の内容が格納されていたエ
ントリを決定する。このエントリに格納されている０番
地の内容は無効化されるため、該アドレス（０番地）を
第１階層のキャッシュメモリ５に送り、該アドレスが第
１階層のキャッシュメモリ５の格納されている場合、そ
の無効化を指示する。
第１階層のキャッシュメモリ５には０番地の内容が格納
されているため、それを無効化する。次に、これと並行
して、第２階層のキャッシュメモリ７はバス１０を介し
て主メモリ９から６番地の内容を読み出し、ＬＲＵが最
も大きい４のエントリに格納する。また、第２階層のキ
ャッシュメモリ７は信号線１３を介して該情報を第１階
層のキャッシュメモリ５に送る。第１階層のキャッシュ
メモリでは該情報をＬＲＵが最も大きい２のエントリ、
すなわち今まで３番地の内容が格納されていたエントリ
に格納し、さらに信号線１１を介して該情報をＣＰＵ３
に送る。
されているため、それを無効化する。次に、これと並行
して、第２階層のキャッシュメモリ７はバス１０を介し
て主メモリ９から６番地の内容を読み出し、ＬＲＵが最
も大きい４のエントリに格納する。また、第２階層のキ
ャッシュメモリ７は信号線１３を介して該情報を第１階
層のキャッシュメモリ５に送る。第１階層のキャッシュ
メモリでは該情報をＬＲＵが最も大きい２のエントリ、
すなわち今まで３番地の内容が格納されていたエントリ
に格納し、さらに信号線１１を介して該情報をＣＰＵ３
に送る。
このようにして、ＣＰＵ３が主メモリ９の６番地の情報
を読み出す処理を行う前とその後のそれぞれの第１階層
のキャッシュメモリ５と第２階層のキャッシュメモリ７
の各エントリは第５図に示すようになる。
を読み出す処理を行う前とその後のそれぞれの第１階層
のキャッシュメモリ５と第２階層のキャッシュメモリ７
の各エントリは第５図に示すようになる。
この第５図から判るように、上記実施例によるキャッシ
ュメモリ制御では、第２階層のキャッシュメモリ７に格
納されている情報を追い出す場合、該情報が第１階層の
キャッシュメモリ５に格納されていると該情報を必ず無
効化するため、第２階層のキャッシュメモリ７に格納さ
れていない情報は、必ず第１階層のキャッシュメモリに
も格納されていないことが保証されることになる。
ュメモリ制御では、第２階層のキャッシュメモリ７に格
納されている情報を追い出す場合、該情報が第１階層の
キャッシュメモリ５に格納されていると該情報を必ず無
効化するため、第２階層のキャッシュメモリ７に格納さ
れていない情報は、必ず第１階層のキャッシュメモリに
も格納されていないことが保証されることになる。
このような状態で、ＣＰＵ４が０番地の内容をＤｏから
ＤＯ′に書き換えるストアアクセスを行うと、ＣＰＵ４
から送られるアドレス及びデータ（Ｄｏ’）が信号線１
２．第１階層キャッシュメモリ６、信号線１４及び第２
階層のキャッシュメモリ８を経由してバス１０に送り出
され、主メモリ９で０番地がＤＯ’に書き換えられる。
ＤＯ′に書き換えるストアアクセスを行うと、ＣＰＵ４
から送られるアドレス及びデータ（Ｄｏ’）が信号線１
２．第１階層キャッシュメモリ６、信号線１４及び第２
階層のキャッシュメモリ８を経由してバス１０に送り出
され、主メモリ９で０番地がＤＯ’に書き換えられる。
ここで、キャッシュメモリの情報一致を保証するため、
プロセッサ１では第２階層のキャッシュメモリ７及び第
１階層のキャッシュメモリ５に０番地の内容が格納され
ておれば、それを無効化しなければならない。このため
、プロセッサ１の第２階層のキャッシュメモリ７はバス
１０を監視し、ＣＰＵ４からのストアアクセスを検出し
、まず第２階層のキャシュメモリ７に０番地の情報が格
納されているか否かをチエツクする。第２階層のキャッ
シュメモリ７には０番地は格納されていないため無効化
の必要はない。また、本実施例では先に説明したように
、第２階層のキャッシュメモリ７に該情報が存在しない
場合は第１階層のキャッシュメモリ５にも存在しないこ
とが保証されている。したがって、第２階層のキャッシ
ュメモリ７は信号線１３を介し該アドレスを第１階層の
キャッシュメモリ５に送る必要はなくなる。
プロセッサ１では第２階層のキャッシュメモリ７及び第
１階層のキャッシュメモリ５に０番地の内容が格納され
ておれば、それを無効化しなければならない。このため
、プロセッサ１の第２階層のキャッシュメモリ７はバス
１０を監視し、ＣＰＵ４からのストアアクセスを検出し
、まず第２階層のキャシュメモリ７に０番地の情報が格
納されているか否かをチエツクする。第２階層のキャッ
シュメモリ７には０番地は格納されていないため無効化
の必要はない。また、本実施例では先に説明したように
、第２階層のキャッシュメモリ７に該情報が存在しない
場合は第１階層のキャッシュメモリ５にも存在しないこ
とが保証されている。したがって、第２階層のキャッシ
ュメモリ７は信号線１３を介し該アドレスを第１階層の
キャッシュメモリ５に送る必要はなくなる。
そして、ＣＰＵ４が３番地の内容を書き換えた場合は、
第２階層のキャッシュメモリ７には該アドレスに対応す
る情報が存在するため、該情報を無効化し、さらに該ア
ドレスを第１階層のキャッシュメモリ５にも送る。第１
階層のキャッシュメモリ５では、３番地の情報が格納さ
れていないため無効化の処理は行わない。
第２階層のキャッシュメモリ７には該アドレスに対応す
る情報が存在するため、該情報を無効化し、さらに該ア
ドレスを第１階層のキャッシュメモリ５にも送る。第１
階層のキャッシュメモリ５では、３番地の情報が格納さ
れていないため無効化の処理は行わない。
さらに、ＣＰＵ４が６番地の内容を書き換えた場合は、
第２階層のキャッシュメモリ７は該アドレスに対応する
情報が存在するため、該情報を無効化し、さらに該アド
レスを第１階層のキャッシュメモリ５にも送る。この場
合、第１階層のキャッシュメモリ５では、６番地の情報
が格納されているため該情報の無効化を行うことになる
。
第２階層のキャッシュメモリ７は該アドレスに対応する
情報が存在するため、該情報を無効化し、さらに該アド
レスを第１階層のキャッシュメモリ５にも送る。この場
合、第１階層のキャッシュメモリ５では、６番地の情報
が格納されているため該情報の無効化を行うことになる
。
以上、説明したように、上述した実施例によれば、他プ
ロセッサからのストアアクセスを伴うキャッシュメモリ
無効化があった場合、該アドレスに対応する情報が第１
階層のキャッシュメモリに存在しない場合には、第ｉ−
１階層以下のキャッシュメモリでのチエツクを行う必要
がなく、自ＣＰＵからのキャッシュメモリアクセスがこ
れらのチエツクのためのアクセスとぶつかる頻度が少な
くなり、密結合マルチプロセッサの性能向上に効果をも
たらすことができるようになる。
ロセッサからのストアアクセスを伴うキャッシュメモリ
無効化があった場合、該アドレスに対応する情報が第１
階層のキャッシュメモリに存在しない場合には、第ｉ−
１階層以下のキャッシュメモリでのチエツクを行う必要
がなく、自ＣＰＵからのキャッシュメモリアクセスがこ
れらのチエツクのためのアクセスとぶつかる頻度が少な
くなり、密結合マルチプロセッサの性能向上に効果をも
たらすことができるようになる。
以上説明したことから明らがなように、本発明によるキ
ャッシュメモリ制御方式によれば、ｃＰＵの自キャッシ
ュメモリアクセスと他プロセッサのストアアクセスに伴
う自キャッシュメモリをチエツクするためのアクセスと
が自キャッシュメモリ上でぶつかりあうのを極めて少な
くでき、これにより密結合マルチプロセッサの性能を向
上させることができるようになる。
ャッシュメモリ制御方式によれば、ｃＰＵの自キャッシ
ュメモリアクセスと他プロセッサのストアアクセスに伴
う自キャッシュメモリをチエツクするためのアクセスと
が自キャッシュメモリ上でぶつかりあうのを極めて少な
くでき、これにより密結合マルチプロセッサの性能を向
上させることができるようになる。
第１図は、バス結合型マルチプロセッサの概念を示す構
成図、 第２図は、従来のキャッシュメモリ制御を説明するため
、キャッシュメモリ内に格納される情報の変化を示した
図、 第３図及び第４図は、本発明によるキャッシュメモリ制
御方式の一実施例であるキャッシュメモリの動作フロー
を示した図、 第５図は、本発明のキャッシュメモリ制御を説明するた
め、キャッシュメモリ内に格納される情報の変化を示し
た図である。
成図、 第２図は、従来のキャッシュメモリ制御を説明するため
、キャッシュメモリ内に格納される情報の変化を示した
図、 第３図及び第４図は、本発明によるキャッシュメモリ制
御方式の一実施例であるキャッシュメモリの動作フロー
を示した図、 第５図は、本発明のキャッシュメモリ制御を説明するた
め、キャッシュメモリ内に格納される情報の変化を示し
た図である。
Claims (2)
- （１）ＣＰＵの必要とする情報が第１階層のキャッシュ
メモリに存在しない場合、第２階層のキャッシュメモリ
にアクセスし、以後同様に第ｉ階層のキャッシュメモリ
に存在しない場合、第ｉ＋１階層のキャッシュメモリに
アクセスし、最後に第Ｎ階層のキャッシュメモリに存在
しない場合、主メモリにアクセスするように構成された
Ｎ階層からなるキャッシュメモリにおいて、ＣＰＵの必
要とする情報が第ｉ階層のキャッシュメモリに存在しな
い場合、ＣＰＵが必要とする情報を格納するエリアを確
保するため、あらかじめ定められた規則に従って第ｉ階
層のキャッシュメモリから追い出す情報のアドレスを決
定し、該アドレスに対応する情報が第ｉ−１階層〜第１
階層のキャッシュメモリに存在する場合、該情報を無効
化することを特徴とするキャッシュメモリ制御方式。 - （２）請求項第１記載のＮ階層からなるキャッシュメモ
リを有するプロセッサがバスで多数接続された密結合マ
ルチプロセッサにおいて、他プロセッサのメモリアクセ
スを第Ｎ階層のキャッシュメモリにより検出し、あらか
じめ定められた規則に従って、該アドレスに対応するキ
ャッシュメモリ上の情報を無効化しなければならない場
合、第Ｎ階層のキャッシュメモリに該アドレスに対応す
る情報が存在しないときは無動作とし、該アドレスに対
応する情報が存在するときには第Ｎ階層のキャッシュメ
モリ上で該情報を無効化するとともに、第Ｎ−１階層の
キャッシュメモリに該アドレスを送り、以後同様に第ｉ
階層のキャッシュメモリに該アドレスに対応する情報が
存在しないときは無動作とし、該アドレスに対応する情
報が存在するときは該情報を無効化するとともに第ｉ−
１階層のキャッシュメモリに該アドレスを送ることを特
徴とするキャッシュメモリ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2026446A JPH03230238A (ja) | 1990-02-05 | 1990-02-05 | キャッシュメモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2026446A JPH03230238A (ja) | 1990-02-05 | 1990-02-05 | キャッシュメモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03230238A true JPH03230238A (ja) | 1991-10-14 |
Family
ID=12193734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2026446A Pending JPH03230238A (ja) | 1990-02-05 | 1990-02-05 | キャッシュメモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03230238A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04242454A (ja) * | 1991-01-17 | 1992-08-31 | Nec Corp | キャッシュメモリの一致処理方式 |
| JPH05127996A (ja) * | 1991-11-01 | 1993-05-25 | Fujitsu Ltd | キヤツシユ無効化制御方式 |
| JPH07152646A (ja) * | 1993-07-15 | 1995-06-16 | Bull Sa | 記憶階層レベル間での交換のコヒーレンシー管理方法 |
| US6240491B1 (en) | 1993-07-15 | 2001-05-29 | Bull S.A. | Process and system for switching between an update and invalidate mode for each cache block |
| WO2007094048A1 (ja) * | 2006-02-14 | 2007-08-23 | Fujitsu Limited | 無効化処理装置および無効化処理方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6284350A (ja) * | 1985-06-27 | 1987-04-17 | エンコア−・コンピユ−タ・コ−ポレ−シヨン | 階層キヤツシユメモリ装置および方法 |
-
1990
- 1990-02-05 JP JP2026446A patent/JPH03230238A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6284350A (ja) * | 1985-06-27 | 1987-04-17 | エンコア−・コンピユ−タ・コ−ポレ−シヨン | 階層キヤツシユメモリ装置および方法 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04242454A (ja) * | 1991-01-17 | 1992-08-31 | Nec Corp | キャッシュメモリの一致処理方式 |
| JPH05127996A (ja) * | 1991-11-01 | 1993-05-25 | Fujitsu Ltd | キヤツシユ無効化制御方式 |
| JPH07152646A (ja) * | 1993-07-15 | 1995-06-16 | Bull Sa | 記憶階層レベル間での交換のコヒーレンシー管理方法 |
| US6240491B1 (en) | 1993-07-15 | 2001-05-29 | Bull S.A. | Process and system for switching between an update and invalidate mode for each cache block |
| WO2007094048A1 (ja) * | 2006-02-14 | 2007-08-23 | Fujitsu Limited | 無効化処理装置および無効化処理方法 |
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