JP2000260772A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP2000260772A JP2000260772A JP11065575A JP6557599A JP2000260772A JP 2000260772 A JP2000260772 A JP 2000260772A JP 11065575 A JP11065575 A JP 11065575A JP 6557599 A JP6557599 A JP 6557599A JP 2000260772 A JP2000260772 A JP 2000260772A
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- circuit device
- semiconductor integrated
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Abstract
(57)【要約】
【課題】 チップ面積の縮小を図り、また、検査工程に
おけるパッドと評価機器との接触不具合を防止し、さら
に、集積回路形成過程において表面側導電体を裏面パッ
ドに電気的に接続する手段を容易に作成可能な技術を提
供する。 【解決手段】 半導体基板１０表面側に形成され、集積
回路と電気的に接続されるＡｌ配線（第１の導電体）４
０と、半導体基板１０の内部に形成され、Ａｌ配線（第
１の導電体）４０と電気的に接続される、Ｎ形不純物が
高濃度に添加されたＮ＋層（不純物高濃度添加層）１
４、２６および２８と、基板１０の裏面側に形成され、
Ｎ＋層（不純物高濃度添加層）１４、２６および２８と
電気的に接続されるＡｌ配線（第２の導電体）４１と、
基板１０の裏面に形成され、Ａｌ配線（第２の導電体）
４１と電気的に接続されるパッド４２と、を具備する。
おけるパッドと評価機器との接触不具合を防止し、さら
に、集積回路形成過程において表面側導電体を裏面パッ
ドに電気的に接続する手段を容易に作成可能な技術を提
供する。 【解決手段】 半導体基板１０表面側に形成され、集積
回路と電気的に接続されるＡｌ配線（第１の導電体）４
０と、半導体基板１０の内部に形成され、Ａｌ配線（第
１の導電体）４０と電気的に接続される、Ｎ形不純物が
高濃度に添加されたＮ＋層（不純物高濃度添加層）１
４、２６および２８と、基板１０の裏面側に形成され、
Ｎ＋層（不純物高濃度添加層）１４、２６および２８と
電気的に接続されるＡｌ配線（第２の導電体）４１と、
基板１０の裏面に形成され、Ａｌ配線（第２の導電体）
４１と電気的に接続されるパッド４２と、を具備する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に裏面にテストパッド、ボンディングパッ
ドを設けた半導体集積回路装置に関する。
置に関し、特に裏面にテストパッド、ボンディングパッ
ドを設けた半導体集積回路装置に関する。
【０００２】
【従来の技術】図１６は、従来の半導体集積回路装置の
ダイソータ検査針（Ｄ／Ｓ針）を用いた検査を説明する
ための断面図である。従来の半導体集積回路装置５０
は、集積回路とパッド５２とを半導体基板５０の同一面
に配置するため、集積回路配置領域の外周部にパッド５
２用の領域を必要としていた。このため、チップ面積を
大きくしないようにするために、パッド面積を小さくし
なければならなかった。
ダイソータ検査針（Ｄ／Ｓ針）を用いた検査を説明する
ための断面図である。従来の半導体集積回路装置５０
は、集積回路とパッド５２とを半導体基板５０の同一面
に配置するため、集積回路配置領域の外周部にパッド５
２用の領域を必要としていた。このため、チップ面積を
大きくしないようにするために、パッド面積を小さくし
なければならなかった。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
半導体集積回路５０においては、パッド５２の面積を小
さくしすぎるとＤ／Ｓ針５４を用いるダイソータ検査工
程にて接触不具合等の問題が生じてしまう。
半導体集積回路５０においては、パッド５２の面積を小
さくしすぎるとＤ／Ｓ針５４を用いるダイソータ検査工
程にて接触不具合等の問題が生じてしまう。
【０００４】
【課題を解決するための手段】上記課題を解決するため
に、本発明の特徴は、半導体基板に集積回路が形成され
る半導体集積回路装置において、半導体基板の表面側に
形成され、集積回路と電気的に接続される第１の導電体
と、半導体基板の内部に形成され、第１の導電体と電気
的に接続される、Ｎ形またはＰ形不純物が高濃度に添加
された少なくとも一の不純物高濃度添加層と、基板の裏
面側に形成され、不純物高濃度添加層と電気的に接続さ
れる第２の導電体と、基板の裏面に形成され、第２の導
電体と電気的に接続されるパッドと、を具備する半導体
集積回路装置である。
に、本発明の特徴は、半導体基板に集積回路が形成され
る半導体集積回路装置において、半導体基板の表面側に
形成され、集積回路と電気的に接続される第１の導電体
と、半導体基板の内部に形成され、第１の導電体と電気
的に接続される、Ｎ形またはＰ形不純物が高濃度に添加
された少なくとも一の不純物高濃度添加層と、基板の裏
面側に形成され、不純物高濃度添加層と電気的に接続さ
れる第２の導電体と、基板の裏面に形成され、第２の導
電体と電気的に接続されるパッドと、を具備する半導体
集積回路装置である。
【０００５】ここで、「半導体」には、シリコン、ゲル
マニウム、ガリウム・ヒ素、ガリウム・リンまたはイン
ジウム・アンチモン等が含まれる。また、「導電体」に
は、アルミニウム、銅、ポリシリコン等が含まれる。ま
た、「Ｎ形不純物」には、リン、ヒ素、アンチモン等が
含まれ、「Ｐ形不純物」には、ホウ素、インジウム等が
含まれる。
マニウム、ガリウム・ヒ素、ガリウム・リンまたはイン
ジウム・アンチモン等が含まれる。また、「導電体」に
は、アルミニウム、銅、ポリシリコン等が含まれる。ま
た、「Ｎ形不純物」には、リン、ヒ素、アンチモン等が
含まれ、「Ｐ形不純物」には、ホウ素、インジウム等が
含まれる。
【０００６】上記構成によると、パッドをチップ表面で
はなく、チップ裏面に設けることができ、チップ面積の
縮小、集積度の向上を図ることが可能となる。また、チ
ップ裏面にパッドを設けることにより、パッド面積の拡
大が可能となるため、検査工程におけるパッドと評価機
器との接触不具合を防止することができる。
はなく、チップ裏面に設けることができ、チップ面積の
縮小、集積度の向上を図ることが可能となる。また、チ
ップ裏面にパッドを設けることにより、パッド面積の拡
大が可能となるため、検査工程におけるパッドと評価機
器との接触不具合を防止することができる。
【０００７】さらに、集積回路形成後に基板に物理的ま
たはエッチングにより穴をあけて、その穴の中に導電物
を詰め込むことにより表面集積回路を裏面パッドに電気
的に接続するのではなく、集積回路形成過程において表
面導電体を裏面パッドに電気的に接続する不純物高濃度
添加層を作成するという構造であるため、作成が容易で
ある。
たはエッチングにより穴をあけて、その穴の中に導電物
を詰め込むことにより表面集積回路を裏面パッドに電気
的に接続するのではなく、集積回路形成過程において表
面導電体を裏面パッドに電気的に接続する不純物高濃度
添加層を作成するという構造であるため、作成が容易で
ある。
【０００８】
【発明の実施の形態】以下、図面を用いて本発明の実施
形態について説明する。図１〜１３は本発明の実施形態
の半導体集積回路装置の製造過程の各工程における断面
図である。図１４は、本実施形態にかかる半導体集積回
路装置の断面図である。図１５は、図１４に示す半導体
集積回路装置の斜視図である。なお、図中、同一符号
は、同一又は相当部分を示す。
形態について説明する。図１〜１３は本発明の実施形態
の半導体集積回路装置の製造過程の各工程における断面
図である。図１４は、本実施形態にかかる半導体集積回
路装置の断面図である。図１５は、図１４に示す半導体
集積回路装置の斜視図である。なお、図中、同一符号
は、同一又は相当部分を示す。
【０００９】図１４に示すように、本実施形態にかかる
半導体集積回路装置は、半導体基板１０に集積回路が形
成される半導体集積回路装置において、半導体基板１０
表面側に形成され、集積回路と電気的に接続されるＡｌ
配線（第１の導電体）４０と、半導体基板１０の内部に
形成され、Ａｌ配線（第１の導電体）４０と電気的に接
続される、Ｎ形不純物が高濃度に添加されたＮ＋層（不
純物高濃度添加層）１４、２６および２８と、基板１０
の裏面側に形成され、Ｎ＋層（不純物高濃度添加層）１
４、２６および２８と電気的に接続されるＡｌ配線（第
２の導電体）４１と、基板１０の裏面に形成され、Ａｌ
配線（第２の導電体）４１と電気的に接続されるパッド
４２と、を具備する。
半導体集積回路装置は、半導体基板１０に集積回路が形
成される半導体集積回路装置において、半導体基板１０
表面側に形成され、集積回路と電気的に接続されるＡｌ
配線（第１の導電体）４０と、半導体基板１０の内部に
形成され、Ａｌ配線（第１の導電体）４０と電気的に接
続される、Ｎ形不純物が高濃度に添加されたＮ＋層（不
純物高濃度添加層）１４、２６および２８と、基板１０
の裏面側に形成され、Ｎ＋層（不純物高濃度添加層）１
４、２６および２８と電気的に接続されるＡｌ配線（第
２の導電体）４１と、基板１０の裏面に形成され、Ａｌ
配線（第２の導電体）４１と電気的に接続されるパッド
４２と、を具備する。
【００１０】なお、半導体基板１０の「表面側」とは、
集積回路が形成される側という意味であり、半導体基板
１０の「裏面側」とは、集積回路が形成される側の反対
側という意味である。また、「半導体基板１０の内部に
形成される」は、半導体基板１０の内部に「のみ」形成
されるという意味ではなく、半導体基板１０およびＮ層
１６の内部に形成される場合も含む。
集積回路が形成される側という意味であり、半導体基板
１０の「裏面側」とは、集積回路が形成される側の反対
側という意味である。また、「半導体基板１０の内部に
形成される」は、半導体基板１０の内部に「のみ」形成
されるという意味ではなく、半導体基板１０およびＮ層
１６の内部に形成される場合も含む。
【００１１】以下、本装置の製造過程を工程順に説明す
る。図１は、シリコンウエハ１０の断面図を示す。シリ
コンウエハ１０を高温雰囲気中に置き、ウエハ１０表面
および裏面上に、ＳｉＯ2酸化膜１２および１３を成長
させる（図２）。次に、埋め込みパターニングを行い、
ＳｉＯ2酸化膜１２にＮ＋埋め込み領域を形成する（図
３）。次に、ヒ素またはアンチモンの不純物の熱拡散を
行い、図３でパターニングした埋め込み領域にＮ＋埋め
込み層１４を形成する（図４）。
る。図１は、シリコンウエハ１０の断面図を示す。シリ
コンウエハ１０を高温雰囲気中に置き、ウエハ１０表面
および裏面上に、ＳｉＯ2酸化膜１２および１３を成長
させる（図２）。次に、埋め込みパターニングを行い、
ＳｉＯ2酸化膜１２にＮ＋埋め込み領域を形成する（図
３）。次に、ヒ素またはアンチモンの不純物の熱拡散を
行い、図３でパターニングした埋め込み領域にＮ＋埋め
込み層１４を形成する（図４）。
【００１２】次に、ウエハ１０全面のＳｉＯ2酸化膜１
２を剥離し、Ｎ層１６を成長させ、さらにＳｉＯ2酸化
膜１８を成長させた後、埋め込みパターニングと同様な
方法で分離領域のＳｉＯ2酸化膜１８を除去する。その
後、ウエハ１０全面にホウ素・シリケートガラス（ＢＳ
Ｇ）を低温気相成長させ、ＢＳＧ膜２０を形成する（図
５）。
２を剥離し、Ｎ層１６を成長させ、さらにＳｉＯ2酸化
膜１８を成長させた後、埋め込みパターニングと同様な
方法で分離領域のＳｉＯ2酸化膜１８を除去する。その
後、ウエハ１０全面にホウ素・シリケートガラス（ＢＳ
Ｇ）を低温気相成長させ、ＢＳＧ膜２０を形成する（図
５）。
【００１３】次に、ホウ素の熱拡散によりＮ層の島２２
を形成し、ＳｉＯ2酸化膜１８およびＢＳＧ膜２０を剥
離した後、酸化膜２４を成長させる。そして、酸化膜２
４の一部を除去してＮ＋埋め込み領域を形成する（図
６）。次に、ヒ素またはアンチモンの熱拡散を行いＮ＋
層２６を形成する（図７）。
を形成し、ＳｉＯ2酸化膜１８およびＢＳＧ膜２０を剥
離した後、酸化膜２４を成長させる。そして、酸化膜２
４の一部を除去してＮ＋埋め込み領域を形成する（図
６）。次に、ヒ素またはアンチモンの熱拡散を行いＮ＋
層２６を形成する（図７）。
【００１４】ウエハ１０の裏面に対しても、図６、７を
用いて説明した作業と同様の作業を行い、Ｎ＋層２８を
形成する（図８）。
用いて説明した作業と同様の作業を行い、Ｎ＋層２８を
形成する（図８）。
【００１５】ウエハ１０の表面からＳｉＯ2酸化膜２４
を剥離し、ＳｉＯ2酸化膜３０を成長させ、ベースパタ
ーニング後、ＢＳＧ膜３２を形成し、ホウ素の熱拡散を
行いＰ層３４を形成する（図９）。
を剥離し、ＳｉＯ2酸化膜３０を成長させ、ベースパタ
ーニング後、ＢＳＧ膜３２を形成し、ホウ素の熱拡散を
行いＰ層３４を形成する（図９）。
【００１６】エミッタパターニングにより、エミッタ領
域のＳｉＯ2酸化膜３０とＢＳＧ膜３２を除去した後、
リン・ヒ素・シリケートガラス（Ｐ・ＡｓＳＧ）を気相
成長させ、Ｐ・ＡｓＳＧ膜３６を形成する。パターニン
グされたエミッタ領域にリンおよびヒ素を熱拡散させ、
Ｎ＋層３８を形成する（図１０）。
域のＳｉＯ2酸化膜３０とＢＳＧ膜３２を除去した後、
リン・ヒ素・シリケートガラス（Ｐ・ＡｓＳＧ）を気相
成長させ、Ｐ・ＡｓＳＧ膜３６を形成する。パターニン
グされたエミッタ領域にリンおよびヒ素を熱拡散させ、
Ｎ＋層３８を形成する（図１０）。
【００１７】コンタクトパターニングし、コンタクト領
域の酸化膜３０、ＢＳＧ膜３２およびＰ・ＡｓＳＧ膜３
６を除去する。ウエハ１０の裏面のコンタクト領域のＳ
ｉＯ2酸化膜１３も除去する（図１１）。
域の酸化膜３０、ＢＳＧ膜３２およびＰ・ＡｓＳＧ膜３
６を除去する。ウエハ１０の裏面のコンタクト領域のＳ
ｉＯ2酸化膜１３も除去する（図１１）。
【００１８】ウエハ１０の表面および裏面にアルミニウ
ム蒸着、エッチングを施し、配線４０および４１を形成
する（図１２）。次に、ウエハ１０の裏面にボンディン
グパッド４２を設ける（図１３）。最後に、リン・シリ
ケートガラス（ＰＳＧ）を気相成長させ、ＰＳＧ膜４４
を形成する。ＰＳＧ膜４４は保護膜として設ける（図１
４）。これにより、本実施形態の半導体集積回路装置が
得られる。
ム蒸着、エッチングを施し、配線４０および４１を形成
する（図１２）。次に、ウエハ１０の裏面にボンディン
グパッド４２を設ける（図１３）。最後に、リン・シリ
ケートガラス（ＰＳＧ）を気相成長させ、ＰＳＧ膜４４
を形成する。ＰＳＧ膜４４は保護膜として設ける（図１
４）。これにより、本実施形態の半導体集積回路装置が
得られる。
【００１９】図１５は、本実施形態の半導体集積回路装
置の裏面の斜視図である。同図に示す様にパッド４２を
チップ裏面に設けることにより、チップ面積の縮小、集
積度の向上を図ることができる。また、パッド面積を拡
大することができるため、ウエハ検査工程における評価
機器とのコンタクトを点接触から面接触へと変更可能で
あり、接触不良の問題を回避することができる。さら
に、Ｎ＋層１４、２６および２８の形成により、集積回
路とパッド４２を接続するための手段を容易に製造する
ことができる。
置の裏面の斜視図である。同図に示す様にパッド４２を
チップ裏面に設けることにより、チップ面積の縮小、集
積度の向上を図ることができる。また、パッド面積を拡
大することができるため、ウエハ検査工程における評価
機器とのコンタクトを点接触から面接触へと変更可能で
あり、接触不良の問題を回避することができる。さら
に、Ｎ＋層１４、２６および２８の形成により、集積回
路とパッド４２を接続するための手段を容易に製造する
ことができる。
【００２０】
【発明の効果】以上説明したように、本発明によれば、
パッドを半導体集積回路装置表面ではなく、裏面に設け
ることにより、半導体集積回路装置の面積の縮小、集積
度の向上を図ることが可能となる。また、裏面にパッド
を設けることにより、パッド面積を拡大することができ
るため、検査工程における評価機器との接触不具合を防
止することができる。さらに、半導体集積回路製造過程
において表面側集積回路と裏面パッドを接続する手段を
形成するという構造であるため、例えば半導体集積回路
装置の製造終了後に表面から裏面へ貫通する穴を形成
し、この穴に導電物を詰め込んで表面側集積回路と裏面
パッドを接続する手段を形成するという構造に比し、製
造が容易である。
パッドを半導体集積回路装置表面ではなく、裏面に設け
ることにより、半導体集積回路装置の面積の縮小、集積
度の向上を図ることが可能となる。また、裏面にパッド
を設けることにより、パッド面積を拡大することができ
るため、検査工程における評価機器との接触不具合を防
止することができる。さらに、半導体集積回路製造過程
において表面側集積回路と裏面パッドを接続する手段を
形成するという構造であるため、例えば半導体集積回路
装置の製造終了後に表面から裏面へ貫通する穴を形成
し、この穴に導電物を詰め込んで表面側集積回路と裏面
パッドを接続する手段を形成するという構造に比し、製
造が容易である。
【図１】本発明の実施形態に係わる半導体集積回路装置
の製造方法を説明するための断面図。
の製造方法を説明するための断面図。
【図２】本発明の実施形態に係わる半導体集積回路装置
の製造方法を説明するための断面図。
の製造方法を説明するための断面図。
【図３】本発明の実施形態に係わる半導体集積回路装置
の製造方法を説明するための断面図。
の製造方法を説明するための断面図。
【図４】本発明の実施形態に係わる半導体集積回路装置
の製造方法を説明するための断面図。
の製造方法を説明するための断面図。
【図５】本発明の実施形態に係わる半導体集積回路装置
の製造方法を説明するための断面図。
の製造方法を説明するための断面図。
【図６】本発明の実施形態に係わる半導体集積回路装置
の製造方法を説明するための断面図。
の製造方法を説明するための断面図。
【図７】本発明の実施形態に係わる半導体集積回路装置
の製造方法を説明するための断面図。
の製造方法を説明するための断面図。
【図８】本発明の実施形態に係わる半導体集積回路装置
の製造方法を説明するための断面図。
の製造方法を説明するための断面図。
【図９】本発明の実施形態に係わる半導体集積回路装置
の製造方法を説明するための断面図。
の製造方法を説明するための断面図。
【図１０】本発明の実施形態に係わる半導体集積回路装
置の製造方法を説明するための断面図。
置の製造方法を説明するための断面図。
【図１１】本発明の実施形態に係わる半導体集積回路装
置の製造方法を説明するための断面図。
置の製造方法を説明するための断面図。
【図１２】本発明の実施形態に係わる半導体集積回路装
置の製造方法を説明するための断面図。
置の製造方法を説明するための断面図。
【図１３】本発明の実施形態に係わる半導体集積回路装
置の製造方法を説明するための断面図。
置の製造方法を説明するための断面図。
【図１４】本発明の実施形態に係わる半導体集積回路装
置を説明するための断面図。
置を説明するための断面図。
【図１５】本発明の実施形態に係わる半導体集積回路装
置を説明するための斜視図。
置を説明するための斜視図。
【図１６】従来の半導体集積回路装置のＤ／Ｓ針を用い
た検査を説明するための断面図。
た検査を説明するための断面図。
１０…シリコンウエハ（基板） １２、１３…ＳｉＯ2酸化膜 １４、２６、２８…Ｎ＋層（不純物高濃度添加層） ４０、４１…Ａｌ配線（第１、第２の導電体） ４２、５２…パッド
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F003 BA12 BH00 BH16 BM01 BM02 BP07 5F033 GG00 GG01 GG02 HH04 HH08 HH11 MM30 QQ37 QQ79 QQ80 RR04 RR12 RR13 RR14 VV07 XX00 XX37 5F038 CA10 DT04 EZ12
Claims (1)
- 【請求項１】 半導体基板に集積回路が形成される半導
体集積回路装置において、 前記半導体基板表面側に形成され、前記集積回路と電気
的に接続される第１の導電体と、 前記半導体基板の内部に形成され、前記第１の導電体と
電気的に接続される、Ｎ形またはＰ形不純物が高濃度に
添加された少なくとも一の不純物高濃度添加層と、 前記基板の裏面側に形成され、前記不純物高濃度添加層
と電気的に接続される第２の導電体と、 前記基板の裏面に形成され、前記第２の導電体と電気的
に接続されるパッドと、を具備することを特徴とする半
導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11065575A JP2000260772A (ja) | 1999-03-11 | 1999-03-11 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11065575A JP2000260772A (ja) | 1999-03-11 | 1999-03-11 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000260772A true JP2000260772A (ja) | 2000-09-22 |
Family
ID=13290953
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11065575A Withdrawn JP2000260772A (ja) | 1999-03-11 | 1999-03-11 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000260772A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003068736A (ja) * | 2001-08-24 | 2003-03-07 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| WO2005086216A1 (ja) * | 2004-03-09 | 2005-09-15 | Japan Science And Technology Agency | 半導体素子及び半導体素子の製造方法 |
| JP2011528497A (ja) * | 2008-07-16 | 2011-11-17 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 半導体装置及び製造方法 |
| US9059027B2 (en) | 2013-09-12 | 2015-06-16 | Kabushiki Kaisha Toshiba | Semiconductor device |
| US10204661B2 (en) | 2014-06-30 | 2019-02-12 | Toshiba Memory Corporation | Semiconductor device |
-
1999
- 1999-03-11 JP JP11065575A patent/JP2000260772A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003068736A (ja) * | 2001-08-24 | 2003-03-07 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| WO2005086216A1 (ja) * | 2004-03-09 | 2005-09-15 | Japan Science And Technology Agency | 半導体素子及び半導体素子の製造方法 |
| JP2011528497A (ja) * | 2008-07-16 | 2011-11-17 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 半導体装置及び製造方法 |
| US9059027B2 (en) | 2013-09-12 | 2015-06-16 | Kabushiki Kaisha Toshiba | Semiconductor device |
| US10204661B2 (en) | 2014-06-30 | 2019-02-12 | Toshiba Memory Corporation | Semiconductor device |
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| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060606 |