JP2000260869A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】 接合リークの発生を防止し、歩留まり率を向
上させることが可能な半導体装置及びその製造方法を提
供する。 【解決手段】 不純物拡散層１０２の表面が露出するよ
うに層間絶縁膜１０３、１１０にコンタクトホール１０
４を開孔し、このコンタクトホール１０４の底面及び内
側面を覆うようにＴｉ／ＴｉＮ膜１０５から成る密着層
を形成する。この後アニール処理を施すが、従来よりも
低温で短時間行うことで、Ｔｉ／ＴｉＮ膜１０５とシリ
コン基板１０１との界面にはチタンモノシリサイド１０
６が形成される。このチタンモノシリサイド１０６は、
従来形成されていたチタンダイシリサイドよりも曲率が
小さく、拡散層１０２との間接合リークを発生させな
い。これにより、歩留りが向上する。
上させることが可能な半導体装置及びその製造方法を提
供する。 【解決手段】 不純物拡散層１０２の表面が露出するよ
うに層間絶縁膜１０３、１１０にコンタクトホール１０
４を開孔し、このコンタクトホール１０４の底面及び内
側面を覆うようにＴｉ／ＴｉＮ膜１０５から成る密着層
を形成する。この後アニール処理を施すが、従来よりも
低温で短時間行うことで、Ｔｉ／ＴｉＮ膜１０５とシリ
コン基板１０１との界面にはチタンモノシリサイド１０
６が形成される。このチタンモノシリサイド１０６は、
従来形成されていたチタンダイシリサイドよりも曲率が
小さく、拡散層１０２との間接合リークを発生させな
い。これにより、歩留りが向上する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に係わり、特に半導体基板表面上に開孔された
コンタクトホールを埋め込む構造及びその方法に関す
る。
製造方法に係わり、特に半導体基板表面上に開孔された
コンタクトホールを埋め込む構造及びその方法に関す
る。
【０００２】
【従来の技術】近年、半導体装置において微細化や集積
化が進むに伴い、各々の素子やコンタクト部における寸
法が縮小化され、同時に多層化されている。
化が進むに伴い、各々の素子やコンタクト部における寸
法が縮小化され、同時に多層化されている。
【０００３】また、半導体基板の表面上では、シリコン
（Ｓｉ）表面、あるいはチタン（Ｔｉ）、コバルト（Ｃ
ｏ）等のシリコン化合物表面上に不純物拡散層が形成さ
れ、その表面上には、多層配線における上層配線と下層
配線とを電気的に接続するためのコンタクトホールが形
成されている。このようなコンタクト部においても、微
細化が進められている。そして、コンタクトホールの底
面に露出した不純物拡散層の表面上には、自然酸化膜が
存在したり、反応性イオンエッチング（以下、ＲＩＥと
いう）工程における汚染等が原因となって導電性のない
物質が存在する。このような不導体を除去するため、不
純物拡散層表面のクリーニングを行ったり、還元性があ
るＴｉ等の金属をこの表面上に形成することが行われて
いる。
（Ｓｉ）表面、あるいはチタン（Ｔｉ）、コバルト（Ｃ
ｏ）等のシリコン化合物表面上に不純物拡散層が形成さ
れ、その表面上には、多層配線における上層配線と下層
配線とを電気的に接続するためのコンタクトホールが形
成されている。このようなコンタクト部においても、微
細化が進められている。そして、コンタクトホールの底
面に露出した不純物拡散層の表面上には、自然酸化膜が
存在したり、反応性イオンエッチング（以下、ＲＩＥと
いう）工程における汚染等が原因となって導電性のない
物質が存在する。このような不導体を除去するため、不
純物拡散層表面のクリーニングを行ったり、還元性があ
るＴｉ等の金属をこの表面上に形成することが行われて
いる。
【０００４】以下に、Ｔｉと窒化チタン（ＴｉＮ）とを
拡散層表面上に形成して拡散層との電気的導通をとり、
さらにコンタクトホール内部をタングステン（Ｗ）で埋
め込む（以下、ブランケットＷという）従来のコンタク
ト部の構造及びその方法について、図４を用いて説明す
る。
拡散層表面上に形成して拡散層との電気的導通をとり、
さらにコンタクトホール内部をタングステン（Ｗ）で埋
め込む（以下、ブランケットＷという）従来のコンタク
ト部の構造及びその方法について、図４を用いて説明す
る。
【０００５】図４（ａ）に示されるように、ｐ型半導体
基板（シリコン基板）２０１上に、ｎ+ 型不純物又は／
及びｐ+ 型不純物をイオン注入してｎ型不純物拡散層２
０２又は／及びｐ+ 型不純物拡散層を形成する。
基板（シリコン基板）２０１上に、ｎ+ 型不純物又は／
及びｐ+ 型不純物をイオン注入してｎ型不純物拡散層２
０２又は／及びｐ+ 型不純物拡散層を形成する。
【０００６】図４（ｂ）に示されるように、シリコン酸
化膜やＢＰＳＧ等の層間絶縁膜２０３を堆積し、表面を
平坦化する。そして、写真蝕刻法、ＲＩＥ法を用いて不
純物拡散層２０２の表面が露出するように、コンタクト
ホール２０４を形成する。
化膜やＢＰＳＧ等の層間絶縁膜２０３を堆積し、表面を
平坦化する。そして、写真蝕刻法、ＲＩＥ法を用いて不
純物拡散層２０２の表面が露出するように、コンタクト
ホール２０４を形成する。
【０００７】図４（ｃ）に示されるように、少なくとも
コンタクトホールの底面及び側面上に、ＣＶＤ法あるい
はＰＶＤ法を用いてＴｉ／ＴｉＮ膜２０５、あるいは窒
化タングステン（ＷＮ）膜を形成する。Ｔｉ／ＴｉＮ膜
２０５はGlue Layer（密着層）に相当し、ホール底面に
対して密着性のある膜で構成される。この膜２０５は、
半導体基板１０１の表面に存在するＳｉの分子が、Ｗや
アルミニウム（Ａｌ）等の埋め込み材に吸い上げられて
接合不良が発生することを防止するために形成される。
コンタクトホールの底面及び側面上に、ＣＶＤ法あるい
はＰＶＤ法を用いてＴｉ／ＴｉＮ膜２０５、あるいは窒
化タングステン（ＷＮ）膜を形成する。Ｔｉ／ＴｉＮ膜
２０５はGlue Layer（密着層）に相当し、ホール底面に
対して密着性のある膜で構成される。この膜２０５は、
半導体基板１０１の表面に存在するＳｉの分子が、Ｗや
アルミニウム（Ａｌ）等の埋め込み材に吸い上げられて
接合不良が発生することを防止するために形成される。
【０００８】この後、窒素（Ｎ2 ）雰囲気中でアニール
処理を施してＴｉ／ＴｉＮ膜２０５にシリサイデーショ
ン反応を起こさせる。これにより、図４（ｃ）に示され
たようにチタンダイシリサイド（ＴｉＳｉ2 ）２０７が
形成される。
処理を施してＴｉ／ＴｉＮ膜２０５にシリサイデーショ
ン反応を起こさせる。これにより、図４（ｃ）に示され
たようにチタンダイシリサイド（ＴｉＳｉ2 ）２０７が
形成される。
【０００９】図４（ｄ）に示されたように、ブランケッ
トＷ２０８をコンタクトホール２０４内部に埋め込ん
で、表面をＣＭＰ法等により平坦化する。
トＷ２０８をコンタクトホール２０４内部に埋め込ん
で、表面をＣＭＰ法等により平坦化する。
【００１０】
【発明が解決しようとする課題】しかし、上述した従来
の方法には次のような問題があった。図４（ｃ）におけ
るアニール処理工程において、シリサイデーション反応
が起きると、不純物拡散層２０２とＴｉ／ＴｉＮ膜２０
５との界面に、ＴｉＳｉ2 ２０７が形成される。このＴ
ｉＳｉ2 ２０７は、Ｔｉ／ＴｉＮ膜２０５から不純物拡
散層２０２へ向かって高い曲率を持って成長する。この
ため、ＴｉＳｉ2 ２０７が拡散層２０２を浸食して接合
リークを引き起こす場合があった。このような現象は、
今後微細化に伴い不純物拡散層２０２の薄膜化が進むに
つれてより顕著なものとなり、致命的な欠陥を生み出す
おそれがある。
の方法には次のような問題があった。図４（ｃ）におけ
るアニール処理工程において、シリサイデーション反応
が起きると、不純物拡散層２０２とＴｉ／ＴｉＮ膜２０
５との界面に、ＴｉＳｉ2 ２０７が形成される。このＴ
ｉＳｉ2 ２０７は、Ｔｉ／ＴｉＮ膜２０５から不純物拡
散層２０２へ向かって高い曲率を持って成長する。この
ため、ＴｉＳｉ2 ２０７が拡散層２０２を浸食して接合
リークを引き起こす場合があった。このような現象は、
今後微細化に伴い不純物拡散層２０２の薄膜化が進むに
つれてより顕著なものとなり、致命的な欠陥を生み出す
おそれがある。
【００１１】本発明は上記事情に鑑みてなされたもの
で、コンタクトホール２０４を埋め込む際に、接合リー
クの発生を防止し歩留まりを向上させることが可能な半
導体装置及びその製造方法を提供することを目的とす
る。
で、コンタクトホール２０４を埋め込む際に、接合リー
クの発生を防止し歩留まりを向上させることが可能な半
導体装置及びその製造方法を提供することを目的とす
る。
【００１２】
【課題を解決するための手段】本発明の半導体装置は、
表面部分に不純物拡散層が形成されたシリコンを含む半
導体基板と、前記半導体基板の表面上に堆積され、前記
不純物拡散層上に開孔部が形成された絶縁膜と、少なく
とも前記開孔部の底面及び内側面に形成された第１の導
電膜と、前記開孔部を埋め込むように形成された第２の
導電膜とを備え、前記第１の導電膜は、金属を含む導電
性材料が堆積された後にアニール処理が行われ、少なく
とも前記金属に対するシリコンの比が２未満である金属
シリサイド層を含むことを特徴としている。
表面部分に不純物拡散層が形成されたシリコンを含む半
導体基板と、前記半導体基板の表面上に堆積され、前記
不純物拡散層上に開孔部が形成された絶縁膜と、少なく
とも前記開孔部の底面及び内側面に形成された第１の導
電膜と、前記開孔部を埋め込むように形成された第２の
導電膜とを備え、前記第１の導電膜は、金属を含む導電
性材料が堆積された後にアニール処理が行われ、少なく
とも前記金属に対するシリコンの比が２未満である金属
シリサイド層を含むことを特徴としている。
【００１３】前記金属シリサイド層は、前記金属に対す
るシリコンの比が１以下であることが望ましい。
るシリコンの比が１以下であることが望ましい。
【００１４】前記不純物拡散層は、前記半導体基板の表
面から８０ｎｍ以下の深さで形成されていてもよい。
面から８０ｎｍ以下の深さで形成されていてもよい。
【００１５】前記金属シリサイド層は、少なくとも金属
モノシリサイドをその一部に含むものであってもよい。
モノシリサイドをその一部に含むものであってもよい。
【００１６】前記第１の導電膜が含む金属は、Ｔｉ、Ｎ
ｉ、Ｃｏ、Ｗ、Ｃｕ、Ａｇ、Ａｌ、Ａｕのいずれかであ
ってもよい。
ｉ、Ｃｏ、Ｗ、Ｃｕ、Ａｇ、Ａｌ、Ａｕのいずれかであ
ってもよい。
【００１７】前記半導体基板の表面部分には金属シリサ
イド層が形成されており、この金属シリサイド層は、Ｔ
ｉ、Ｎｉ、Ｃｏ、Ｗのいずれかを含むように構成するこ
ともできる。
イド層が形成されており、この金属シリサイド層は、Ｔ
ｉ、Ｎｉ、Ｃｏ、Ｗのいずれかを含むように構成するこ
ともできる。
【００１８】本発明の半導体装置の製造方法は、シリコ
ンを含む半導体基板の表面部分に不純物拡散層を形成す
る工程と、前記半導体基板の表面上に層間絶縁膜を形成
する工程と、前記不純物拡散層の表面が露出するよう
に、前記層間絶縁膜にコンタクトホールを形成する工程
と、少なくとも前記コンタクトホールの底面及び内側面
の表面上に第１の導電膜を形成する工程と、前記コンタ
クトホールを第２の導電膜で埋め込む工程とを備え、前
記第１の導電膜を形成する工程では、金属を含む導電性
材料を前記コンタクトホールの底面及び内側面の表面上
に堆積し、少なくとも前記金属に対するシリコンの比が
２未満である金属シリサイド層を含むようにアニール処
理を行うことを特徴とする。
ンを含む半導体基板の表面部分に不純物拡散層を形成す
る工程と、前記半導体基板の表面上に層間絶縁膜を形成
する工程と、前記不純物拡散層の表面が露出するよう
に、前記層間絶縁膜にコンタクトホールを形成する工程
と、少なくとも前記コンタクトホールの底面及び内側面
の表面上に第１の導電膜を形成する工程と、前記コンタ
クトホールを第２の導電膜で埋め込む工程とを備え、前
記第１の導電膜を形成する工程では、金属を含む導電性
材料を前記コンタクトホールの底面及び内側面の表面上
に堆積し、少なくとも前記金属に対するシリコンの比が
２未満である金属シリサイド層を含むようにアニール処
理を行うことを特徴とする。
【００１９】ここで、前記半導体基板の表面部分に、Ｔ
ｉ、Ｎｉ、Ｃｏ、Ｗのいずれかを含む金属シリサイド層
を形成する工程をさらに備えることもできる。
ｉ、Ｎｉ、Ｃｏ、Ｗのいずれかを含む金属シリサイド層
を形成する工程をさらに備えることもできる。
【００２０】前記第１の導電膜が含む金属は、Ｔｉ、Ｎ
ｉ、Ｃｏ、Ｗ、Ｃｕ、Ａｇ、Ａｌ、Ａｕのいずれかであ
ってもよい。
ｉ、Ｃｏ、Ｗ、Ｃｕ、Ａｇ、Ａｌ、Ａｕのいずれかであ
ってもよい。
【００２１】
【発明の実施の形態】以下、本発明のー実施の形態につ
いて図面を参照して説明する。本実施の形態では、コン
タクトホール内部をブランケットＷで埋め込む前に、Ｔ
ｉ／ＴｉＮ膜を密着層としてコンタクトホールの底面及
び内側面に形成する場合を例にとっており、アニール処
理を低温で短時間行ってシリサイデーション反応を起こ
させ、チタンモノシリサイド（ＴｉＳｉ）を形成させる
点に特徴がある。
いて図面を参照して説明する。本実施の形態では、コン
タクトホール内部をブランケットＷで埋め込む前に、Ｔ
ｉ／ＴｉＮ膜を密着層としてコンタクトホールの底面及
び内側面に形成する場合を例にとっており、アニール処
理を低温で短時間行ってシリサイデーション反応を起こ
させ、チタンモノシリサイド（ＴｉＳｉ）を形成させる
点に特徴がある。
【００２２】図１（ａ）に示されたように、ｐ型半導体
基板１０１（シリコン基板）上に、ｎ+ 型不純物又は／
及びｐ+ 型不純物をイオン注入し、摂氏８００度以上の
高温アニール処理を施してｎ+ 型不純物拡散層１０２又
は／及びｐ+ 型不純物拡散層を形成する。
基板１０１（シリコン基板）上に、ｎ+ 型不純物又は／
及びｐ+ 型不純物をイオン注入し、摂氏８００度以上の
高温アニール処理を施してｎ+ 型不純物拡散層１０２又
は／及びｐ+ 型不純物拡散層を形成する。
【００２３】図１（ｂ）のように、シリコン酸化膜やＢ
ＰＳＧ等の層間絶縁膜１０３を例えば１００００〜１５
０００オングストロームの膜厚で堆積し、ＣＭＰ法によ
り４０００〜８０００オングストロームの膜厚まで表面
を平坦化する。さらに層間絶縁膜１０３の表面上に、テ
トラエトキシシラン（ＴＥＯＳ）と酸素（Ｏ2 ）とを原
料ガスとする絶縁膜１１０を３０００〜５０００オング
ストロームの膜厚で堆積する。
ＰＳＧ等の層間絶縁膜１０３を例えば１００００〜１５
０００オングストロームの膜厚で堆積し、ＣＭＰ法によ
り４０００〜８０００オングストロームの膜厚まで表面
を平坦化する。さらに層間絶縁膜１０３の表面上に、テ
トラエトキシシラン（ＴＥＯＳ）と酸素（Ｏ2 ）とを原
料ガスとする絶縁膜１１０を３０００〜５０００オング
ストロームの膜厚で堆積する。
【００２４】この後、写真蝕刻法、ＲＩＥ法を用いて不
純物拡散層１０２の表面が露出するように、コンタクト
ホール１０４を形成する。
純物拡散層１０２の表面が露出するように、コンタクト
ホール１０４を形成する。
【００２５】図１（ｃ）に示されるように、少なくとも
コンタクトホールの底面及び側面上に、ＣＶＤ法あるい
はＰＶＤ法を用いて密着層に相当するＴｉ／ＴｉＮ膜１
０５を５０〜２５０オングストロームの膜厚で形成す
る。
コンタクトホールの底面及び側面上に、ＣＶＤ法あるい
はＰＶＤ法を用いて密着層に相当するＴｉ／ＴｉＮ膜１
０５を５０〜２５０オングストロームの膜厚で形成す
る。
【００２６】この後、Ｎ2 雰囲気中でアニール処理を施
してＴｉ／ＴｉＮ膜１０５にチタンシリサイデーション
反応を起こさせる。ここでアニール条件は、例えば摂氏
５５０度では３０〜９０分間、摂氏６００度以下で５〜
１５分間というように、従来よりも低温で短時間に設定
する。これにより、Ｔｉ／ＴｉＮ膜２０５から不純物拡
散層１０２へ向かってチタンモノシリサイド（ＴｉＳ
ｉ）１０６が６０〜３００オングストロームの膜厚で形
成される。
してＴｉ／ＴｉＮ膜１０５にチタンシリサイデーション
反応を起こさせる。ここでアニール条件は、例えば摂氏
５５０度では３０〜９０分間、摂氏６００度以下で５〜
１５分間というように、従来よりも低温で短時間に設定
する。これにより、Ｔｉ／ＴｉＮ膜２０５から不純物拡
散層１０２へ向かってチタンモノシリサイド（ＴｉＳ
ｉ）１０６が６０〜３００オングストロームの膜厚で形
成される。
【００２７】図１（ｄ）に示されたように、ブランケッ
トＷ１０７をコンタクトホール１０４内部に埋め込ん
で、表面をＣＭＰ法等により平坦化する。
トＷ１０７をコンタクトホール１０４内部に埋め込ん
で、表面をＣＭＰ法等により平坦化する。
【００２８】本実施の形態によれば、Ｔｉ／ＴｉＮ膜１
０５に低温で短時間のアニール処理を施すことで、Ｔｉ
Ｓｉ１０６を形成する。このＴｉＳｉ１０６は、従来形
成されていたＴｉＳｉ2 よりも曲率が小さいので、拡散
層１０２との間で接合リークを生じさせるおそれがな
い。特に、拡散層１０２を例えば約８０ｎｍというよう
に微細化した場合も、接合リークの発生を防止すること
が可能である。
０５に低温で短時間のアニール処理を施すことで、Ｔｉ
Ｓｉ１０６を形成する。このＴｉＳｉ１０６は、従来形
成されていたＴｉＳｉ2 よりも曲率が小さいので、拡散
層１０２との間で接合リークを生じさせるおそれがな
い。特に、拡散層１０２を例えば約８０ｎｍというよう
に微細化した場合も、接合リークの発生を防止すること
が可能である。
【００２９】ここで、Ｔｉ／ＴｉＮ層にアニール処理を
施した場合、アニール条件によってはほぼ全てのチタン
シリサイド層がＴｉＳｉ層となる。しかし、条件によっ
てはチタンシリサイド層がＴｉＳｉ層のみでなくその一
部がＴｉＳｉ2 に変化する。図５（ａ）に示されるよう
に、少なくともコンタクトホール１０４の底面及び内側
面にＴｉ膜１０５ａを先ず形成し、さらにその表面上に
ＴｉＮ膜１０５ｂを形成する。この後アニール処理を行
うと、図５（ｂ）に示されるように、Ｔｉ膜１０５ａの
うち、半導体基板１０１と直接接触している下層の部分
がＴｉＳｉ2 １０５ａ２に変化し、その上面にＴｉＳｉ
がＴｉＳｉ2 にならずに残存する場合がある。
施した場合、アニール条件によってはほぼ全てのチタン
シリサイド層がＴｉＳｉ層となる。しかし、条件によっ
てはチタンシリサイド層がＴｉＳｉ層のみでなくその一
部がＴｉＳｉ2 に変化する。図５（ａ）に示されるよう
に、少なくともコンタクトホール１０４の底面及び内側
面にＴｉ膜１０５ａを先ず形成し、さらにその表面上に
ＴｉＮ膜１０５ｂを形成する。この後アニール処理を行
うと、図５（ｂ）に示されるように、Ｔｉ膜１０５ａの
うち、半導体基板１０１と直接接触している下層の部分
がＴｉＳｉ2 １０５ａ２に変化し、その上面にＴｉＳｉ
がＴｉＳｉ2 にならずに残存する場合がある。
【００３０】このように、密着層の一部にＴｉＳｉ2 が
含まれる場合であっても、殆ど全てがＴｉＳｉ2 となる
従来の場合と比較し、接合リークの発生が抑制される。
含まれる場合であっても、殆ど全てがＴｉＳｉ2 となる
従来の場合と比較し、接合リークの発生が抑制される。
【００３１】図３に、接合リーク耐圧に関する歩留まり
率のシミュレーション結果を示す。従来の製造方法によ
り製造された半導体装置の歩留まり率が約５２％である
とすると、上記実施の形態による半導体装置は、約９８
％というように大幅に向上する。
率のシミュレーション結果を示す。従来の製造方法によ
り製造された半導体装置の歩留まり率が約５２％である
とすると、上記実施の形態による半導体装置は、約９８
％というように大幅に向上する。
【００３２】上述した実施の形態はー例であって、本発
明を限定するものではない。例えば、上記実施の形態で
はｐ型半導体基板１０１の表面部分にｎ+ 型不純物拡散
層１０２又は／及びｐ+ 型不純物拡散層を形成する場合
を例にとり説明した。しかし、ｎ型半導体基板の表面部
分にｎ+ 型不純物拡散層又は／及びｐ+ 型不純物拡散層
を形成する場合にも同様に本発明を適用することができ
る。
明を限定するものではない。例えば、上記実施の形態で
はｐ型半導体基板１０１の表面部分にｎ+ 型不純物拡散
層１０２又は／及びｐ+ 型不純物拡散層を形成する場合
を例にとり説明した。しかし、ｎ型半導体基板の表面部
分にｎ+ 型不純物拡散層又は／及びｐ+ 型不純物拡散層
を形成する場合にも同様に本発明を適用することができ
る。
【００３３】また、コンタクトホール内の密着層とし
て、Ｔｉ／ＴｉＮ膜を形成する場合を例にあげたが、こ
れに限らずＣｕ，Ａｇ、Ａｌ、Ａｕ、Ｎｉ、又はＣｏと
Ｓｉとの化合物であってもよい。
て、Ｔｉ／ＴｉＮ膜を形成する場合を例にあげたが、こ
れに限らずＣｕ，Ａｇ、Ａｌ、Ａｕ、Ｎｉ、又はＣｏと
Ｓｉとの化合物であってもよい。
【００３４】そして、上記実施の形態ではアニール処理
により密着層と半導体基板表面との界面にＴｉＳｉを形
成している。しかし、金属とシリコンとの比はこのよう
な１対１に限らず、金属に対するシリコン比が２未満で
あればよく、１以下であればより望ましい。
により密着層と半導体基板表面との界面にＴｉＳｉを形
成している。しかし、金属とシリコンとの比はこのよう
な１対１に限らず、金属に対するシリコン比が２未満で
あればよく、１以下であればより望ましい。
【００３５】さらに、論理回路において多く見られるよ
うに、半導体基板の表面における導電性を高めて動作速
度を向上させるために、半導体基板の表面に金属とシリ
コンとの化合物が形成されている場合にも本発明を適用
することができる。例えば図２に示されたように、半導
体基板１０１の表面部分にＷ、Ｎｉ、又はＣｏとシリコ
ンとの化合物である金属シリサイド層１１１が形成さ
れ、この金属シリサイド層１１１の存在する基板表面に
不純物拡散層１０２が形成されている場合にも、本発明
を適用することができる。即ち、この場合にもコンタク
トホール１０４内に密着層１０５を形成し、金属に対す
るシリコン比が２未満である金属シリサイド膜１０６が
形成されるように、アニール処理を施すことが可能であ
る。
うに、半導体基板の表面における導電性を高めて動作速
度を向上させるために、半導体基板の表面に金属とシリ
コンとの化合物が形成されている場合にも本発明を適用
することができる。例えば図２に示されたように、半導
体基板１０１の表面部分にＷ、Ｎｉ、又はＣｏとシリコ
ンとの化合物である金属シリサイド層１１１が形成さ
れ、この金属シリサイド層１１１の存在する基板表面に
不純物拡散層１０２が形成されている場合にも、本発明
を適用することができる。即ち、この場合にもコンタク
トホール１０４内に密着層１０５を形成し、金属に対す
るシリコン比が２未満である金属シリサイド膜１０６が
形成されるように、アニール処理を施すことが可能であ
る。
【００３６】
【発明の効果】以上説明したように、本発明の半導体装
置及びその製造方法によれば、コンタクトホール内に金
属を含む密着層を形成し、アニール処理を施して金属と
シリコンとの比が２未満である金属シリサイドを形成す
ることで、半導体基板表面の不純物拡散層との間で接合
リークが発生することを防止し、歩留まりを向上させる
ことが可能である。
置及びその製造方法によれば、コンタクトホール内に金
属を含む密着層を形成し、アニール処理を施して金属と
シリコンとの比が２未満である金属シリサイドを形成す
ることで、半導体基板表面の不純物拡散層との間で接合
リークが発生することを防止し、歩留まりを向上させる
ことが可能である。
【図１】本発明の一実施の形態による半導体装置の構造
及びその製造方法を工程別に示した素子の縦断面図。
及びその製造方法を工程別に示した素子の縦断面図。
【図２】本発明の他の実施の形態による半導体装置の構
造及びその製造方法を示した素子の縦断面図。
造及びその製造方法を示した素子の縦断面図。
【図３】図１に示された実施の形態による半導体装置と
従来の半導体装置とにおける接合リーク耐圧に関する歩
留り率を対比して示したグラフ。
従来の半導体装置とにおける接合リーク耐圧に関する歩
留り率を対比して示したグラフ。
【図４】従来の半導体装置の構造及びその製造方法を工
程別に示した素子の縦断面図。
程別に示した素子の縦断面図。
【図５】図１に示された実施の形態における密着層にお
いて、チタンモノシリサイド層の一部がチタンダイシリ
サイド層に変化した場合の構成を詳細に示した説明図。
いて、チタンモノシリサイド層の一部がチタンダイシリ
サイド層に変化した場合の構成を詳細に示した説明図。
１０１ ｐ+ 半導体基板 １０２ ｎ+ 不純物拡散層 １０３ 層間絶縁膜（ＢＰＳＧ膜又はシリコン酸化膜） １０４ コンタクトホール １０５ Ｔｉ／ＴｉＮ膜（密着層） １０５ａ Ｔｉ膜 １０５ｂ、１２２ ＴｉＮ膜 １０６ ＴｉＳｉ １０７ ブランケットＷ １１０ 層間絶縁膜（ＴＥＯＳ膜） １１１ 金属シリサイド層 １２１ ＴｉＳｉ膜
フロントページの続き Ｆターム(参考） 4M104 AA01 BB20 BB21 BB25 BB28 BB38 DD78 DD84 FF16 FF22 HH04 5F033 JJ07 JJ08 JJ11 JJ13 JJ14 JJ18 JJ19 JJ25 JJ27 JJ28 JJ33 KK01 KK25 KK27 KK28 LL09 NN06 NN07 PP06 PP14 QQ37 QQ48 QQ70 QQ73 RR04 RR15 SS01 SS04 WW01 XX01 XX28
Claims (9)
- 【請求項１】表面部分に不純物拡散層が形成されたシリ
コンを含む半導体基板と、 前記半導体基板の表面上に堆積され、前記不純物拡散層
上に開孔部が形成された絶縁膜と、 少なくとも前記開孔部の底面及び内側面に形成された第
１の導電膜と、 前記開孔部を埋め込むように形成された第２の導電膜
と、 を備え、 前記第１の導電膜は、金属を含む導電性材料が堆積され
た後にアニール処理が行われ、少なくとも前記金属に対
するシリコンの比が２未満である金属シリサイド層を含
むことを特徴とする半導体装置。 - 【請求項２】前記金属シリサイド層は、前記金属に対す
るシリコンの比が１以下であることを特徴とする請求項
１記載の半導体装置。 - 【請求項３】前記不純物拡散層は、前記半導体基板の表
面から８０ｎｍ以下の深さで形成されていることを特徴
とする請求項１又は２記載の半導体装置。 - 【請求項４】前記金属シリサイド層は、少なくとも金属
モノシリサイドをその一部に含むことを特徴とする請求
項１乃至３のいずれかに記載の半導体装置。 - 【請求項５】前記第１の導電膜が含む金属は、Ｔｉ、Ｎ
ｉ、Ｃｏ、Ｗ、Ｃｕ、Ａｇ、Ａｌ、Ａｕのいずれかであ
ることを特徴とする請求項１乃至４のいずれかに記載の
半導体装置。 - 【請求項６】前記半導体基板の表面部分には金属シリサ
イド層が形成されており、この金属シリサイド層は、Ｔ
ｉ、Ｎｉ、Ｃｏ、Ｗのいずれかを含むことを特徴とする
請求項１乃至５のいずれかに記載の半導体装置。 - 【請求項７】シリコンを含む半導体基板の表面部分に不
純物拡散層を形成する工程と、 前記半導体基板の表面上に層間絶縁膜を形成する工程
と、 前記不純物拡散層の表面が露出するように、前記層間絶
縁膜にコンタクトホールを形成する工程と、 少なくとも前記コンタクトホールの底面及び内側面の表
面上に第１の導電膜を形成する工程と、 前記コンタクトホールを第２の導電膜で埋め込む工程
と、 を備え、 前記第１の導電膜を形成する工程では、金属を含む導電
性材料を前記コンタクトホールの底面及び内側面の表面
上に堆積し、少なくとも前記金属に対するシリコンの比
が２未満である金属シリサイド層を含むようにアニール
処理を行うことを特徴とする半導体装置の製造方法。 - 【請求項８】前記半導体基板の表面部分に、Ｔｉ、Ｎ
ｉ、Ｃｏ、Ｗのいずれかを含む金属シリサイド層を形成
する工程をさらに備えることを特徴とする請求項７記載
の半導体装置の製造方法。 - 【請求項９】前記第１の導電膜が含む金属は、Ｔｉ、Ｎ
ｉ、Ｃｏ、Ｗ、Ｃｕ、Ａｇ、Ａｌ、Ａｕのいずれかであ
ることを特徴とする請求項７又は８記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11065518A JP2000260869A (ja) | 1999-03-11 | 1999-03-11 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11065518A JP2000260869A (ja) | 1999-03-11 | 1999-03-11 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000260869A true JP2000260869A (ja) | 2000-09-22 |
Family
ID=13289342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11065518A Pending JP2000260869A (ja) | 1999-03-11 | 1999-03-11 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000260869A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100396889B1 (ko) * | 2001-03-08 | 2003-09-03 | 삼성전자주식회사 | 크랙방지층을 이용한 콘택 형성방법 및 이를 이용한반도체 소자 |
| JP2016171341A (ja) * | 2016-05-26 | 2016-09-23 | ローム株式会社 | 半導体装置 |
| US9570604B2 (en) | 2011-02-04 | 2017-02-14 | Rohm Co., Ltd. | Semiconductor device |
-
1999
- 1999-03-11 JP JP11065518A patent/JP2000260869A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100396889B1 (ko) * | 2001-03-08 | 2003-09-03 | 삼성전자주식회사 | 크랙방지층을 이용한 콘택 형성방법 및 이를 이용한반도체 소자 |
| US9570604B2 (en) | 2011-02-04 | 2017-02-14 | Rohm Co., Ltd. | Semiconductor device |
| JP2016171341A (ja) * | 2016-05-26 | 2016-09-23 | ローム株式会社 | 半導体装置 |
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