JP2000260885A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP2000260885A JP2000260885A JP11064243A JP6424399A JP2000260885A JP 2000260885 A JP2000260885 A JP 2000260885A JP 11064243 A JP11064243 A JP 11064243A JP 6424399 A JP6424399 A JP 6424399A JP 2000260885 A JP2000260885 A JP 2000260885A
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Abstract
(57)【要約】
【課題】レイアウト面積の増大を抑え、２トランジスタ
１キャパシタ型ＤＲＡＭコアとして最適なレイアウト構
成を有する半導体集積回路装置を提供する。 【解決手段】２トランジスタ１キャパシタ型ＤＲＡＭの
メモリセルアレイ１を、オープンビット線方式で構成す
る。また１本のスルービット線と、センスアンプに接続
されるトゥルービット線とバービット線の合計３本のビ
ット線を有するセンスアンプ・ユニットセルを、複数個
１列にアレイ配置することで、一方のセンスアンプ列３
ａを構成し、センスアンプ・ユニットセルを１８０度回
転配置して、他方のセンスアンプ列３ｂを構成する。ま
た隣り合った２本のビット線を接続してダミーメモリセ
ルアレイ２を構成する。
１キャパシタ型ＤＲＡＭコアとして最適なレイアウト構
成を有する半導体集積回路装置を提供する。 【解決手段】２トランジスタ１キャパシタ型ＤＲＡＭの
メモリセルアレイ１を、オープンビット線方式で構成す
る。また１本のスルービット線と、センスアンプに接続
されるトゥルービット線とバービット線の合計３本のビ
ット線を有するセンスアンプ・ユニットセルを、複数個
１列にアレイ配置することで、一方のセンスアンプ列３
ａを構成し、センスアンプ・ユニットセルを１８０度回
転配置して、他方のセンスアンプ列３ｂを構成する。ま
た隣り合った２本のビット線を接続してダミーメモリセ
ルアレイ２を構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置に関するもので、チップレイアウト構成に係る。
置に関するもので、チップレイアウト構成に係る。
【０００２】
【従来の技術】従来より、１トランジスタ１キャパシタ
型ＤＲＡＭメモリセルで構成された種々のＤＲＡＭチッ
プが開発され、大容量化、高速化のために、さまざまな
工夫がなされてきた。
型ＤＲＡＭメモリセルで構成された種々のＤＲＡＭチッ
プが開発され、大容量化、高速化のために、さまざまな
工夫がなされてきた。
【０００３】図６は、従来の１トランジスタ１キャパシ
タ型ＤＲＡＭメモリセルと、フォールデッド型ビット線
対、シェアード・センスアンプで構成されたＤＲＡＭコ
アのレイアウトイメージ図である。同図において、１は
センスアンプユニットセル、２はセンスアンプユニット
セル１内のセンスアンプ回路、３Ｌはセンスアンプユニ
ットセル１内の左端に配置されたシェアード・スイッ
チ、３Ｒはセンスアンプユニットセル１内の右端に配置
されたシェアード・スイッチ、４はワード線、５はビッ
ト線対、６はメモリセルトランジスタ、７はメモリセル
キャパシタである。また、Ｓ１、Ｓ２、Ｓ３は、センス
アンプユニットセルが、ビット線４本（２ビット線対）
分のピッチで複数個１列にアレイ配置されて構成された
センスアンプ列、Ｍ１２は、センスアンプ列Ｓ１とセン
スアンプ列Ｓ２の間に配置された第一のメモリセルアレ
イ、Ｍ２３は、センスアンプ列Ｓ２とセンスアンプ列Ｓ
３の間に配置された第二のメモリセルアレイである。隣
接する２対のビット線対の一方は、メモリセルアレイの
右側のセンスアンプユニットに接続され、もう一方は、
左側のセンスアンプユニットに接続される。
タ型ＤＲＡＭメモリセルと、フォールデッド型ビット線
対、シェアード・センスアンプで構成されたＤＲＡＭコ
アのレイアウトイメージ図である。同図において、１は
センスアンプユニットセル、２はセンスアンプユニット
セル１内のセンスアンプ回路、３Ｌはセンスアンプユニ
ットセル１内の左端に配置されたシェアード・スイッ
チ、３Ｒはセンスアンプユニットセル１内の右端に配置
されたシェアード・スイッチ、４はワード線、５はビッ
ト線対、６はメモリセルトランジスタ、７はメモリセル
キャパシタである。また、Ｓ１、Ｓ２、Ｓ３は、センス
アンプユニットセルが、ビット線４本（２ビット線対）
分のピッチで複数個１列にアレイ配置されて構成された
センスアンプ列、Ｍ１２は、センスアンプ列Ｓ１とセン
スアンプ列Ｓ２の間に配置された第一のメモリセルアレ
イ、Ｍ２３は、センスアンプ列Ｓ２とセンスアンプ列Ｓ
３の間に配置された第二のメモリセルアレイである。隣
接する２対のビット線対の一方は、メモリセルアレイの
右側のセンスアンプユニットに接続され、もう一方は、
左側のセンスアンプユニットに接続される。
【０００４】ここで、図６に示す１トランジスタ１キャ
パシタ型ＤＲＡＭコアの動作について説明する。
パシタ型ＤＲＡＭコアの動作について説明する。
【０００５】第一のメモリセルアレイＭ１２内のワード
線４が選択される場合には、センスアンプ列Ｓ１と、セ
ンスアンプ列Ｓ２が活性化し、センスアンプ列Ｓ１内の
右側のシェアード・スイッチ３Ｒが、ＯＮとなり、左側
のシェアード・スイッチ３Ｌは、ＯＦＦとなる。他方、
センスアンプ列Ｓ２内の右側のシェアード・スイッチ３
Ｒは、ＯＦＦとなり、左側のシェアード・スイッチ３Ｌ
は、ＯＮとなる。すなわち、選択されたワード線４に接
続される全メモリセルのうちの半数が第一のメモリセル
アレイＭ１２の右側のセンスアンプ列Ｓ２のセンスアン
プ２に接続され、あとの半数が、左側のセンスアンプ列
Ｓ１のセンスアンプ２に接続される。同様に、第二のメ
モリセルアレイＭ２３内のワード線４が選択される場合
には、センスアンプ列Ｓ２と、センスアンプ列Ｓ３が活
性化し、センスアンプ列Ｓ２内の右側のシェアード・ス
イッチ３Ｒが、ＯＮとなり、左側のシェアード・スイッ
チ３Ｌは、ＯＦＦとなる。他方、センスアンプ列Ｓ３内
の右側のシェアード・スイッチ３Ｒは、ＯＦＦとなり、
左側のシェアード・スイッチ３Ｌは、ＯＮとなる。すな
わち、選択されたワード線４に接続される全メモリセル
のうちの半数が第二のメモリセルアレイＭ２３の右側の
センスアンプ列Ｓ３のセンスアンプ２に接続され、あと
の半数が、左側のセンスアンプ列Ｓ２のセンスアンプ２
に接続される。
線４が選択される場合には、センスアンプ列Ｓ１と、セ
ンスアンプ列Ｓ２が活性化し、センスアンプ列Ｓ１内の
右側のシェアード・スイッチ３Ｒが、ＯＮとなり、左側
のシェアード・スイッチ３Ｌは、ＯＦＦとなる。他方、
センスアンプ列Ｓ２内の右側のシェアード・スイッチ３
Ｒは、ＯＦＦとなり、左側のシェアード・スイッチ３Ｌ
は、ＯＮとなる。すなわち、選択されたワード線４に接
続される全メモリセルのうちの半数が第一のメモリセル
アレイＭ１２の右側のセンスアンプ列Ｓ２のセンスアン
プ２に接続され、あとの半数が、左側のセンスアンプ列
Ｓ１のセンスアンプ２に接続される。同様に、第二のメ
モリセルアレイＭ２３内のワード線４が選択される場合
には、センスアンプ列Ｓ２と、センスアンプ列Ｓ３が活
性化し、センスアンプ列Ｓ２内の右側のシェアード・ス
イッチ３Ｒが、ＯＮとなり、左側のシェアード・スイッ
チ３Ｌは、ＯＦＦとなる。他方、センスアンプ列Ｓ３内
の右側のシェアード・スイッチ３Ｒは、ＯＦＦとなり、
左側のシェアード・スイッチ３Ｌは、ＯＮとなる。すな
わち、選択されたワード線４に接続される全メモリセル
のうちの半数が第二のメモリセルアレイＭ２３の右側の
センスアンプ列Ｓ３のセンスアンプ２に接続され、あと
の半数が、左側のセンスアンプ列Ｓ２のセンスアンプ２
に接続される。
【０００６】以上のようなレイアウト構成と動作によっ
て、１トランジスタ１キャパシタ型ＤＲＡＭコアとして
は、レイアウト面積と動作性能を考慮した最適な構造と
なっている。
て、１トランジスタ１キャパシタ型ＤＲＡＭコアとして
は、レイアウト面積と動作性能を考慮した最適な構造と
なっている。
【０００７】
【発明が解決しようとする課題】しかしながら、従来の
ＤＲＡＭコアは、１ポートのみを有する１トランジスタ
１キャパシタ型ＤＲＡＭメモリセルで構成されたもので
あり、上記従来の技術のフォールデッド型ビット線対の
構造を、２ポートを有する２トランジスタ１キャパシタ
型ＤＲＡＭコアに適用した場合、レイアウト面積が大幅
に増大するという問題がある。
ＤＲＡＭコアは、１ポートのみを有する１トランジスタ
１キャパシタ型ＤＲＡＭメモリセルで構成されたもので
あり、上記従来の技術のフォールデッド型ビット線対の
構造を、２ポートを有する２トランジスタ１キャパシタ
型ＤＲＡＭコアに適用した場合、レイアウト面積が大幅
に増大するという問題がある。
【０００８】以下に、問題の例をあげて説明する。
【０００９】図７は、２トランジスタ１キャパシタ型Ｄ
ＲＡＭメモリセルの回路図である。２個のトランジスタ
ＴＲａ、ＴＲｂと１個のキャパシタＣｃｅｌｌで構成さ
れ、キャパシタＣｃｅｌｌの一方の端子はセルプレート
電位Ｖｃｐに接続され、もう一方の端子は、ワード線Ｗ
Ｌａが選択された場合に、トランジスタＴＲａを介して
ビット線ＢＬａに接続され、ワード線ＷＬｂが選択され
た場合に、トランジスタＴＲｂを介してビット線ＢＬｂ
に接続されるようになっている。以下、トランジスタＴ
Ｒａを介してビット線ＢＬａとキャパシタＣｃｅｌｌが
接続される経路をポートａ、トランジスタＴＲｂを介し
てビット線ＢＬｂとキャパシタＣｃｅｌｌが接続される
経路をポートｂという。図８は、２トランジスタ１キャ
パシタ型ＤＲＡＭメモリセルのレイアウト図である。同
図において、ＴＲａ、ＴＲｂはトランジスタ、Ｃｃｅｌ
ｌはキャパシタ、ＷＬａはトランジスタＴＲａのゲート
を制御するワード線、ＷＬｂはトランジスタＴＲｂのゲ
ートを制御するワード線、ＢＬａは、ワード線ＷＬａが
選択された場合にキャパシタＣｃｅｌｌと接続されるビ
ット線、ＢＬｂは、ワード線ＷＬｂが選択された場合に
キャパシタＣｃｅｌｌと接続されるビット線である。さ
らに、図９は、上記図８の２トランジスタ１キャパシタ
型ＤＲＡＭメモリセルと、従来の技術のフォールデッド
型ビット線対、シェアード・センスアンプで構成された
ＤＲＡＭコアのレイアウトイメージ図である。同図にお
いて、Ｓａ０、Ｓａ１、Ｓｂ０はセンスアンプユニット
セルであり、これらのセンスアンプユニットセルは、そ
れぞれ中央にセンスアンプ回路２、左端にシェアード・
スイッチ３Ｌ、右端にシェアード・スイッチ３Ｒを有し
ている。また、ＷＬａ０、ＷＬａ１はポートａに対応す
るワード線、ＷＬｂ０、ＷＬｂ１はポートｂに対応する
ワード線、ＢＬａ０、／ＢＬａ０はセンスアンプユニッ
トセルＳａ０に接続されポートａに対応するビット線
対、ＢＬｂ０、／ＢＬｂ０はセンスアンプユニットセル
Ｓｂ０に接続されポートｂに対応するビット線対、ＢＬ
ａ１、／ＢＬａ１はセンスアンプユニットセルＳａ１に
接続されポートａに対応するビット線対である。また、
Ｓ１、Ｓ２、Ｓ３は、センスアンプユニットセルが、ビ
ット線４本（２ビット線対）分のピッチで複数個１列に
アレイ配置されて構成されたセンスアンプ列、Ｍ１２
は、センスアンプ列Ｓ１とセンスアンプ列Ｓ２の間に配
置された第一のメモリセルアレイ、Ｍ２３は、センスア
ンプ列Ｓ２とセンスアンプ列Ｓ３の間に配置された第二
のメモリセルアレイである。隣接する２対のビット線対
の一方は、メモリセルアレイの右側のセンスアンプユニ
ットに接続され、もう一方は、左側のセンスアンプユニ
ットに接続される。
ＲＡＭメモリセルの回路図である。２個のトランジスタ
ＴＲａ、ＴＲｂと１個のキャパシタＣｃｅｌｌで構成さ
れ、キャパシタＣｃｅｌｌの一方の端子はセルプレート
電位Ｖｃｐに接続され、もう一方の端子は、ワード線Ｗ
Ｌａが選択された場合に、トランジスタＴＲａを介して
ビット線ＢＬａに接続され、ワード線ＷＬｂが選択され
た場合に、トランジスタＴＲｂを介してビット線ＢＬｂ
に接続されるようになっている。以下、トランジスタＴ
Ｒａを介してビット線ＢＬａとキャパシタＣｃｅｌｌが
接続される経路をポートａ、トランジスタＴＲｂを介し
てビット線ＢＬｂとキャパシタＣｃｅｌｌが接続される
経路をポートｂという。図８は、２トランジスタ１キャ
パシタ型ＤＲＡＭメモリセルのレイアウト図である。同
図において、ＴＲａ、ＴＲｂはトランジスタ、Ｃｃｅｌ
ｌはキャパシタ、ＷＬａはトランジスタＴＲａのゲート
を制御するワード線、ＷＬｂはトランジスタＴＲｂのゲ
ートを制御するワード線、ＢＬａは、ワード線ＷＬａが
選択された場合にキャパシタＣｃｅｌｌと接続されるビ
ット線、ＢＬｂは、ワード線ＷＬｂが選択された場合に
キャパシタＣｃｅｌｌと接続されるビット線である。さ
らに、図９は、上記図８の２トランジスタ１キャパシタ
型ＤＲＡＭメモリセルと、従来の技術のフォールデッド
型ビット線対、シェアード・センスアンプで構成された
ＤＲＡＭコアのレイアウトイメージ図である。同図にお
いて、Ｓａ０、Ｓａ１、Ｓｂ０はセンスアンプユニット
セルであり、これらのセンスアンプユニットセルは、そ
れぞれ中央にセンスアンプ回路２、左端にシェアード・
スイッチ３Ｌ、右端にシェアード・スイッチ３Ｒを有し
ている。また、ＷＬａ０、ＷＬａ１はポートａに対応す
るワード線、ＷＬｂ０、ＷＬｂ１はポートｂに対応する
ワード線、ＢＬａ０、／ＢＬａ０はセンスアンプユニッ
トセルＳａ０に接続されポートａに対応するビット線
対、ＢＬｂ０、／ＢＬｂ０はセンスアンプユニットセル
Ｓｂ０に接続されポートｂに対応するビット線対、ＢＬ
ａ１、／ＢＬａ１はセンスアンプユニットセルＳａ１に
接続されポートａに対応するビット線対である。また、
Ｓ１、Ｓ２、Ｓ３は、センスアンプユニットセルが、ビ
ット線４本（２ビット線対）分のピッチで複数個１列に
アレイ配置されて構成されたセンスアンプ列、Ｍ１２
は、センスアンプ列Ｓ１とセンスアンプ列Ｓ２の間に配
置された第一のメモリセルアレイ、Ｍ２３は、センスア
ンプ列Ｓ２とセンスアンプ列Ｓ３の間に配置された第二
のメモリセルアレイである。隣接する２対のビット線対
の一方は、メモリセルアレイの右側のセンスアンプユニ
ットに接続され、もう一方は、左側のセンスアンプユニ
ットに接続される。
【００１０】ここで、図９に示す２トランジスタ１キャ
パシタ型ＤＲＡＭコアの動作について説明する。第一の
メモリセルアレイＭ１２内のワード線ＷＬａ０、あるい
はＷＬａ１が選択される場合には、センスアンプ列Ｓ１
のみが活性化し、センスアンプ列Ｓ１内の右側のシェア
ード・スイッチ３Ｒが、ＯＮとなり、左側のシェアード
・スイッチ３Ｌは、ＯＦＦとなる。すなわち、選択され
たワード線ＷＬａ０、あるいはＷＬａ１に接続される全
メモリセルの半数のみが第一のメモリセルアレイＭ１２
の左側のセンスアンプ列Ｓ１のセンスアンプ２に接続さ
れる。また、第一のメモリセルアレイＭ１２内のワード
線ＷＬｂ０、あるいはＷＬｂ１が選択される場合には、
センスアンプ列Ｓ２のみが活性化し、センスアンプ列Ｓ
２内の左側のシェアード・スイッチ３Ｌが、ＯＮとな
り、右側のシェアード・スイッチ３Ｒは、ＯＦＦとな
る。すなわち、選択されたワード線ＷＬｂ０、あるいは
ＷＬｂ１に接続される全メモリセルの半数のみが第一の
メモリセルアレイＭ１２の右側のセンスアンプ列Ｓ２の
センスアンプ２に接続される。
パシタ型ＤＲＡＭコアの動作について説明する。第一の
メモリセルアレイＭ１２内のワード線ＷＬａ０、あるい
はＷＬａ１が選択される場合には、センスアンプ列Ｓ１
のみが活性化し、センスアンプ列Ｓ１内の右側のシェア
ード・スイッチ３Ｒが、ＯＮとなり、左側のシェアード
・スイッチ３Ｌは、ＯＦＦとなる。すなわち、選択され
たワード線ＷＬａ０、あるいはＷＬａ１に接続される全
メモリセルの半数のみが第一のメモリセルアレイＭ１２
の左側のセンスアンプ列Ｓ１のセンスアンプ２に接続さ
れる。また、第一のメモリセルアレイＭ１２内のワード
線ＷＬｂ０、あるいはＷＬｂ１が選択される場合には、
センスアンプ列Ｓ２のみが活性化し、センスアンプ列Ｓ
２内の左側のシェアード・スイッチ３Ｌが、ＯＮとな
り、右側のシェアード・スイッチ３Ｒは、ＯＦＦとな
る。すなわち、選択されたワード線ＷＬｂ０、あるいは
ＷＬｂ１に接続される全メモリセルの半数のみが第一の
メモリセルアレイＭ１２の右側のセンスアンプ列Ｓ２の
センスアンプ２に接続される。
【００１１】第二のメモリセルアレイＭ２３内のワード
線が選択される場合も、同様の動作である。
線が選択される場合も、同様の動作である。
【００１２】以上のようなレイアウト構成と動作によっ
て、上記従来の技術のフォールデッド型ビット線対とシ
ェアード・センスアンプの構成を用いた２トランジスタ
１キャパシタ型ＤＲＡＭコアを実現することは可能であ
る。ところが、このような構成では、メモリセルアレイ
内の全メモリセルの半数が、センス動作時のリファレン
スとしてのみ使用されるダミーセルとなり、従来の１ト
ランジスタ１キャパシタ型ＤＲＡＭと同じデータ記憶容
量を実現しようとすると、レイアウト面積が４倍に増大
するという問題が発生する。
て、上記従来の技術のフォールデッド型ビット線対とシ
ェアード・センスアンプの構成を用いた２トランジスタ
１キャパシタ型ＤＲＡＭコアを実現することは可能であ
る。ところが、このような構成では、メモリセルアレイ
内の全メモリセルの半数が、センス動作時のリファレン
スとしてのみ使用されるダミーセルとなり、従来の１ト
ランジスタ１キャパシタ型ＤＲＡＭと同じデータ記憶容
量を実現しようとすると、レイアウト面積が４倍に増大
するという問題が発生する。
【００１３】本発明は、上記問題点を解決するもので、
レイアウト面積の増大を抑え、２トランジスタ１キャパ
シタ型ＤＲＡＭコアとして最適なレイアウト構成を有す
る半導体集積回路装置を提供することを目的とする。
レイアウト面積の増大を抑え、２トランジスタ１キャパ
シタ型ＤＲＡＭコアとして最適なレイアウト構成を有す
る半導体集積回路装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】請求項１記載の半導体集
積回路装置は、２ポートを構成する２トランジスタ１キ
ャパシタ型ＤＲＡＭの複数のメモリセルアレイと、これ
らのメモリセルアレイの間に配置され、センスアンプを
挟んでビット線方向に延びたビット線対の一方がメモリ
セルアレイの一方に延びかつビット線対の他方がメモリ
セルアレイの他方に延びたセンスアンプ列とを備え、メ
モリセルアレイとセンスアンプ列とをオープンビット線
方式で接続したことを特徴とするものである。
積回路装置は、２ポートを構成する２トランジスタ１キ
ャパシタ型ＤＲＡＭの複数のメモリセルアレイと、これ
らのメモリセルアレイの間に配置され、センスアンプを
挟んでビット線方向に延びたビット線対の一方がメモリ
セルアレイの一方に延びかつビット線対の他方がメモリ
セルアレイの他方に延びたセンスアンプ列とを備え、メ
モリセルアレイとセンスアンプ列とをオープンビット線
方式で接続したことを特徴とするものである。
【００１５】請求項１記載の半導体集積回路装置によれ
ば、センス動作時のリファレンスとしてのみ使用される
ようなダミーメモリセルが、通常のメモリセルアレイ内
には存在しなくなり、フォールデッドビット線方式を採
用した場合の１／２にレイアウト面積を削減することが
できる。
ば、センス動作時のリファレンスとしてのみ使用される
ようなダミーメモリセルが、通常のメモリセルアレイ内
には存在しなくなり、フォールデッドビット線方式を採
用した場合の１／２にレイアウト面積を削減することが
できる。
【００１６】請求項２記載の半導体集積回路装置は、複
数個のメモリセルアレイと、この複数個のメモリセルア
レイの間に配置されるセンスアンプ列とを備え、センス
アンプ列が、１本のスルービット線と、センスアンプに
接続されるトゥルービット線とバービット線の合計３本
のビット線を有するセンスアンプ・ユニットセルを、複
数個１列にアレイ配置することで、一方のセンスアンプ
列を構成し、センスアンプ・ユニットセルを１８０度回
転配置して、他方のセンスアンプ列を構成し、一方のセ
ンスアンプ列のスルービット線と、他方のセンスアンプ
列のトゥルービット線が互いに接続し合うように、それ
ぞれ２つのセンスアンプ列を配置する構成であることを
特徴とするものである。
数個のメモリセルアレイと、この複数個のメモリセルア
レイの間に配置されるセンスアンプ列とを備え、センス
アンプ列が、１本のスルービット線と、センスアンプに
接続されるトゥルービット線とバービット線の合計３本
のビット線を有するセンスアンプ・ユニットセルを、複
数個１列にアレイ配置することで、一方のセンスアンプ
列を構成し、センスアンプ・ユニットセルを１８０度回
転配置して、他方のセンスアンプ列を構成し、一方のセ
ンスアンプ列のスルービット線と、他方のセンスアンプ
列のトゥルービット線が互いに接続し合うように、それ
ぞれ２つのセンスアンプ列を配置する構成であることを
特徴とするものである。
【００１７】請求項２記載の半導体集積回路装置によれ
ば、センスアンプ・ユニットセルを、複数個１列にアレ
イ配置する際のピッチサイズを、ビット線４本分の長さ
にすることができる。これは従来方式を採用した場合と
同じであるため、センスアンプの特性を損なうことのな
いレイアウトを容易に実現することができ、また２列の
センスアンプ列間にこれらを接続するための特殊な配線
領域等は必要なく、同一のセンスアンプ・ユニットセル
で構成された２列のセンスアンプ列を相互に１８０度回
転配置するだけでよいため、小面積の最適レイアウトを
実現できる。
ば、センスアンプ・ユニットセルを、複数個１列にアレ
イ配置する際のピッチサイズを、ビット線４本分の長さ
にすることができる。これは従来方式を採用した場合と
同じであるため、センスアンプの特性を損なうことのな
いレイアウトを容易に実現することができ、また２列の
センスアンプ列間にこれらを接続するための特殊な配線
領域等は必要なく、同一のセンスアンプ・ユニットセル
で構成された２列のセンスアンプ列を相互に１８０度回
転配置するだけでよいため、小面積の最適レイアウトを
実現できる。
【００１８】請求項３記載の半導体集積回路装置は、複
数個のメモリセルアレイは、半数のビット線は無効で残
り半数のビット線のみが有効であるダミーメモリセルア
レイを含み、ダミーメモリセルアレイのビット線方向の
長さを、他のメモリセルアレイの領域の１／２とし、か
つダミーメモリセルアレイの隣り合った２本のビット線
を接続することで、他のメモリセルアレイのビット線の
１本分を形成することを特徴とするものである。
数個のメモリセルアレイは、半数のビット線は無効で残
り半数のビット線のみが有効であるダミーメモリセルア
レイを含み、ダミーメモリセルアレイのビット線方向の
長さを、他のメモリセルアレイの領域の１／２とし、か
つダミーメモリセルアレイの隣り合った２本のビット線
を接続することで、他のメモリセルアレイのビット線の
１本分を形成することを特徴とするものである。
【００１９】請求項３記載の半導体集積回路装置によれ
ば、ダミーメモリセルアレイ領域の面積を、通常メモリ
セルアレイ領域の１／２にでき、レイアウト面積の縮小
化を図ることができる。
ば、ダミーメモリセルアレイ領域の面積を、通常メモリ
セルアレイ領域の１／２にでき、レイアウト面積の縮小
化を図ることができる。
【００２０】請求項４記載の半導体集積回路装置は、２
ポートを有するメモリセルで構成した複数個のメモリセ
ルアレイと、この複数個のメモリセルアレイ間にそれぞ
れ配置された各々２列からなるセンスアンプ列群と、セ
ンスアンプ列群の各々を２ポートのどちらか一方に対応
させて、センスアンプ列を構成する２列のセンスアンプ
列を区別することなく同時に制御するセンスアンプ制御
回路とを備えたものである。
ポートを有するメモリセルで構成した複数個のメモリセ
ルアレイと、この複数個のメモリセルアレイ間にそれぞ
れ配置された各々２列からなるセンスアンプ列群と、セ
ンスアンプ列群の各々を２ポートのどちらか一方に対応
させて、センスアンプ列を構成する２列のセンスアンプ
列を区別することなく同時に制御するセンスアンプ制御
回路とを備えたものである。
【００２１】請求項４記載の半導体集積回路装置によれ
ば、２列のセンスアンプ列に対して、１個のセンスアン
プ制御回路を設けるだけでよく、センスアンプ制御回路
を配置するためのレイアウト面積を削減することができ
る。
ば、２列のセンスアンプ列に対して、１個のセンスアン
プ制御回路を設けるだけでよく、センスアンプ制御回路
を配置するためのレイアウト面積を削減することができ
る。
【００２２】請求項５記載の半導体集積回路装置は、２
ポートを有するメモリセルで構成したメモリセルアレイ
を備え、メモリセルアレイ上に配置する第１のポート用
の複数本のデータ線対と、第２のポート用の複数本のデ
ータ線対が互いに隣接することがないように、第１のポ
ート用のデータ線対と第２のポート用のデータ線対の間
に、列選択線、あるいは、種々の電源線を配置した構成
を有することを特徴とするものである。
ポートを有するメモリセルで構成したメモリセルアレイ
を備え、メモリセルアレイ上に配置する第１のポート用
の複数本のデータ線対と、第２のポート用の複数本のデ
ータ線対が互いに隣接することがないように、第１のポ
ート用のデータ線対と第２のポート用のデータ線対の間
に、列選択線、あるいは、種々の電源線を配置した構成
を有することを特徴とするものである。
【００２３】請求項５記載の半導体集積回路装置によれ
ば、ポートａとポートｂのデータ線対を相互に離しかつ
その間のスペースに列選択線または電源線を配置するこ
とにより、ポートａとポートｂのデータが相互に干渉す
ることがなくなり、干渉ノイズによる誤動作を防止する
ことができるとともに、列選択線および電源線のスペー
スの有効利用および電磁シールドにより全体の配置スペ
ースの縮小化が図れる。
ば、ポートａとポートｂのデータ線対を相互に離しかつ
その間のスペースに列選択線または電源線を配置するこ
とにより、ポートａとポートｂのデータが相互に干渉す
ることがなくなり、干渉ノイズによる誤動作を防止する
ことができるとともに、列選択線および電源線のスペー
スの有効利用および電磁シールドにより全体の配置スペ
ースの縮小化が図れる。
【００２４】請求項６記載の半導体集積回路装置は、メ
モリセルアレイと、センスアンプ列と、ダミーメモリセ
ルアレイが隣接配置された構成を有し、メモリセルアレ
イに隣接するローデコーダブロックと、センスアンプ列
に隣接するセンスアンプ制御回路と、ダミーメモリセル
アレイに隣接するダミーロー領域が隣接配置された構成
を有し、ローデコーダブロック端で、ダミーロー領域に
ロー冗長フューズ回路を配置することを特徴とするもの
である。
モリセルアレイと、センスアンプ列と、ダミーメモリセ
ルアレイが隣接配置された構成を有し、メモリセルアレ
イに隣接するローデコーダブロックと、センスアンプ列
に隣接するセンスアンプ制御回路と、ダミーメモリセル
アレイに隣接するダミーロー領域が隣接配置された構成
を有し、ローデコーダブロック端で、ダミーロー領域に
ロー冗長フューズ回路を配置することを特徴とするもの
である。
【００２５】請求項６記載の半導体集積回路装置によれ
ば、ローデコーダを配置する必要のないダミーロー領域
を有効に活用でき、ローデコーダ領域の配線本数を削減
することができるので、レイアウト面積の縮小化を図る
ことができる。
ば、ローデコーダを配置する必要のないダミーロー領域
を有効に活用でき、ローデコーダ領域の配線本数を削減
することができるので、レイアウト面積の縮小化を図る
ことができる。
【００２６】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図１から図５を参照しながら説明する。
て、図１から図５を参照しながら説明する。
【００２７】図１は、本発明の一実施の形態の半導体集
積回路装置のＤＲＡＭ（ダイナミック・ランダム・アク
セス・メモリを指す）コア全体レイアウト構成の概要を
示す図である。同図において、１は通常のメモリセルア
レイ、２はＤＲＡＭコアのブロック端に配置されるもの
で半数のビット線は無効で残りの半数のビット線のみが
有効である。ダミーメモリセルアレイ、３は通常のメモ
リセルアレイ１とダミーメモリセルアレイ２の間、およ
び通常のメモリセルアレイ１と通常のメモリセルアレイ
１の間に配置される２列のセンスアンプ列、４は通常の
メモリセルアレイ１に接して配置されるローデコーダ、
５は２列のセンスアンプ列３に接して配置されるセンス
アンプ制御回路、６はダミーメモリセルアレイ２に接す
るダミーロー領域である。
積回路装置のＤＲＡＭ（ダイナミック・ランダム・アク
セス・メモリを指す）コア全体レイアウト構成の概要を
示す図である。同図において、１は通常のメモリセルア
レイ、２はＤＲＡＭコアのブロック端に配置されるもの
で半数のビット線は無効で残りの半数のビット線のみが
有効である。ダミーメモリセルアレイ、３は通常のメモ
リセルアレイ１とダミーメモリセルアレイ２の間、およ
び通常のメモリセルアレイ１と通常のメモリセルアレイ
１の間に配置される２列のセンスアンプ列、４は通常の
メモリセルアレイ１に接して配置されるローデコーダ、
５は２列のセンスアンプ列３に接して配置されるセンス
アンプ制御回路、６はダミーメモリセルアレイ２に接す
るダミーロー領域である。
【００２８】次に、図２は本発明の一実施の形態の半導
体集積回路装置のセンスアンプユニットセルのレイアウ
ト構成図である。同図において、ｔＢＬはセンスアンプ
ユニットセル内を素通りするスルービット線、ＳＡはセ
ンスアンプ回路部、ＢＬはセンスアンプ回路ＳＡに接続
されるトゥルービット線、／ＢＬはセンスアンプ回路Ｓ
Ａに接続されるバービット線である。スルービット線ｔ
ＢＬ、バービット線／ＢＬは、配線終端の左右両端と
も、センスアンプユニットセルのセル枠に接しており、
トゥルービット線ＢＬは、配線終端の一方がセンスアン
プユニットセルのセル枠に接し、もう一方は、センスア
ンプユニットセル内で閉じた形になっている。
体集積回路装置のセンスアンプユニットセルのレイアウ
ト構成図である。同図において、ｔＢＬはセンスアンプ
ユニットセル内を素通りするスルービット線、ＳＡはセ
ンスアンプ回路部、ＢＬはセンスアンプ回路ＳＡに接続
されるトゥルービット線、／ＢＬはセンスアンプ回路Ｓ
Ａに接続されるバービット線である。スルービット線ｔ
ＢＬ、バービット線／ＢＬは、配線終端の左右両端と
も、センスアンプユニットセルのセル枠に接しており、
トゥルービット線ＢＬは、配線終端の一方がセンスアン
プユニットセルのセル枠に接し、もう一方は、センスア
ンプユニットセル内で閉じた形になっている。
【００２９】以上のように、本発明の半導体集積回路装
置のセンスアンプユニットセルは、３本のビット線を有
している。
置のセンスアンプユニットセルは、３本のビット線を有
している。
【００３０】さらに、図３は本発明の一実施の形態の半
導体集積回路装置のメモリセルとセンスアンプの接続関
係、およびセンスアンプ制御方式を示す図である。同図
において、１は通常のメモリセルアレイ、２はＤＲＡＭ
コアのブロック端に配置されるダミーメモリセルアレ
イ、３ａは通常のメモリセルアレイ１とダミーメモリセ
ルアレイ２の間に配置される２列のセンスアンプ列、３
ｂは通常のメモリセルアレイ１と通常のメモリセルアレ
イ１の間に配置される２列のセンスアンプ列である。２
列のセンスアンプ列は、ともに、同一のセンスアンプユ
ニットセルが、ビット線４本分のピッチで複数個１列に
アレイ配置された構成になっており、相互に１８０度回
転配置された関係になっている。こうした構成により、
センスアンプに繋がるビット線対は、センスアンプを挟
んで左右すなわちビット線方向に延びるオープンビット
線型になっている。なお、ビット線対の一方のトゥルー
ビット線と、他方のバービット線の関係は、選択される
ワード線により、その役割が逆となることは言うまでも
ない。また、５ａ、５ｂは２列のセンスアンプ列３ａ、
３ｂに接して配置されるセンスアンプ制御回路、７はポ
ートａに対応するワード線、８はポートｂに対応するワ
ード線である。なお、通常のメモリセルアレイ内のワー
ド線端に記載の“a”あるいは“ｂ”は、それぞれ“ポ
ートａ”と“ポートｂ”を意味し、それぞれのワード線
が、ａ，ｂどちらのポートに対応するのかを示してあ
る。さらに、９はメモリセルキャパシタ、１０はメモリ
セルトランジスタ、１１はダミーメモリセルアレイ２の
終端部で隣り合った２本のビット線を接続した折り返し
バービット線である。また、ｃｔｒｌ＿ａはポートａ活
性化信号で、２列のセンスアンプ列３ａを制御するセン
スアンプ制御回路５ａに接続され、ｃｔｒｌ＿ｂはポー
トｂ活性化信号で、２列のセンスアンプ列３ｂを制御す
るセンスアンプ制御回路５ｂに接続される。
導体集積回路装置のメモリセルとセンスアンプの接続関
係、およびセンスアンプ制御方式を示す図である。同図
において、１は通常のメモリセルアレイ、２はＤＲＡＭ
コアのブロック端に配置されるダミーメモリセルアレ
イ、３ａは通常のメモリセルアレイ１とダミーメモリセ
ルアレイ２の間に配置される２列のセンスアンプ列、３
ｂは通常のメモリセルアレイ１と通常のメモリセルアレ
イ１の間に配置される２列のセンスアンプ列である。２
列のセンスアンプ列は、ともに、同一のセンスアンプユ
ニットセルが、ビット線４本分のピッチで複数個１列に
アレイ配置された構成になっており、相互に１８０度回
転配置された関係になっている。こうした構成により、
センスアンプに繋がるビット線対は、センスアンプを挟
んで左右すなわちビット線方向に延びるオープンビット
線型になっている。なお、ビット線対の一方のトゥルー
ビット線と、他方のバービット線の関係は、選択される
ワード線により、その役割が逆となることは言うまでも
ない。また、５ａ、５ｂは２列のセンスアンプ列３ａ、
３ｂに接して配置されるセンスアンプ制御回路、７はポ
ートａに対応するワード線、８はポートｂに対応するワ
ード線である。なお、通常のメモリセルアレイ内のワー
ド線端に記載の“a”あるいは“ｂ”は、それぞれ“ポ
ートａ”と“ポートｂ”を意味し、それぞれのワード線
が、ａ，ｂどちらのポートに対応するのかを示してあ
る。さらに、９はメモリセルキャパシタ、１０はメモリ
セルトランジスタ、１１はダミーメモリセルアレイ２の
終端部で隣り合った２本のビット線を接続した折り返し
バービット線である。また、ｃｔｒｌ＿ａはポートａ活
性化信号で、２列のセンスアンプ列３ａを制御するセン
スアンプ制御回路５ａに接続され、ｃｔｒｌ＿ｂはポー
トｂ活性化信号で、２列のセンスアンプ列３ｂを制御す
るセンスアンプ制御回路５ｂに接続される。
【００３１】以上のように構成された半導体集積回路装
置について、以下、その動作について説明する。
置について、以下、その動作について説明する。
【００３２】まず、ポートａ活性化信号ｃｔｒｌ＿ａが
発生されると、センスアンプ制御回路５ａが活性化さ
れ、２列のセンスアンプ列３ａがセンスアンプ制御回路
５ａによって制御される。同時に、通常のメモリセル１
内の複数のワード線の中から、ポートａに対応する１本
のワード線ａが選択され、ワード線ａに繋がるすべての
メモリセルトランジスタ１０がＯＮし、メモリセルキャ
パシタ９とビット線が接続され、２列のセンスアンプ列
３ａをとおして、メモリセルキャパシタ９のデータがア
クセスされる。このとき、センス動作のリファレンスと
して使用されるのがダミーメモリセルアレイ２内の折り
返しバービット線１１である。また、ポートｂ活性化信
号ｃｔｒｌ＿ｂが発生されると、センスアンプ制御回路
５ｂが活性化され、２列のセンスアンプ列３ｂがセンス
アンプ制御回路５ｂによって制御される。同時に、２列
のセンスアンプ列３ｂの左右に配置された通常のメモリ
セルアレイ１のどちらか一方の通常のメモリセルアレイ
１内の複数のワード線の中から、ポートｂに対応する１
本のワード線ｂが選択され、ワード線ｂに繋がるすべて
のメモリセルトランジスタ１０がＯＮし、メモリセルキ
ャパシタ９とビット線が接続され、２列のセンスアンプ
列３ｂをとおして、メモリセルキャパシタ９のデータが
アクセスされる。このとき、センス動作のリファレンス
として使用されるのは、非選択側の通常のメモリセルア
レイ１内のビット線である。
発生されると、センスアンプ制御回路５ａが活性化さ
れ、２列のセンスアンプ列３ａがセンスアンプ制御回路
５ａによって制御される。同時に、通常のメモリセル１
内の複数のワード線の中から、ポートａに対応する１本
のワード線ａが選択され、ワード線ａに繋がるすべての
メモリセルトランジスタ１０がＯＮし、メモリセルキャ
パシタ９とビット線が接続され、２列のセンスアンプ列
３ａをとおして、メモリセルキャパシタ９のデータがア
クセスされる。このとき、センス動作のリファレンスと
して使用されるのがダミーメモリセルアレイ２内の折り
返しバービット線１１である。また、ポートｂ活性化信
号ｃｔｒｌ＿ｂが発生されると、センスアンプ制御回路
５ｂが活性化され、２列のセンスアンプ列３ｂがセンス
アンプ制御回路５ｂによって制御される。同時に、２列
のセンスアンプ列３ｂの左右に配置された通常のメモリ
セルアレイ１のどちらか一方の通常のメモリセルアレイ
１内の複数のワード線の中から、ポートｂに対応する１
本のワード線ｂが選択され、ワード線ｂに繋がるすべて
のメモリセルトランジスタ１０がＯＮし、メモリセルキ
ャパシタ９とビット線が接続され、２列のセンスアンプ
列３ｂをとおして、メモリセルキャパシタ９のデータが
アクセスされる。このとき、センス動作のリファレンス
として使用されるのは、非選択側の通常のメモリセルア
レイ１内のビット線である。
【００３３】さらに、図４は本発明の一実施の形態の半
導体集積回路装置のメモリセルアレイ上に配置されたデ
ータ線のレイアウト構成を示す図である。同図におい
て、１は通常のメモリセルアレイ、３は通常のメモリセ
ルアレイ１の両側に配置される２列のセンスアンプ列で
ある。また、ＤＬａはポートａ用のデータ線対、ＤＬｂ
はポートｂ用のデータ線対、Ｙは列選択線である。各配
線名の接尾につけた（ｎ−１）、（ｎ）、（ｎ＋１）は
それぞれの配線の順番を表すもので、同じ順番のポート
ａ用のデータ線対ＤＬａとポートｂ用のデータ線対ＤＬ
ｂの間には、これらのデータ線対と同じ順番の列選択線
Ｙが配置される。また、順番が１つ異なるポートａ用の
データ線対ＤＬａとポートｂ用のデータ線対ＤＬｂの間
には、電源配線ＶＤＤあるいは接地配線ＶＳＳが配置さ
れる。このようなレイアウト構成により、ポートａ用の
データとポートｂ用のデータが相互に干渉することがな
くなり、干渉ノイズによる誤動作を防止することができ
る。
導体集積回路装置のメモリセルアレイ上に配置されたデ
ータ線のレイアウト構成を示す図である。同図におい
て、１は通常のメモリセルアレイ、３は通常のメモリセ
ルアレイ１の両側に配置される２列のセンスアンプ列で
ある。また、ＤＬａはポートａ用のデータ線対、ＤＬｂ
はポートｂ用のデータ線対、Ｙは列選択線である。各配
線名の接尾につけた（ｎ−１）、（ｎ）、（ｎ＋１）は
それぞれの配線の順番を表すもので、同じ順番のポート
ａ用のデータ線対ＤＬａとポートｂ用のデータ線対ＤＬ
ｂの間には、これらのデータ線対と同じ順番の列選択線
Ｙが配置される。また、順番が１つ異なるポートａ用の
データ線対ＤＬａとポートｂ用のデータ線対ＤＬｂの間
には、電源配線ＶＤＤあるいは接地配線ＶＳＳが配置さ
れる。このようなレイアウト構成により、ポートａ用の
データとポートｂ用のデータが相互に干渉することがな
くなり、干渉ノイズによる誤動作を防止することができ
る。
【００３４】さらに、図５（ａ）は、本発明の一実施の
形態の半導体集積回路装置のロー冗長フューズ信号配線
のレイアウト構成を示す図である。同図において、４は
ローデコーダ、５はセンスアンプ制御回路、６はダミー
ロー領域である。また、１２はダミーロー領域に配置さ
れたロー冗長フューズ回路、１３はロー冗長フューズ回
路１２から延びるロー冗長フューズ信号線である。ロー
冗長フューズ回路１２は、ローデコーダブロックの両端
にあるそれぞれのダミーロー領域６に配置され、ロー冗
長フューズ信号線１３はそれぞれのロー冗長フューズ回
路１２からローデコーダブロックの中央に向かって延
び、中央のセンスアンプ制御回路５に到達したところで
終端されている。
形態の半導体集積回路装置のロー冗長フューズ信号配線
のレイアウト構成を示す図である。同図において、４は
ローデコーダ、５はセンスアンプ制御回路、６はダミー
ロー領域である。また、１２はダミーロー領域に配置さ
れたロー冗長フューズ回路、１３はロー冗長フューズ回
路１２から延びるロー冗長フューズ信号線である。ロー
冗長フューズ回路１２は、ローデコーダブロックの両端
にあるそれぞれのダミーロー領域６に配置され、ロー冗
長フューズ信号線１３はそれぞれのロー冗長フューズ回
路１２からローデコーダブロックの中央に向かって延
び、中央のセンスアンプ制御回路５に到達したところで
終端されている。
【００３５】これに対し、図５（ｂ）は、ロー冗長フュ
ーズ回路１２をローデコーダブロックの左端に接する周
辺回路領域１４に配置した場合の、ロー冗長フューズ信
号配線のレイアウト構成を示す図である。同図におい
て、ロー冗長フューズ回路１２から延びるロー冗長フュ
ーズ信号線１３は、ローデコーダブロックに配置される
最も右側のセンスアンプ制御回路５に到達したところで
終端されている。
ーズ回路１２をローデコーダブロックの左端に接する周
辺回路領域１４に配置した場合の、ロー冗長フューズ信
号配線のレイアウト構成を示す図である。同図におい
て、ロー冗長フューズ回路１２から延びるロー冗長フュ
ーズ信号線１３は、ローデコーダブロックに配置される
最も右側のセンスアンプ制御回路５に到達したところで
終端されている。
【００３６】上記図５（ａ）と図５（ｂ）のレイアウト
構成を比較すれば明らかであるが、図５（ａ）のよう
に、ローデコーダブロック両端のそれぞれのダミーロー
領域に、ロー冗長フューズ回路を配置することにより、
ローデコーダ上を走るロー冗長フューズ信号線の本数を
半減させることができ、ローデコーダブロックのレイア
ウト面積を大幅に縮小することができる。
構成を比較すれば明らかであるが、図５（ａ）のよう
に、ローデコーダブロック両端のそれぞれのダミーロー
領域に、ロー冗長フューズ回路を配置することにより、
ローデコーダ上を走るロー冗長フューズ信号線の本数を
半減させることができ、ローデコーダブロックのレイア
ウト面積を大幅に縮小することができる。
【００３７】
【発明の効果】請求項１記載の半導体集積回路装置によ
れば、センス動作時のリファレンスとしてのみ使用され
るようなダミーメモリセルが、通常のメモリセルアレイ
内には存在しなくなり、フォールデッドビット線方式を
採用した場合の１／２にレイアウト面積を削減すること
ができる。
れば、センス動作時のリファレンスとしてのみ使用され
るようなダミーメモリセルが、通常のメモリセルアレイ
内には存在しなくなり、フォールデッドビット線方式を
採用した場合の１／２にレイアウト面積を削減すること
ができる。
【００３８】請求項２記載の半導体集積回路装置によれ
ば、センスアンプ・ユニットセルを、複数個１列にアレ
イ配置する際のピッチサイズを、ビット線４本分の長さ
にすることができる。これは従来方式を採用した場合と
同じであるため、センスアンプの特性を損なうことのな
いレイアウトを容易に実現することができ、また２列の
センスアンプ列間にこれらを接続するための特殊な配線
領域等は必要なく、同一のセンスアンプ・ユニットセル
で構成された２列のセンスアンプ列を相互に１８０度回
転配置するだけでよいため、小面積の最適レイアウトを
実現できる。
ば、センスアンプ・ユニットセルを、複数個１列にアレ
イ配置する際のピッチサイズを、ビット線４本分の長さ
にすることができる。これは従来方式を採用した場合と
同じであるため、センスアンプの特性を損なうことのな
いレイアウトを容易に実現することができ、また２列の
センスアンプ列間にこれらを接続するための特殊な配線
領域等は必要なく、同一のセンスアンプ・ユニットセル
で構成された２列のセンスアンプ列を相互に１８０度回
転配置するだけでよいため、小面積の最適レイアウトを
実現できる。
【００３９】請求項３記載の半導体集積回路装置によれ
ば、ダミーメモリセルアレイ領域の面積を、通常メモリ
セルアレイ領域の１／２にでき、レイアウト面積の縮小
化を図ることができる。
ば、ダミーメモリセルアレイ領域の面積を、通常メモリ
セルアレイ領域の１／２にでき、レイアウト面積の縮小
化を図ることができる。
【００４０】請求項４記載の半導体集積回路装置によれ
ば、２列のセンスアンプ列に対して、１個のセンスアン
プ制御回路を設けるだけでよく、センスアンプ制御回路
を配置するためのレイアウト面積を削減することができ
る。
ば、２列のセンスアンプ列に対して、１個のセンスアン
プ制御回路を設けるだけでよく、センスアンプ制御回路
を配置するためのレイアウト面積を削減することができ
る。
【００４１】請求項５記載の半導体集積回路装置によれ
ば、ポートａとポートｂのデータ線対を相互に離しかつ
その間のスペースに列選択線または電源線を配置するこ
とにより、ポートａとポートｂのデータが相互に干渉す
ることがなくなり、干渉ノイズによる誤動作を防止する
ことができるとともに、列選択線および電源線のスペー
スの有効利用および電磁シールドにより全体の配置スペ
ースの縮小化が図れる。
ば、ポートａとポートｂのデータ線対を相互に離しかつ
その間のスペースに列選択線または電源線を配置するこ
とにより、ポートａとポートｂのデータが相互に干渉す
ることがなくなり、干渉ノイズによる誤動作を防止する
ことができるとともに、列選択線および電源線のスペー
スの有効利用および電磁シールドにより全体の配置スペ
ースの縮小化が図れる。
【００４２】請求項６記載の半導体集積回路装置によれ
ば、ローデコーダを配置する必要のないダミーロー領域
を有効に活用でき、ローデコーダ領域の配線本数を削減
することができるので、レイアウト面積の縮小化を図る
ことができる。
ば、ローデコーダを配置する必要のないダミーロー領域
を有効に活用でき、ローデコーダ領域の配線本数を削減
することができるので、レイアウト面積の縮小化を図る
ことができる。
【図１】本発明の一実施の形態の半導体集積回路装置の
ＤＲＡＭコア全体レイアウト構成を概略的に示す説明図
である。
ＤＲＡＭコア全体レイアウト構成を概略的に示す説明図
である。
【図２】本発明の一実施の形態の半導体集積回路装置の
センスアンプユニットセルのレイアウト構成を概略的に
示す説明図である。
センスアンプユニットセルのレイアウト構成を概略的に
示す説明図である。
【図３】本発明の一実施の形態の半導体集積回路装置の
メモリセルとセンスアンプの接続関係、およびセンスア
ンプ制御方式を示す説明図である。
メモリセルとセンスアンプの接続関係、およびセンスア
ンプ制御方式を示す説明図である。
【図４】本発明の一実施の形態の半導体集積回路装置の
メモリセルアレイ上に配置されたデータ線のレイアウト
構成を概略的に示す説明図である。
メモリセルアレイ上に配置されたデータ線のレイアウト
構成を概略的に示す説明図である。
【図５】（ａ）は本発明の一実施の形態の半導体集積回
路装置のロー冗長フューズ信号配線のレイアウト構成を
概略的に示す図、（ｂ）はロー冗長フューズ回路を周辺
回路領域に配置した場合の、ロー冗長フューズ信号配線
のレイアウト構成を示す図である。
路装置のロー冗長フューズ信号配線のレイアウト構成を
概略的に示す図、（ｂ）はロー冗長フューズ回路を周辺
回路領域に配置した場合の、ロー冗長フューズ信号配線
のレイアウト構成を示す図である。
【図６】従来の１トランジスタ１キャパシタ型ＤＲＡＭ
メモリセルと、フォールデッド型ビット線対、シェアー
ド・センスアンプで構成されたＤＲＡＭコアのレイアウ
トイメージ図である。
メモリセルと、フォールデッド型ビット線対、シェアー
ド・センスアンプで構成されたＤＲＡＭコアのレイアウ
トイメージ図である。
【図７】２トランジスタ１キャパシタ型ＤＲＡＭメモリ
セルの回路図である。
セルの回路図である。
【図８】２トランジスタ１キャパシタ型ＤＲＡＭメモリ
セルのレイアウト概略図である。
セルのレイアウト概略図である。
【図９】２トランジスタ１キャパシタ型ＤＲＡＭメモリ
セルと、従来の技術のフォールデッド型ビット線対、シ
ェアード・センスアンプで構成されたＤＲＡＭコアのレ
イアウト概略図である。
セルと、従来の技術のフォールデッド型ビット線対、シ
ェアード・センスアンプで構成されたＤＲＡＭコアのレ
イアウト概略図である。
１ 通常のメモリセルアレイ ２ ダミーメモリセルアレイ ３、３ａ、３ｂ ２列のセンスアンプ列 ４ ローデコーダ ５、５ａ、５ｂ センスアンプ制御回路 ６ ダミーロー領域 ７ ポートａに対応するワード線 ８ ポートｂに対応するワード線 １０ メモリセルトランジスタ １１ 折り返しバービット線 １２ ロー冗長フューズ回路 １３ ロー冗長フューズ信号線 １４ 周辺回路領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/10 ４７１ Ｇ１１Ｃ 11/34 ３６２Ｇ Ｆターム(参考） 5B015 JJ14 JJ31 JJ36 KA13 KA38 NN01 PP02 PP07 QQ15 5B024 AA03 AA07 BA03 BA05 CA07 CA18 CA21 5F083 AD69 LA01 LA03 LA10 LA11 LA12 LA13 LA17 ZA10 ZA28
Claims (6)
- 【請求項１】 ２ポートを構成する２トランジスタ１キ
ャパシタ型ＤＲＡＭの複数のメモリセルアレイと、これ
らのメモリセルアレイの間に配置され、センスアンプを
挟んでビット線方向に延びたビット線対の一方が前記メ
モリセルアレイの一方に延びかつ前記ビット線対の他方
が前記メモリセルアレイの他方に延びたセンスアンプ列
とを備え、前記メモリセルアレイと前記センスアンプ列
とをオープンビット線方式で接続したことを特徴とする
半導体集積回路装置。 - 【請求項２】 複数個のメモリセルアレイと、この複数
個のメモリセルアレイの間に配置されるセンスアンプ列
とを備え、前記センスアンプ列が、１本のスルービット
線と、センスアンプに接続されるトゥルービット線とバ
ービット線の合計３本のビット線を有するセンスアンプ
・ユニットセルを、複数個１列にアレイ配置すること
で、一方のセンスアンプ列を構成し、前記センスアンプ
・ユニットセルを１８０度回転配置して、他方のセンス
アンプ列を構成し、前記一方のセンスアンプ列のスルー
ビット線と、前記他方のセンスアンプ列のトゥルービッ
ト線が互いに接続し合うように、それぞれ２つのセンス
アンプ列を配置する構成であることを特徴とする半導体
集積回路装置。 - 【請求項３】 複数個のメモリセルアレイは、半数のビ
ット線は無効で残り半数のビット線のみが有効であるダ
ミーメモリセルアレイを含み、前記ダミーメモリセルア
レイのビット線方向の長さを、他の前記メモリセルアレ
イの領域の１／２とし、かつ前記ダミーメモリセルアレ
イの隣り合った２本のビット線を接続することで、前記
他のメモリセルアレイのビット線の１本分を形成するこ
とを特徴とする半導体集積回路装置。 - 【請求項４】 ２ポートを有するメモリセルで構成した
複数個のメモリセルアレイと、この複数個のメモリセル
アレイ間にそれぞれ配置された各々２列からなるセンス
アンプ列群と、前記センスアンプ列群の各々を前記２ポ
ートのどちらか一方に対応させて、前記センスアンプ列
を構成する２列のセンスアンプ列を区別することなく同
時に制御するセンスアンプ制御回路とを備えた半導体集
積回路装置。 - 【請求項５】 ２ポートを有するメモリセルで構成した
メモリセルアレイを備え、前記メモリセルアレイ上に配
置する第１のポート用の複数本のデータ線対と、第２の
ポート用の複数本のデータ線対が互いに隣接することが
ないように、前記第１のポート用のデータ線対と前記第
２のポート用のデータ線対の間に、列選択線、あるい
は、種々の電源線を配置した構成を有することを特徴と
する半導体集積回路装置。 - 【請求項６】 メモリセルアレイと、センスアンプ列
と、ダミーメモリセルアレイが隣接配置された構成を有
し、 前記メモリセルアレイに隣接するローデコーダブロック
と、前記センスアンプ列に隣接するセンスアンプ制御回
路と、前記ダミーメモリセルアレイに隣接するダミーロ
ー領域が隣接配置された構成を有し、 前記ローデコーダブロック端で、前記ダミーロー領域に
ロー冗長フューズ回路を配置することを特徴とする半導
体集積回路装置。
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