JPH09331032A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH09331032A JPH09331032A JP8149312A JP14931296A JPH09331032A JP H09331032 A JPH09331032 A JP H09331032A JP 8149312 A JP8149312 A JP 8149312A JP 14931296 A JP14931296 A JP 14931296A JP H09331032 A JPH09331032 A JP H09331032A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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- Dram (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 ＣＯＢ型スタックセルに階層ビット線方式を
採用しても、上層のビット線（ＭＢＬ部）での結合容量
による干渉ノイズを完全に零にする。 【解決手段】 複数のブロックに分割されたメモリセル
アレイと、各ブロック毎に設けられた複数のＳＢＬ対
と、分割されたブロックの複数に対して配置され、かつ
ＳＢＬより上層に設けられた複数のＭＢＬ対と、ＭＢＬ
対毎に接続されたメモリセル情報を検知・増幅するため
のＳ／Ａ回路と、ブロック毎に設けられたＳＢＬ対のい
ずれかをＭＢＬ対へ選択的に接続するＳＳＷ回路とを備
えたＤＲＡＭにおいて、ＳＢＬ対及びＭＢＬ対はいずれ
も折り返し型ビット線構造を有し、ＭＢＬ対の２組が各
々のビット線対の一方が他のビット線対の間に配置され
た構造を成し、ＳＳＷ回路は、ＳＢＬ対のうち選択され
たメモリセルにつながるビット線を、ＭＢＬ対のうちの
他のＭＢＬ対間に配置されたビット線に接続する。
採用しても、上層のビット線（ＭＢＬ部）での結合容量
による干渉ノイズを完全に零にする。 【解決手段】 複数のブロックに分割されたメモリセル
アレイと、各ブロック毎に設けられた複数のＳＢＬ対
と、分割されたブロックの複数に対して配置され、かつ
ＳＢＬより上層に設けられた複数のＭＢＬ対と、ＭＢＬ
対毎に接続されたメモリセル情報を検知・増幅するため
のＳ／Ａ回路と、ブロック毎に設けられたＳＢＬ対のい
ずれかをＭＢＬ対へ選択的に接続するＳＳＷ回路とを備
えたＤＲＡＭにおいて、ＳＢＬ対及びＭＢＬ対はいずれ
も折り返し型ビット線構造を有し、ＭＢＬ対の２組が各
々のビット線対の一方が他のビット線対の間に配置され
た構造を成し、ＳＳＷ回路は、ＳＢＬ対のうち選択され
たメモリセルにつながるビット線を、ＭＢＬ対のうちの
他のＭＢＬ対間に配置されたビット線に接続する。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリセルを集積
配置した半導体記憶装置に係わり、特にメモリセルとの
間のデータの読み出し，書き込みのためのデータ線（ビ
ット線）を異なる２種類の配線層をもって構成した階層
ビット線構造の半導体記憶装置に関する。
配置した半導体記憶装置に係わり、特にメモリセルとの
間のデータの読み出し，書き込みのためのデータ線（ビ
ット線）を異なる２種類の配線層をもって構成した階層
ビット線構造の半導体記憶装置に関する。
【０００２】
【従来の技術】ＭＯＳ型半導体記憶装置のうちダイナミ
ック型ＲＡＭ（ＤＲＡＭ）は、これを構成するメモリセ
ルが比較的簡素なため、最も高集積化が進み、現在では
６４ＭビットＤＲＡＭのサンプル出荷が始まり、試作段
階では１ＧビットＤＲＡＭの発表も始まっている。この
ような高集積化は、微細加工技術の進歩のみならず、メ
モリセルを３次元化することで１ビット当たりのセル面
積を著しく縮小させることで実現している。
ック型ＲＡＭ（ＤＲＡＭ）は、これを構成するメモリセ
ルが比較的簡素なため、最も高集積化が進み、現在では
６４ＭビットＤＲＡＭのサンプル出荷が始まり、試作段
階では１ＧビットＤＲＡＭの発表も始まっている。この
ような高集積化は、微細加工技術の進歩のみならず、メ
モリセルを３次元化することで１ビット当たりのセル面
積を著しく縮小させることで実現している。
【０００３】メモリセルの３次元化構造は、大別すると
トレンチセルとスタックセルに分けられるが、このうち
スタックセルはセルキャパシタの形状的変更がし易いよ
うに、ビット線より上部にキャパシタを形成するＣＯＢ
（Capacitor Over Bitline）型スタックセルが一般的に
なりつつある。
トレンチセルとスタックセルに分けられるが、このうち
スタックセルはセルキャパシタの形状的変更がし易いよ
うに、ビット線より上部にキャパシタを形成するＣＯＢ
（Capacitor Over Bitline）型スタックセルが一般的に
なりつつある。
【０００４】図９は、Ｔ．Ｅｍａらにより発表されたＣ
ＯＢ型スタックセル（"3-DIMENSIONAL STACKED CAPACIT
OR CELL FOR 16M AND 64M DRAMS",IEEE IEDM'88, pp592
〜595 ）の鳥瞰図と平面図を示している。ビット線（Bi
t line）より上部にセルキャパシタを作るため、隣接ビ
ット線の間にコンタクトを形成し、これを介してキャパ
シタの下部電極であるストレージノード（Storage nod
e）と活性化領域（Active area ）を接続した構造を取
る。これにより、ビット線・ビット線間の結合容量は、
このストレージノードでシールドされるため、トレンチ
セルに比べビット線間干渉ノイズが低減されるという長
所を有す。
ＯＢ型スタックセル（"3-DIMENSIONAL STACKED CAPACIT
OR CELL FOR 16M AND 64M DRAMS",IEEE IEDM'88, pp592
〜595 ）の鳥瞰図と平面図を示している。ビット線（Bi
t line）より上部にセルキャパシタを作るため、隣接ビ
ット線の間にコンタクトを形成し、これを介してキャパ
シタの下部電極であるストレージノード（Storage nod
e）と活性化領域（Active area ）を接続した構造を取
る。これにより、ビット線・ビット線間の結合容量は、
このストレージノードでシールドされるため、トレンチ
セルに比べビット線間干渉ノイズが低減されるという長
所を有す。
【０００５】一方で、ビット線・ストレージノード間容
量がトレンチセルに比べ増加するため、同一セル数が接
続された場合の総ビット線容量は、ＣＯＢ型スタックセ
ルの方がトレンチセルに比べ大きくなり、これにより必
然的に消費電力は増加することになる。さらに、総ビッ
ト線容量の増大は、メモリセルキャパシタ容量が一定の
場合、センスアンプに入力される信号量の低下を招き、
ここでの読み出しマージンが低下する問題も引き起こ
す。
量がトレンチセルに比べ増加するため、同一セル数が接
続された場合の総ビット線容量は、ＣＯＢ型スタックセ
ルの方がトレンチセルに比べ大きくなり、これにより必
然的に消費電力は増加することになる。さらに、総ビッ
ト線容量の増大は、メモリセルキャパシタ容量が一定の
場合、センスアンプに入力される信号量の低下を招き、
ここでの読み出しマージンが低下する問題も引き起こ
す。
【０００６】トレンチセルに比して消費電力を抑制する
か、或いはセンスアンプに入力される信号量を大きくす
るには、ビット線をさらに分割しビット線１本当たりに
接続されるセル数を低減させることが容易に考えられ
る。この具体例としては、例えば特開昭６１−４８１９
４号公報に示されているように、ビット線を階層構造と
することが既に提案されている。
か、或いはセンスアンプに入力される信号量を大きくす
るには、ビット線をさらに分割しビット線１本当たりに
接続されるセル数を低減させることが容易に考えられ
る。この具体例としては、例えば特開昭６１−４８１９
４号公報に示されているように、ビット線を階層構造と
することが既に提案されている。
【０００７】図１０は、これを示したもので、比較的短
い複数の下層のビット線（ＳＢＬ：Segment Bitline 、
図中のＢＬ１，／ＢＬ１，ＢＬ２，／ＢＬ２に相当）を
上層のビット線（ＭＢＬ：Master Bitline、図中のＢＬ
０，／ＢＬ０に相当）で共有化した構成を取る。
い複数の下層のビット線（ＳＢＬ：Segment Bitline 、
図中のＢＬ１，／ＢＬ１，ＢＬ２，／ＢＬ２に相当）を
上層のビット線（ＭＢＬ：Master Bitline、図中のＢＬ
０，／ＢＬ０に相当）で共有化した構成を取る。
【０００８】この方式においてＭＢＬは、複数個のブロ
ック（ＢＫ１，ＢＫ２）で共有されて比較的長い配線と
なることから、高速性を重視し金属配線（Ａｌ等）が使
用されるのが一般的である。金属配線はポリサイド等の
配線に比べ薄膜化が困難なため、デザインルール程度以
上の厚さで形成される。さらに、ＭＢＬはＣＯＢ型スタ
ックセルのキャパシタ上部電極上に形成されるため、Ｓ
ＢＬに比べストレージノードによるシールド効果が期待
できず、結果的に隣接ＭＢＬ間の容量が著しく大きくな
ってしまう。
ック（ＢＫ１，ＢＫ２）で共有されて比較的長い配線と
なることから、高速性を重視し金属配線（Ａｌ等）が使
用されるのが一般的である。金属配線はポリサイド等の
配線に比べ薄膜化が困難なため、デザインルール程度以
上の厚さで形成される。さらに、ＭＢＬはＣＯＢ型スタ
ックセルのキャパシタ上部電極上に形成されるため、Ｓ
ＢＬに比べストレージノードによるシールド効果が期待
できず、結果的に隣接ＭＢＬ間の容量が著しく大きくな
ってしまう。
【０００９】また、前述したようにＭＢＬは複数個のＳ
ＢＬで共有させるため、配線長が比較的長いことと相俟
ってＭＢＬでの読み出しノイズが非常に大きくなる。こ
のため、ＣＯＢ型スタックセル採用で低減可能となった
ビット線間雑音の問題が階層ビット線構造を採用するこ
とで再びクローズアップされ、センスアンプの動作マー
ジンを低下させる問題点が生じる。
ＢＬで共有させるため、配線長が比較的長いことと相俟
ってＭＢＬでの読み出しノイズが非常に大きくなる。こ
のため、ＣＯＢ型スタックセル採用で低減可能となった
ビット線間雑音の問題が階層ビット線構造を採用するこ
とで再びクローズアップされ、センスアンプの動作マー
ジンを低下させる問題点が生じる。
【００１０】
【発明が解決しようとする課題】このように従来、ＣＯ
Ｂ型スタックセルの消費電力低減とセンスアンプへ入力
される信号量の増加を意図して、これに階層型ビット線
構成を採用すると、ＭＢＬ部でのビット線干渉ノイズが
大きくなり、これによりＣＯＢ型スタックセルの大きな
特徴の一つであるビット線（ＳＢＬ）シールド効果が相
殺され、結果的にセンスアンプの動作マージンを低下さ
せるという問題点があった。
Ｂ型スタックセルの消費電力低減とセンスアンプへ入力
される信号量の増加を意図して、これに階層型ビット線
構成を採用すると、ＭＢＬ部でのビット線干渉ノイズが
大きくなり、これによりＣＯＢ型スタックセルの大きな
特徴の一つであるビット線（ＳＢＬ）シールド効果が相
殺され、結果的にセンスアンプの動作マージンを低下さ
せるという問題点があった。
【００１１】本発明は、このような事情を考慮してなさ
れたもので、その目的とするところは、ＣＯＢ型スタッ
クセルに階層ビット線方式を採用しても特に上層のビッ
ト線（ＭＢＬ部）での結合容量による干渉ノイズを低減
することが可能となる新規な階層ビット線方式の半導体
記憶装置を提供することにある。
れたもので、その目的とするところは、ＣＯＢ型スタッ
クセルに階層ビット線方式を採用しても特に上層のビッ
ト線（ＭＢＬ部）での結合容量による干渉ノイズを低減
することが可能となる新規な階層ビット線方式の半導体
記憶装置を提供することにある。
【００１２】
（構成）上記課題を解決するために本発明は、次のよう
な構成を採用している。即ち、本発明（請求項１）は、
複数のブロックに分割されたメモリセルアレイと、各々
のブロック毎に設けられた複数の第１のビット線対と、
前記分割されたブロックの複数に対して配置され、かつ
第１のビット線よりも上層に設けられた複数の第２のビ
ット線対と、第２のビット線対毎に接続されメモリセル
情報を検知・増幅するためのセンスアンプ回路と、前記
ブロック毎に設けられた第１のビット線対のいずれかを
第２のビット線対へ選択的に接続する選択回路とを備え
た半導体記憶装置において、第１及び第２のビット線対
はいずれも折り返し型ビット線構造を有し、前記選択回
路は、第１のビット線対の各ビット線のいずれかを選択
して第２のビット線対の一方に接続することを特徴とす
る。
な構成を採用している。即ち、本発明（請求項１）は、
複数のブロックに分割されたメモリセルアレイと、各々
のブロック毎に設けられた複数の第１のビット線対と、
前記分割されたブロックの複数に対して配置され、かつ
第１のビット線よりも上層に設けられた複数の第２のビ
ット線対と、第２のビット線対毎に接続されメモリセル
情報を検知・増幅するためのセンスアンプ回路と、前記
ブロック毎に設けられた第１のビット線対のいずれかを
第２のビット線対へ選択的に接続する選択回路とを備え
た半導体記憶装置において、第１及び第２のビット線対
はいずれも折り返し型ビット線構造を有し、前記選択回
路は、第１のビット線対の各ビット線のいずれかを選択
して第２のビット線対の一方に接続することを特徴とす
る。
【００１３】また、本発明（請求項２）は、複数のブロ
ックに分割されたメモリセルアレイと、各々のブロック
毎に設けられた複数の第１のビット線対（下層ビット線
対）と、前記分割されたブロックの複数に対して配置さ
れ、かつ第１のビット線よりも上層に設けられた複数の
第２のビット線対（上層ビット線対）と、第２のビット
線対毎に接続され、メモリセル情報を検知・増幅するた
めのセンスアンプ回路と、前記ブロック毎に設けられた
第１のビット線対のいずれかを第２のビット線対へ選択
的に接続する選択回路とを備えた半導体記憶装置におい
て、第１及び第２のビット線対はいずれも折り返し型ビ
ット線構造を有し、第２のビット線対の２組が各々のビ
ット線対の一方が他のビット線対の間に配置された構造
を成し、前記選択回路は、第１のビット線対のうち選択
されたメモリセルにつながるビット線を、第２のビット
線対のうちの他の第２のビット線対間に配置されたビッ
ト線に接続することを特徴とする。
ックに分割されたメモリセルアレイと、各々のブロック
毎に設けられた複数の第１のビット線対（下層ビット線
対）と、前記分割されたブロックの複数に対して配置さ
れ、かつ第１のビット線よりも上層に設けられた複数の
第２のビット線対（上層ビット線対）と、第２のビット
線対毎に接続され、メモリセル情報を検知・増幅するた
めのセンスアンプ回路と、前記ブロック毎に設けられた
第１のビット線対のいずれかを第２のビット線対へ選択
的に接続する選択回路とを備えた半導体記憶装置におい
て、第１及び第２のビット線対はいずれも折り返し型ビ
ット線構造を有し、第２のビット線対の２組が各々のビ
ット線対の一方が他のビット線対の間に配置された構造
を成し、前記選択回路は、第１のビット線対のうち選択
されたメモリセルにつながるビット線を、第２のビット
線対のうちの他の第２のビット線対間に配置されたビッ
ト線に接続することを特徴とする。
【００１４】ここで、本発明の望ましい実施態様として
は次のものがあげられる。 (1) メモリセルは、１トランジスタ／１キャパシタ構成
のダイナミック型であること。 (2) メモリセルは、第１のビット線よりも上部にメモリ
セルキャパシタが形成された構造を有すること。 (3) 第２のビット線対に接続されるセンスアンプ回路
は、第２のビット線対の両端に配置されること。 (4) 第２のビット線は、１本おきに両端のセンスアンプ
回路に交互に接続されること。 (5) いかなるアドレスが入力された場合にも、常に物理
的に隣接した特定の２本おきの第２のビット線にメモリ
セルデータが読み出されること。 (6) 第１のビット線のいずれかを第２のビット線に接続
する選択回路は、分割されたブロックの両端に配置され
ていること。 (7) 複数のブロック毎に、第１のビット線を任意のプリ
チャージ電位に保持するためのイコライズ回路を具備し
たこと。 (8) イコライズ回路は、隣接した２つのブロックで共有
化されていること。 (9) 第２のビット線対は２組に分割され、該分割された
２組の第２のビット線対で前記センスアンプ回路を共有
し、かつ該分割された２組の第２のビット線対毎に第２
のビット線を任意のプリチャージ電位に保持するための
イコライズ回路を具備したこと。 (10)第２のビット線対のプリチャージ動作を、前記選択
回路を介して、前記ブロック毎に配置されたイコライズ
回路をもって行うこと。 （作用）本発明においては、メモリセルからデータを読
み出す方の第１のビット線（ＳＢＬ）は、第１及び第２
のビット線対間の選択回路により、第２のビット線（Ｍ
ＢＬ）対のうちの他の第２のビット線対間に配置された
第２のビット線に接続されることになる。そして、デー
タが読み出される第２のビット線に隣接する他の第２の
ビット線対の各ビット線の双方にノイズが乗る。ここ
で、第２のビット線対は折り返し型ビット線構造を有す
ること、更にはこのメモリセルデータを検知・増幅する
ためのセンスアンプ回路が差動増幅器であることから、
各々のビット線に乗ったノイズは相殺されることにな
る。
は次のものがあげられる。 (1) メモリセルは、１トランジスタ／１キャパシタ構成
のダイナミック型であること。 (2) メモリセルは、第１のビット線よりも上部にメモリ
セルキャパシタが形成された構造を有すること。 (3) 第２のビット線対に接続されるセンスアンプ回路
は、第２のビット線対の両端に配置されること。 (4) 第２のビット線は、１本おきに両端のセンスアンプ
回路に交互に接続されること。 (5) いかなるアドレスが入力された場合にも、常に物理
的に隣接した特定の２本おきの第２のビット線にメモリ
セルデータが読み出されること。 (6) 第１のビット線のいずれかを第２のビット線に接続
する選択回路は、分割されたブロックの両端に配置され
ていること。 (7) 複数のブロック毎に、第１のビット線を任意のプリ
チャージ電位に保持するためのイコライズ回路を具備し
たこと。 (8) イコライズ回路は、隣接した２つのブロックで共有
化されていること。 (9) 第２のビット線対は２組に分割され、該分割された
２組の第２のビット線対で前記センスアンプ回路を共有
し、かつ該分割された２組の第２のビット線対毎に第２
のビット線を任意のプリチャージ電位に保持するための
イコライズ回路を具備したこと。 (10)第２のビット線対のプリチャージ動作を、前記選択
回路を介して、前記ブロック毎に配置されたイコライズ
回路をもって行うこと。 （作用）本発明においては、メモリセルからデータを読
み出す方の第１のビット線（ＳＢＬ）は、第１及び第２
のビット線対間の選択回路により、第２のビット線（Ｍ
ＢＬ）対のうちの他の第２のビット線対間に配置された
第２のビット線に接続されることになる。そして、デー
タが読み出される第２のビット線に隣接する他の第２の
ビット線対の各ビット線の双方にノイズが乗る。ここ
で、第２のビット線対は折り返し型ビット線構造を有す
ること、更にはこのメモリセルデータを検知・増幅する
ためのセンスアンプ回路が差動増幅器であることから、
各々のビット線に乗ったノイズは相殺されることにな
る。
【００１５】つまり、メモリセルからのデータ読み出し
の際に、隣接ＭＢＬ間の結合容量により発生する干渉ノ
イズを低減することができる。従って、ＣＯＢ型スタッ
クセルを用いた階層ビット線方式を採用しても、センス
アンプ動作のマージンを大きく保つことが可能となる。
これにより、低消費電力と高信頼性を両立可能な半導体
記憶装置を提供することが可能になる。
の際に、隣接ＭＢＬ間の結合容量により発生する干渉ノ
イズを低減することができる。従って、ＣＯＢ型スタッ
クセルを用いた階層ビット線方式を採用しても、センス
アンプ動作のマージンを大きく保つことが可能となる。
これにより、低消費電力と高信頼性を両立可能な半導体
記憶装置を提供することが可能になる。
【００１６】
【発明の実施の形態】以下、本発明の実施形態を図面を
用いて詳細に説明する。 （第１の実施形態）図１は、本発明の第１の実施形態に
係わる階層ビット線方式のＤＲＡＭの基本構成を示す概
略図である。
用いて詳細に説明する。 （第１の実施形態）図１は、本発明の第１の実施形態に
係わる階層ビット線方式のＤＲＡＭの基本構成を示す概
略図である。
【００１７】図面には簡単のため、各ブロック当たり２
組の下層ビット線（ＳＢＬ）対を有する４ブロックと、
これらのＳＢＬ対と選択的に接続される２組の上層ビッ
ト線（ＭＢＬ）対に相当する回路ブロックのみを示して
いるが、実デバイス上はこれらが相当数（例えば５１２
組、１０２４組或いは２０４８組等）集積配置されたも
のとなっている。さらに、図１においては、表記の都合
上２組のＳＢＬ対の外側にそれぞれ１組ずつのＭＢＬ対
が配置されているが、実際はＳＢＬ線の上層部にＭＢＬ
線は配置されており、結果的にＳＢＬ線とＭＢＬ線は等
しいピッチで配置されている。
組の下層ビット線（ＳＢＬ）対を有する４ブロックと、
これらのＳＢＬ対と選択的に接続される２組の上層ビッ
ト線（ＭＢＬ）対に相当する回路ブロックのみを示して
いるが、実デバイス上はこれらが相当数（例えば５１２
組、１０２４組或いは２０４８組等）集積配置されたも
のとなっている。さらに、図１においては、表記の都合
上２組のＳＢＬ対の外側にそれぞれ１組ずつのＭＢＬ対
が配置されているが、実際はＳＢＬ線の上層部にＭＢＬ
線は配置されており、結果的にＳＢＬ線とＭＢＬ線は等
しいピッチで配置されている。
【００１８】本実施形態では、ワード線（ＷＬ）の電位
関係により選択制御される複数のメモリセル（ＭＣ）
と、これに接続される複数の下層ビット線（ＳＢＬ）が
配置されている。ＭＣは、１トランジスタ／１キャパシ
タからなるダイナミック型のメモリセルである。ＳＢＬ
線の端には、複数のＳＢＬ線で共有され、上層ビット線
（ＭＢＬ）とのデータの授受を行うためのセグメントス
イッチ（ＳＳＷ）回路が配置されている。
関係により選択制御される複数のメモリセル（ＭＣ）
と、これに接続される複数の下層ビット線（ＳＢＬ）が
配置されている。ＭＣは、１トランジスタ／１キャパシ
タからなるダイナミック型のメモリセルである。ＳＢＬ
線の端には、複数のＳＢＬ線で共有され、上層ビット線
（ＭＢＬ）とのデータの授受を行うためのセグメントス
イッチ（ＳＳＷ）回路が配置されている。
【００１９】このＳＳＷ回路は、外部アドレスに従って
１本のＷＬが選択されるとこのＷＬを含むサブアレイブ
ロックを選択する信号によりＳＢＬとＭＢＬを電気的に
接続するように動作する。このとき、活性化されないサ
ブアレイブロック用のＳＳＷ回路は、ＳＢＬとＭＢＬを
電気的に切断した状態となる。これにより、複数個のＳ
ＢＬに対してＭＢＬを共有化（図中では４ブロックのＳ
ＢＬに対して１組のＭＢＬを共有化）させることが可能
となる。
１本のＷＬが選択されるとこのＷＬを含むサブアレイブ
ロックを選択する信号によりＳＢＬとＭＢＬを電気的に
接続するように動作する。このとき、活性化されないサ
ブアレイブロック用のＳＳＷ回路は、ＳＢＬとＭＢＬを
電気的に切断した状態となる。これにより、複数個のＳ
ＢＬに対してＭＢＬを共有化（図中では４ブロックのＳ
ＢＬに対して１組のＭＢＬを共有化）させることが可能
となる。
【００２０】また、複数個のＳＢＬで共有されるＭＢＬ
の両端には、メモリセル情報を検知・増幅するためのセ
ンスアンプ回路（Ｓ／Ａ）が配置され、これによりメモ
リセル情報はＳＢＬからＭＢＬを介して外部に読み出さ
れる。
の両端には、メモリセル情報を検知・増幅するためのセ
ンスアンプ回路（Ｓ／Ａ）が配置され、これによりメモ
リセル情報はＳＢＬからＭＢＬを介して外部に読み出さ
れる。
【００２１】本実施形態の最大の特徴は、前記ＳＢＬか
らＭＢＬへの接続を制御するＳＳＷ回路の構成と、ＭＢ
Ｌ対とＳ／Ａの配置関係にある。即ち、前記ＳＳＷ回路
は、外部アドレスに従って１本のＳＢＬに対して物理的
に近い２本のＭＢＬのいずれかと接続されるように動作
する。さらに詳細に述べると、２組の隣接ＳＢＬ対で読
み出されたメモリセルデータは、これに相当する２組の
ＭＢＬのうち必ず内側の２本のＭＢＬへ読み出される。
らＭＢＬへの接続を制御するＳＳＷ回路の構成と、ＭＢ
Ｌ対とＳ／Ａの配置関係にある。即ち、前記ＳＳＷ回路
は、外部アドレスに従って１本のＳＢＬに対して物理的
に近い２本のＭＢＬのいずれかと接続されるように動作
する。さらに詳細に述べると、２組の隣接ＳＢＬ対で読
み出されたメモリセルデータは、これに相当する２組の
ＭＢＬのうち必ず内側の２本のＭＢＬへ読み出される。
【００２２】２組のＭＢＬ対の両端にはＳ／Ａがそれぞ
れ配置され、ＭＢＬは１本おきに左右のＳ／Ａに接続さ
れ、折り返し型ビット線構造を成している。そして、２
組のＭＢＬ対は共に、一方のＭＢＬ対のうちの１本のＭ
ＢＬが他方のＭＢＬ対で挟まれた構成となっている。こ
の構成により、ＭＢＬでの隣接ＭＢＬノイズを相殺して
低減することが可能となる。
れ配置され、ＭＢＬは１本おきに左右のＳ／Ａに接続さ
れ、折り返し型ビット線構造を成している。そして、２
組のＭＢＬ対は共に、一方のＭＢＬ対のうちの１本のＭ
ＢＬが他方のＭＢＬ対で挟まれた構成となっている。こ
の構成により、ＭＢＬでの隣接ＭＢＬノイズを相殺して
低減することが可能となる。
【００２３】図２は、このメカニズムをより詳細に説明
するための図である。簡単のため、２組のＳＢＬ対と２
組のＭＢＬ対のみ記述したが、前述したようにＭＢＬは
複数組のＳＢＬで共有化されている。図２に示したよう
に、外部アドレス信号によりＳＢＬ<0>,<1> に接続され
たメモリセルがＷＬ<0> により選択されると、ＳＳＷ<0
> が活性化され“Ｈ”レベルに遷移する。これにより、
ＳＢＬ<0>,<1> はＭＢＬ<0>,<1> へ接続されるため、結
果的にＳＢＬデータは物理的に隣接する２本のＭＢＬへ
読み出される。
するための図である。簡単のため、２組のＳＢＬ対と２
組のＭＢＬ対のみ記述したが、前述したようにＭＢＬは
複数組のＳＢＬで共有化されている。図２に示したよう
に、外部アドレス信号によりＳＢＬ<0>,<1> に接続され
たメモリセルがＷＬ<0> により選択されると、ＳＳＷ<0
> が活性化され“Ｈ”レベルに遷移する。これにより、
ＳＢＬ<0>,<1> はＭＢＬ<0>,<1> へ接続されるため、結
果的にＳＢＬデータは物理的に隣接する２本のＭＢＬへ
読み出される。
【００２４】ところで、ＭＢＬ線の左右両端には、前記
Ｓ／Ａ回路群が配置され、かつＭＢＬは１本おきにこの
左右のＳ／Ａに接続されている。即ち、同一Ｓ／Ａに接
続される１対のＭＢＬペアの間には、必ずこのＳ／Ａの
反対端に配置されたＳ／Ａに接続されるＭＢＬの一方が
配置された構成を取っている。
Ｓ／Ａ回路群が配置され、かつＭＢＬは１本おきにこの
左右のＳ／Ａに接続されている。即ち、同一Ｓ／Ａに接
続される１対のＭＢＬペアの間には、必ずこのＳ／Ａの
反対端に配置されたＳ／Ａに接続されるＭＢＬの一方が
配置された構成を取っている。
【００２５】この構成と前述したＳＳＷ回路の動作によ
り、メモリセルデータのＭＢＬへの読み出し動作に伴う
ノイズ（δ）は隣接ＭＢＬ対に同相かつ同量となる。Ｓ
／ＡはＭＢＬ対の差動増幅器として働くため、Ｓ／Ａか
らみればこれはノイズにはならない。このため、読み出
しに伴うＭＢＬでの干渉ノイズを完全に零にする、若し
くは大幅に低減することが可能となる。
り、メモリセルデータのＭＢＬへの読み出し動作に伴う
ノイズ（δ）は隣接ＭＢＬ対に同相かつ同量となる。Ｓ
／ＡはＭＢＬ対の差動増幅器として働くため、Ｓ／Ａか
らみればこれはノイズにはならない。このため、読み出
しに伴うＭＢＬでの干渉ノイズを完全に零にする、若し
くは大幅に低減することが可能となる。
【００２６】一方、外部アドレス信号により／ＳＢＬ<0
>,<1> に接続されたメモリセルがＷＬ<1> により選択さ
れた場合には、ＳＳＷ<1> が活性化され“Ｈ”レベルに
遷移することにより、同様の効果が得られる。
>,<1> に接続されたメモリセルがＷＬ<1> により選択さ
れた場合には、ＳＳＷ<1> が活性化され“Ｈ”レベルに
遷移することにより、同様の効果が得られる。
【００２７】以上のように、ＭＢＬ線を１本おきにアレ
イ両端のセンスアンプに交互に接続し、ＭＢＬ線とＳＢ
Ｌ線の間のスイッチ素子により１本のＳＢＬ線は必ず隣
接する２本のＭＢＬのいずれかに接続されることが可能
となる構成を取ることで、ＣＯＢ型スタックセルで階層
ビット線構造を採用した場合に問題となるＭＢＬでの干
渉ノイズの問題を解決することができる。 （第２の実施形態）図３は、本発明の第２の実施形態に
係わる階層ビット線方式のＤＲＡＭの基本構成を示す概
念図である。図１と同様の機能を有する構成単位には同
様の符号を付記し、その詳細な説明は省略する。
イ両端のセンスアンプに交互に接続し、ＭＢＬ線とＳＢ
Ｌ線の間のスイッチ素子により１本のＳＢＬ線は必ず隣
接する２本のＭＢＬのいずれかに接続されることが可能
となる構成を取ることで、ＣＯＢ型スタックセルで階層
ビット線構造を採用した場合に問題となるＭＢＬでの干
渉ノイズの問題を解決することができる。 （第２の実施形態）図３は、本発明の第２の実施形態に
係わる階層ビット線方式のＤＲＡＭの基本構成を示す概
念図である。図１と同様の機能を有する構成単位には同
様の符号を付記し、その詳細な説明は省略する。
【００２８】本実施形態が先に説明した第１の実施形態
と異なる点は、ＳＢＬとＭＢＬの接続を制御するＳＳＷ
回路の配置法にある。即ち本実施形態では、図３に示す
ように、ＳＳＷ回路をＳＢＬ線群により分割されたサブ
アレイブロックの両端に配置している。
と異なる点は、ＳＢＬとＭＢＬの接続を制御するＳＳＷ
回路の配置法にある。即ち本実施形態では、図３に示す
ように、ＳＳＷ回路をＳＢＬ線群により分割されたサブ
アレイブロックの両端に配置している。
【００２９】このような構成であれば、第１の実施形態
と同様の効果が得られるのは勿論のこと、ＳＳＷ回路の
配置ピッチをＳＢＬ４本分まで緩和することができる。
これにより、ＳＳＷ回路部でのデザインルールをメモリ
セルのそれに比べ緩和できるため、高信頼性が保証でき
る。さらに、ＳＳＷ回路を構成するトランジスタのゲー
ト幅を大きくすることで、ＳＢＬからＭＢＬ或いはＭＢ
ＬからＳＢＬへの情報伝達速度を上げられ高速アクセス
に寄与させることが可能となる。 （第３の実施形態）図４は、本発明の第３の実施形態に
係わる階層ビット線方式のＤＲＡＭの基本構成を示す概
念図である。図３との違いは、ＳＳＷ回路に隣接してＳ
ＢＬをプリチャージ電圧に保持するＳＢＬ用のイコライ
ズ回路（ＳＥＱＬ）を付加した点にある。
と同様の効果が得られるのは勿論のこと、ＳＳＷ回路の
配置ピッチをＳＢＬ４本分まで緩和することができる。
これにより、ＳＳＷ回路部でのデザインルールをメモリ
セルのそれに比べ緩和できるため、高信頼性が保証でき
る。さらに、ＳＳＷ回路を構成するトランジスタのゲー
ト幅を大きくすることで、ＳＢＬからＭＢＬ或いはＭＢ
ＬからＳＢＬへの情報伝達速度を上げられ高速アクセス
に寄与させることが可能となる。 （第３の実施形態）図４は、本発明の第３の実施形態に
係わる階層ビット線方式のＤＲＡＭの基本構成を示す概
念図である。図３との違いは、ＳＳＷ回路に隣接してＳ
ＢＬをプリチャージ電圧に保持するＳＢＬ用のイコライ
ズ回路（ＳＥＱＬ）を付加した点にある。
【００３０】これは、複数個のＳＢＬ対に対してＭＢＬ
対を共有化したため、ＳＳＷ回路によりＭＢＬ対に接続
されないＳＢＬ対の電圧をプリチャージ電位に保持する
目的で配置したものである。これにより、アクセスされ
るビットが特定のサブセルアレイブロックに集中し、そ
れ以外のサブアレイブロックが比較的長時間プリチャー
ジ状態にあったとしても、ＳＢＬ対の接合リーク等によ
る電位降下を防ぐことが可能となる。 （第４の実施形態）図５は、本発明の第４の実施形態に
係わる階層ビット線方式のＤＲＡＭの基本構成を示す概
念図である。図４との違いは、前記ＳＢＬ用のイコライ
ズ回路（ＳＥＱＬ）を隣接ブロックのＳＢＬ対で共有化
したことにある。これにより、ＳＢＬ用イコライズ回路
の個数低減が可能で、チップ面積の縮小が可能となり高
集積化に寄与する。
対を共有化したため、ＳＳＷ回路によりＭＢＬ対に接続
されないＳＢＬ対の電圧をプリチャージ電位に保持する
目的で配置したものである。これにより、アクセスされ
るビットが特定のサブセルアレイブロックに集中し、そ
れ以外のサブアレイブロックが比較的長時間プリチャー
ジ状態にあったとしても、ＳＢＬ対の接合リーク等によ
る電位降下を防ぐことが可能となる。 （第４の実施形態）図５は、本発明の第４の実施形態に
係わる階層ビット線方式のＤＲＡＭの基本構成を示す概
念図である。図４との違いは、前記ＳＢＬ用のイコライ
ズ回路（ＳＥＱＬ）を隣接ブロックのＳＢＬ対で共有化
したことにある。これにより、ＳＢＬ用イコライズ回路
の個数低減が可能で、チップ面積の縮小が可能となり高
集積化に寄与する。
【００３１】図６は、第４の実施形態に係わる階層ビッ
ト線方式でのＳＳＷ回路並びにＳＢＬ用イコライズ回路
の具体例を示したものである。ここでは、簡単のため左
右計４組のＳＢＬ対と２組のＭＢＬ対に相当するＳＳＷ
回路並びにＳＥＱＬ回路を示している。図中各ＳＢＬ対
用のＳＳＷ回路は４個のｎＭＯＳ素子で、ＳＥＱＬ回路
は２組のｎＭＯＳ素子で構成されている。
ト線方式でのＳＳＷ回路並びにＳＢＬ用イコライズ回路
の具体例を示したものである。ここでは、簡単のため左
右計４組のＳＢＬ対と２組のＭＢＬ対に相当するＳＳＷ
回路並びにＳＥＱＬ回路を示している。図中各ＳＢＬ対
用のＳＳＷ回路は４個のｎＭＯＳ素子で、ＳＥＱＬ回路
は２組のｎＭＯＳ素子で構成されている。
【００３２】その動作を詳細に説明すると、プリチャー
ジ状態ではＳＳＷ回路に入力される全信号（ＬＳＷ<0>
，ＬＳＷ<1> ，ＲＳＷ<0> ，ＲＷＳＷ<1> ）は“Ｌ”
レベルに、ＳＥＱＬ回路用ｎＭＯＳのゲート電極へ印加
される全信号（ＳＢＳ(L) 、ＳＢＳ(R) ）は“Ｈ”レベ
ルに保持されており、その結果全ＳＢＬはプリチャージ
電位であるＶＢＬ（通常ＶＣＣ／２）に接続されてい
る。
ジ状態ではＳＳＷ回路に入力される全信号（ＬＳＷ<0>
，ＬＳＷ<1> ，ＲＳＷ<0> ，ＲＷＳＷ<1> ）は“Ｌ”
レベルに、ＳＥＱＬ回路用ｎＭＯＳのゲート電極へ印加
される全信号（ＳＢＳ(L) 、ＳＢＳ(R) ）は“Ｈ”レベ
ルに保持されており、その結果全ＳＢＬはプリチャージ
電位であるＶＢＬ（通常ＶＣＣ／２）に接続されてい
る。
【００３３】ＲＡＳアクティブ状態になり、図中左側の
ＳＢＬ対に接続されたメモリセルが選択されると、ＳＢ
Ｓ(L) が“Ｌ”レベルに遷移し、ＳＥＱＬ回路と切り放
される。このとき、ＳＢＬ<0>,<1> に接続されたメモリ
セルが選択されていれば、ＬＳＷ<0> が“Ｈ”レベルに
遷移することで、メモリセルデータをＭＢＬ<0>,<1>へ
読み出す。／ＳＢＬ<0>,<1> に接続されたメモリセルが
選択されていれば、ＬＳＷ<1> が“Ｈ”レベルに遷移す
ることで、同様にメモリセルデータをＭＢＬ<0>,<1> へ
読み出す。
ＳＢＬ対に接続されたメモリセルが選択されると、ＳＢ
Ｓ(L) が“Ｌ”レベルに遷移し、ＳＥＱＬ回路と切り放
される。このとき、ＳＢＬ<0>,<1> に接続されたメモリ
セルが選択されていれば、ＬＳＷ<0> が“Ｈ”レベルに
遷移することで、メモリセルデータをＭＢＬ<0>,<1>へ
読み出す。／ＳＢＬ<0>,<1> に接続されたメモリセルが
選択されていれば、ＬＳＷ<1> が“Ｈ”レベルに遷移す
ることで、同様にメモリセルデータをＭＢＬ<0>,<1> へ
読み出す。
【００３４】また、図中右側のＳＢＬ対に接続されたメ
モリセルが選択された場合には、ＳＢＳ(L) の代わりに
ＳＢＳ(R) が“Ｌ”レベルに遷移するだけで、ＳＳＷ回
路の動作は左側セルが選択された場合と変わらない。
モリセルが選択された場合には、ＳＢＳ(L) の代わりに
ＳＢＳ(R) が“Ｌ”レベルに遷移するだけで、ＳＳＷ回
路の動作は左側セルが選択された場合と変わらない。
【００３５】以上により、一方のＭＢＬ対（ＭＢＬ<0>,
／ＭＢＬ<0> ）のうちのＭＢＬ<0>は他方のＭＢＬ対
（ＭＢＬ<1>,／ＭＢＬ<1> ）で挟まれ、他方のＭＢＬ対
（ＭＢＬ<1>,／ＭＢＬ<1> ）のうちのＭＢＬ<1> は一方
のＭＢＬ対（ＭＢＬ<0>,／ＭＢＬ<0> ）で挟まれ、メモ
リセルデータは必ずＭＢＬ<0>,<1> 側へ読み出されるこ
ととなり、これにより前述したＭＢＬ対での干渉ノイズ
を完全に零にすることが可能となる。 （第５の実施形態）図７は、本発明の第５の実施形態に
係わる階層ビット線方式のＤＲＡＭの基本構成を示す概
念図である。本実施形態は、ＭＢＬ対に接続されたセン
スアンプはＭＢＬ群の左右に分割配置され、かつ隣接ブ
ロックのＭＢＬ対で共有化されたことを特徴とする。な
お、本実施形態と直接関係の無いＳＢＬ群は図中に明示
していない。
／ＭＢＬ<0> ）のうちのＭＢＬ<0>は他方のＭＢＬ対
（ＭＢＬ<1>,／ＭＢＬ<1> ）で挟まれ、他方のＭＢＬ対
（ＭＢＬ<1>,／ＭＢＬ<1> ）のうちのＭＢＬ<1> は一方
のＭＢＬ対（ＭＢＬ<0>,／ＭＢＬ<0> ）で挟まれ、メモ
リセルデータは必ずＭＢＬ<0>,<1> 側へ読み出されるこ
ととなり、これにより前述したＭＢＬ対での干渉ノイズ
を完全に零にすることが可能となる。 （第５の実施形態）図７は、本発明の第５の実施形態に
係わる階層ビット線方式のＤＲＡＭの基本構成を示す概
念図である。本実施形態は、ＭＢＬ対に接続されたセン
スアンプはＭＢＬ群の左右に分割配置され、かつ隣接ブ
ロックのＭＢＬ対で共有化されたことを特徴とする。な
お、本実施形態と直接関係の無いＳＢＬ群は図中に明示
していない。
【００３６】隣接ブロックのＭＢＬ対でＳ／Ａを共有化
するため、Ｓ／Ａと左右いずれかのＭＢＬ対のみを選択
的に接続する必要が生じ、これを可能とするためＳ／Ａ
とＭＢＬの間にはブロックセレクト回路（ＢＢＳ）が配
置される。さらに、プリチャージ状態或いは非活性時の
ＭＢＬの電位をプリチャージ電位（ＶＢＬ）に保持する
目的で、ＭＢＬ用のイコライズ回路（ＭＥＱＬ）が各Ｍ
ＢＬ対毎に配置されている。
するため、Ｓ／Ａと左右いずれかのＭＢＬ対のみを選択
的に接続する必要が生じ、これを可能とするためＳ／Ａ
とＭＢＬの間にはブロックセレクト回路（ＢＢＳ）が配
置される。さらに、プリチャージ状態或いは非活性時の
ＭＢＬの電位をプリチャージ電位（ＶＢＬ）に保持する
目的で、ＭＢＬ用のイコライズ回路（ＭＥＱＬ）が各Ｍ
ＢＬ対毎に配置されている。
【００３７】このような構成であれば、各機能素子のう
ちで最も大きな面積を占めるＳ／Ａの個数低減が可能
で、チップ面積の縮小が可能となり高集積化に寄与する
ことができる。 （第６の実施形態）図８は、本発明の第６の実施形態に
係わる階層ビット線方式のＤＲＡＭの基本構成を示す概
念図である。図７との違いは、ＭＢＬ用のイコライズ回
路ＭＥＱＬ回路が配置されていないことにある。 （ＳＥＱＬ）本実施形態におけるＭＢＬ線のイコライズ
は、ＳＢＬ用のイコライズ回路（ＳＥＱＬ）からＳＢＬ
並びにＳＳＷ回路を介して行うため、プリチャージ状態
でＳＳＷ回路に入力される全信号線は“Ｈ”レベルとな
る。ＲＡＳアクティブ状態では、選択されたＳＢＬに係
わるＳＳＷ回路入力信号以外は、全て“Ｌ”レベルに遷
移する。
ちで最も大きな面積を占めるＳ／Ａの個数低減が可能
で、チップ面積の縮小が可能となり高集積化に寄与する
ことができる。 （第６の実施形態）図８は、本発明の第６の実施形態に
係わる階層ビット線方式のＤＲＡＭの基本構成を示す概
念図である。図７との違いは、ＭＢＬ用のイコライズ回
路ＭＥＱＬ回路が配置されていないことにある。 （ＳＥＱＬ）本実施形態におけるＭＢＬ線のイコライズ
は、ＳＢＬ用のイコライズ回路（ＳＥＱＬ）からＳＢＬ
並びにＳＳＷ回路を介して行うため、プリチャージ状態
でＳＳＷ回路に入力される全信号線は“Ｈ”レベルとな
る。ＲＡＳアクティブ状態では、選択されたＳＢＬに係
わるＳＳＷ回路入力信号以外は、全て“Ｌ”レベルに遷
移する。
【００３８】このように本実施形態では、ＭＢＬ線のイ
コライズに各ＳＢＬに配置していたＳＥＱＬ回路を利用
することにより、各ＭＢＬに配置していたＭＥＱＬ回路
が不必要となり、チップサイズの縮小、高集積化が可能
となる。
コライズに各ＳＢＬに配置していたＳＥＱＬ回路を利用
することにより、各ＭＢＬに配置していたＭＥＱＬ回路
が不必要となり、チップサイズの縮小、高集積化が可能
となる。
【００３９】なお、本発明は上述した各実施形態に限定
されるものではない。実施形態ではＤＲＡＭを例に説明
してきたが、本発明は隣接ビット線間ノイズの問題が潜
在する他のメモリ、例えばＳＲＡＭやＰＲＯＭ等におい
ても同様に適用することができる。また、ブロックにお
けるＳＢＬの本数やブロックの個数等は、仕様に応じて
適宜変更可能である。その他、本発明の要旨を逸脱しな
い範囲で種々変形して実施することができる。
されるものではない。実施形態ではＤＲＡＭを例に説明
してきたが、本発明は隣接ビット線間ノイズの問題が潜
在する他のメモリ、例えばＳＲＡＭやＰＲＯＭ等におい
ても同様に適用することができる。また、ブロックにお
けるＳＢＬの本数やブロックの個数等は、仕様に応じて
適宜変更可能である。その他、本発明の要旨を逸脱しな
い範囲で種々変形して実施することができる。
【００４０】
【発明の効果】以上詳述したように本発明よれば、折り
返し型ビット線構造を有する第２のビット線対の２組
が、各々のビット線対の一方が他のビット線対の間に配
置された構造を成し、選択回路により、第１のビット線
対のうち選択されたメモリセルにつながるビット線を、
第２のビット線対のうちの他の第２のビット線対間に配
置されたビット線に接続する構成としたことにより、Ｃ
ＯＢ型スタックセルに階層ビット線方式を採用しても、
特に第２のビット線での結合容量による干渉ノイズを低
減することが可能となり、その有用性は大である。
返し型ビット線構造を有する第２のビット線対の２組
が、各々のビット線対の一方が他のビット線対の間に配
置された構造を成し、選択回路により、第１のビット線
対のうち選択されたメモリセルにつながるビット線を、
第２のビット線対のうちの他の第２のビット線対間に配
置されたビット線に接続する構成としたことにより、Ｃ
ＯＢ型スタックセルに階層ビット線方式を採用しても、
特に第２のビット線での結合容量による干渉ノイズを低
減することが可能となり、その有用性は大である。
【図１】第１の実施形態に係わる階層ビット線方式の基
本構成を示す概略図
本構成を示す概略図
【図２】隣接ＭＢＬ間の干渉ノイズの相殺原理を説明す
るための概念図
るための概念図
【図３】第２の実施形態に係わる階層ビット線方式の基
本構成を示す概略図
本構成を示す概略図
【図４】第３の実施形態に係わる階層ビット線方式の基
本構成を示す概略図
本構成を示す概略図
【図５】第４の実施形態に係わる階層ビット線方式の基
本構成を示す概略図
本構成を示す概略図
【図６】第４の実施形態に係わる階層ビット線方式の構
成のＳＳＷ回路及びＳＢＬ用イコライズ回路の回路例を
示す回路構成図
成のＳＳＷ回路及びＳＢＬ用イコライズ回路の回路例を
示す回路構成図
【図７】第５の実施形態に係わる階層ビット線方式の基
本構成を示す概略図
本構成を示す概略図
【図８】第６の実施形態に係わる階層ビット線方式の基
本構成を示す概略図
本構成を示す概略図
【図９】従来のＣＯＢ型スタックセルの一例を示す鳥瞰
図と平面図
図と平面図
【図１０】従来の階層ビット線方式の一例を示す図
ＭＣ…メモリセル ＷＬ…ワード線 ＳＢＬ…セグメントビットライン（第１のビット線） ＭＢＬ…マスタービットライン（第２のビット線） Ｓ／Ａ…センスアンプ ＳＳＷ…セグメントビットライン選択回路 ＳＥＱＬ…セグメントビットライン用イコライズ回路 ＭＥＱＬ…マスタービットライン用イコライズ回路 ＢＢＳ…ブロック選択回路 ＶＢＬ…ビット線イコライズレベル
Claims (11)
- 【請求項１】複数のブロックに分割されたメモリセルア
レイと、各々のブロック毎に設けられた複数の第１のビ
ット線対と、前記分割されたブロックの複数に対して配
置され、かつ第１のビット線よりも上層に設けられた複
数の第２のビット線対と、第２のビット線対毎に接続さ
れ、メモリセル情報を検知・増幅するためのセンスアン
プ回路と、前記ブロック毎に設けられた第１のビット線
対のいずれかを第２のビット線対へ選択的に接続する選
択回路とを備えた半導体記憶装置において、 第１及び第２のビット線対はいずれも折り返し型ビット
線構造を有し、前記選択回路は、第１のビット線対の各
ビット線のいずれかを選択して第２のビット線対の一方
に接続することを特徴とする半導体記憶装置。 - 【請求項２】複数のブロックに分割されたメモリセルア
レイと、各々のブロック毎に設けられた複数の第１のビ
ット線対と、前記分割されたブロックの複数に対して配
置され、かつ第１のビット線よりも上層に設けられた複
数の第２のビット線対と、第２のビット線対毎に接続さ
れ、メモリセル情報を検知・増幅するためのセンスアン
プ回路と、前記ブロック毎に設けられた第１のビット線
対のいずれかを第２のビット線対へ選択的に接続する選
択回路とを備えた半導体記憶装置において、 第１及び第２のビット線対はいずれも折り返し型ビット
線構造を有し、第２のビット線対の２組が各々のビット
線対の一方が他のビット線対の間に配置された構造を成
し、 前記選択回路は、第１のビット線対のうち選択されたメ
モリセルにつながるビット線を、第２のビット線対のう
ちの他の第２のビット線対間に配置されたビット線に接
続することを特徴とする半導体記憶装置。 - 【請求項３】第２のビット線対に接続されるセンスアン
プ回路は、第２のビット線対の両端に配置されることを
特徴とする請求項１又は２記載の半導体記憶装置。 - 【請求項４】第２のビット線は、１本おきに両端のセン
スアンプ回路に交互に接続されることを特徴とする請求
項３記載の半導体記憶装置。 - 【請求項５】いかなるアドレスが入力された場合にも、
常に物理的に隣接した特定の２本おきの第２のビット線
にメモリセルデータが読み出されることを特徴とする請
求項４記載の半導体記憶装置。 - 【請求項６】前記メモリセルは、第１のビット線よりも
上部にメモリセルキャパシタが形成された構造を有する
ことを特徴とする請求項１又は２記載の半導体記憶装
置。 - 【請求項７】前記選択回路は、分割されたブロックの両
端に配置されていることを特徴とする請求項１又は２記
載の半導体記憶装置回路。 - 【請求項８】前記分割された複数のブロック毎に、第１
のビット線を任意のプリチャージ電位に保持するための
イコライズ回路を備えたことを特徴する請求項１又は２
記載の半導体記憶装置。 - 【請求項９】前記イコライズ回路は、隣接した２つのブ
ロックで共有化されていることを特徴とする請求項８記
載の半導体記憶装置回路。 - 【請求項１０】第２のビット線対は２組に分割され、該
分割された２組の第２のビット線対で前記センスアンプ
回路を共有し、かつ該分割された２組の第２のビット線
対毎に第２のビット線を任意のプリチャージ電位に保持
するためのイコライズ回路を備えたことを特徴とする請
求項１又は２記載の半導体記憶装置回路。 - 【請求項１１】第２のビット線対のプリチャージ動作
を、前記選択回路を介して、前記ブロック毎に配置され
たイコライズ回路をもって行うことを特徴とする請求項
８又は９記載の半導体記憶装置回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8149312A JPH09331032A (ja) | 1996-06-11 | 1996-06-11 | 半導体記憶装置 |
| US08/871,587 US5933380A (en) | 1996-06-11 | 1997-06-09 | Semiconductor memory device having a multilayered bitline structure with respective wiring layers for reading and writing data |
| KR1019970024007A KR100288819B1 (ko) | 1996-06-11 | 1997-06-11 | 반도체기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8149312A JPH09331032A (ja) | 1996-06-11 | 1996-06-11 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09331032A true JPH09331032A (ja) | 1997-12-22 |
Family
ID=15472378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8149312A Abandoned JPH09331032A (ja) | 1996-06-11 | 1996-06-11 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5933380A (ja) |
| JP (1) | JPH09331032A (ja) |
| KR (1) | KR100288819B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003347432A (ja) * | 2002-05-24 | 2003-12-05 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
| DE19963417B4 (de) * | 1998-12-29 | 2007-02-15 | Hyundai Electronics Industries Co., Ltd., Ichon | Nichtflüchtiger ferroelektrischer Speicher |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6147919A (en) * | 1998-06-29 | 2000-11-14 | Fujitsu Limited | Semiconductor memory employing direct-type sense amplifiers capable of realizing high-speed access |
| US8097504B2 (en) * | 2007-06-26 | 2012-01-17 | Sandisk Technologies Inc. | Method for forming dual bit line metal layers for non-volatile memory |
| US8368137B2 (en) * | 2007-06-26 | 2013-02-05 | Sandisk Technologies Inc. | Dual bit line metal layers for non-volatile memory |
| JP5814867B2 (ja) | 2012-06-27 | 2015-11-17 | 株式会社東芝 | 半導体記憶装置 |
| US10957382B2 (en) * | 2018-08-09 | 2021-03-23 | Micron Technology, Inc. | Integrated assemblies comprising vertically-stacked memory array decks and folded digit line connections |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6148194A (ja) * | 1984-08-15 | 1986-03-08 | Fujitsu Ltd | 半導体記憶装置 |
| JP2691280B2 (ja) * | 1988-05-12 | 1997-12-17 | 三菱電機株式会社 | 半導体記憶装置 |
| JPH07114792A (ja) * | 1993-10-19 | 1995-05-02 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP3672946B2 (ja) * | 1993-11-30 | 2005-07-20 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| US5555203A (en) * | 1993-12-28 | 1996-09-10 | Kabushiki Kaisha Toshiba | Dynamic semiconductor memory device |
| JPH07201170A (ja) * | 1993-12-28 | 1995-08-04 | Toshiba Corp | 半導体記憶装置 |
| JP3474637B2 (ja) * | 1994-06-22 | 2003-12-08 | 株式会社東芝 | ダイナミック型半導体記憶装置 |
| JP3256620B2 (ja) * | 1993-12-28 | 2002-02-12 | 株式会社東芝 | 半導体記憶装置 |
-
1996
- 1996-06-11 JP JP8149312A patent/JPH09331032A/ja not_active Abandoned
-
1997
- 1997-06-09 US US08/871,587 patent/US5933380A/en not_active Expired - Fee Related
- 1997-06-11 KR KR1019970024007A patent/KR100288819B1/ko not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19963417B4 (de) * | 1998-12-29 | 2007-02-15 | Hyundai Electronics Industries Co., Ltd., Ichon | Nichtflüchtiger ferroelektrischer Speicher |
| JP2003347432A (ja) * | 2002-05-24 | 2003-12-05 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
Also Published As
| Publication number | Publication date |
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