JP2000260934A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 複数個の半導体チップを積層し、チップ間の
電気的接続をチップ内部を貫通して行う三次元構造のＬ
ＳＩモジュールでは、モジュールを構成する各ＬＳＩチ
ップの表面と裏面の両方に互いに電気的に導通した導電
材料の形成と表面と裏面とを接続する電極を別々に作製
する必要があった。またバンプに使用する金属によって
は圧着する必要がるため少なくとも２つのチップ同士ず
つ積層していかなければならない。 【解決手段】 チップのスルーホールおよびパッド部分
の表面および裏面にある電極部分に導電性材料を埋め込
んだランドを形成し、チップを少なくとも２層以上重ね
た後、下側チップ表面の該導電性材料と上側チップ裏面
の該導電性材料を加熱により溶融することで接着し接続
する。電極を形成する該導電性材料に半田あるいは低融
点金属を用い電解または無電解メッキ法により形成す
る。 電極がすでに形成されたチップを複数個それぞれ
電極取り出しパッド部分を位置決めした状態で積層し、
かつこれらを同時に加熱により溶融することで接着し接
続する。
電気的接続をチップ内部を貫通して行う三次元構造のＬ
ＳＩモジュールでは、モジュールを構成する各ＬＳＩチ
ップの表面と裏面の両方に互いに電気的に導通した導電
材料の形成と表面と裏面とを接続する電極を別々に作製
する必要があった。またバンプに使用する金属によって
は圧着する必要がるため少なくとも２つのチップ同士ず
つ積層していかなければならない。 【解決手段】 チップのスルーホールおよびパッド部分
の表面および裏面にある電極部分に導電性材料を埋め込
んだランドを形成し、チップを少なくとも２層以上重ね
た後、下側チップ表面の該導電性材料と上側チップ裏面
の該導電性材料を加熱により溶融することで接着し接続
する。電極を形成する該導電性材料に半田あるいは低融
点金属を用い電解または無電解メッキ法により形成す
る。 電極がすでに形成されたチップを複数個それぞれ
電極取り出しパッド部分を位置決めした状態で積層し、
かつこれらを同時に加熱により溶融することで接着し接
続する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に係
り、特に複数の単体素子を階層構造に実装した半導体装
置に関する。
り、特に複数の単体素子を階層構造に実装した半導体装
置に関する。
【０００２】
【従来の技術】近年におけるＬＳＩの高密度化の要求に
より、複数個のＬＳＩチップを積層して一体化し、かつ
相互に電気接続を行った三次元ＬＳＩモジュールが提案
されている。従来、この種の三次元ＬＳＩモジュールと
しては図４に示す構造のものであった。図４の構成はプ
リント配線板４０にＬＳＩの第１チップ４１ａが搭載さ
れ、さらにその上に第２、第３のチップ４１ｂ、４１ｃ
が搭載される。そして４１ａ、４１ｂ、４１ｃそれぞれ
の電極取り出しパッド４２ａ、４２ｂ、４２ｃとプリン
ト配線板４０上の電極パッド４２ｄとが相互に金属ワイ
ヤ４３あるいはフィルムキャリア上に形成したリードに
より電気的に接続される。しかしながらこれらのモジュ
ールの構成ではモジュール化するする各ＬＳＩ間をワイ
ヤあるいはリードで接続しているため、ＬＳＩチップの
サイズに加えワイヤあるいはリードのための実装領域が
必要となり、実装密度を高め、かつモジュールの小型化
を図る上では有利ではないという問題がある。この問題
を解消するために、ワイヤあるいはリードを不要にした
ワイヤレス、リードレス構造が提案されている（特開平
５−６３１３７、特開平８−２６４７１２）。図５は上
記３次元ＬＳＩモジュールの一例である。図５において
ＬＳＩチップ５１ａ、５１ｂは積層されてプリント配線
板５０に搭載されており、各チップはそれぞれに設けら
れたチップ間の相互接続用電極が直接的に接続されてい
る。５７は内部回路であり、５８は絶縁膜である。その
構成はチップ間の相互接続用電極パッド５２ａと５２
ａ′および５２ｂと５２ｂ′の上下に貫通導電層５５お
よび５６が形成されている。モジュールを構成する各Ｌ
ＳＩチップ５１ａ、５１ｂおよびプリント配線板５０間
はそれぞれバンプ間の相互接続用電極パッド５２ａ′と
５２ｂ間および５２ｂ′と外部端子が接続する配線５４
の間に設けられた半田バンプ５３ａ、５３ｂにより接続
されている。
より、複数個のＬＳＩチップを積層して一体化し、かつ
相互に電気接続を行った三次元ＬＳＩモジュールが提案
されている。従来、この種の三次元ＬＳＩモジュールと
しては図４に示す構造のものであった。図４の構成はプ
リント配線板４０にＬＳＩの第１チップ４１ａが搭載さ
れ、さらにその上に第２、第３のチップ４１ｂ、４１ｃ
が搭載される。そして４１ａ、４１ｂ、４１ｃそれぞれ
の電極取り出しパッド４２ａ、４２ｂ、４２ｃとプリン
ト配線板４０上の電極パッド４２ｄとが相互に金属ワイ
ヤ４３あるいはフィルムキャリア上に形成したリードに
より電気的に接続される。しかしながらこれらのモジュ
ールの構成ではモジュール化するする各ＬＳＩ間をワイ
ヤあるいはリードで接続しているため、ＬＳＩチップの
サイズに加えワイヤあるいはリードのための実装領域が
必要となり、実装密度を高め、かつモジュールの小型化
を図る上では有利ではないという問題がある。この問題
を解消するために、ワイヤあるいはリードを不要にした
ワイヤレス、リードレス構造が提案されている（特開平
５−６３１３７、特開平８−２６４７１２）。図５は上
記３次元ＬＳＩモジュールの一例である。図５において
ＬＳＩチップ５１ａ、５１ｂは積層されてプリント配線
板５０に搭載されており、各チップはそれぞれに設けら
れたチップ間の相互接続用電極が直接的に接続されてい
る。５７は内部回路であり、５８は絶縁膜である。その
構成はチップ間の相互接続用電極パッド５２ａと５２
ａ′および５２ｂと５２ｂ′の上下に貫通導電層５５お
よび５６が形成されている。モジュールを構成する各Ｌ
ＳＩチップ５１ａ、５１ｂおよびプリント配線板５０間
はそれぞれバンプ間の相互接続用電極パッド５２ａ′と
５２ｂ間および５２ｂ′と外部端子が接続する配線５４
の間に設けられた半田バンプ５３ａ、５３ｂにより接続
されている。
【０００３】
【発明が解決しようとする課題】図５の構造であれば前
述のワイヤまたはリードのための実装領域が不必要であ
るため必要最小限の３次元構造のＬＳＩモジュールが実
現可能になる。しかし、上記した従来技術にはモジュー
ルを構成する各ＬＳＩチップの表面と裏面の両方に互い
に電気的に導通した導電材料の形成と上部のチップ裏面
と下部のチップ表面とを接続する電極およびバンプを別
々に作製する必要があった。またバンプに使用する金属
によっては圧着する必要がるため少なくとも２つのチッ
プ同士ずつ積層して接続しなければならないという課題
があった。
述のワイヤまたはリードのための実装領域が不必要であ
るため必要最小限の３次元構造のＬＳＩモジュールが実
現可能になる。しかし、上記した従来技術にはモジュー
ルを構成する各ＬＳＩチップの表面と裏面の両方に互い
に電気的に導通した導電材料の形成と上部のチップ裏面
と下部のチップ表面とを接続する電極およびバンプを別
々に作製する必要があった。またバンプに使用する金属
によっては圧着する必要がるため少なくとも２つのチッ
プ同士ずつ積層して接続しなければならないという課題
があった。
【０００４】そこで、本発明の目的とするところは、上
記の課題を解決し、より多数の積層化を効率よく行い集
積度の高い半導体装置の提供を目的とするところであ
る。
記の課題を解決し、より多数の積層化を効率よく行い集
積度の高い半導体装置の提供を目的とするところであ
る。
【０００５】
【課題を解決するための手段】本発明は上記のような課
題を解決するためのもので、以下の手段からなる。
題を解決するためのもので、以下の手段からなる。
【０００６】本発明の半導体装置の製造方法は複数の半
導体チップが高さ方向に所定の間隔をもって積層されて
なり、該チップの電極取り出しパッド部分の表面および
裏面に該チップを貫通するスルーホールを通じて接続す
る電極をもち、該電極によりチップ相互間の接続が行わ
れる構造を持つ半導体装置において、ａ）該チップの該
スルーホールおよび該パッド部分の表面および裏面にあ
る電極部分に導電性材料を埋め込んだランドを形成し、
さらに電極部分の導電性材料を素子高さよりも厚く形成
する、ｂ）該チップを少なくとも２層以上重ねた後、該
下側チップ表面の該導電性材料と該上側チップ裏面の該
導電性材料を加熱により溶融することで接着し接続する
ことを特徴とする。すなわちａ）の構造とすることでス
ルーホールに形成した導電性材料がそのままチップ上下
の接続用の電極として使用できる。さらに素子よりも厚
く形成することで確実に表面および裏面の導電性材料が
その上下のチップの導電性材料による電極と接触するこ
とが可能である。またｂ）の接続方法によれば加熱のみ
でチップ間を接続できるため特別な器具を必要としな
い。さらに該電極を形成する該導電性材料に半田あるい
は低融点金属を用い電解または無電解メッキ法により形
成することを特徴とする。すなわちをメッキ法を用いる
ことでスルーホール中の導電性材料の埋め込みと接続用
の電極が同時に形成できる。さらに電極がすでに形成さ
れた該チップを複数個それぞれ電極取り出しパッド部分
を位置決めした状態で積層し、かつこれらを同時に加熱
により溶融することで接着をし接続することを特徴とす
る。すなわち複数個のチップを同時に接続することが可
能であり、製造工程短縮が可能である。
導体チップが高さ方向に所定の間隔をもって積層されて
なり、該チップの電極取り出しパッド部分の表面および
裏面に該チップを貫通するスルーホールを通じて接続す
る電極をもち、該電極によりチップ相互間の接続が行わ
れる構造を持つ半導体装置において、ａ）該チップの該
スルーホールおよび該パッド部分の表面および裏面にあ
る電極部分に導電性材料を埋め込んだランドを形成し、
さらに電極部分の導電性材料を素子高さよりも厚く形成
する、ｂ）該チップを少なくとも２層以上重ねた後、該
下側チップ表面の該導電性材料と該上側チップ裏面の該
導電性材料を加熱により溶融することで接着し接続する
ことを特徴とする。すなわちａ）の構造とすることでス
ルーホールに形成した導電性材料がそのままチップ上下
の接続用の電極として使用できる。さらに素子よりも厚
く形成することで確実に表面および裏面の導電性材料が
その上下のチップの導電性材料による電極と接触するこ
とが可能である。またｂ）の接続方法によれば加熱のみ
でチップ間を接続できるため特別な器具を必要としな
い。さらに該電極を形成する該導電性材料に半田あるい
は低融点金属を用い電解または無電解メッキ法により形
成することを特徴とする。すなわちをメッキ法を用いる
ことでスルーホール中の導電性材料の埋め込みと接続用
の電極が同時に形成できる。さらに電極がすでに形成さ
れた該チップを複数個それぞれ電極取り出しパッド部分
を位置決めした状態で積層し、かつこれらを同時に加熱
により溶融することで接着をし接続することを特徴とす
る。すなわち複数個のチップを同時に接続することが可
能であり、製造工程短縮が可能である。
【０００７】本発明者らは、上記構造の半導体装置の製
造方法を発明し、より多数の積層化を効率よく行い集積
度の高い半導体装置の提供に成功した。
造方法を発明し、より多数の積層化を効率よく行い集積
度の高い半導体装置の提供に成功した。
【０００８】
【発明の実施の形態】以下、本発明に実施の形態につい
て図面に基づき実施例を挙げて説明する。
て図面に基づき実施例を挙げて説明する。
【０００９】（実施例1）図２は本発明の実施例を説明
するための導電性材料のランドの作製工程である。まず
同図（ａ）に示すように２０は第１チップであり厚さ５
００μｍを用いている。２１は内部回路、２２はチップ
引回し電極である。チップの引回し電極パッド部はＡｌ
を使用し、厚さ１μｍ、幅１００μｍ、長さ１００μｍ
とした。設計するチップによりチップ厚さ、電極部大き
さは自由に変更できる。さらに同図（ｂ）に示すように
レーザー照射によりチップ引回し電極部にスルーホール
２３を形成する。異方性エッチングでスルーホールを形
成してもよい。少なくともチップ引回し電極２２よりも
小さい径のスルーホールを開口する。さらに同図（ｃ）
に示すように開口されたスルーホールの側壁には気相法
によりＳｉＯ２またはＳｉＯＮ膜等の絶縁膜２４を２０
００Å程度成長させる。さらに同図（ｄ）に示すように
感光性ドライフィルム２５をチップの表面と裏面に５μ
ｍの厚さにつけ露光および現像を行い、チップ引回し電
極部２６と裏面の電極部２７を露出させる。その後、セ
ンシタイジングおよびアクチベーション法によりＰｄ核
をチップ引回し電極２６、スルーホール内２８および裏
面の電極部２７に形成させる。その後ドライフィルム剥
離する。さらに同図（ｅ）に示すように無電解Ｐｄメッ
キ液（塩化パラジウム２ｇ／Ｌ、水酸化アンモニウム１
６０ｇ／Ｌ、塩化アンモニウム２６ｇ／Ｌ、ホスフィン
酸ナトリウム１０ｇ／Ｌ、溶液温度５０℃）に第１チッ
プ２０を浸漬し厚さ１μｍのＰｄ２９をメッキする。さ
らに同図（ｆ）に示すようにチップ２０を２００℃で溶
融した半田（Ｐｄ：Ｓｎ＝３８：６２％）中に浸漬し、
スルーホール２８内に半田を充填することで半田ランド
２９ａは形成された。以上の方法により請求項１および
請求項２に示したランドの形成が可能であった。
するための導電性材料のランドの作製工程である。まず
同図（ａ）に示すように２０は第１チップであり厚さ５
００μｍを用いている。２１は内部回路、２２はチップ
引回し電極である。チップの引回し電極パッド部はＡｌ
を使用し、厚さ１μｍ、幅１００μｍ、長さ１００μｍ
とした。設計するチップによりチップ厚さ、電極部大き
さは自由に変更できる。さらに同図（ｂ）に示すように
レーザー照射によりチップ引回し電極部にスルーホール
２３を形成する。異方性エッチングでスルーホールを形
成してもよい。少なくともチップ引回し電極２２よりも
小さい径のスルーホールを開口する。さらに同図（ｃ）
に示すように開口されたスルーホールの側壁には気相法
によりＳｉＯ２またはＳｉＯＮ膜等の絶縁膜２４を２０
００Å程度成長させる。さらに同図（ｄ）に示すように
感光性ドライフィルム２５をチップの表面と裏面に５μ
ｍの厚さにつけ露光および現像を行い、チップ引回し電
極部２６と裏面の電極部２７を露出させる。その後、セ
ンシタイジングおよびアクチベーション法によりＰｄ核
をチップ引回し電極２６、スルーホール内２８および裏
面の電極部２７に形成させる。その後ドライフィルム剥
離する。さらに同図（ｅ）に示すように無電解Ｐｄメッ
キ液（塩化パラジウム２ｇ／Ｌ、水酸化アンモニウム１
６０ｇ／Ｌ、塩化アンモニウム２６ｇ／Ｌ、ホスフィン
酸ナトリウム１０ｇ／Ｌ、溶液温度５０℃）に第１チッ
プ２０を浸漬し厚さ１μｍのＰｄ２９をメッキする。さ
らに同図（ｆ）に示すようにチップ２０を２００℃で溶
融した半田（Ｐｄ：Ｓｎ＝３８：６２％）中に浸漬し、
スルーホール２８内に半田を充填することで半田ランド
２９ａは形成された。以上の方法により請求項１および
請求項２に示したランドの形成が可能であった。
【００１０】さらに図１は本発明の実施例を説明するた
めの３次元モジュールの作製過程である。まず同図
（ａ）に示すようには第１チップ１０、内部回路１１、
チップ引回しＡＬ電極１２、導電性材料を埋め込むため
のスルーホール１３、絶縁膜１４からなる。第１チップ
１０、内部回路１１、バンプ相互間接続用電極１２、ス
ルーホールの形成、絶縁膜の形成は図２の（ａ）、
（ｂ）および（ｃ）のプロセスを経て作製した。次に図
１（ｂ）に示すようにスルーホール１３内およびチップ
間接続のための導電性材料１５を同時に形成しランドを
形成する。導電性材料のランド形成は図２の（ｄ）、
（ｅ）および（ｆ）のプロセスを経て作製した。次に図
１（ｃ）に示すように導電材料のランドを形成した第１
チップ１６、同様のプロセスによりランドを形成した第
２チップ１７、第３チップ１８および電極部にあらかじ
め導電性材料をメッキで形成したプリント配線板１９を
電極部分を位置決めしランド部分を接触させた状態積層
する。次に同図（ｄ）に示すように位置決めした第１チ
ップ１６、第２チップ１７、第３チップ１８およびプリ
ント配線板１９導電性材料を２００℃で一括加熱により
溶融し接続した。実施例１では積層するチップを３層と
しているが、作製する形態によりそれ以上の複数のチッ
プの積層も同時に可能である。以上の方法により請求項
１および請求項３に示した三次元モジュールの形成が可
能であった。
めの３次元モジュールの作製過程である。まず同図
（ａ）に示すようには第１チップ１０、内部回路１１、
チップ引回しＡＬ電極１２、導電性材料を埋め込むため
のスルーホール１３、絶縁膜１４からなる。第１チップ
１０、内部回路１１、バンプ相互間接続用電極１２、ス
ルーホールの形成、絶縁膜の形成は図２の（ａ）、
（ｂ）および（ｃ）のプロセスを経て作製した。次に図
１（ｂ）に示すようにスルーホール１３内およびチップ
間接続のための導電性材料１５を同時に形成しランドを
形成する。導電性材料のランド形成は図２の（ｄ）、
（ｅ）および（ｆ）のプロセスを経て作製した。次に図
１（ｃ）に示すように導電材料のランドを形成した第１
チップ１６、同様のプロセスによりランドを形成した第
２チップ１７、第３チップ１８および電極部にあらかじ
め導電性材料をメッキで形成したプリント配線板１９を
電極部分を位置決めしランド部分を接触させた状態積層
する。次に同図（ｄ）に示すように位置決めした第１チ
ップ１６、第２チップ１７、第３チップ１８およびプリ
ント配線板１９導電性材料を２００℃で一括加熱により
溶融し接続した。実施例１では積層するチップを３層と
しているが、作製する形態によりそれ以上の複数のチッ
プの積層も同時に可能である。以上の方法により請求項
１および請求項３に示した三次元モジュールの形成が可
能であった。
【００１１】（実施例２）図３は本発明の実施例を説明
するための導電性材料のランドの作製工程である。まず
同図（ａ）に示すように３０は第１チップであり厚さ５
００μｍを用いている。３１は内部回路、３２はチップ
引回し電極でありＡｌを使用し、厚さ１μｍ、幅１００
μｍ、長さ１００μｍのものを使用している。設計する
チップによりチップ厚さ、電極部大きさは自由に変更で
きる。さらに同図（ｂ）に示すようにレーザー照射によ
りチップ引回し電極部にスルーホール３３を形成する。
異方性エッチングでスルーホールを形成してもよい。少
なくともチップ引回し電極３２よりも小さい径のスルー
ホールを開口する。さらに同図（ｃ）に示すように開口
されたスルーホールの側壁には気相法によりＳｉＯ２ま
たはＳｉＯＮ膜等の絶縁膜３４を２０００Å程度成長さ
せる。さらに同図（ｄ）に示すように気相法によりチッ
プ表面およびスルーホール内にＡｕ３５を２０００Å程
度成長させメッキ用の電極を形成する。裏面側のスルー
ホール内部および裏面の電極部分へＡｕ膜が十分つかな
いようであれば、チップ裏側からさらに気相法にてＡｕ
を析出させる。さらに同図（ｅ）に示すように感光性レ
ジスト３６を厚さ２μｍ塗布しプレベークした後、露光
および現像を行いチップ引回し電極３２、スルーホール
３３内および裏面の電極部３７を露出する。さらに半田
を電気メッキ（すず（Ｓｎ２＋）４０ｇ／Ｌ、鉛（Ｐ
ｂ）１５ｇ／Ｌ、遊離ほうふっ酸１００ｇ／Ｌ、ホルマ
リン（３７％）１０ｇ／Ｌ、分散剤４０ｇ／Ｌ：温度２
０℃、陰極電流密度３Ａ／ｄｍ２、陽極Ｓｎ７０−Ｐｂ
３０）によりチップ引回し電極３２、スルーホール３３
内および裏面の電極部３７に形成させる。さらに同図
（ｆ）に示すように感光性レジストを剥離しＡｕ電極を
エッチングすることで半田ランド３８は形成された。以
上の方法により請求項１および請求項２に示したランド
の形成が可能であった。
するための導電性材料のランドの作製工程である。まず
同図（ａ）に示すように３０は第１チップであり厚さ５
００μｍを用いている。３１は内部回路、３２はチップ
引回し電極でありＡｌを使用し、厚さ１μｍ、幅１００
μｍ、長さ１００μｍのものを使用している。設計する
チップによりチップ厚さ、電極部大きさは自由に変更で
きる。さらに同図（ｂ）に示すようにレーザー照射によ
りチップ引回し電極部にスルーホール３３を形成する。
異方性エッチングでスルーホールを形成してもよい。少
なくともチップ引回し電極３２よりも小さい径のスルー
ホールを開口する。さらに同図（ｃ）に示すように開口
されたスルーホールの側壁には気相法によりＳｉＯ２ま
たはＳｉＯＮ膜等の絶縁膜３４を２０００Å程度成長さ
せる。さらに同図（ｄ）に示すように気相法によりチッ
プ表面およびスルーホール内にＡｕ３５を２０００Å程
度成長させメッキ用の電極を形成する。裏面側のスルー
ホール内部および裏面の電極部分へＡｕ膜が十分つかな
いようであれば、チップ裏側からさらに気相法にてＡｕ
を析出させる。さらに同図（ｅ）に示すように感光性レ
ジスト３６を厚さ２μｍ塗布しプレベークした後、露光
および現像を行いチップ引回し電極３２、スルーホール
３３内および裏面の電極部３７を露出する。さらに半田
を電気メッキ（すず（Ｓｎ２＋）４０ｇ／Ｌ、鉛（Ｐ
ｂ）１５ｇ／Ｌ、遊離ほうふっ酸１００ｇ／Ｌ、ホルマ
リン（３７％）１０ｇ／Ｌ、分散剤４０ｇ／Ｌ：温度２
０℃、陰極電流密度３Ａ／ｄｍ２、陽極Ｓｎ７０−Ｐｂ
３０）によりチップ引回し電極３２、スルーホール３３
内および裏面の電極部３７に形成させる。さらに同図
（ｆ）に示すように感光性レジストを剥離しＡｕ電極を
エッチングすることで半田ランド３８は形成された。以
上の方法により請求項１および請求項２に示したランド
の形成が可能であった。
【００１２】さらに実施例１と同様に図１（ｃ）に示す
ように導電材料のランドを形成した第１チップ１６、同
様のプロセスによりランドを形成した第２チップ１７、
第３チップ１８および電極部にあらかじめ導電性材料を
メッキで形成したプリント配線板１９を電極部分を位置
決めしランド部分を接触させた状態積層する。次に同図
（ｄ）に示すように位置決めした第１チップ１６、第２
チップ１７、第３チップ１８およびプリント配線板１９
導電性材料を２００℃で一括加熱により溶融し接続し
た。実施例２においても積層するチップを３層としてい
るが、作製する形態によりそれ以上の複数のチップの積
層も同時に可能である。以上の方法により請求項１およ
び請求項３に示した三次元モジュールの形成が可能であ
った。
ように導電材料のランドを形成した第１チップ１６、同
様のプロセスによりランドを形成した第２チップ１７、
第３チップ１８および電極部にあらかじめ導電性材料を
メッキで形成したプリント配線板１９を電極部分を位置
決めしランド部分を接触させた状態積層する。次に同図
（ｄ）に示すように位置決めした第１チップ１６、第２
チップ１７、第３チップ１８およびプリント配線板１９
導電性材料を２００℃で一括加熱により溶融し接続し
た。実施例２においても積層するチップを３層としてい
るが、作製する形態によりそれ以上の複数のチップの積
層も同時に可能である。以上の方法により請求項１およ
び請求項３に示した三次元モジュールの形成が可能であ
った。
【００１３】
【発明の効果】以上のように、本発明により３次元モジ
ュールを構成する各ＬＳＩチップの表面と裏面の両方に
互いに電気的に導通した導電材料の形成と表面と裏面と
を接続する電極を同時に作製することが可能になった。
また複数のＬＳＩチップを同時に接続することが可能に
なった。これにより多数のＬＳＩチップの積層化を効率
よく行い集積度の高い半導体装置の提供が可能になっ
た。
ュールを構成する各ＬＳＩチップの表面と裏面の両方に
互いに電気的に導通した導電材料の形成と表面と裏面と
を接続する電極を同時に作製することが可能になった。
また複数のＬＳＩチップを同時に接続することが可能に
なった。これにより多数のＬＳＩチップの積層化を効率
よく行い集積度の高い半導体装置の提供が可能になっ
た。
【図１】本発明の製造方法を説明するための図
【図２】本発明のランド製造方法を説明するための図
【図３】本発明のランド製造方法を説明するための図
【図４】従来のＬＳＩモジュール製造装置構成を説明す
るための図
るための図
【図５】従来のＬＳＩモジュール製造装置構成を説明す
るための図
るための図
１０第１チップ １１内部回路 １２チップ引回し電極 １３スルーホール １４絶縁膜 １５導電性材料 １６第１チップ １７第２チップ １８第３チップ １９プリント配線板 ２０第１チップ ２１内部回路 ２２チップ引回し電極 ２３スルーホール ２４絶縁膜 ２５感光性ドライフィルム ２６チップ引回し電極 ２７裏面電極 ２８スルーホール ２９パラジウム ２９ａ半田ランド ３０第１チップ ３１内部回路 ３２チップ引回し電極 ３３スルーホール ３４絶縁膜 ３５金 ３６感光性レジスト ３７裏面電極 ３８半田ランド ４０プリント配線板 ４１ａ第１チップ ４１ｂ第２チップ ４１ｃ第３チップ ４２ａ電極取り出しパッド ４２ｂ電極取り出しパッド ４２ｃ電極取り出しパッド ４２ｄ電極取り出しパッド ４３金属ワイヤ ５０プリント配線板 ５１ａＬＳＩチップ ５１ｂＬＳＩチップ ５２ａチップ間相互接続用電極 ５２ａ′チップ間相互接続用電極 ５２ｂチップ間相互接続用電極 ５２ｂ′チップ間相互接続用電極 ５３ａ半田バンプ ５３ｂ半田バンプ ５４外部端子接続用配線 ５５貫通導電層 ５６貫通導電層 ５７内部回路 ５８絶縁膜
フロントページの続き Ｆターム(参考） 5F033 HH07 HH08 HH13 MM30 PP27 PP28 QQ16 QQ37 QQ53 QQ73 QQ75 RR04 RR08 SS11 VV07 XX00 XX33 XX34
Claims (3)
- 【請求項１】 複数の半導体チップが高さ方向に所定の
間隔をもって積層されてなり、該チップの電極取り出し
パッド部分の表面および裏面に該チップを貫通するスル
ーホールを通じて接続する電極をもち、該電極によりチ
ップ相互間の接続が行われる構造を持つ半導体装置にお
いて、 ａ）該チップの該スルーホールおよび該パッド部分の表
面および裏面にある電極部分に導電性材料を埋め込んだ
ランドを形成し、さらに電極部分の導電性材料を素子高
さよりも厚く形成する ｂ）該チップを少なくとも２層以上重ねた後、該下側チ
ップ表面の該導電性材料と該上側チップ裏面の該導電性
材料を加熱により溶融することで接着し接続することを
特徴とした半導体装置の製造方法。 - 【請求項２】 該電極を形成する該導電性材料に半田あ
るいは低融点金属を用い電解または無電解メッキ法によ
り形成することを特徴とする請求項１記載の半導体装置
製造法。 - 【請求項３】 電極がすでに形成された該チップを複数
個それぞれ電極取り出しパッド部分を位置決めした状態
で積層し、かつこれらを同時に加熱により溶融すること
で接着し接続することを特徴とする請求項１および請求
項２記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05881899A JP3918350B2 (ja) | 1999-03-05 | 1999-03-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05881899A JP3918350B2 (ja) | 1999-03-05 | 1999-03-05 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000260934A true JP2000260934A (ja) | 2000-09-22 |
| JP3918350B2 JP3918350B2 (ja) | 2007-05-23 |
Family
ID=13095213
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05881899A Expired - Fee Related JP3918350B2 (ja) | 1999-03-05 | 1999-03-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3918350B2 (ja) |
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| A61 | First payment of annual fees (during grant procedure) |
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| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110223 Year of fee payment: 4 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| S531 | Written request for registration of change of domicile |
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