JP2000260940A - Method for manufacturing thin-film capacitor - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、高誘電率材料また
は強誘電体材料からなる誘電体層を有する薄膜キャパシ
タの製造方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a thin film capacitor having a dielectric layer made of a high dielectric constant material or a ferroelectric material.
【０００２】[0002]
【従来の技術】半導体ＬＳＩおよび電子部品の高集積化
・高機能化に伴い、高密度キャパシタや不揮発性キャパ
シタの開発が必要となっている。従来、キャパシタ材料
には、電子部品では誘電体バルク材料、半導体ＬＳＩで
はシリコン酸化膜が用いられてきたが、近年、高誘電率
材料や強誘電体材料を薄膜化したキャパシタが開発され
つつある。このような高誘電率膜や強誘電体膜を、半導
体プロセス技術を応用した、その微細化・集積化をはか
る場合、プロセス上様々な問題点がある。すなわち、そ
の新材料を用いた多層構造に起因して、基板、導電層、
絶縁層との界面制御の問題や微細加工性の問題がある。2. Description of the Related Art The development of high-density capacitors and non-volatile capacitors has become necessary as semiconductor LSIs and electronic components have become highly integrated and sophisticated. Conventionally, as a capacitor material, a dielectric bulk material has been used for an electronic component, and a silicon oxide film has been used for a semiconductor LSI. However, in recent years, a capacitor in which a high dielectric constant material or a ferroelectric material is thinned has been developed. In the case where such a high dielectric constant film or ferroelectric film is to be miniaturized and integrated by applying a semiconductor process technology, there are various problems in the process. That is, due to the multilayer structure using the new material, the substrate, the conductive layer,
There is a problem of controlling the interface with the insulating layer and a problem of fine workability.
【０００３】対象となる代表的な高誘電体・強誘電体材
料は、Ｔａ2 Ｏ5 、（Ｂａ，Ｓｒ）ＴｉＯ3 、（Ｐｂ，
Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3 といった金属酸化物であり、
その高い成膜温度（４００〜６００℃）と界面反応の問
題から下部電極材料としては、Ｐｔ、Ｉｒ、Ｐｄ、Ｒ
ｕ、Ｔｉ、Ｗといった高融点金属あるいはそれらの酸化
物が用いられる。それ故、その微細化・集積化をはかる
場合、これらを基板上に積層かつ加工する必要があり、
これら新材料に対する、対相互拡散、密着性といった界
面制御やドライエッチングの手法を確立する必要があ
る。Typical high-dielectric and ferroelectric materials of interest are Ta 2 O 5 , (Ba, Sr) TiO 3 , (Pb,
La) a metal oxide such as (Zr, Ti) O 3 ,
Pt, Ir, Pd, and R are used as the lower electrode material because of the problem of the high film forming temperature (400 to 600 ° C.) and the interface reaction.
High melting point metals such as u, Ti and W or oxides thereof are used. Therefore, in the case of miniaturization and integration, it is necessary to laminate and process them on a substrate,
For these new materials, it is necessary to establish interface control and dry etching techniques such as mutual diffusion and adhesion.
【０００４】[0004]
【発明が解決しようとする課題】本発明は、上述の様々
なプロセスに対する要請のうち、ドライエッチングに関
わる以下の課題を解決しようとするものである。すなわ
ち、キャパシタ面積を稼ぐ１つの手段として、下部電極
をその側壁面積ができるだけ大きくなるように垂直形状
に加工する必要があるが、現状の上記高融点金属のエッ
チングには酸素ガスが添加されることが多いため、通常
のフォトレジスト材料は直接使えず、シリコン酸化膜等
を一旦ドライエッチングして得られるものをハードマス
クとして用いている場合が多い。しかしながら、高融点
金属等の下部電極材料のハードマスク（シリコン酸化膜
等）に対するエッチング選択性はあまり良くない。その
ため、下部電極の高さを確保して電極面積を大きくする
ためには、本質的にはマスク材料に対する選択性の高い
エッチングプロセスを新たに開発する必要がある。ま
た、それ以外にも、マスク厚を厚くすることも考えられ
るが、この場合、ハードマスクが下部電極材料から剥離
しやすくなるという問題があった。SUMMARY OF THE INVENTION The present invention is to solve the following problems related to dry etching among the above-mentioned demands for various processes. That is, as one means for increasing the capacitor area, it is necessary to process the lower electrode into a vertical shape so that the side wall area is as large as possible. However, oxygen gas is added to the current etching of the high melting point metal. Therefore, ordinary photoresist materials cannot be used directly, and a material obtained by once dry-etching a silicon oxide film or the like is often used as a hard mask. However, the etching selectivity of a lower electrode material such as a high melting point metal to a hard mask (such as a silicon oxide film) is not very good. Therefore, in order to secure the height of the lower electrode and increase the electrode area, it is essentially necessary to newly develop an etching process with high selectivity to the mask material. In addition, it is conceivable to increase the thickness of the mask. However, in this case, there is a problem that the hard mask is easily separated from the lower electrode material.
【０００５】本発明の目的は、下部電極の高さを確保で
き、大きな電極面積を確保し高密度な薄膜キャパシタを
実現できる薄膜キャパシタの製造方法を提供することで
ある。An object of the present invention is to provide a method of manufacturing a thin film capacitor capable of securing the height of a lower electrode, securing a large electrode area, and realizing a high-density thin film capacitor.
【０００６】[0006]
【課題を解決するための手段】請求項１記載の薄膜キャ
パシタの製造方法は、下部電極と上部電極との間に高誘
電率材料または強誘電体材料からなる誘電体層を有する
薄膜キャパシタの製造方法であって、半導体基板上に下
部電極層を形成する第１の工程と、下部電極層上に密着
層を形成する第２の工程と、密着層上にパターンニング
されたハードマスク層を形成する第３の工程と、ハード
マスク層をマスクとして密着層をエッチングする第４の
工程と、ハードマスク層をマスクとして下部電極層をエ
ッチングして下部電極にパターンニングする第５の工程
と、下部電極を覆うように誘電体層を形成する第６の工
程と、誘電体層上に上部電極を形成する第７の工程とを
含むことを特徴とする。According to a first aspect of the present invention, there is provided a method of manufacturing a thin film capacitor having a dielectric layer made of a high dielectric constant material or a ferroelectric material between a lower electrode and an upper electrode. The method comprises: a first step of forming a lower electrode layer on a semiconductor substrate; a second step of forming an adhesion layer on the lower electrode layer; and forming a patterned hard mask layer on the adhesion layer. A third step of etching the adhesion layer using the hard mask layer as a mask, a fifth step of etching the lower electrode layer using the hard mask layer as a mask and patterning the lower electrode, A sixth step of forming a dielectric layer so as to cover the electrode and a seventh step of forming an upper electrode on the dielectric layer are provided.
【０００７】この製造方法によれば、下部電極層とハー
ドマスク層との間に密着層を形成するため、ハードマス
ク層の密着性を向上することができる。そのため、ハー
ドマスク層の膜厚を厚く形成してもその剥離を防止する
ことができ、下部電極層をエッチングする際のマスクと
して厚いハードマスク層を形成することにより下部電極
の高さを確保することができ、電極面積を大きくし、高
密度な薄膜キャパシタを実現できる。According to this manufacturing method, since the adhesion layer is formed between the lower electrode layer and the hard mask layer, the adhesion of the hard mask layer can be improved. Therefore, even if the hard mask layer is formed thick, the separation can be prevented, and the height of the lower electrode is secured by forming a thick hard mask layer as a mask when etching the lower electrode layer. The electrode area can be increased, and a high-density thin film capacitor can be realized.
【０００８】なお、密着層としては以下（請求項２〜
４）に示したものを用いることが好ましい。[0008] The adhesive layer may be as follows.
It is preferable to use those shown in 4).
【０００９】請求項２記載の薄膜キャパシタの製造方法
は、請求項１記載の薄膜キャパシタの製造方法におい
て、密着層として、Ｔｉ、Ｗ、Ｔａのうち少なくとも１
つの金属あるいはそれらの窒化物を用いることを特徴と
する。According to a second aspect of the present invention, in the method of manufacturing a thin film capacitor according to the first aspect, at least one of Ti, W, and Ta is used as the adhesion layer.
It is characterized by using two metals or their nitrides.
【００１０】請求項３記載の薄膜キャパシタの製造方法
は、請求項１記載の薄膜キャパシタの製造方法におい
て、密着層として、Ｒｕ、Ｐｔ、Ｉｒ、Ｐｄ、Ｏｓのう
ち少なくとも１つの窒化物あるいはシリサイドを用いる
ことを特徴とする。According to a third aspect of the present invention, there is provided a method of manufacturing a thin film capacitor according to the first aspect, wherein at least one of Ru, Pt, Ir, Pd, and Os is used as the adhesion layer. It is characterized by using.
【００１１】請求項４記載の薄膜キャパシタの製造方法
は、請求項１記載の薄膜キャパシタの製造方法におい
て、密着層として、Ｔｉ、Ｗ、Ｔａのうち少なくとも１
つの金属あるいはそれらの窒化物と、Ｒｕ、Ｐｔ、Ｉ
ｒ、Ｐｄ、Ｏｓのうち少なくとも１つの窒化物あるいは
シリサイドとを積層したものを用いることを特徴とす
る。According to a fourth aspect of the present invention, in the method for manufacturing a thin film capacitor according to the first aspect, at least one of Ti, W and Ta is used as the adhesion layer.
Metals or their nitrides and Ru, Pt, I
It is characterized by using a laminate of at least one of r, Pd, and Os with nitride or silicide.
【００１２】請求項５記載の薄膜キャパシタの製造方法
は、下部電極と上部電極との間に高誘電率材料または強
誘電体材料からなる誘電体層を有する薄膜キャパシタの
製造方法であって、半導体基板上に下部電極層を形成す
る第１の工程と、下部電極層上にパターンニングされた
ハードマスク層を形成する第２の工程と、ハードマスク
層をマスクとして下部電極層の表面改質処理を行う第３
の工程と、ハードマスク層をマスクとして表面改質処理
された下部電極層をエッチングして下部電極にパターン
ニングする第４の工程と、下部電極を覆うように誘電体
層を形成する第５の工程と、誘電体層上に上部電極を形
成する第６の工程とを含むことを特徴とする。According to a fifth aspect of the present invention, there is provided a method of manufacturing a thin film capacitor having a dielectric layer made of a high dielectric constant material or a ferroelectric material between a lower electrode and an upper electrode. A first step of forming a lower electrode layer on a substrate, a second step of forming a patterned hard mask layer on the lower electrode layer, and a surface modification treatment of the lower electrode layer using the hard mask layer as a mask 3rd to do
A fourth step of etching the surface modified lower electrode layer using the hard mask layer as a mask to pattern the lower electrode, and a fifth step of forming a dielectric layer so as to cover the lower electrode. And a sixth step of forming an upper electrode on the dielectric layer.
【００１３】この製造方法によれば、ハードマスク層を
マスクとして下部電極層の表面改質処理を行うことによ
り、下部電極層をエッチングする際に被エッチング部分
である表面改質処理された部分のエッチング速度が向上
し、ハードマスク層に対するエッチング選択比を向上さ
せることができる。そのため、ハードマスク層の膜厚を
薄くしても、下部電極の高さを確保して電極面積を大き
くし、高密度な薄膜キャパシタを実現できる。According to this manufacturing method, the surface modification of the lower electrode layer is performed by using the hard mask layer as a mask, so that when the lower electrode layer is etched, the surface-modified portion, which is the portion to be etched, is etched. The etching rate is improved, and the etching selectivity to the hard mask layer can be improved. Therefore, even if the thickness of the hard mask layer is reduced, the height of the lower electrode is secured, the electrode area is increased, and a high-density thin film capacitor can be realized.
【００１４】請求項６記載の薄膜キャパシタの製造方法
は、請求項５記載の薄膜キャパシタの製造方法におい
て、第３の工程における下部電極層の表面改質処理とし
てイオン注入あるいはプラズマ処理を行うことを特徴と
する。According to a sixth aspect of the present invention, in the method of manufacturing a thin film capacitor according to the fifth aspect, ion implantation or plasma treatment is performed as a surface modification treatment of the lower electrode layer in the third step. Features.
【００１５】このようにイオン注入あるいはプラズマ処
理を行うことにより、下部電極層の表面改質処理を行う
ことができる。By performing the ion implantation or the plasma treatment as described above, the surface modification treatment of the lower electrode layer can be performed.
【００１６】請求項７記載の薄膜キャパシタの製造方法
は、請求項５記載の薄膜キャパシタの製造方法におい
て、第３の工程における下部電極層の表面改質処理とし
てプラズマ処理を行い、第３の工程のプラズマ処理と第
４の工程のエッチング処理とを交互に繰り返すことによ
り下部電極層をパターンニングすることを特徴とする。According to a seventh aspect of the present invention, in the method of manufacturing a thin film capacitor according to the fifth aspect, a plasma treatment is performed as a surface modification treatment of the lower electrode layer in the third step. The patterning of the lower electrode layer is performed by alternately repeating the plasma processing and the etching processing in the fourth step.
【００１７】これは、１回のプラズマ処理による表面改
質処理はその深さが浅いため、第３の工程のプラズマ処
理と第４の工程のエッチング処理とを交互に繰り返すこ
とにより、その効果を最大限に引き出すことができるも
のである。This is because the surface modification treatment by one plasma treatment has a shallow depth, and the effect is obtained by alternately repeating the plasma treatment in the third step and the etching treatment in the fourth step. You can get the most out of it.
【００１８】請求項８記載の薄膜キャパシタの製造方法
は、請求項５、６または７記載の薄膜キャパシタの製造
方法において、第３の工程における下部電極層の表面改
質処理として酸素イオンを用いた処理を行うことを特徴
とする。According to a eighth aspect of the present invention, in the method of manufacturing a thin film capacitor according to the fifth, sixth or seventh aspect, oxygen ions are used as the surface modification treatment of the lower electrode layer in the third step. Processing is performed.
【００１９】この酸素イオンを用いた表面改質処理によ
り、下部電極層が酸化されてエッチングされやすくな
り、エッチング速度が向上する。By the surface modification using oxygen ions, the lower electrode layer is oxidized and easily etched, and the etching rate is improved.
【００２０】[0020]
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら説明する。Embodiments of the present invention will be described below with reference to the drawings.
【００２１】（第１の実施の形態）図１は本発明の第１
の実施の形態である薄膜キャパシタの製造方法の工程断
面図を示すものである。まず、図１（ａ）に示すよう
に、シリコン基板１上に層間絶縁膜３を形成し、層間絶
縁膜３の所定の位置にコンタクトホールを形成し、この
コンタクトホールに埋め込まれたコンタクト部２を形成
する。コンタクト部２は、例えばシリコン基板１に形成
されたトランジスタのソース・ドレイン領域（図示せ
ず）上に形成し、例えばタングステン（Ｗ）などの導電
性材料によって形成される。(First Embodiment) FIG. 1 shows a first embodiment of the present invention.
FIG. 4 is a process cross-sectional view of the method for manufacturing the thin film capacitor according to the embodiment. First, as shown in FIG. 1A, an interlayer insulating film 3 is formed on a silicon substrate 1, a contact hole is formed at a predetermined position of the interlayer insulating film 3, and a contact portion 2 embedded in the contact hole is formed. To form The contact portion 2 is formed on, for example, a source / drain region (not shown) of the transistor formed on the silicon substrate 1 and is formed of a conductive material such as tungsten (W).
【００２２】次に、コンタクト部２および層間絶縁膜３
上に耐シリコン拡散性導電層４を形成する。耐シリコン
拡散性導電層４としては、Ｔｉ、Ｗ、Ｔａあるいはそれ
らの窒化物が有効であり、ここではスパッタ法を用い
て、基板温度４５０℃、基板側から５０ｎｍのＴｉＮ、
５０ｎｍのＴｉの積層膜とした。次に、下部電極層５を
形成する。この下部電極層５としては、Ｒｕ、Ｐｔ、Ｉ
ｒ、Ｐｄ、Ｏｓといった高融点金属を用いることがで
き、ここでは基板温度４５０℃で、スパッタ法を用い
て、膜厚１０００ｎｍのＲｕ膜を形成した。耐シリコン
拡散性導電層４は、下部電極層５を形成する際に、下地
のＳｉＯ2 と反応してシリコンが拡散するのを防ぐため
に設けられている。Next, the contact portion 2 and the interlayer insulating film 3
A silicon diffusion resistant conductive layer 4 is formed thereon. As the silicon diffusion-resistant conductive layer 4, Ti, W, Ta, or a nitride thereof is effective. In this case, a substrate temperature of 450 ° C., 50 nm of TiN,
A 50 nm Ti laminated film was used. Next, the lower electrode layer 5 is formed. As the lower electrode layer 5, Ru, Pt, I
A high melting point metal such as r, Pd, or Os can be used. Here, a 1000-nm-thick Ru film was formed at a substrate temperature of 450 ° C. by a sputtering method. The silicon diffusion-resistant conductive layer 4 is provided to prevent silicon from diffusing by reacting with the underlying SiO 2 when forming the lower electrode layer 5.
【００２３】なお、電極面積を稼いで高密度キャパシタ
を実現する１つの手段として、下部電極層５を柱状ある
いは筒状にエッチングして、その側面を利用する方法が
あるが、いまのところ有効なエッチングガスは、酸素を
含む系であるために通常のフォトレジストマスクでは全
く耐性が無く使用できない。そのため、従来の方法で
は、ＳｉＯ2 などを用いたハードマスク層を形成した
後、フォトレジストを塗布，パターンニングしたのち、
ハードマスク層をエッチングし、ついでこれをマスクと
して下部電極層をエッチングするという方法が取られ
る。しかしながらこの方法では、エッチング選択比が８
程度と十分でないために、ハードマスク層を厚くしなけ
ればならないが、１５０ｎｍ以上に厚くしすぎると剥離
してしまうという問題点があった。そこで、本実施の形
態では、下部電極層５上に密着層６を形成し、その上に
ハードマスク層７を形成することで、ハードマスク層７
と下部電極層５との密着性の向上を図るようにした。As one means for realizing a high-density capacitor by increasing the electrode area, there is a method in which the lower electrode layer 5 is etched into a columnar or cylindrical shape and the side surface thereof is used. Since the etching gas is a system containing oxygen, it cannot be used with ordinary photoresist masks without any resistance. Therefore, in the conventional method, after forming a hard mask layer using SiO 2 or the like, applying and patterning a photoresist,
A method is employed in which the hard mask layer is etched and then the lower electrode layer is etched using the hard mask layer as a mask. However, in this method, the etching selectivity is 8
Since it is not sufficient, the thickness of the hard mask layer must be increased. However, if the thickness is increased to 150 nm or more, there is a problem that the hard mask layer is separated. Thus, in the present embodiment, the hard mask layer 7 is formed by forming the adhesion layer 6 on the lower electrode layer 5 and forming the hard mask layer 7 thereon.
And the lower electrode layer 5 is improved in adhesion.
【００２４】なお、密着層６としては、耐シリコン拡散
性の密着層、または対シリコン融合性の密着層を用いる
ことができる。ここで、シリコンを含む材料と積層した
場合にシリコンが拡散しにくいものを耐シリコン拡散性
と言い、シリコンが拡散しやすいものを対シリコン融合
性と言う。As the adhesion layer 6, a silicon diffusion resistant adhesion layer or a silicon fusion adhesion layer can be used. Here, a material that does not easily diffuse silicon when laminated with a material containing silicon is called silicon diffusion resistance, and a material that easily diffuses silicon is called silicon fusion.
【００２５】密着層６の第１の例（耐シリコン拡散性の
密着層）として、先の耐シリコン拡散性導電層４と同様
のもの、すなわち、Ｔｉ、Ｗ、Ｔａあるいはそれらの窒
化物を検討した。それぞれ膜厚５０ｎｍ程度の膜を、基
板温度３００〜４５０℃で、スパッタ法、ＣＶＤ法を用
いて形成したが、いずれも密着性の向上が見られ、膜厚
１５０ｎｍのＳｉＯ2 のハードマスク層７を形成しても
剥離は生じなかった。As the first example of the adhesion layer 6 (silicon diffusion resistant adhesion layer), the same material as the silicon diffusion resistant conductive layer 4, that is, Ti, W, Ta or a nitride thereof is studied. did. The film having a thickness of about 50nm, respectively, at a substrate temperature of 300 to 450 ° C., sputtering, was formed by a CVD method, any observed improvement in adhesion, a hard mask layer 7 of SiO 2 having a thickness of 150nm No peeling occurred even if was formed.
【００２６】また、密着層６の第２の例（対シリコン融
合性の密着層）として、下部電極層５として用いられる
材料を主体とした窒化物、シリサイドを検討した。すな
わち、Ｒｕ、Ｐｔ、Ｉｒ、Ｐｄ、Ｏｓの窒化物、および
それらのシリサイドである。下部電極層５上に、Ｒｕ、
Ｐｔ、Ｉｒ、Ｐｄ、Ｏｓのいずれかの窒化膜あるいはシ
リサイド膜を、膜厚５０ｎｍ程度、基板温度３００〜４
５０℃でスパッタ法を用いて形成する。また、下部電極
層５と同質の材料を主体とする場合には下部電極層５の
表面を窒化処理やシリサイド化処理をして形成すること
ができる（この場合、下部電極層５がＲｕ膜であれば、
Ｒｕの窒化膜あるいはシリサイド膜が形成される）。こ
のようにして形成した密着層６のいずれも密着性の向上
が見られ、ＣＶＤ法を用いて膜厚１５０ｎｍのＳｉＯ2
のハードマスク層７を形成しても剥離は生じなかった。Also, as a second example of the adhesion layer 6 (adhesion layer with silicon fusibility), a nitride or silicide mainly composed of a material used for the lower electrode layer 5 was examined. That is, nitrides of Ru, Pt, Ir, Pd, and Os, and silicides thereof. Ru, on the lower electrode layer 5
A nitride film or a silicide film of any of Pt, Ir, Pd, and Os is formed to a thickness of about 50 nm at a substrate temperature of 300 to 4
It is formed at 50 ° C. by a sputtering method. In the case where a material of the same quality as the lower electrode layer 5 is mainly used, the surface of the lower electrode layer 5 can be formed by nitriding or silicidation (in this case, the lower electrode layer 5 is made of a Ru film. if there is,
A Ru nitride film or a silicide film is formed). The adhesion of each of the adhesion layers 6 thus formed is improved, and a 150 nm-thick SiO 2 film is formed by CVD.
No peeling occurred even when the hard mask layer 7 was formed.
【００２７】次に、ハードマスク層７上にフォトレジス
ト８を塗布する。次に、図１（ｂ）〜（ｄ）に示すよう
に、フォトレジスト８をパターンニングした後、それを
マスクとしてハードマスク層７をＣＨＦ3 ガス系を用い
てエッチング（パターンニング）する。そして、アッシ
ングによりフォトレジスト８を除去した後、ハードマス
ク層７をマスクとして、密着層６をＣｌ2 ガス系（耐シ
リコン拡散性の密着層の場合）あるいはＣｌ2 ／ＣＦ4
／Ｏ2 ガス系（対シリコン融合性の密着層の場合）を用
い、下部電極層５をＯ2 ／Ｃｌ2 ガス系を用いてそれぞ
れエッチング（パターンニング）することにより、角柱
形状（縦０．２μｍ×横０．４μｍ×高さ１μｍ）の下
部電極層５を得ることができた。Next, a photoresist 8 is applied on the hard mask layer 7. Next, as shown in FIGS. 1B to 1D, after the photoresist 8 is patterned, the hard mask layer 7 is etched (patterned) using the CHF 3 gas system by using the photoresist 8 as a mask. Then, after removing the photoresist 8 by ashing, the hard mask layer 7 is used as a mask, and the adhesive layer 6 is formed of Cl 2 gas (in the case of a silicon diffusion resistant adhesive layer) or Cl 2 / CF 4
The lower electrode layer 5 is etched (patterned) using an O 2 / Cl 2 gas system using an O 2 / O 2 gas system (in the case of an adhesion layer that is compatible with silicon), thereby forming a prismatic shape (having a vertical length of 0. The lower electrode layer 5 of 2 μm × 0.4 μm in width × 1 μm in height) was obtained.
【００２８】次に、ハードマスク層７と密着層６を、そ
れぞれ前述のガス系を用いてエッチング除去する。その
後、図１（ｅ）に示すように、耐シリコン拡散性導電層
４をエッチングした後、誘電体層９として例えばＴａ2
Ｏ5 膜、上部電極層１０として例えばＲｕ膜をそれぞれ
堆積することで薄膜キャパシタを得ることができた。Next, the hard mask layer 7 and the adhesion layer 6 are removed by etching using the above-mentioned gas system. Thereafter, as shown in FIG. 1E, after the silicon diffusion resistant conductive layer 4 is etched, the dielectric layer 9 is made of, for example, Ta 2.
By depositing, for example, a Ru film as the O 5 film and the upper electrode layer 10, respectively, a thin film capacitor could be obtained.
【００２９】以上のように本実施の形態によれば、下部
電極層５とハードマスク層７との間に密着層６を形成す
るため、ハードマスク層７の密着性を向上することがで
きる。そのため、ハードマスク層７の膜厚を厚く形成し
てもその剥離を防止することができ、下部電極層５をエ
ッチングする際のマスクとして厚いハードマスク層７を
形成することにより下部電極（図１（ｅ）の下部電極層
５）の高さを確保することができ、電極面積を大きく
し、高密度な薄膜キャパシタを実現できる。As described above, according to the present embodiment, since the adhesion layer 6 is formed between the lower electrode layer 5 and the hard mask layer 7, the adhesion of the hard mask layer 7 can be improved. Therefore, even if the hard mask layer 7 is formed to have a large thickness, the hard mask layer 7 can be prevented from peeling off. By forming the thick hard mask layer 7 as a mask for etching the lower electrode layer 5, the lower electrode (FIG. (E) The height of the lower electrode layer 5) can be secured, the electrode area can be increased, and a high-density thin film capacitor can be realized.
【００３０】なお、以上述べたように耐シリコン拡散
性、対シリコン融合性のいずれの密着層６を用いてもハ
ードマスク層７と下部電極層５の密着性を向上させるこ
とができたが、その効果には差があり、ハードマスク層
７のエッチング後のエッチング工程にも違いが生じる。
Ｔｉ、Ｐｔの窒化物など、耐シリコン拡散性や下部電極
層５のエッチング時の耐性が高いものは、ハードマスク
層７の後退後も替わってマスクとして働く反面、それ自
体をエッチングする工程が増えることとなる。他方、Ｒ
ｕのシリサイド膜など、対シリコン融合性のものは、比
較的それ自体のエッチングは容易だが、下部電極層５と
融合しやすく、誘電体層９への影響が無くなるまでハー
ドマスク層７下の下部電極層５をエッチングしなければ
ならない。As described above, the adhesion between the hard mask layer 7 and the lower electrode layer 5 could be improved by using either the silicon diffusion-resistant or silicon-fused adhesion layer 6. There is a difference in the effect, and a difference occurs in an etching process after the etching of the hard mask layer 7.
Those having high resistance to silicon diffusion and resistance to etching of the lower electrode layer 5, such as nitrides of Ti and Pt, function as a mask after the recess of the hard mask layer 7, but increase the number of steps of etching itself. It will be. On the other hand, R
A silicon-fusible material such as a silicide film of u can be relatively easily etched by itself, but is easily fused with the lower electrode layer 5 and has a lower portion under the hard mask layer 7 until the dielectric layer 9 is not affected. The electrode layer 5 must be etched.
【００３１】なお、密着層６として、耐シリコン拡散性
のものと対シリコン融合性のものとを積層してもよい。The adhesion layer 6 may be formed by laminating a silicon diffusion resistant layer and a silicon fusion layer.
【００３２】（第２の実施の形態）図２は本発明の第２
の実施の形態である薄膜キャパシタの製造方法の工程断
面図を示すものである。(Second Embodiment) FIG. 2 shows a second embodiment of the present invention.
FIG. 4 is a process cross-sectional view of the method for manufacturing the thin film capacitor according to the embodiment.
【００３３】まず、図２（ａ）に示すように、シリコン
基板１上に、図１と同様に、層間絶縁膜３、コンタクト
部２、耐シリコン拡散性導電層４、下部電極層５を形成
する。その後、密着層６（図１）は形成しないで、ハー
ドマスク層７を形成し、フォトレジスト８を塗布した。
ここでは、耐シリコン拡散性導電層４としては、スパッ
タ法を用いて、基板温度４５０℃、基板側から５０ｎｍ
のＴｉＮ、５０ｎｍのＴｉの積層膜とした。また、下部
電極層５としては、第１の実施の形態同様、Ｒｕ、Ｐ
ｔ、Ｉｒ、Ｐｄ、Ｏｓといった高融点金属を用いること
ができ、ここでは、スパッタ法を用いて、基板温度４５
０℃、膜厚１０００ｎｍのＲｕ膜を形成した。また、ハ
ードマスク層７は、ＣＶＤ法を用いてＳｉＯ2 膜を１０
０ｎｍ形成した。First, as shown in FIG. 2A, an interlayer insulating film 3, a contact portion 2, a silicon diffusion-resistant conductive layer 4, and a lower electrode layer 5 are formed on a silicon substrate 1, as in FIG. I do. Thereafter, the hard mask layer 7 was formed without forming the adhesion layer 6 (FIG. 1), and a photoresist 8 was applied.
Here, the silicon diffusion-resistant conductive layer 4 is formed by sputtering at a substrate temperature of 450 ° C. and 50 nm from the substrate side.
Of TiN and 50 nm of Ti. The lower electrode layer 5 is made of Ru, P, as in the first embodiment.
High melting point metals such as t, Ir, Pd, and Os can be used.
A Ru film having a thickness of 1000 nm and a temperature of 0 ° C. was formed. The hard mask layer 7 is formed by depositing a SiO 2 film by CVD using a CVD method.
0 nm was formed.
【００３４】次に、図２（ｂ）に示すように、フォトレ
ジスト８をパターンニングしたのち、ＣＨＦ3 ガス系を
用いてハードマスク層７をエッチングしてマスクパター
ンとした。この後、アッシングによりフォトレジスト８
を除去する。この状態で、下部電極層５のＲｕに対する
Ｏ2 ／Ｃｌ2 ガス系の通常のエッチング条件で下部電極
層５のエッチングを行うと、ハードマスク層７のＳｉＯ
2 に対する選択比は８程度と低く、マスクがもたない。Next, as shown in FIG. 2B, after patterning the photoresist 8, the hard mask layer 7 was etched using a CHF 3 gas system to form a mask pattern. After that, the photoresist 8 is formed by ashing.
Is removed. In this state, when the lower electrode layer 5 is etched under the ordinary etching conditions of O 2 / Cl 2 gas for Ru of the lower electrode layer 5, the SiO 2 of the hard mask layer 7 is etched.
The selectivity to 2 is as low as about 8 and there is no mask.
【００３５】そこで、図２（ｃ）に示すように、ハード
マスク層７をマスクとして、下部電極層５に表面改質処
理を行い、この表面改質層１２のエッチング速度を向上
させることで、下部電極層５の実質的な対ハードマスク
層７選択比を向上させることを検討した。表面改質処理
としては、酸素イオン１１等を用いたイオン注入あるい
はプラズマ処理が可能であるが、イオン種、イオンエネ
ルギーに応じて表面改質層１２の深さが異なり、その効
果が異なる。Then, as shown in FIG. 2C, the lower electrode layer 5 is subjected to a surface reforming process using the hard mask layer 7 as a mask to improve the etching rate of the surface reforming layer 12. A study was made to improve the substantial selectivity of the lower electrode layer 5 to the hard mask layer 7. As the surface modification treatment, ion implantation using oxygen ions 11 or the like or plasma treatment is possible, but the depth of the surface modification layer 12 differs depending on the ion species and ion energy, and the effect differs.
【００３６】イオン注入の場合、イオンエネルギー、ド
ーズ量、アニール条件を制御することで、注入深さ・分
布を制御し、表面改質層１２を膜厚方向に広げることが
できる。例えば、下部電極層５にＲｕを用い、酸素イオ
ン注入により表面改質した場合に、次工程（図２
（ｄ））の下部電極層５のエッチング速度を最大５０％
増大させることができた。In the case of ion implantation, by controlling ion energy, dose, and annealing conditions, the implantation depth and distribution can be controlled, and the surface modified layer 12 can be expanded in the film thickness direction. For example, when the surface is modified by implanting oxygen ions using Ru for the lower electrode layer 5, the next step (FIG.
(D) The etching rate of the lower electrode layer 5 is set to 50% at the maximum.
Could be increased.
【００３７】また、プラズマ処理の場合、イオンエネル
ギーが２０ｅＶ程度と低く、表面改質層１２の厚みは１
００ｎｍ以下で薄いと考えられるため、１回の処理では
その効果は薄い。そのため、下部電極層５の表面改質処
理工程とエッチング工程とを交互に繰り返すことでその
効果を最大限に引き出すことができる。さらに、このよ
うな周期的な処理は、パルス変調プラズマあるいはバイ
アス法を用いることで効果的に行うことができる。In the case of the plasma treatment, the ion energy is as low as about 20 eV, and the thickness of the surface modified layer 12 is 1 eV.
Since it is considered that the thickness is less than 00 nm, the effect is weak in one process. Therefore, the effect can be maximized by alternately repeating the surface modification process and the etching process of the lower electrode layer 5. Further, such a periodic processing can be effectively performed by using a pulse modulation plasma or a bias method.
【００３８】以上の方法を用いて、表面改質層１２およ
び下部電極層５を共にＯ2 ／Ｃｌ2ガス系を用いてエッ
チングすることにより、対ハードマスク層７（Ｓｉ
Ｏ2 ）選択比を最大５０％増大させることができ、下部
電極層５を、角柱形状（縦０．２μｍ×横０．４μｍ×
高さ１μｍ）の下部電極層５を得ることができた（図２
（ｄ））。Using the above-described method, both the surface modified layer 12 and the lower electrode layer 5 are etched using an O 2 / Cl 2 gas system, whereby the hard mask layer 7 (Si
O 2 ) selectivity can be increased by up to 50%, and the lower electrode layer 5 has a prismatic shape (0.2 μm × 0.4 μm ×
The lower electrode layer 5 having a height of 1 μm was obtained (FIG. 2).
(D)).
【００３９】次に、ハードマスク層７をＣＨＦ3 ガス系
を用いてエッチング除去する。その後、図２（ｅ）に示
すように、耐シリコン拡散性導電層４をエッチングした
後、誘電体層９として例えばＴａ2 Ｏ5 膜、上部電極層
１０として例えばＲｕ膜をそれぞれ堆積することで薄膜
キャパシタを得ることができた。Next, the hard mask layer 7 is removed by etching using a CHF 3 gas system. After that, as shown in FIG. 2E, the silicon diffusion resistant conductive layer 4 is etched, and then a Ta 2 O 5 film as the dielectric layer 9 and a Ru film as the upper electrode layer 10 are deposited, for example. A thin film capacitor was obtained.
【００４０】以上のように本実施の形態によれば、ハー
ドマスク層７をマスクとして下部電極層５の表面改質処
理を行うことにより、下部電極層５をエッチングする際
に被エッチング部分となる表面改質層１２のエッチング
速度が向上し、下部電極層５のハードマスク層７に対す
るエッチング選択比を向上させることができる。そのた
め、ハードマスク層７の膜厚を薄くしても、下部電極
（図２（ｅ）の下部電極層５）の高さを確保して電極面
積を大きくし、高密度な薄膜キャパシタを実現できる。As described above, according to the present embodiment, the surface of the lower electrode layer 5 is subjected to surface modification using the hard mask layer 7 as a mask, so that the lower electrode layer 5 becomes a portion to be etched when it is etched. The etching rate of the surface modified layer 12 is improved, and the etching selectivity of the lower electrode layer 5 to the hard mask layer 7 can be improved. Therefore, even if the thickness of the hard mask layer 7 is reduced, the height of the lower electrode (the lower electrode layer 5 in FIG. 2E) is secured, the electrode area is increased, and a high-density thin film capacitor can be realized. .
【００４１】なお、表面改質処理のイオン注入、プラズ
マ処理として、酸素イオン以外に、オゾン，フッ素，塩
素のイオンを用いることができる。Incidentally, in addition to oxygen ions, ions of ozone, fluorine and chlorine can be used for the ion implantation and the plasma treatment in the surface modification treatment.
【００４２】なお、第１および第２の実施の形態では、
誘電体層９として、高誘電率材料であるＴａ2 Ｏ5 を用
いたが、その他の高誘電率材料であるＳｒＴｉＯ3 を用
いてもよく、また、強誘電体材料である（Ｂａ，Ｓｒ）
ＴｉＯ3 、（Ｐｂ，Ｌａ）（Ｔｉ，Ｚｒ）Ｏ3 、ＳｒＢ
ｉ2 Ｔａ2 Ｏ9 を用いてもよい。In the first and second embodiments,
As the dielectric layer 9, Ta 2 O 5 which is a high dielectric constant material is used, but SrTiO 3 which is another high dielectric constant material may be used, or (Ba, Sr) which is a ferroelectric material.
TiO 3 , (Pb, La) (Ti, Zr) O 3 , SrB
i 2 Ta 2 O 9 may be used.
【００４３】また、第１，第２の実施の形態では、ハー
ドマスク層７として、ＳｉＯ2 を用いたが、ＳｉＮやポ
リシリコンを用いてもよい。In the first and second embodiments, SiO 2 is used as the hard mask layer 7, but SiN or polysilicon may be used.
【００４４】また、第１，第２の実施の形態では、上部
電極層１０として、Ｒｕ膜を用いたが、特に限られるも
のではなく、Ｒｕ、Ｐｔ、Ｉｒ、Ｐｄ、Ｏｓとその酸化
物の他、通常の導電材料を用いることができる。In the first and second embodiments, the Ru film is used as the upper electrode layer 10. However, the present invention is not particularly limited to this, and Ru, Pt, Ir, Pd, Os and oxides thereof may be used. In addition, a normal conductive material can be used.
【００４５】[0045]
【発明の効果】以上のように本発明によれば、下部電極
層とハードマスク層との間に密着層を形成するため、ハ
ードマスク層の密着性を向上することができる。そのた
め、ハードマスク層の膜厚を厚く形成してもその剥離を
防止することができ、下部電極層をエッチングする際の
マスクとして厚いハードマスク層を形成することにより
下部電極の高さを確保することができ、電極面積を大き
くし、高密度な薄膜キャパシタを実現できる。As described above, according to the present invention, since the adhesion layer is formed between the lower electrode layer and the hard mask layer, the adhesion of the hard mask layer can be improved. Therefore, even if the hard mask layer is formed thick, the separation can be prevented, and the height of the lower electrode is secured by forming a thick hard mask layer as a mask when etching the lower electrode layer. The electrode area can be increased, and a high-density thin film capacitor can be realized.
【００４６】また、本発明によれば、ハードマスク層を
マスクとして下部電極層の表面改質処理を行うことによ
り、下部電極層をエッチングする際に被エッチング部分
である表面改質処理された部分のエッチング速度が向上
し、ハードマスク層に対するエッチング選択比を向上さ
せることができる。そのため、ハードマスク層の膜厚を
薄くしても、下部電極の高さを確保して電極面積を大き
くし、高密度な薄膜キャパシタを実現できる。Further, according to the present invention, by performing the surface modification treatment of the lower electrode layer using the hard mask layer as a mask, the portion subjected to the surface modification treatment, which is the portion to be etched when the lower electrode layer is etched, Can be improved, and the etching selectivity to the hard mask layer can be improved. Therefore, even if the thickness of the hard mask layer is reduced, the height of the lower electrode is secured, the electrode area is increased, and a high-density thin film capacitor can be realized.
【図１】本発明の第１の実施の形態における薄膜キャパ
シタの製造方法を示す工程断面図である。FIG. 1 is a process sectional view illustrating a method for manufacturing a thin-film capacitor according to a first embodiment of the present invention.
【図２】本発明の第２の実施の形態における薄膜キャパ
シタの製造方法を示す工程断面図である。FIG. 2 is a process sectional view illustrating a method for manufacturing a thin film capacitor according to a second embodiment of the present invention.
１ シリコン基板 ２ コンタクト部 ３ 層間絶縁膜 ４ 耐シリコン拡散性導電層 ５ 下部電極層 ６ 密着層 ７ ハードマスク層 ８ フォトレジスト ９ 誘電体層 １０ 上部電極層 １１ 酸素イオン １２ 表面改質層 DESCRIPTION OF SYMBOLS 1 Silicon substrate 2 Contact part 3 Interlayer insulating film 4 Silicon diffusion resistant conductive layer 5 Lower electrode layer 6 Adhesion layer 7 Hard mask layer 8 Photoresist 9 Dielectric layer 10 Upper electrode layer 11 Oxygen ion 12 Surface modification layer
───────────────────────────────────────────────────── フロントページの続き (72)発明者 芝田 淳 大阪府高槻市幸町１番１号 松下電子工業 株式会社内 (72)発明者 久保田 正文 大阪府高槻市幸町１番１号 松下電子工業 株式会社内 Ｆターム(参考） 5F038 AC05 AC09 AC15 EZ13 EZ14 EZ15 EZ20 5F083 AD42 AD43 GA27 JA06 JA13 JA14 JA15 JA35 JA38 JA39 JA40 MA06 MA17 PR21 PR22 PR36 ──────────────────────────────────────────────────続 き Continued on the front page (72) Atsushi Shibata, Inventor 1-1, Yukicho, Takatsuki-shi, Osaka, Japan Matsushita Electronics Corporation (72) Inventor Masafumi Kubota 1-1, Yukicho, Takatsuki-shi, Osaka, Matsushita Electronics F term (reference) 5F038 AC05 AC09 AC15 EZ13 EZ14 EZ15 EZ20 5F083 AD42 AD43 GA27 JA06 JA13 JA14 JA15 JA35 JA38 JA39 JA40 MA06 MA17 PR21 PR22 PR36
Claims (8)
料または強誘電体材料からなる誘電体層を有する薄膜キ
ャパシタの製造方法であって、 半導体基板上に下部電極層を形成する第１の工程と、前
記下部電極層上に密着層を形成する第２の工程と、前記
密着層上にパターンニングされたハードマスク層を形成
する第３の工程と、前記ハードマスク層をマスクとして
前記密着層をエッチングする第４の工程と、前記ハード
マスク層をマスクとして前記下部電極層をエッチングし
て前記下部電極にパターンニングする第５の工程と、前
記下部電極を覆うように前記誘電体層を形成する第６の
工程と、前記誘電体層上に前記上部電極を形成する第７
の工程とを含むことを特徴とする薄膜キャパシタの製造
方法。1. A method of manufacturing a thin film capacitor having a dielectric layer made of a high dielectric constant material or a ferroelectric material between a lower electrode and an upper electrode, the method comprising forming a lower electrode layer on a semiconductor substrate. Step 1, a second step of forming an adhesion layer on the lower electrode layer, a third step of forming a patterned hard mask layer on the adhesion layer, and using the hard mask layer as a mask. A fourth step of etching the adhesion layer, a fifth step of etching the lower electrode layer using the hard mask layer as a mask and patterning the lower electrode, and the dielectric material covering the lower electrode. A sixth step of forming a layer, and a seventh step of forming the upper electrode on the dielectric layer.
And a method of manufacturing a thin film capacitor.
なくとも１つの金属あるいはそれらの窒化物を用いるこ
とを特徴とする請求項１記載の薄膜キャパシタの製造方
法。2. The method according to claim 1, wherein at least one of Ti, W, and Ta or a nitride thereof is used as the adhesion layer.
ｄ、Ｏｓのうち少なくとも１つの窒化物あるいはシリサ
イドを用いることを特徴とする請求項１記載の薄膜キャ
パシタの製造方法。3. An adhesion layer comprising Ru, Pt, Ir, P
2. The method according to claim 1, wherein at least one of d and Os is used.
なくとも１つの金属あるいはそれらの窒化物と、Ｒｕ、
Ｐｔ、Ｉｒ、Ｐｄ、Ｏｓのうち少なくとも１つの窒化物
あるいはシリサイドとを積層したものを用いることを特
徴とする請求項１記載の薄膜キャパシタの製造方法。4. An adhesion layer comprising at least one metal of Ti, W, and Ta or a nitride thereof, and Ru,
2. The method according to claim 1, wherein at least one of Pt, Ir, Pd, and Os is laminated with nitride or silicide.
料または強誘電体材料からなる誘電体層を有する薄膜キ
ャパシタの製造方法であって、 半導体基板上に下部電極層を形成する第１の工程と、前
記下部電極層上にパターンニングされたハードマスク層
を形成する第２の工程と、前記ハードマスク層をマスク
として前記下部電極層の表面改質処理を行う第３の工程
と、前記ハードマスク層をマスクとして前記表面改質処
理された下部電極層をエッチングして前記下部電極にパ
ターンニングする第４の工程と、前記下部電極を覆うよ
うに前記誘電体層を形成する第５の工程と、前記誘電体
層上に前記上部電極を形成する第６の工程とを含むこと
を特徴とする薄膜キャパシタの製造方法。5. A method of manufacturing a thin film capacitor having a dielectric layer made of a high dielectric constant material or a ferroelectric material between a lower electrode and an upper electrode, the method comprising forming a lower electrode layer on a semiconductor substrate. A first step, a second step of forming a patterned hard mask layer on the lower electrode layer, and a third step of performing a surface modification treatment of the lower electrode layer using the hard mask layer as a mask. A fourth step of etching the surface-modified lower electrode layer using the hard mask layer as a mask to pattern the lower electrode, and forming the dielectric layer so as to cover the lower electrode. 5. A method of manufacturing a thin-film capacitor, comprising: a fifth step; and a sixth step of forming the upper electrode on the dielectric layer.
質処理としてイオン注入あるいはプラズマ処理を行うこ
とを特徴とする請求項５記載の薄膜キャパシタの製造方
法。6. The method for manufacturing a thin film capacitor according to claim 5, wherein ion implantation or plasma treatment is performed as a surface modification treatment of the lower electrode layer in the third step.
質処理としてプラズマ処理を行い、前記第３の工程のプ
ラズマ処理と第４の工程のエッチング処理とを交互に繰
り返すことにより前記下部電極層をパターンニングする
ことを特徴とする請求項５記載の薄膜キャパシタの製造
方法。7. The lower electrode layer is subjected to a plasma treatment as a surface modification treatment of a lower electrode layer in a third step, and the plasma treatment of the third step and the etching treatment of the fourth step are alternately repeated to thereby form the lower electrode. 6. The method according to claim 5, wherein the layer is patterned.
質処理として酸素イオンを用いた処理を行うことを特徴
とする請求項５、６または７記載の薄膜キャパシタの製
造方法。8. The method of manufacturing a thin film capacitor according to claim 5, wherein a treatment using oxygen ions is performed as a surface modification treatment of the lower electrode layer in the third step.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11058106A JP2000260940A (en) | 1999-03-05 | 1999-03-05 | Method for manufacturing thin-film capacitor |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11058106A JP2000260940A (en) | 1999-03-05 | 1999-03-05 | Method for manufacturing thin-film capacitor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000260940A true JP2000260940A (en) | 2000-09-22 |
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ID=13074726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11058106A Pending JP2000260940A (en) | 1999-03-05 | 1999-03-05 | Method for manufacturing thin-film capacitor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000260940A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030046925A (en) * | 2001-12-07 | 2003-06-18 | 주식회사 하이닉스반도체 | Method for fabricating capacitor in semiconductor device |
| GB2378516B (en) * | 2001-06-22 | 2006-02-22 | Terraillon Holdings Ltd | A body fat monitoring device |
-
1999
- 1999-03-05 JP JP11058106A patent/JP2000260940A/en active Pending
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|---|---|---|---|---|
| GB2378516B (en) * | 2001-06-22 | 2006-02-22 | Terraillon Holdings Ltd | A body fat monitoring device |
| KR20030046925A (en) * | 2001-12-07 | 2003-06-18 | 주식회사 하이닉스반도체 | Method for fabricating capacitor in semiconductor device |
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