JP2000260940A - 薄膜キャパシタの製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 下部電極の高さを確保でき、大きな電極面積
を確保し高密度な薄膜キャパシタを実現する。 【解決手段】 シリコン基板１上に、層間絶縁膜３、コ
ンタクト部２、対シリコン拡散導電層４、Ｒｕ膜の下部
電極層５を形成し、この上に、フォトレジスト８を用い
てパターンニングしたＳｉＯ₂ のハードマスク層７を形
成する。ハードマスク層７をマスクとして酸素イオン注
入を行い、下部電極層５に表面改質処理を行う。表面改
質層１２のエッチング速度が向上し、下部電極層５のハ
ードマスク層７に対するエッチング選択比を向上でき、
表面改質層１２および下部電極層５をＯ₂ ／Ｃｌ₂ ガス
系を用いてエッチングし、角柱形状の下部電極層５を得
る。さらに、対シリコン拡散導電層４をエッチングした
後、誘電体層９としてＴａ₂Ｏ₅ 膜、上部電極層１０と
してＲｕ膜を堆積して薄膜キャパシタを得る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高誘電率材料また
は強誘電体材料からなる誘電体層を有する薄膜キャパシ
タの製造方法に関するものである。

【０００２】

【従来の技術】半導体ＬＳＩおよび電子部品の高集積化
・高機能化に伴い、高密度キャパシタや不揮発性キャパ
シタの開発が必要となっている。従来、キャパシタ材料
には、電子部品では誘電体バルク材料、半導体ＬＳＩで
はシリコン酸化膜が用いられてきたが、近年、高誘電率
材料や強誘電体材料を薄膜化したキャパシタが開発され
つつある。このような高誘電率膜や強誘電体膜を、半導
体プロセス技術を応用した、その微細化・集積化をはか
る場合、プロセス上様々な問題点がある。すなわち、そ
の新材料を用いた多層構造に起因して、基板、導電層、
絶縁層との界面制御の問題や微細加工性の問題がある。

【０００３】対象となる代表的な高誘電体・強誘電体材
料は、Ｔａ₂ Ｏ₅ 、（Ｂａ，Ｓｒ）ＴｉＯ₃ 、（Ｐｂ，
Ｌａ）（Ｚｒ，Ｔｉ）Ｏ₃ といった金属酸化物であり、
その高い成膜温度（４００〜６００℃）と界面反応の問
題から下部電極材料としては、Ｐｔ、Ｉｒ、Ｐｄ、Ｒ
ｕ、Ｔｉ、Ｗといった高融点金属あるいはそれらの酸化
物が用いられる。それ故、その微細化・集積化をはかる
場合、これらを基板上に積層かつ加工する必要があり、
これら新材料に対する、対相互拡散、密着性といった界
面制御やドライエッチングの手法を確立する必要があ
る。

【０００４】

【発明が解決しようとする課題】本発明は、上述の様々
なプロセスに対する要請のうち、ドライエッチングに関
わる以下の課題を解決しようとするものである。すなわ
ち、キャパシタ面積を稼ぐ１つの手段として、下部電極
をその側壁面積ができるだけ大きくなるように垂直形状
に加工する必要があるが、現状の上記高融点金属のエッ
チングには酸素ガスが添加されることが多いため、通常
のフォトレジスト材料は直接使えず、シリコン酸化膜等
を一旦ドライエッチングして得られるものをハードマス
クとして用いている場合が多い。しかしながら、高融点
金属等の下部電極材料のハードマスク（シリコン酸化膜
等）に対するエッチング選択性はあまり良くない。その
ため、下部電極の高さを確保して電極面積を大きくする
ためには、本質的にはマスク材料に対する選択性の高い
エッチングプロセスを新たに開発する必要がある。ま
た、それ以外にも、マスク厚を厚くすることも考えられ
るが、この場合、ハードマスクが下部電極材料から剥離
しやすくなるという問題があった。

【０００５】本発明の目的は、下部電極の高さを確保で
き、大きな電極面積を確保し高密度な薄膜キャパシタを
実現できる薄膜キャパシタの製造方法を提供することで
ある。

【０００６】

【課題を解決するための手段】請求項１記載の薄膜キャ
パシタの製造方法は、下部電極と上部電極との間に高誘
電率材料または強誘電体材料からなる誘電体層を有する
薄膜キャパシタの製造方法であって、半導体基板上に下
部電極層を形成する第１の工程と、下部電極層上に密着
層を形成する第２の工程と、密着層上にパターンニング
されたハードマスク層を形成する第３の工程と、ハード
マスク層をマスクとして密着層をエッチングする第４の
工程と、ハードマスク層をマスクとして下部電極層をエ
ッチングして下部電極にパターンニングする第５の工程
と、下部電極を覆うように誘電体層を形成する第６の工
程と、誘電体層上に上部電極を形成する第７の工程とを
含むことを特徴とする。

【０００７】この製造方法によれば、下部電極層とハー
ドマスク層との間に密着層を形成するため、ハードマス
ク層の密着性を向上することができる。そのため、ハー
ドマスク層の膜厚を厚く形成してもその剥離を防止する
ことができ、下部電極層をエッチングする際のマスクと
して厚いハードマスク層を形成することにより下部電極
の高さを確保することができ、電極面積を大きくし、高
密度な薄膜キャパシタを実現できる。

【０００８】なお、密着層としては以下（請求項２〜
４）に示したものを用いることが好ましい。

【０００９】請求項２記載の薄膜キャパシタの製造方法
は、請求項１記載の薄膜キャパシタの製造方法におい
て、密着層として、Ｔｉ、Ｗ、Ｔａのうち少なくとも１
つの金属あるいはそれらの窒化物を用いることを特徴と
する。

【００１０】請求項３記載の薄膜キャパシタの製造方法
は、請求項１記載の薄膜キャパシタの製造方法におい
て、密着層として、Ｒｕ、Ｐｔ、Ｉｒ、Ｐｄ、Ｏｓのう
ち少なくとも１つの窒化物あるいはシリサイドを用いる
ことを特徴とする。

【００１１】請求項４記載の薄膜キャパシタの製造方法
は、請求項１記載の薄膜キャパシタの製造方法におい
て、密着層として、Ｔｉ、Ｗ、Ｔａのうち少なくとも１
つの金属あるいはそれらの窒化物と、Ｒｕ、Ｐｔ、Ｉ
ｒ、Ｐｄ、Ｏｓのうち少なくとも１つの窒化物あるいは
シリサイドとを積層したものを用いることを特徴とす
る。

【００１２】請求項５記載の薄膜キャパシタの製造方法
は、下部電極と上部電極との間に高誘電率材料または強
誘電体材料からなる誘電体層を有する薄膜キャパシタの
製造方法であって、半導体基板上に下部電極層を形成す
る第１の工程と、下部電極層上にパターンニングされた
ハードマスク層を形成する第２の工程と、ハードマスク
層をマスクとして下部電極層の表面改質処理を行う第３
の工程と、ハードマスク層をマスクとして表面改質処理
された下部電極層をエッチングして下部電極にパターン
ニングする第４の工程と、下部電極を覆うように誘電体
層を形成する第５の工程と、誘電体層上に上部電極を形
成する第６の工程とを含むことを特徴とする。

【００１３】この製造方法によれば、ハードマスク層を
マスクとして下部電極層の表面改質処理を行うことによ
り、下部電極層をエッチングする際に被エッチング部分
である表面改質処理された部分のエッチング速度が向上
し、ハードマスク層に対するエッチング選択比を向上さ
せることができる。そのため、ハードマスク層の膜厚を
薄くしても、下部電極の高さを確保して電極面積を大き
くし、高密度な薄膜キャパシタを実現できる。

【００１４】請求項６記載の薄膜キャパシタの製造方法
は、請求項５記載の薄膜キャパシタの製造方法におい
て、第３の工程における下部電極層の表面改質処理とし
てイオン注入あるいはプラズマ処理を行うことを特徴と
する。

【００１５】このようにイオン注入あるいはプラズマ処
理を行うことにより、下部電極層の表面改質処理を行う
ことができる。

【００１６】請求項７記載の薄膜キャパシタの製造方法
は、請求項５記載の薄膜キャパシタの製造方法におい
て、第３の工程における下部電極層の表面改質処理とし
てプラズマ処理を行い、第３の工程のプラズマ処理と第
４の工程のエッチング処理とを交互に繰り返すことによ
り下部電極層をパターンニングすることを特徴とする。

【００１７】これは、１回のプラズマ処理による表面改
質処理はその深さが浅いため、第３の工程のプラズマ処
理と第４の工程のエッチング処理とを交互に繰り返すこ
とにより、その効果を最大限に引き出すことができるも
のである。

【００１８】請求項８記載の薄膜キャパシタの製造方法
は、請求項５、６または７記載の薄膜キャパシタの製造
方法において、第３の工程における下部電極層の表面改
質処理として酸素イオンを用いた処理を行うことを特徴
とする。

【００１９】この酸素イオンを用いた表面改質処理によ
り、下部電極層が酸化されてエッチングされやすくな
り、エッチング速度が向上する。

【００２０】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら説明する。

【００２１】（第１の実施の形態）図１は本発明の第１
の実施の形態である薄膜キャパシタの製造方法の工程断
面図を示すものである。まず、図１（ａ）に示すよう
に、シリコン基板１上に層間絶縁膜３を形成し、層間絶
縁膜３の所定の位置にコンタクトホールを形成し、この
コンタクトホールに埋め込まれたコンタクト部２を形成
する。コンタクト部２は、例えばシリコン基板１に形成
されたトランジスタのソース・ドレイン領域（図示せ
ず）上に形成し、例えばタングステン（Ｗ）などの導電
性材料によって形成される。

【００２２】次に、コンタクト部２および層間絶縁膜３
上に耐シリコン拡散性導電層４を形成する。耐シリコン
拡散性導電層４としては、Ｔｉ、Ｗ、Ｔａあるいはそれ
らの窒化物が有効であり、ここではスパッタ法を用い
て、基板温度４５０℃、基板側から５０ｎｍのＴｉＮ、
５０ｎｍのＴｉの積層膜とした。次に、下部電極層５を
形成する。この下部電極層５としては、Ｒｕ、Ｐｔ、Ｉ
ｒ、Ｐｄ、Ｏｓといった高融点金属を用いることがで
き、ここでは基板温度４５０℃で、スパッタ法を用い
て、膜厚１０００ｎｍのＲｕ膜を形成した。耐シリコン
拡散性導電層４は、下部電極層５を形成する際に、下地
のＳｉＯ₂ と反応してシリコンが拡散するのを防ぐため
に設けられている。

【００２３】なお、電極面積を稼いで高密度キャパシタ
を実現する１つの手段として、下部電極層５を柱状ある
いは筒状にエッチングして、その側面を利用する方法が
あるが、いまのところ有効なエッチングガスは、酸素を
含む系であるために通常のフォトレジストマスクでは全
く耐性が無く使用できない。そのため、従来の方法で
は、ＳｉＯ₂ などを用いたハードマスク層を形成した
後、フォトレジストを塗布，パターンニングしたのち、
ハードマスク層をエッチングし、ついでこれをマスクと
して下部電極層をエッチングするという方法が取られ
る。しかしながらこの方法では、エッチング選択比が８
程度と十分でないために、ハードマスク層を厚くしなけ
ればならないが、１５０ｎｍ以上に厚くしすぎると剥離
してしまうという問題点があった。そこで、本実施の形
態では、下部電極層５上に密着層６を形成し、その上に
ハードマスク層７を形成することで、ハードマスク層７
と下部電極層５との密着性の向上を図るようにした。

【００２４】なお、密着層６としては、耐シリコン拡散
性の密着層、または対シリコン融合性の密着層を用いる
ことができる。ここで、シリコンを含む材料と積層した
場合にシリコンが拡散しにくいものを耐シリコン拡散性
と言い、シリコンが拡散しやすいものを対シリコン融合
性と言う。

【００２５】密着層６の第１の例（耐シリコン拡散性の
密着層）として、先の耐シリコン拡散性導電層４と同様
のもの、すなわち、Ｔｉ、Ｗ、Ｔａあるいはそれらの窒
化物を検討した。それぞれ膜厚５０ｎｍ程度の膜を、基
板温度３００〜４５０℃で、スパッタ法、ＣＶＤ法を用
いて形成したが、いずれも密着性の向上が見られ、膜厚
１５０ｎｍのＳｉＯ₂ のハードマスク層７を形成しても
剥離は生じなかった。

【００２６】また、密着層６の第２の例（対シリコン融
合性の密着層）として、下部電極層５として用いられる
材料を主体とした窒化物、シリサイドを検討した。すな
わち、Ｒｕ、Ｐｔ、Ｉｒ、Ｐｄ、Ｏｓの窒化物、および
それらのシリサイドである。下部電極層５上に、Ｒｕ、
Ｐｔ、Ｉｒ、Ｐｄ、Ｏｓのいずれかの窒化膜あるいはシ
リサイド膜を、膜厚５０ｎｍ程度、基板温度３００〜４
５０℃でスパッタ法を用いて形成する。また、下部電極
層５と同質の材料を主体とする場合には下部電極層５の
表面を窒化処理やシリサイド化処理をして形成すること
ができる（この場合、下部電極層５がＲｕ膜であれば、
Ｒｕの窒化膜あるいはシリサイド膜が形成される）。こ
のようにして形成した密着層６のいずれも密着性の向上
が見られ、ＣＶＤ法を用いて膜厚１５０ｎｍのＳｉＯ₂
のハードマスク層７を形成しても剥離は生じなかった。

【００２７】次に、ハードマスク層７上にフォトレジス
ト８を塗布する。次に、図１（ｂ）〜（ｄ）に示すよう
に、フォトレジスト８をパターンニングした後、それを
マスクとしてハードマスク層７をＣＨＦ₃ ガス系を用い
てエッチング（パターンニング）する。そして、アッシ
ングによりフォトレジスト８を除去した後、ハードマス
ク層７をマスクとして、密着層６をＣｌ₂ ガス系（耐シ
リコン拡散性の密着層の場合）あるいはＣｌ₂ ／ＣＦ₄
／Ｏ₂ ガス系（対シリコン融合性の密着層の場合）を用
い、下部電極層５をＯ₂ ／Ｃｌ₂ ガス系を用いてそれぞ
れエッチング（パターンニング）することにより、角柱
形状（縦０．２μｍ×横０．４μｍ×高さ１μｍ）の下
部電極層５を得ることができた。

【００２８】次に、ハードマスク層７と密着層６を、そ
れぞれ前述のガス系を用いてエッチング除去する。その
後、図１（ｅ）に示すように、耐シリコン拡散性導電層
４をエッチングした後、誘電体層９として例えばＴａ₂
Ｏ₅ 膜、上部電極層１０として例えばＲｕ膜をそれぞれ
堆積することで薄膜キャパシタを得ることができた。

【００２９】以上のように本実施の形態によれば、下部
電極層５とハードマスク層７との間に密着層６を形成す
るため、ハードマスク層７の密着性を向上することがで
きる。そのため、ハードマスク層７の膜厚を厚く形成し
てもその剥離を防止することができ、下部電極層５をエ
ッチングする際のマスクとして厚いハードマスク層７を
形成することにより下部電極（図１（ｅ）の下部電極層
５）の高さを確保することができ、電極面積を大きく
し、高密度な薄膜キャパシタを実現できる。

【００３０】なお、以上述べたように耐シリコン拡散
性、対シリコン融合性のいずれの密着層６を用いてもハ
ードマスク層７と下部電極層５の密着性を向上させるこ
とができたが、その効果には差があり、ハードマスク層
７のエッチング後のエッチング工程にも違いが生じる。
Ｔｉ、Ｐｔの窒化物など、耐シリコン拡散性や下部電極
層５のエッチング時の耐性が高いものは、ハードマスク
層７の後退後も替わってマスクとして働く反面、それ自
体をエッチングする工程が増えることとなる。他方、Ｒ
ｕのシリサイド膜など、対シリコン融合性のものは、比
較的それ自体のエッチングは容易だが、下部電極層５と
融合しやすく、誘電体層９への影響が無くなるまでハー
ドマスク層７下の下部電極層５をエッチングしなければ
ならない。

【００３１】なお、密着層６として、耐シリコン拡散性
のものと対シリコン融合性のものとを積層してもよい。

【００３２】（第２の実施の形態）図２は本発明の第２
の実施の形態である薄膜キャパシタの製造方法の工程断
面図を示すものである。

【００３３】まず、図２（ａ）に示すように、シリコン
基板１上に、図１と同様に、層間絶縁膜３、コンタクト
部２、耐シリコン拡散性導電層４、下部電極層５を形成
する。その後、密着層６（図１）は形成しないで、ハー
ドマスク層７を形成し、フォトレジスト８を塗布した。
ここでは、耐シリコン拡散性導電層４としては、スパッ
タ法を用いて、基板温度４５０℃、基板側から５０ｎｍ
のＴｉＮ、５０ｎｍのＴｉの積層膜とした。また、下部
電極層５としては、第１の実施の形態同様、Ｒｕ、Ｐ
ｔ、Ｉｒ、Ｐｄ、Ｏｓといった高融点金属を用いること
ができ、ここでは、スパッタ法を用いて、基板温度４５
０℃、膜厚１０００ｎｍのＲｕ膜を形成した。また、ハ
ードマスク層７は、ＣＶＤ法を用いてＳｉＯ₂ 膜を１０
０ｎｍ形成した。

【００３４】次に、図２（ｂ）に示すように、フォトレ
ジスト８をパターンニングしたのち、ＣＨＦ₃ ガス系を
用いてハードマスク層７をエッチングしてマスクパター
ンとした。この後、アッシングによりフォトレジスト８
を除去する。この状態で、下部電極層５のＲｕに対する
Ｏ₂ ／Ｃｌ₂ ガス系の通常のエッチング条件で下部電極
層５のエッチングを行うと、ハードマスク層７のＳｉＯ
₂ に対する選択比は８程度と低く、マスクがもたない。

【００３５】そこで、図２（ｃ）に示すように、ハード
マスク層７をマスクとして、下部電極層５に表面改質処
理を行い、この表面改質層１２のエッチング速度を向上
させることで、下部電極層５の実質的な対ハードマスク
層７選択比を向上させることを検討した。表面改質処理
としては、酸素イオン１１等を用いたイオン注入あるい
はプラズマ処理が可能であるが、イオン種、イオンエネ
ルギーに応じて表面改質層１２の深さが異なり、その効
果が異なる。

【００３６】イオン注入の場合、イオンエネルギー、ド
ーズ量、アニール条件を制御することで、注入深さ・分
布を制御し、表面改質層１２を膜厚方向に広げることが
できる。例えば、下部電極層５にＲｕを用い、酸素イオ
ン注入により表面改質した場合に、次工程（図２
（ｄ））の下部電極層５のエッチング速度を最大５０％
増大させることができた。

【００３７】また、プラズマ処理の場合、イオンエネル
ギーが２０ｅＶ程度と低く、表面改質層１２の厚みは１
００ｎｍ以下で薄いと考えられるため、１回の処理では
その効果は薄い。そのため、下部電極層５の表面改質処
理工程とエッチング工程とを交互に繰り返すことでその
効果を最大限に引き出すことができる。さらに、このよ
うな周期的な処理は、パルス変調プラズマあるいはバイ
アス法を用いることで効果的に行うことができる。

【００３８】以上の方法を用いて、表面改質層１２およ
び下部電極層５を共にＯ₂ ／Ｃｌ₂ガス系を用いてエッ
チングすることにより、対ハードマスク層７（Ｓｉ
Ｏ₂ ）選択比を最大５０％増大させることができ、下部
電極層５を、角柱形状（縦０．２μｍ×横０．４μｍ×
高さ１μｍ）の下部電極層５を得ることができた（図２
（ｄ））。

【００３９】次に、ハードマスク層７をＣＨＦ₃ ガス系
を用いてエッチング除去する。その後、図２（ｅ）に示
すように、耐シリコン拡散性導電層４をエッチングした
後、誘電体層９として例えばＴａ₂ Ｏ₅ 膜、上部電極層
１０として例えばＲｕ膜をそれぞれ堆積することで薄膜
キャパシタを得ることができた。

【００４０】以上のように本実施の形態によれば、ハー
ドマスク層７をマスクとして下部電極層５の表面改質処
理を行うことにより、下部電極層５をエッチングする際
に被エッチング部分となる表面改質層１２のエッチング
速度が向上し、下部電極層５のハードマスク層７に対す
るエッチング選択比を向上させることができる。そのた
め、ハードマスク層７の膜厚を薄くしても、下部電極
（図２（ｅ）の下部電極層５）の高さを確保して電極面
積を大きくし、高密度な薄膜キャパシタを実現できる。

【００４１】なお、表面改質処理のイオン注入、プラズ
マ処理として、酸素イオン以外に、オゾン，フッ素，塩
素のイオンを用いることができる。

【００４２】なお、第１および第２の実施の形態では、
誘電体層９として、高誘電率材料であるＴａ₂ Ｏ₅ を用
いたが、その他の高誘電率材料であるＳｒＴｉＯ₃ を用
いてもよく、また、強誘電体材料である（Ｂａ，Ｓｒ）
ＴｉＯ₃ 、（Ｐｂ，Ｌａ）（Ｔｉ，Ｚｒ）Ｏ₃ 、ＳｒＢ
ｉ₂ Ｔａ₂ Ｏ₉ を用いてもよい。

【００４３】また、第１，第２の実施の形態では、ハー
ドマスク層７として、ＳｉＯ₂ を用いたが、ＳｉＮやポ
リシリコンを用いてもよい。

【００４４】また、第１，第２の実施の形態では、上部
電極層１０として、Ｒｕ膜を用いたが、特に限られるも
のではなく、Ｒｕ、Ｐｔ、Ｉｒ、Ｐｄ、Ｏｓとその酸化
物の他、通常の導電材料を用いることができる。

【００４５】

【発明の効果】以上のように本発明によれば、下部電極
層とハードマスク層との間に密着層を形成するため、ハ
ードマスク層の密着性を向上することができる。そのた
め、ハードマスク層の膜厚を厚く形成してもその剥離を
防止することができ、下部電極層をエッチングする際の
マスクとして厚いハードマスク層を形成することにより
下部電極の高さを確保することができ、電極面積を大き
くし、高密度な薄膜キャパシタを実現できる。

【００４６】また、本発明によれば、ハードマスク層を
マスクとして下部電極層の表面改質処理を行うことによ
り、下部電極層をエッチングする際に被エッチング部分
である表面改質処理された部分のエッチング速度が向上
し、ハードマスク層に対するエッチング選択比を向上さ
せることができる。そのため、ハードマスク層の膜厚を
薄くしても、下部電極の高さを確保して電極面積を大き
くし、高密度な薄膜キャパシタを実現できる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態における薄膜キャパ
シタの製造方法を示す工程断面図である。

【図２】本発明の第２の実施の形態における薄膜キャパ
シタの製造方法を示す工程断面図である。

【符号の説明】

１ シリコン基板 ２ コンタクト部 ３ 層間絶縁膜 ４ 耐シリコン拡散性導電層 ５ 下部電極層 ６ 密着層 ７ ハードマスク層 ８ フォトレジスト ９ 誘電体層 １０ 上部電極層 １１ 酸素イオン １２ 表面改質層

───────────────────────────────────────────────────── フロントページの続き (72)発明者 芝田 淳 大阪府高槻市幸町１番１号 松下電子工業 株式会社内 (72)発明者 久保田 正文 大阪府高槻市幸町１番１号 松下電子工業 株式会社内 Ｆターム(参考） 5F038 AC05 AC09 AC15 EZ13 EZ14 EZ15 EZ20 5F083 AD42 AD43 GA27 JA06 JA13 JA14 JA15 JA35 JA38 JA39 JA40 MA06 MA17 PR21 PR22 PR36

Claims (8)

【特許請求の範囲】
1. 【請求項１】 下部電極と上部電極との間に高誘電率材
   料または強誘電体材料からなる誘電体層を有する薄膜キ
   ャパシタの製造方法であって、 半導体基板上に下部電極層を形成する第１の工程と、前
   記下部電極層上に密着層を形成する第２の工程と、前記
   密着層上にパターンニングされたハードマスク層を形成
   する第３の工程と、前記ハードマスク層をマスクとして
   前記密着層をエッチングする第４の工程と、前記ハード
   マスク層をマスクとして前記下部電極層をエッチングし
   て前記下部電極にパターンニングする第５の工程と、前
   記下部電極を覆うように前記誘電体層を形成する第６の
   工程と、前記誘電体層上に前記上部電極を形成する第７
   の工程とを含むことを特徴とする薄膜キャパシタの製造
   方法。
2. 【請求項２】 密着層として、Ｔｉ、Ｗ、Ｔａのうち少
   なくとも１つの金属あるいはそれらの窒化物を用いるこ
   とを特徴とする請求項１記載の薄膜キャパシタの製造方
   法。
3. 【請求項３】 密着層として、Ｒｕ、Ｐｔ、Ｉｒ、Ｐ
   ｄ、Ｏｓのうち少なくとも１つの窒化物あるいはシリサ
   イドを用いることを特徴とする請求項１記載の薄膜キャ
   パシタの製造方法。
4. 【請求項４】 密着層として、Ｔｉ、Ｗ、Ｔａのうち少
   なくとも１つの金属あるいはそれらの窒化物と、Ｒｕ、
   Ｐｔ、Ｉｒ、Ｐｄ、Ｏｓのうち少なくとも１つの窒化物
   あるいはシリサイドとを積層したものを用いることを特
   徴とする請求項１記載の薄膜キャパシタの製造方法。
5. 【請求項５】 下部電極と上部電極との間に高誘電率材
   料または強誘電体材料からなる誘電体層を有する薄膜キ
   ャパシタの製造方法であって、 半導体基板上に下部電極層を形成する第１の工程と、前
   記下部電極層上にパターンニングされたハードマスク層
   を形成する第２の工程と、前記ハードマスク層をマスク
   として前記下部電極層の表面改質処理を行う第３の工程
   と、前記ハードマスク層をマスクとして前記表面改質処
   理された下部電極層をエッチングして前記下部電極にパ
   ターンニングする第４の工程と、前記下部電極を覆うよ
   うに前記誘電体層を形成する第５の工程と、前記誘電体
   層上に前記上部電極を形成する第６の工程とを含むこと
   を特徴とする薄膜キャパシタの製造方法。
6. 【請求項６】 第３の工程における下部電極層の表面改
   質処理としてイオン注入あるいはプラズマ処理を行うこ
   とを特徴とする請求項５記載の薄膜キャパシタの製造方
   法。
7. 【請求項７】 第３の工程における下部電極層の表面改
   質処理としてプラズマ処理を行い、前記第３の工程のプ
   ラズマ処理と第４の工程のエッチング処理とを交互に繰
   り返すことにより前記下部電極層をパターンニングする
   ことを特徴とする請求項５記載の薄膜キャパシタの製造
   方法。
8. 【請求項８】 第３の工程における下部電極層の表面改
   質処理として酸素イオンを用いた処理を行うことを特徴
   とする請求項５、６または７記載の薄膜キャパシタの製
   造方法。