JP2000260984A - 高耐圧半導体素子 - Google Patents
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- H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
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Abstract
(57)【要約】
【課題】 本発明は、低オン抵抗と高速スイッチング性
能を同時に備える高耐圧半導体素子の実現を図る。 【解決手段】 第１導電型ドレイン層１と、第１導電型
ドレイン層１上に形成され、横方向に交互に繰り返し配
列された第１導電型半導体層２及び第２導電型半導体層
３と、第１導電型半導体層２及び第２導電型半導体層３
上に形成された第１導電型ベース層４と、第１導電型ベ
ース層４に隣接して形成された第２導電型ベース層５
と、第２導電型ベース層５の表面に形成された第１導電
型ソース層６と、第１導電型ソース層６と第１導電型ベ
ース層４との間の第２導電型ベース層５表面に対向して
ゲート絶縁膜７を介して設けられたゲート電極８と、第
１導電型ドレイン層１に形成された第１の主電極９と、
第１導電型ソース層６に形成された第２の主電極１０と
を具備することを特徴とする高耐圧半導体素子。
能を同時に備える高耐圧半導体素子の実現を図る。 【解決手段】 第１導電型ドレイン層１と、第１導電型
ドレイン層１上に形成され、横方向に交互に繰り返し配
列された第１導電型半導体層２及び第２導電型半導体層
３と、第１導電型半導体層２及び第２導電型半導体層３
上に形成された第１導電型ベース層４と、第１導電型ベ
ース層４に隣接して形成された第２導電型ベース層５
と、第２導電型ベース層５の表面に形成された第１導電
型ソース層６と、第１導電型ソース層６と第１導電型ベ
ース層４との間の第２導電型ベース層５表面に対向して
ゲート絶縁膜７を介して設けられたゲート電極８と、第
１導電型ドレイン層１に形成された第１の主電極９と、
第１導電型ソース層６に形成された第２の主電極１０と
を具備することを特徴とする高耐圧半導体素子。
Description
【０００１】
【発明の属する技術分野】本発明は、高耐圧半導体素子
に係り、特に電力用スイッチング素子として好適なパワ
ーＭＯＳＦＥＴ型の半導体素子に関する。
に係り、特に電力用スイッチング素子として好適なパワ
ーＭＯＳＦＥＴ型の半導体素子に関する。
【０００２】
【従来の技術】近年のパワーエレクトロニクス分野にお
ける電源機器の小型化、高性能化への要求を受けて、パ
ワー半導体素子では、高耐圧・大電流化と共に、低損失
化、高速化、高破壊耐量化に対する性能改善が注力され
ている。その中で、パワーＭＯＳＦＥＴはその高速スイ
ッチング性能のため、スイッチング電源分野などでキー
デバイスとして定着している。
ける電源機器の小型化、高性能化への要求を受けて、パ
ワー半導体素子では、高耐圧・大電流化と共に、低損失
化、高速化、高破壊耐量化に対する性能改善が注力され
ている。その中で、パワーＭＯＳＦＥＴはその高速スイ
ッチング性能のため、スイッチング電源分野などでキー
デバイスとして定着している。
【０００３】ＭＯＳＦＥＴは多数キャリアデバイスであ
るため、少数キャリア蓄積時間がなくスイッチングが速
いという利点がある。しかし、反面、伝導度変調がない
ために高耐圧素子ではＩＧＢＴなどのバイポーラ素子と
比べるとオン抵抗の面で不利になる。これは、ＭＯＳＦ
ＥＴにおいて高い耐圧を得るには、ｎベース層を厚くし
不純物濃度も低くする必要があるため、高耐圧の素子ほ
どＭＯＳＦＥＴのオン抵抗が増大することに起因する。
るため、少数キャリア蓄積時間がなくスイッチングが速
いという利点がある。しかし、反面、伝導度変調がない
ために高耐圧素子ではＩＧＢＴなどのバイポーラ素子と
比べるとオン抵抗の面で不利になる。これは、ＭＯＳＦ
ＥＴにおいて高い耐圧を得るには、ｎベース層を厚くし
不純物濃度も低くする必要があるため、高耐圧の素子ほ
どＭＯＳＦＥＴのオン抵抗が増大することに起因する。
【０００４】この従来のＭＯＳＦＥＴの欠点を解消する
素子として、図１３に示す素子構造が知られている。図
１３に示すように、この従来型素子は、ｎ型ドレイン層
２０１上に位置するドリフト領域に、ストライプ状のｐ
型半導体層２０３とｎ型半導体層２０２が交互に繰り返
して存在する。これらのｐ型半導体層２０３とｎ型半導
体層２０２の間の接合には空乏層が広がり、ｎ型半導体
層２０２の濃度を高くしても、ブレークダウンする前に
ｐ型半導体層２０３とｎ型半導体層２０２とが完全に空
乏化することによって、従来のＭＯＳＦＥＴと同様の耐
圧を得ることができる。
素子として、図１３に示す素子構造が知られている。図
１３に示すように、この従来型素子は、ｎ型ドレイン層
２０１上に位置するドリフト領域に、ストライプ状のｐ
型半導体層２０３とｎ型半導体層２０２が交互に繰り返
して存在する。これらのｐ型半導体層２０３とｎ型半導
体層２０２の間の接合には空乏層が広がり、ｎ型半導体
層２０２の濃度を高くしても、ブレークダウンする前に
ｐ型半導体層２０３とｎ型半導体層２０２とが完全に空
乏化することによって、従来のＭＯＳＦＥＴと同様の耐
圧を得ることができる。
【０００５】ここで、ｎ型半導体層２０２の濃度は、素
子の耐圧ではなくｎ型半導体層２０２及びｐ型半導体層
２０３の幅に依存するため、耐圧が高くなればなるほど
効果は大きくなるという特徴がある。ｎ型半導体層２０
２とｐ型半導体層２０３の幅をさらに小さくすれば、ｎ
型半導体層２０２の濃度をより高くすることができ、オ
ン抵抗の更なる低減化を達成することが可能である。な
お、図１３において、２０５はｐ型ベース層、２０６は
ｎ型ソース層、２０７はゲート絶縁膜、２０８はゲート
電極、２０９はドレイン電極、２１０はソース電極、２
１１はトレンチである。
子の耐圧ではなくｎ型半導体層２０２及びｐ型半導体層
２０３の幅に依存するため、耐圧が高くなればなるほど
効果は大きくなるという特徴がある。ｎ型半導体層２０
２とｐ型半導体層２０３の幅をさらに小さくすれば、ｎ
型半導体層２０２の濃度をより高くすることができ、オ
ン抵抗の更なる低減化を達成することが可能である。な
お、図１３において、２０５はｐ型ベース層、２０６は
ｎ型ソース層、２０７はゲート絶縁膜、２０８はゲート
電極、２０９はドレイン電極、２１０はソース電極、２
１１はトレンチである。
【０００６】しかしながら、以上の従来型素子では、ｎ
型半導体層（ドリフト層）２０２をドレイン領域として
ＭＯＳ構造が構成されているため、ＭＯＳチャネル幅が
半減し、低いオン抵抗が得られないという問題があっ
た。
型半導体層（ドリフト層）２０２をドレイン領域として
ＭＯＳ構造が構成されているため、ＭＯＳチャネル幅が
半減し、低いオン抵抗が得られないという問題があっ
た。
【０００７】図１４はかかる問題点を説明するための図
である。図１４は、図１３における従来の素子の線分Ａ
−Ａ´における断面を示す断面図である。この図１４に
示すように、従来型の素子では、点線で示されるトレン
チ２１１の底よりも上の領域に至るまでｎ型半導体層２
０２及びｐ型半導体層２０３の上端が延在している。ま
た、ｎ型半導体層２０２及びｐ型半導体層２０３とｐ型
ベース層２０５とは直接接している構造となっている。
したがって、ゲート絶縁膜２０７に接するｐ型ベース層
２０５表面においてチャネルが形成されても、電子電流
が流れる部分は主として図１４の斜線の領域に限定され
ることになってしまい、有効な導通領域を十分な幅で形
成することができないという問題がある。このため、オ
ン抵抗の低減化は困難となっていた。
である。図１４は、図１３における従来の素子の線分Ａ
−Ａ´における断面を示す断面図である。この図１４に
示すように、従来型の素子では、点線で示されるトレン
チ２１１の底よりも上の領域に至るまでｎ型半導体層２
０２及びｐ型半導体層２０３の上端が延在している。ま
た、ｎ型半導体層２０２及びｐ型半導体層２０３とｐ型
ベース層２０５とは直接接している構造となっている。
したがって、ゲート絶縁膜２０７に接するｐ型ベース層
２０５表面においてチャネルが形成されても、電子電流
が流れる部分は主として図１４の斜線の領域に限定され
ることになってしまい、有効な導通領域を十分な幅で形
成することができないという問題がある。このため、オ
ン抵抗の低減化は困難となっていた。
【０００８】
【発明が解決しようとする課題】以上のように、従来の
高耐圧半導体素子は、オン抵抗を十分低減できないとい
う問題があった。本発明は、上記実情に鑑みてなされた
ものであり、その目的は、従来よりもオン抵抗の低い高
耐圧半導体素子を提供することにある。
高耐圧半導体素子は、オン抵抗を十分低減できないとい
う問題があった。本発明は、上記実情に鑑みてなされた
ものであり、その目的は、従来よりもオン抵抗の低い高
耐圧半導体素子を提供することにある。
【０００９】
【課題を解決するための手段】（構成）前述した課題を
解決するために、本発明の第１は、第１導電型ドレイン
層と、この第１導電型ドレイン層に接して形成され、オ
ン状態でドリフト電流を流すとともにオフ状態で空乏化
する第１導電型半導体層と、前記第１導電型ドレイン層
及び前記第１導電型半導体層に接して形成され、オフ状
態で空乏化する第２導電型半導体層と、前記第１導電型
半導体層及び前記第２導電型半導体層に接して形成され
た第１導電型ベース層と、前記第１導電型ベース層に接
して形成された第２導電型ベース層と、前記第２導電型
ベース層の表面に形成された第１導電型ソース層と、前
記第１導電型ソース層と前記第１導電型ベース層との間
の前記第２導電型ベース層表面に対向してゲート絶縁膜
を介して設けられたゲート電極と、前記第１導電型ドレ
イン層に形成された第１の主電極と、前記第１導電型ソ
ース層に形成された第２の主電極とを具備することを特
徴とする高耐圧半導体素子を提供する。
解決するために、本発明の第１は、第１導電型ドレイン
層と、この第１導電型ドレイン層に接して形成され、オ
ン状態でドリフト電流を流すとともにオフ状態で空乏化
する第１導電型半導体層と、前記第１導電型ドレイン層
及び前記第１導電型半導体層に接して形成され、オフ状
態で空乏化する第２導電型半導体層と、前記第１導電型
半導体層及び前記第２導電型半導体層に接して形成され
た第１導電型ベース層と、前記第１導電型ベース層に接
して形成された第２導電型ベース層と、前記第２導電型
ベース層の表面に形成された第１導電型ソース層と、前
記第１導電型ソース層と前記第１導電型ベース層との間
の前記第２導電型ベース層表面に対向してゲート絶縁膜
を介して設けられたゲート電極と、前記第１導電型ドレ
イン層に形成された第１の主電極と、前記第１導電型ソ
ース層に形成された第２の主電極とを具備することを特
徴とする高耐圧半導体素子を提供する。
【００１０】また、本発明の第２は、第１導電型ドレイ
ン層と、この第１導電型ドレイン層に接して形成された
第１導電型半導体層と、前記第１導電型ドレイン層及び
前記第１導電型半導体層に接して形成された第２導電型
半導体層と、前記第１導電型半導体層及び前記第２導電
型半導体層に接して形成された第１導電型ベース層と、
前記第１導電型ベース層に接して形成された第２導電型
ベース層と、前記第２導電型ベース層の表面に形成され
た第１導電型ソース層と、前記第１導電型ソース層と前
記第１導電型ベース層との間の前記第２導電型ベース層
表面に対向してゲート絶縁膜を介して設けられたゲート
電極と、前記第１導電型ドレイン層に形成された第１の
主電極と、前記第１導電型ソース層に形成された第２の
主電極とを備え、前記第１導電型半導体層と前記第２導
電型半導体層とは交互に繰り返し配列されていることを
特徴とする高耐圧半導体素子を提供する。
ン層と、この第１導電型ドレイン層に接して形成された
第１導電型半導体層と、前記第１導電型ドレイン層及び
前記第１導電型半導体層に接して形成された第２導電型
半導体層と、前記第１導電型半導体層及び前記第２導電
型半導体層に接して形成された第１導電型ベース層と、
前記第１導電型ベース層に接して形成された第２導電型
ベース層と、前記第２導電型ベース層の表面に形成され
た第１導電型ソース層と、前記第１導電型ソース層と前
記第１導電型ベース層との間の前記第２導電型ベース層
表面に対向してゲート絶縁膜を介して設けられたゲート
電極と、前記第１導電型ドレイン層に形成された第１の
主電極と、前記第１導電型ソース層に形成された第２の
主電極とを備え、前記第１導電型半導体層と前記第２導
電型半導体層とは交互に繰り返し配列されていることを
特徴とする高耐圧半導体素子を提供する。
【００１１】また、本発明の第３は、第１導電型ドレイ
ン層と、この第１導電型ドレイン層上に形成され、横方
向に交互に繰り返し配列された第１導電型半導体層及び
第２導電型半導体層と、前記第１導電型半導体層及び前
記第２導電型半導体層上に形成された第１導電型ベース
層と、前記第１導電型ベース層に隣接して形成された第
２導電型ベース層と、前記第２導電型ベース層の表面に
形成された第１導電型ソース層と、前記第１導電型ソー
ス層と前記第１導電型ベース層との間の前記第２導電型
ベース層表面に対向してゲート絶縁膜を介して設けられ
たゲート電極と、前記第１導電型ドレイン層に形成され
た第１の主電極と、前記第１導電型ソース層に形成され
た第２の主電極とを具備することを特徴とする高耐圧半
導体素子を提供する。
ン層と、この第１導電型ドレイン層上に形成され、横方
向に交互に繰り返し配列された第１導電型半導体層及び
第２導電型半導体層と、前記第１導電型半導体層及び前
記第２導電型半導体層上に形成された第１導電型ベース
層と、前記第１導電型ベース層に隣接して形成された第
２導電型ベース層と、前記第２導電型ベース層の表面に
形成された第１導電型ソース層と、前記第１導電型ソー
ス層と前記第１導電型ベース層との間の前記第２導電型
ベース層表面に対向してゲート絶縁膜を介して設けられ
たゲート電極と、前記第１導電型ドレイン層に形成され
た第１の主電極と、前記第１導電型ソース層に形成され
た第２の主電極とを具備することを特徴とする高耐圧半
導体素子を提供する。
【００１２】かかる本発明の第３において、以下の構成
を備えることが好ましい。 （１）前記第１導電型ソース層及び前記第２導電型ベー
ス層を貫通し、前記第１導電型ベース層に接して設けら
れた溝と、この溝の内部にゲート絶縁膜を介してゲート
電極が設けられていること。
を備えることが好ましい。 （１）前記第１導電型ソース層及び前記第２導電型ベー
ス層を貫通し、前記第１導電型ベース層に接して設けら
れた溝と、この溝の内部にゲート絶縁膜を介してゲート
電極が設けられていること。
【００１３】（２）（１）において、前記第１導電型ベ
ース層の下面は前記溝の底面よりも下に位置すること。 （３）（２）において、前記第２導電型ベース層表面に
形成されるチャネルの幅方向に、前記第１導電型半導体
層及び前記第２導電型半導体層が交互に繰り返し配列さ
れていること。
ース層の下面は前記溝の底面よりも下に位置すること。 （３）（２）において、前記第２導電型ベース層表面に
形成されるチャネルの幅方向に、前記第１導電型半導体
層及び前記第２導電型半導体層が交互に繰り返し配列さ
れていること。
【００１４】（４）（２）において、前記溝は複数配列
されて形成され、この配列方向に前記第１導電型半導体
層及び前記第２導電型半導体層が交互に繰り返し配列さ
れていること。
されて形成され、この配列方向に前記第１導電型半導体
層及び前記第２導電型半導体層が交互に繰り返し配列さ
れていること。
【００１５】（５）（２）において、前記第２導電型半
導体層と前記第２導電型ベース層とは、第２導電型コン
タクト層を介してお互いに接続して形成されているこ
と。 （６）（１）において、前記第１導電型ベース層の下面
は前記溝の底面よりも上に位置すること。
導体層と前記第２導電型ベース層とは、第２導電型コン
タクト層を介してお互いに接続して形成されているこ
と。 （６）（１）において、前記第１導電型ベース層の下面
は前記溝の底面よりも上に位置すること。
【００１６】（７）（６）において、前記第２導電型ベ
ース層表面に形成されるチャネルの幅方向に、前記第１
導電型半導体層及び前記第２導電型半導体層が交互に繰
り返し配列されていること。
ース層表面に形成されるチャネルの幅方向に、前記第１
導電型半導体層及び前記第２導電型半導体層が交互に繰
り返し配列されていること。
【００１７】（８）（６）において、前記第２導電型半
導体層と前記第２導電型ベース層とは、第２導電型コン
タクト層を介してお互いに接続して形成されているこ
と。 （９）前記第１導電型ベース層の上面と前記第２導電型
ベース層の上面とは、実質的に同一面内にあり、前記第
１導電型ベース層の上面にゲート絶縁膜を介してゲート
電極が設けられていること。
導体層と前記第２導電型ベース層とは、第２導電型コン
タクト層を介してお互いに接続して形成されているこ
と。 （９）前記第１導電型ベース層の上面と前記第２導電型
ベース層の上面とは、実質的に同一面内にあり、前記第
１導電型ベース層の上面にゲート絶縁膜を介してゲート
電極が設けられていること。
【００１８】（１０）（９）において、前記第１導電型
ベース層の下面は前記第２導電型ベース層の下面よりも
下に位置すること。 （１１）（１０）において、前記第２導電型ベース層表
面に形成されるチャネルの幅方向に、前記第１導電型半
導体層及び前記第２導電型半導体層が交互に繰り返し配
列されていること。
ベース層の下面は前記第２導電型ベース層の下面よりも
下に位置すること。 （１１）（１０）において、前記第２導電型ベース層表
面に形成されるチャネルの幅方向に、前記第１導電型半
導体層及び前記第２導電型半導体層が交互に繰り返し配
列されていること。
【００１９】（１２）（１０）において、前記第２導電
型ベース層表面に形成されるチャネルの長さ方向に、前
記第１導電型半導体層及び前記第２導電型半導体層が交
互に繰り返し配列されていること。
型ベース層表面に形成されるチャネルの長さ方向に、前
記第１導電型半導体層及び前記第２導電型半導体層が交
互に繰り返し配列されていること。
【００２０】（１３）（１０）において、前記第２導電
型半導体層と前記第２導電型ベース層とは、第２導電型
コンタクト層を介してお互いに接続して形成されている
こと。
型半導体層と前記第２導電型ベース層とは、第２導電型
コンタクト層を介してお互いに接続して形成されている
こと。
【００２１】（１４）（９）において、前記第１導電型
ベース層の下面は前記第２導電型ベース層の下面よりも
上に位置すること。 （１５）（１４）において、前記第２導電型ベース層表
面に形成されるチャネルの幅方向に、前記第１導電型半
導体層及び前記第２導電型半導体層が交互に繰り返し配
列されていること。
ベース層の下面は前記第２導電型ベース層の下面よりも
上に位置すること。 （１５）（１４）において、前記第２導電型ベース層表
面に形成されるチャネルの幅方向に、前記第１導電型半
導体層及び前記第２導電型半導体層が交互に繰り返し配
列されていること。
【００２２】（１６）（１４）において、前記第２導電
型ベース層表面に形成されるチャネルの長さ方向に、前
記第１導電型半導体層及び前記第２導電型半導体層が交
互に繰り返し配列されていること。
型ベース層表面に形成されるチャネルの長さ方向に、前
記第１導電型半導体層及び前記第２導電型半導体層が交
互に繰り返し配列されていること。
【００２３】また、本発明の第４は、第２導電型高抵抗
層上に形成された第１導電型ドレイン層と、前記第２導
電型高抵抗層上に前記第１導電型ドレイン層とは離間し
て形成された第２導電型ベース層と、この第２導電型ベ
ース層表面に隣接して形成された第１導電型ベース層
と、この第１導電型ベース層と前記第１導電型ドレイン
層との間に形成され、これらの層を結ぶ方向と概略直交
する方向に交互に繰り返し配列された第１導電型半導体
層及び第２導電型半導体層と、前記第２導電型ベース層
の表面に形成された第１導電型ソース層と、前記第１導
電型ソース層と前記第１導電型ベース層との間の前記第
２導電型ベース層表面に対向してゲート絶縁膜を介して
設けられたゲート電極と、前記第１導電型ドレイン層に
形成された第１の主電極と、前記第１導電型ソース層に
形成された第２の主電極とを具備することを特徴とする
高耐圧半導体素子を提供する。
層上に形成された第１導電型ドレイン層と、前記第２導
電型高抵抗層上に前記第１導電型ドレイン層とは離間し
て形成された第２導電型ベース層と、この第２導電型ベ
ース層表面に隣接して形成された第１導電型ベース層
と、この第１導電型ベース層と前記第１導電型ドレイン
層との間に形成され、これらの層を結ぶ方向と概略直交
する方向に交互に繰り返し配列された第１導電型半導体
層及び第２導電型半導体層と、前記第２導電型ベース層
の表面に形成された第１導電型ソース層と、前記第１導
電型ソース層と前記第１導電型ベース層との間の前記第
２導電型ベース層表面に対向してゲート絶縁膜を介して
設けられたゲート電極と、前記第１導電型ドレイン層に
形成された第１の主電極と、前記第１導電型ソース層に
形成された第２の主電極とを具備することを特徴とする
高耐圧半導体素子を提供する。
【００２４】かかる本発明の第４において、以下の構成
を備えることが好ましい。 （１）前記第１導電型ベース層は、前記第２導電型ベー
ス層の前記第１導電型ドレイン層側表面に隣接して形成
され、前記第１導電型ソース層から前記第１導電型ベー
ス層にわたって溝が設けられ、この溝の内部にゲート絶
縁膜を介してゲート電極が設けられていること。
を備えることが好ましい。 （１）前記第１導電型ベース層は、前記第２導電型ベー
ス層の前記第１導電型ドレイン層側表面に隣接して形成
され、前記第１導電型ソース層から前記第１導電型ベー
ス層にわたって溝が設けられ、この溝の内部にゲート絶
縁膜を介してゲート電極が設けられていること。
【００２５】（２）（１）において、前記溝は、前記第
１導電型半導体層及び前記第２導電型半導体層の配列方
向と概略平行に複数配列されていること。 （３）（２）において、前記第１導電型ベース層の前記
第１導電型ドレイン層側端面は、前記溝の前記第１導電
型ドレイン層側端面よりも当該ドレイン層側に位置する
こと。
１導電型半導体層及び前記第２導電型半導体層の配列方
向と概略平行に複数配列されていること。 （３）（２）において、前記第１導電型ベース層の前記
第１導電型ドレイン層側端面は、前記溝の前記第１導電
型ドレイン層側端面よりも当該ドレイン層側に位置する
こと。
【００２６】（４）前記第１導電型ベース層は、前記第
２導電型ベース層の下面に隣接して形成され、前記第１
導電型ソース層及び前記第２導電型ベース層を貫通し、
前記第１導電型ベース層に接して溝が設けられ、この溝
の内部にゲート絶縁膜を介してゲート電極が設けられて
いること。
２導電型ベース層の下面に隣接して形成され、前記第１
導電型ソース層及び前記第２導電型ベース層を貫通し、
前記第１導電型ベース層に接して溝が設けられ、この溝
の内部にゲート絶縁膜を介してゲート電極が設けられて
いること。
【００２７】（５）前記第１導電型ベース層の上面と前
記第２導電型ベース層の上面とは、実質的に同一面内に
あり、前記第１導電型ベース層の上面にゲート絶縁膜を
介してゲート電極が設けられていること （作用）本発明によれば、互いに接して交互に形成され
た第１導電型ドリフト層及び第２導電型ドリフト層は、
第１導電型ベース層を介して絶縁ゲート電極直下の第２
導電型ベース層（チャネル形成層）と接続されているの
で、第２導電型ベース層の全ての幅にわたってチャネル
領域として作用させることができ、従来型素子よりも低
いオン抵抗を得ることが可能である。
記第２導電型ベース層の上面とは、実質的に同一面内に
あり、前記第１導電型ベース層の上面にゲート絶縁膜を
介してゲート電極が設けられていること （作用）本発明によれば、互いに接して交互に形成され
た第１導電型ドリフト層及び第２導電型ドリフト層は、
第１導電型ベース層を介して絶縁ゲート電極直下の第２
導電型ベース層（チャネル形成層）と接続されているの
で、第２導電型ベース層の全ての幅にわたってチャネル
領域として作用させることができ、従来型素子よりも低
いオン抵抗を得ることが可能である。
【００２８】
【発明の実施の形態】以下、本発明の実施形態について
図面を参照しつつ詳細に説明する。なお、以下の全ての
実施形態では第１導電型としてｎ型、第２導電型として
ｐ型を用いている。
図面を参照しつつ詳細に説明する。なお、以下の全ての
実施形態では第１導電型としてｎ型、第２導電型として
ｐ型を用いている。
【００２９】（第１の実施形態）図１は、本発明の第１
の実施形態に係る縦型の高耐圧半導体素子の構造を示す
断面図である。この実施形態は、縦型のＭＯＳ型高耐圧
半導体素子に対して本発明を適用した実施形態である。
の実施形態に係る縦型の高耐圧半導体素子の構造を示す
断面図である。この実施形態は、縦型のＭＯＳ型高耐圧
半導体素子に対して本発明を適用した実施形態である。
【００３０】図１に示すように、ｎ型ドレイン層１に接
して、平面的に交互に繰り返し配列されたストライプ状
のｎ型ドリフト層２とｐ型ドリフト層３が形成されてい
る。このｎ型ドリフト層２とｐ型ドリフト層３とは、後
述するｐ型ベース層５の表面に形成されるチャネルの幅
方向に交互に繰り返し配列されている。なお、ｎ型ドリ
フト層２とｐ型ドリフト層３それぞれの濃度及び厚みは
共に、厚みが５μｍの場合で濃度がおよそ５×１０15ｃ
ｍ-3、厚みが０．５μｍの場合で濃度がおよそ１×１０
17ｃｍ-3である。
して、平面的に交互に繰り返し配列されたストライプ状
のｎ型ドリフト層２とｐ型ドリフト層３が形成されてい
る。このｎ型ドリフト層２とｐ型ドリフト層３とは、後
述するｐ型ベース層５の表面に形成されるチャネルの幅
方向に交互に繰り返し配列されている。なお、ｎ型ドリ
フト層２とｐ型ドリフト層３それぞれの濃度及び厚みは
共に、厚みが５μｍの場合で濃度がおよそ５×１０15ｃ
ｍ-3、厚みが０．５μｍの場合で濃度がおよそ１×１０
17ｃｍ-3である。
【００３１】さらに、ｎ型ドリフト層２およびｐ型ドリ
フト層３の両方に接するようにｎ型ベース層４が形成さ
れている。ｎ型ベース層４にはｐ型ベース層５が選択的
に形成され、ｐ型ベース層５の表面にはｎ型ソース層６
が形成され、ｎ型ソース層６からｐ型ベース層５を通っ
てｎ型ベース層４に至る深さの複数のトレンチ溝１１が
選択的に配列形成されている。このトレンチ溝１１内に
は、ゲート絶縁膜７を介して絶縁ゲート電極８が配設さ
れている。
フト層３の両方に接するようにｎ型ベース層４が形成さ
れている。ｎ型ベース層４にはｐ型ベース層５が選択的
に形成され、ｐ型ベース層５の表面にはｎ型ソース層６
が形成され、ｎ型ソース層６からｐ型ベース層５を通っ
てｎ型ベース層４に至る深さの複数のトレンチ溝１１が
選択的に配列形成されている。このトレンチ溝１１内に
は、ゲート絶縁膜７を介して絶縁ゲート電極８が配設さ
れている。
【００３２】これらの構造によって、絶縁ゲート電極
８、ｎ型ソース層６、ｐ型ベース層５、ｎ型ベース層４
により、トレンチ溝１１側壁のｐ型ベース層５表面をチ
ャネル領域とする電子注入用ｎチャネルＭＯＳＦＥＴが
構成されている。なお、９はドレイン電極、１０はソー
ス電極である。
８、ｎ型ソース層６、ｐ型ベース層５、ｎ型ベース層４
により、トレンチ溝１１側壁のｐ型ベース層５表面をチ
ャネル領域とする電子注入用ｎチャネルＭＯＳＦＥＴが
構成されている。なお、９はドレイン電極、１０はソー
ス電極である。
【００３３】図２は、図１の高耐圧半導体素子のＡＡ´
を通る面における断面図である。図１と同一部分には同
一の符号を付して示し、詳細な説明を省略する。図２中
の斜線部分は電子電流が流れる部分を表すが、この図２
からわかるように、絶縁ゲート電極８に対向するトレン
チ溝１１の側壁部分に接するｐ型ベース層５表面の全領
域に電子電流が流れる。したがって、有効な導通領域を
十分な幅で形成することが可能となり、素子のオン抵抗
を著しく低減することが可能である。
を通る面における断面図である。図１と同一部分には同
一の符号を付して示し、詳細な説明を省略する。図２中
の斜線部分は電子電流が流れる部分を表すが、この図２
からわかるように、絶縁ゲート電極８に対向するトレン
チ溝１１の側壁部分に接するｐ型ベース層５表面の全領
域に電子電流が流れる。したがって、有効な導通領域を
十分な幅で形成することが可能となり、素子のオン抵抗
を著しく低減することが可能である。
【００３４】（第２の実施形態）図３は、本発明の第２
の実施形態に係る縦型の高耐圧半導体素子の構造を示す
断面図である。図１と同一部分には同一の符号を付して
示し説明は省略する。本実施形態の高耐圧半導体素子が
第１の実施形態のものと異なる点は、繰り返し配列され
たストライプ状のｎ型ドリフト層３２とｐ型ドリフト層
３３の配列向きが異なる点である。
の実施形態に係る縦型の高耐圧半導体素子の構造を示す
断面図である。図１と同一部分には同一の符号を付して
示し説明は省略する。本実施形態の高耐圧半導体素子が
第１の実施形態のものと異なる点は、繰り返し配列され
たストライプ状のｎ型ドリフト層３２とｐ型ドリフト層
３３の配列向きが異なる点である。
【００３５】即ち、本実施形態の素子では、ｎ型ドリフ
ト層３２とｐ型ドリフト層３３とは、複数のトレンチ溝
１１が配列される配列方向に交互に繰り返し配列されて
いる。かかる配列の構造では、ｎ型ドリフト層３２及び
ｐ型ドリフト層３３とｐ型ベース層５との間にｎ型ベー
ス層４が挿入されることとなり、ｎ型ドリフト層３２と
ｐ型ドリフト層３３とがｐ型ベース層５のチャネル領域
と位置合わせずれして形成された場合でも、チャネル領
域及びその幅を十分に確保することが可能である。
ト層３２とｐ型ドリフト層３３とは、複数のトレンチ溝
１１が配列される配列方向に交互に繰り返し配列されて
いる。かかる配列の構造では、ｎ型ドリフト層３２及び
ｐ型ドリフト層３３とｐ型ベース層５との間にｎ型ベー
ス層４が挿入されることとなり、ｎ型ドリフト層３２と
ｐ型ドリフト層３３とがｐ型ベース層５のチャネル領域
と位置合わせずれして形成された場合でも、チャネル領
域及びその幅を十分に確保することが可能である。
【００３６】従来型素子のようにｎ型ドリフト層３２及
びｐ型ドリフト層３３とｐ型ベース層５との間にｎ型ベ
ース層４が挿入されない場合には、ｎ型ドリフト層３２
とｐ型ドリフト層３３とがｐ型ベース層５のチャネル領
域と位置合わせずれして形成されると、ｎ型ソース層、
ｐ型ベース層、ｎ型ドリフト層よりなるＭＯＳＦＥＴが
構成されない領域が生じ、結果的にＭＯＳチャネルの導
通領域幅を十分に確保することができなくなってしまう
という問題があった。本発明によれば、上記したように
ｎ型ベース層４の介在により、かかる問題を解決してオ
ン抵抗を低減することが可能である。
びｐ型ドリフト層３３とｐ型ベース層５との間にｎ型ベ
ース層４が挿入されない場合には、ｎ型ドリフト層３２
とｐ型ドリフト層３３とがｐ型ベース層５のチャネル領
域と位置合わせずれして形成されると、ｎ型ソース層、
ｐ型ベース層、ｎ型ドリフト層よりなるＭＯＳＦＥＴが
構成されない領域が生じ、結果的にＭＯＳチャネルの導
通領域幅を十分に確保することができなくなってしまう
という問題があった。本発明によれば、上記したように
ｎ型ベース層４の介在により、かかる問題を解決してオ
ン抵抗を低減することが可能である。
【００３７】（第３の実施形態）図４は、本発明の第３
の実施形態に係る縦型の高耐圧半導体素子の構造を示す
断面図である。図３と同一部分には同一の符号を付して
示し説明は省略する。本実施形態の高耐圧半導体素子が
第２の実施形態のものと異なる点は、繰り返し配列され
たストライプ状のｎ型ドリフト層４２とｐ型ドリフト層
４３が、ｐ型半導体層４４を介してｐ型ベース層５に対
して接続している点である。
の実施形態に係る縦型の高耐圧半導体素子の構造を示す
断面図である。図３と同一部分には同一の符号を付して
示し説明は省略する。本実施形態の高耐圧半導体素子が
第２の実施形態のものと異なる点は、繰り返し配列され
たストライプ状のｎ型ドリフト層４２とｐ型ドリフト層
４３が、ｐ型半導体層４４を介してｐ型ベース層５に対
して接続している点である。
【００３８】即ち、前述した実施形態のように、繰り返
し配列されたストライプ状のｎ型ドリフト層３２とｐ型
ドリフト層３３とがｎ型ベース層４によりｐ型ベース層
５と分離された状態では、ＯＦＦ時に、ｎ型ドリフト層
３２はｎ型ドレイン層１と接続されているために当該層
とほぼ同電位の状態となるが、ｐ型ドリフト層３３は、
ｐ型ベース層５の底面より伸びる空乏層がｐ型ドリフト
層３３に接するまでの時間は、いわばフローティングの
電位状態となる。この場合、ｎ型ドリフト層３２とｐ型
ドリフト層３３との間に、これらの層が空乏化するため
に十分な電圧がかからない場合があり、耐圧特性が不安
定となる場合もある。
し配列されたストライプ状のｎ型ドリフト層３２とｐ型
ドリフト層３３とがｎ型ベース層４によりｐ型ベース層
５と分離された状態では、ＯＦＦ時に、ｎ型ドリフト層
３２はｎ型ドレイン層１と接続されているために当該層
とほぼ同電位の状態となるが、ｐ型ドリフト層３３は、
ｐ型ベース層５の底面より伸びる空乏層がｐ型ドリフト
層３３に接するまでの時間は、いわばフローティングの
電位状態となる。この場合、ｎ型ドリフト層３２とｐ型
ドリフト層３３との間に、これらの層が空乏化するため
に十分な電圧がかからない場合があり、耐圧特性が不安
定となる場合もある。
【００３９】本実施形態によれば、第２の実施形態の素
子で得られる効果の他、以下に述べる効果を得ることが
可能である。即ち、実施形態のストライプ状のｎ型ドリ
フト層４２とｐ型ドリフト層４３とが、ｐ型半導体層４
４を介してｐ型ベース層５に対して接続しているので、
ｐ型ドリフト層４３はｐ型半導体層４４によりｐ型ベー
ス層５とほぼ同電位の状態になる。したがって、ｎ型ド
リフト層４２とｐ型ドリフト層４３とが空乏化するため
に十分な電圧が当該層の間に確実に印加されるようにす
ることができ、耐圧を安定的に確保することが可能とな
る。
子で得られる効果の他、以下に述べる効果を得ることが
可能である。即ち、実施形態のストライプ状のｎ型ドリ
フト層４２とｐ型ドリフト層４３とが、ｐ型半導体層４
４を介してｐ型ベース層５に対して接続しているので、
ｐ型ドリフト層４３はｐ型半導体層４４によりｐ型ベー
ス層５とほぼ同電位の状態になる。したがって、ｎ型ド
リフト層４２とｐ型ドリフト層４３とが空乏化するため
に十分な電圧が当該層の間に確実に印加されるようにす
ることができ、耐圧を安定的に確保することが可能とな
る。
【００４０】なお、本実施形態の素子では、ストライプ
状のｎ型ドリフト層４２とｐ型ドリフト層４３の厚みが
従来例のものに比べて大きくなっている。これは、ｎ型
ベース層４をｎ型ドリフト層４２及びｐ型ドリフト層４
３とｐ型ベース層５との間に挿入したことにより、チャ
ネル幅の問題を解決することができ、ｎ型ドリフト層４
２とｐ型ドリフト層４３の厚みに関する自由度が向上し
たためでもある。
状のｎ型ドリフト層４２とｐ型ドリフト層４３の厚みが
従来例のものに比べて大きくなっている。これは、ｎ型
ベース層４をｎ型ドリフト層４２及びｐ型ドリフト層４
３とｐ型ベース層５との間に挿入したことにより、チャ
ネル幅の問題を解決することができ、ｎ型ドリフト層４
２とｐ型ドリフト層４３の厚みに関する自由度が向上し
たためでもある。
【００４１】（第４の実施形態）図５は、本発明の第４
の実施形態に係る縦型の高耐圧半導体素子の構造を示す
断面図である。図１と同一部分には同一の符号を付して
示し説明は省略する。本実施形態の高耐圧半導体素子が
第１の実施形態のものと異なる点は、繰り返し配列され
たストライプ状のｎ型ドリフト層５２及びｐ型ドリフト
層５３の上端面が、トレンチ溝１１の底面よりも上に位
置する点である。かかるｎ型ベース層５４の厚みは、Ｏ
ＦＦ時に層全体が比較的低電圧で完全空乏化する程度の
厚みとなっている。
の実施形態に係る縦型の高耐圧半導体素子の構造を示す
断面図である。図１と同一部分には同一の符号を付して
示し説明は省略する。本実施形態の高耐圧半導体素子が
第１の実施形態のものと異なる点は、繰り返し配列され
たストライプ状のｎ型ドリフト層５２及びｐ型ドリフト
層５３の上端面が、トレンチ溝１１の底面よりも上に位
置する点である。かかるｎ型ベース層５４の厚みは、Ｏ
ＦＦ時に層全体が比較的低電圧で完全空乏化する程度の
厚みとなっている。
【００４２】上記第３の実施形態で述べたように、繰り
返し配列されたストライプ状のｎ型ドリフト層２とｐ型
ドリフト層３とがｎ型ベース層４によりｐ型ベース層５
と分離された状態では、これらｎ型ドリフト層２とｐ型
ドリフト層３との間に、低電圧時は十分な電圧がかから
ない場合があり、耐圧が不安定になる場合もある。
返し配列されたストライプ状のｎ型ドリフト層２とｐ型
ドリフト層３とがｎ型ベース層４によりｐ型ベース層５
と分離された状態では、これらｎ型ドリフト層２とｐ型
ドリフト層３との間に、低電圧時は十分な電圧がかから
ない場合があり、耐圧が不安定になる場合もある。
【００４３】しかし、本実施形態によれば、第１の実施
形態の素子で得られる効果の他、以下に述べる効果を得
ることが可能である。即ち、ターンＯＦＦ時に絶縁ゲー
ト電極８に負電圧を印加することによってゲート絶縁膜
７に接するｎ型ベース層５４表面にｐチャネルが形成さ
れ、ｐ型ベース層５とｐ型ドリフト層５３とがこのｐチ
ャネルによって電気的に接続される。したがって、低電
圧時でもｐ型ドリフト層５３の電位を固定することがで
き、ｎ型ドリフト層５２及びｐ型ドリフト層５３におけ
る完全空乏化を安定させ、素子の耐圧を安定して確保す
ることが可能である。
形態の素子で得られる効果の他、以下に述べる効果を得
ることが可能である。即ち、ターンＯＦＦ時に絶縁ゲー
ト電極８に負電圧を印加することによってゲート絶縁膜
７に接するｎ型ベース層５４表面にｐチャネルが形成さ
れ、ｐ型ベース層５とｐ型ドリフト層５３とがこのｐチ
ャネルによって電気的に接続される。したがって、低電
圧時でもｐ型ドリフト層５３の電位を固定することがで
き、ｎ型ドリフト層５２及びｐ型ドリフト層５３におけ
る完全空乏化を安定させ、素子の耐圧を安定して確保す
ることが可能である。
【００４４】（第５の実施形態）図６は、本発明の第５
の実施形態に係る縦型の高耐圧半導体素子の構造を示す
断面図である。図１と同一部分には同一の符号を付して
示し説明は省略する。本実施形態の高耐圧半導体素子が
第１の実施形態のものと異なる点は、第１の実施形態の
素子がトレンチ型のＭＯＳ型高耐圧半導体素子であるの
に対して、本実施形態のものはプレーナ型のＭＯＳ型高
耐圧半導体素子である点である。
の実施形態に係る縦型の高耐圧半導体素子の構造を示す
断面図である。図１と同一部分には同一の符号を付して
示し説明は省略する。本実施形態の高耐圧半導体素子が
第１の実施形態のものと異なる点は、第１の実施形態の
素子がトレンチ型のＭＯＳ型高耐圧半導体素子であるの
に対して、本実施形態のものはプレーナ型のＭＯＳ型高
耐圧半導体素子である点である。
【００４５】即ち、ｎ型ドリフト層２およびｐ型ドリフ
ト層３の両方に接するようにｎ型ベース層６４が形成さ
れている。ｎ型ベース層６４内にはｐ型ベース層６５が
選択的に形成され、ｐ型ベース層６５の表面にはｎ型ソ
ース層６６が選択的に形成され、またｎ型ソース層６６
とｎ型ベース層６４間のｐ型ベース層６５表面上にはゲ
ート絶縁膜６７を介して絶縁ゲート電極６８が配設され
ている。ゲート絶縁膜６７及び絶縁ゲート電極６８はｎ
型ベース層６４上にまで延在している。
ト層３の両方に接するようにｎ型ベース層６４が形成さ
れている。ｎ型ベース層６４内にはｐ型ベース層６５が
選択的に形成され、ｐ型ベース層６５の表面にはｎ型ソ
ース層６６が選択的に形成され、またｎ型ソース層６６
とｎ型ベース層６４間のｐ型ベース層６５表面上にはゲ
ート絶縁膜６７を介して絶縁ゲート電極６８が配設され
ている。ゲート絶縁膜６７及び絶縁ゲート電極６８はｎ
型ベース層６４上にまで延在している。
【００４６】これらの構造によって、絶縁ゲート電極６
８、ｎ型ソース層６６、ｐ型ベース層６５、ｎ型ベース
層６４により、ｐ型ベース層６５表面をチャネル領域と
する電子注入用ｎチャネルＭＯＳＦＥＴが構成されてい
る。なお、９はドレイン電極、７０はソース電極であ
る。
８、ｎ型ソース層６６、ｐ型ベース層６５、ｎ型ベース
層６４により、ｐ型ベース層６５表面をチャネル領域と
する電子注入用ｎチャネルＭＯＳＦＥＴが構成されてい
る。なお、９はドレイン電極、７０はソース電極であ
る。
【００４７】本実施形態の高耐圧半導体素子によって
も、第１の実施形態の素子と同様にｐ型ベース層６５表
面の全領域をｎチャネルの導通領域として作用させるこ
とができ、したがって、有効なチャネル領域を十分な幅
で形成することが可能となり、素子のオン抵抗を著しく
低減することが可能である。
も、第１の実施形態の素子と同様にｐ型ベース層６５表
面の全領域をｎチャネルの導通領域として作用させるこ
とができ、したがって、有効なチャネル領域を十分な幅
で形成することが可能となり、素子のオン抵抗を著しく
低減することが可能である。
【００４８】（第６の実施形態）図７は、本発明の第６
の実施形態に係る縦型の高耐圧半導体素子の構造を示す
断面図である。図６と同一部分には同一の符号を付して
示し説明は省略する。本実施形態の高耐圧半導体素子が
第５の実施形態のものと異なる点は、繰り返し配列され
たストライプ状のｎ型ドリフト層７２とｐ型ドリフト層
７３の配列向きが異なる点である。
の実施形態に係る縦型の高耐圧半導体素子の構造を示す
断面図である。図６と同一部分には同一の符号を付して
示し説明は省略する。本実施形態の高耐圧半導体素子が
第５の実施形態のものと異なる点は、繰り返し配列され
たストライプ状のｎ型ドリフト層７２とｐ型ドリフト層
７３の配列向きが異なる点である。
【００４９】即ち、本実施形態の素子では、ｎ型ドリフ
ト層７２とｐ型ドリフト層７３とは、ｐ型ベース層６５
表面に形成されるチャネルの長さ方向に交互に繰り返し
配列されている。かかる配列の構造では、ｎ型ドリフト
層７２及びｐ型ドリフト層７３とｐ型ベース層６５との
間にｎ型ベース層６４が挿入されることとなり、ｎ型ド
リフト層７２とｐ型ドリフト層７３とがｐ型ベース層６
５のチャネル領域と位置合わせずれして形成された場合
でも、有効なチャネル領域及びその幅を十分に確保する
ことが可能である。
ト層７２とｐ型ドリフト層７３とは、ｐ型ベース層６５
表面に形成されるチャネルの長さ方向に交互に繰り返し
配列されている。かかる配列の構造では、ｎ型ドリフト
層７２及びｐ型ドリフト層７３とｐ型ベース層６５との
間にｎ型ベース層６４が挿入されることとなり、ｎ型ド
リフト層７２とｐ型ドリフト層７３とがｐ型ベース層６
５のチャネル領域と位置合わせずれして形成された場合
でも、有効なチャネル領域及びその幅を十分に確保する
ことが可能である。
【００５０】従来型素子のようにｎ型ドリフト層７２及
びｐ型ドリフト層７３とｐ型ベース層６５との間にｎ型
ベース層６４が挿入されない場合には、ｎ型ドリフト層
７２とｐ型ドリフト層７３とがｐ型ベース層６５のチャ
ネル領域と位置合わせずれして形成されると、ｐ型ベー
ス層６５のチャネルにおける電子電流導通領域の幅を十
分に確保することができないという問題があった。本発
明によれば、上記したようにｎ型ベース層６４の介在に
より、かかる問題を解決してオン抵抗を低減することが
可能である。
びｐ型ドリフト層７３とｐ型ベース層６５との間にｎ型
ベース層６４が挿入されない場合には、ｎ型ドリフト層
７２とｐ型ドリフト層７３とがｐ型ベース層６５のチャ
ネル領域と位置合わせずれして形成されると、ｐ型ベー
ス層６５のチャネルにおける電子電流導通領域の幅を十
分に確保することができないという問題があった。本発
明によれば、上記したようにｎ型ベース層６４の介在に
より、かかる問題を解決してオン抵抗を低減することが
可能である。
【００５１】（第７の実施形態）図８は、本発明の第７
の実施形態に係る縦型の高耐圧半導体素子の構造を示す
断面図である。図６と同一部分には同一の符号を付して
示し説明は省略する。本実施形態の高耐圧半導体素子が
第５の実施形態のものと異なる点は、繰り返し配列され
たストライプ状のｎ型ドリフト層８２とｐ型ドリフト層
８３が、ｐ型ベース層６５に対して直接接続している点
である。
の実施形態に係る縦型の高耐圧半導体素子の構造を示す
断面図である。図６と同一部分には同一の符号を付して
示し説明は省略する。本実施形態の高耐圧半導体素子が
第５の実施形態のものと異なる点は、繰り返し配列され
たストライプ状のｎ型ドリフト層８２とｐ型ドリフト層
８３が、ｐ型ベース層６５に対して直接接続している点
である。
【００５２】即ち、前述した実施形態のように、繰り返
し配列されたストライプ状のｎ型ドリフト層２とｐ型ド
リフト層３とがｎ型ベース層６４によりｐ型ベース層６
５と分離された状態では、ＯＦＦ時に、ｎ型ドリフト層
２はｎ型ドレイン層１と接続されているために当該層と
ほぼ同電位の状態となるが、ｐ型ドリフト層３はいわば
フローティングの電位状態となる。この場合、低電圧印
加時には、ｎ型ドリフト層２とｐ型ドリフト層３との間
に、これらの層が空乏化するために十分な電圧がかから
ない場合があり、耐圧を安定的に確保することが困難と
なる場合もある。
し配列されたストライプ状のｎ型ドリフト層２とｐ型ド
リフト層３とがｎ型ベース層６４によりｐ型ベース層６
５と分離された状態では、ＯＦＦ時に、ｎ型ドリフト層
２はｎ型ドレイン層１と接続されているために当該層と
ほぼ同電位の状態となるが、ｐ型ドリフト層３はいわば
フローティングの電位状態となる。この場合、低電圧印
加時には、ｎ型ドリフト層２とｐ型ドリフト層３との間
に、これらの層が空乏化するために十分な電圧がかから
ない場合があり、耐圧を安定的に確保することが困難と
なる場合もある。
【００５３】本実施形態によれば、第５の実施形態の素
子で得られる効果の他、以下に述べる効果を得ることが
可能である。即ち、実施形態のストライプ状のｎ型ドリ
フト層８２とｐ型ドリフト層８３とが、ｐ型ベース層６
５に対して直接接続しているので、ｐ型ドリフト層８３
はｐ型ベース層６５とほぼ同電位の状態になる。したが
って、ｎ型ドリフト層８２とｐ型ドリフト層８３とが空
乏化するために十分な電圧が当該層の間に確実に印加さ
れるようにすることができ、耐圧を安定して確保するこ
とが可能となる。
子で得られる効果の他、以下に述べる効果を得ることが
可能である。即ち、実施形態のストライプ状のｎ型ドリ
フト層８２とｐ型ドリフト層８３とが、ｐ型ベース層６
５に対して直接接続しているので、ｐ型ドリフト層８３
はｐ型ベース層６５とほぼ同電位の状態になる。したが
って、ｎ型ドリフト層８２とｐ型ドリフト層８３とが空
乏化するために十分な電圧が当該層の間に確実に印加さ
れるようにすることができ、耐圧を安定して確保するこ
とが可能となる。
【００５４】（第８の実施形態）図９は、本発明の第８
の実施形態に係る縦型の高耐圧半導体素子の構造を示す
断面図である。図８と同一部分には同一の符号を付して
示し説明は省略する。本実施形態の高耐圧半導体素子が
第７の実施形態のものと異なる点は、繰り返し配列され
たストライプ状のｎ型ドリフト層９２とｐ型ドリフト層
９３の配列向きが異なる点である。
の実施形態に係る縦型の高耐圧半導体素子の構造を示す
断面図である。図８と同一部分には同一の符号を付して
示し説明は省略する。本実施形態の高耐圧半導体素子が
第７の実施形態のものと異なる点は、繰り返し配列され
たストライプ状のｎ型ドリフト層９２とｐ型ドリフト層
９３の配列向きが異なる点である。
【００５５】即ち、本実施形態の素子では、第６の実施
形態の素子のように、ｎ型ドリフト層９２とｐ型ドリフ
ト層９３とは、ｐ型ベース層６５表面に形成されるチャ
ネルの長さ方向に交互に繰り返し配列されている。かか
る配列の構造では、ｎ型ドリフト層８２及びｐ型ドリフ
ト層８３上にｎ型ベース層８４が介在することにより、
ｎ型ドリフト層８２とｐ型ドリフト層８３とがｐ型ベー
ス層６５のチャネル領域と位置合わせずれして形成され
た場合でも、チャネルにおける電子電流の導通領域及び
その幅を十分に確保することが可能である。したがっ
て、上記ｎ型ベース層８４の介在により、位置合わせず
れの問題もなくオン抵抗を低減することが可能である。
形態の素子のように、ｎ型ドリフト層９２とｐ型ドリフ
ト層９３とは、ｐ型ベース層６５表面に形成されるチャ
ネルの長さ方向に交互に繰り返し配列されている。かか
る配列の構造では、ｎ型ドリフト層８２及びｐ型ドリフ
ト層８３上にｎ型ベース層８４が介在することにより、
ｎ型ドリフト層８２とｐ型ドリフト層８３とがｐ型ベー
ス層６５のチャネル領域と位置合わせずれして形成され
た場合でも、チャネルにおける電子電流の導通領域及び
その幅を十分に確保することが可能である。したがっ
て、上記ｎ型ベース層８４の介在により、位置合わせず
れの問題もなくオン抵抗を低減することが可能である。
【００５６】（第９の実施形態）図１０は、本発明の第
９の実施形態に係る横型の高耐圧半導体素子の構造を示
す断面図である。本実施形態の高耐圧半導体素子が前述
した実施形態のものと異なる点は、前述した実施形態の
素子が縦型のＭＯＳ型高耐圧半導体素子であるのに対し
て、本実施形態のものは横型のＭＯＳ型高耐圧半導体素
子である点である。
９の実施形態に係る横型の高耐圧半導体素子の構造を示
す断面図である。本実施形態の高耐圧半導体素子が前述
した実施形態のものと異なる点は、前述した実施形態の
素子が縦型のＭＯＳ型高耐圧半導体素子であるのに対し
て、本実施形態のものは横型のＭＯＳ型高耐圧半導体素
子である点である。
【００５７】図１０に示すように、高抵抗ｐ型半導体基
板１００上にはｎ型ドレイン層１０１が形成され、この
ｎ型ドレイン層１０１に接して、平面的に交互に繰り返
し配列されたストライプ状のｎ型ドリフト層１０２とｐ
型ドリフト層１０３が形成されている。このｎ型ドリフ
ト層１０２とｐ型ドリフト層１０３の両方に接するよう
にｎ型ベース層１０４が形成されている。即ち、ｎ型ド
リフト層１０２とｐ型ドリフト層１０３とは、ｎ型ベー
ス層１０４とｎ型ドリフト層１０２との間に形成され、
これらの層を結ぶ方向と概略直交する方向に交互に繰り
返し配列されている。
板１００上にはｎ型ドレイン層１０１が形成され、この
ｎ型ドレイン層１０１に接して、平面的に交互に繰り返
し配列されたストライプ状のｎ型ドリフト層１０２とｐ
型ドリフト層１０３が形成されている。このｎ型ドリフ
ト層１０２とｐ型ドリフト層１０３の両方に接するよう
にｎ型ベース層１０４が形成されている。即ち、ｎ型ド
リフト層１０２とｐ型ドリフト層１０３とは、ｎ型ベー
ス層１０４とｎ型ドリフト層１０２との間に形成され、
これらの層を結ぶ方向と概略直交する方向に交互に繰り
返し配列されている。
【００５８】さらに、ｎ型ベース層１０４に隣接してｐ
型ベース層１０５が選択的に形成され、ｐ型ベース層１
０５の表面にはｎ型ソース層１０６が形成されている。
このｎ型ソース層１０６からｎ型ベース層１０４にわた
って複数のトレンチ溝１１１が設けられ、当該複数のト
レンチ溝１１１は、ｎ型ドリフト層１０２及びｐ型ドリ
フト層１０３の配列方向と概略平行に配列されている。
これらのトレンチ溝１１１の内部にゲート絶縁膜１０７
を介して絶縁ゲート電極１０８が配設されている。
型ベース層１０５が選択的に形成され、ｐ型ベース層１
０５の表面にはｎ型ソース層１０６が形成されている。
このｎ型ソース層１０６からｎ型ベース層１０４にわた
って複数のトレンチ溝１１１が設けられ、当該複数のト
レンチ溝１１１は、ｎ型ドリフト層１０２及びｐ型ドリ
フト層１０３の配列方向と概略平行に配列されている。
これらのトレンチ溝１１１の内部にゲート絶縁膜１０７
を介して絶縁ゲート電極１０８が配設されている。
【００５９】これらの構造によって、絶縁ゲート電極１
０８、ｎ型ソース層１０６、ｐ型ベース層１０５、ｎ型
ベース層１０４により、トレンチ溝１１１側壁のｐ型ベ
ース層１０５表面をチャネル領域とする電子注入用ｎチ
ャネルＭＯＳＦＥＴが構成されている。なお、１０９は
ドレイン電極、１１０はソース電極である。
０８、ｎ型ソース層１０６、ｐ型ベース層１０５、ｎ型
ベース層１０４により、トレンチ溝１１１側壁のｐ型ベ
ース層１０５表面をチャネル領域とする電子注入用ｎチ
ャネルＭＯＳＦＥＴが構成されている。なお、１０９は
ドレイン電極、１１０はソース電極である。
【００６０】本実施形態によれば、第１の実施形態と同
様にｐ型ベース層１０５表面の全領域がｎチャネルの電
子電流導通領域として作用する。したがって、電子電流
導通領域を十分な幅で形成することが可能となり、素子
のオン抵抗を著しく低減することが可能である。
様にｐ型ベース層１０５表面の全領域がｎチャネルの電
子電流導通領域として作用する。したがって、電子電流
導通領域を十分な幅で形成することが可能となり、素子
のオン抵抗を著しく低減することが可能である。
【００６１】また、上述したように本実施形態の素子で
は、ｎ型ドリフト層１０２とｐ型ドリフト層１０３と
は、複数のトレンチ溝１１１が配列される配列方向に交
互に繰り返し配列されている。かかる配列の構造におい
て、ｎ型ドリフト層１０２及びｐ型ドリフト層１０３と
ｐ型ベース層１０５との間にｎ型ベース層１０４が挿入
されることにより、ｎ型ドリフト層１０２とｐ型ドリフ
ト層１０３とがｐ型ベース層１０５のチャネル領域と位
置合わせずれして形成された場合でも、電子電流導通領
域及びその幅を十分に確保することが可能である。した
がって、上記ｎ型ベース層１０４の介在により、位置合
わせずれの問題を解決してオン抵抗を低減することが可
能である。
は、ｎ型ドリフト層１０２とｐ型ドリフト層１０３と
は、複数のトレンチ溝１１１が配列される配列方向に交
互に繰り返し配列されている。かかる配列の構造におい
て、ｎ型ドリフト層１０２及びｐ型ドリフト層１０３と
ｐ型ベース層１０５との間にｎ型ベース層１０４が挿入
されることにより、ｎ型ドリフト層１０２とｐ型ドリフ
ト層１０３とがｐ型ベース層１０５のチャネル領域と位
置合わせずれして形成された場合でも、電子電流導通領
域及びその幅を十分に確保することが可能である。した
がって、上記ｎ型ベース層１０４の介在により、位置合
わせずれの問題を解決してオン抵抗を低減することが可
能である。
【００６２】（第１０の実施形態）図１１は、本発明の
第１０の実施形態に係る横型の高耐圧半導体素子の構造
を示す断面図である。図１０と同一部分には同一の符号
を付して示し説明は省略する。本実施形態の高耐圧半導
体素子が第１０の実施形態のものと異なる点は、トレン
チ溝１１９の位置及びｎ型ベース層１１４の位置が異な
る点である。
第１０の実施形態に係る横型の高耐圧半導体素子の構造
を示す断面図である。図１０と同一部分には同一の符号
を付して示し説明は省略する。本実施形態の高耐圧半導
体素子が第１０の実施形態のものと異なる点は、トレン
チ溝１１９の位置及びｎ型ベース層１１４の位置が異な
る点である。
【００６３】即ち、ｎ型ドリフト層１０２およびｐ型ド
リフト層１０３の両方に接するようにｎ型ベース層１１
４が形成され、このｎ型ベース層１１４の上にはｐ型ベ
ース層１１５が隣接して選択的に形成されている。ｐ型
ベース層１１５の表面にはｎ型ソース層１１６が形成さ
れ、ｎ型ソース層１１６からｐ型ベース層１１５を通っ
てｎ型ベース層１１４に至る深さのトレンチ溝１１９が
形成されている。このトレンチ溝１１９内には、ゲート
絶縁膜１１７を介して絶縁ゲート電極１１８が配設され
ている。
リフト層１０３の両方に接するようにｎ型ベース層１１
４が形成され、このｎ型ベース層１１４の上にはｐ型ベ
ース層１１５が隣接して選択的に形成されている。ｐ型
ベース層１１５の表面にはｎ型ソース層１１６が形成さ
れ、ｎ型ソース層１１６からｐ型ベース層１１５を通っ
てｎ型ベース層１１４に至る深さのトレンチ溝１１９が
形成されている。このトレンチ溝１１９内には、ゲート
絶縁膜１１７を介して絶縁ゲート電極１１８が配設され
ている。
【００６４】これらの構造によって、絶縁ゲート電極１
１８、ｎ型ソース層１１６、ｐ型ベース層１１５、ｎ型
ベース層１１４により、トレンチ溝１１９側壁のｐ型ベ
ース層１１５表面をチャネル領域とする電子注入用ｎチ
ャネルＭＯＳＦＥＴが構成されている。なお、１０９は
ドレイン電極、１２０はソース電極である。
１８、ｎ型ソース層１１６、ｐ型ベース層１１５、ｎ型
ベース層１１４により、トレンチ溝１１９側壁のｐ型ベ
ース層１１５表面をチャネル領域とする電子注入用ｎチ
ャネルＭＯＳＦＥＴが構成されている。なお、１０９は
ドレイン電極、１２０はソース電極である。
【００６５】本実施形態によれば、第１０の実施形態と
同様にｐ型ベース層１１５表面の全領域がｎチャネル電
子電流導通領域として作用する。したがって、電子電流
導通領域を十分な幅で形成することが可能となり、素子
のオン抵抗を著しく低減することが可能である。
同様にｐ型ベース層１１５表面の全領域がｎチャネル電
子電流導通領域として作用する。したがって、電子電流
導通領域を十分な幅で形成することが可能となり、素子
のオン抵抗を著しく低減することが可能である。
【００６６】（第１１の実施形態）図１２は、本発明の
第１１の実施形態に係る横型の高耐圧半導体素子の構造
を示す断面図である。図１０と同一部分には同一の符号
を付して示し説明は省略する。本実施形態の高耐圧半導
体素子が第１０の実施形態のものと異なる点は、第１０
の実施形態の素子がトレンチ型のＭＯＳ型高耐圧半導体
素子であるのに対して、本実施形態のものはプレーナ型
のＭＯＳ型高耐圧半導体素子である点である。
第１１の実施形態に係る横型の高耐圧半導体素子の構造
を示す断面図である。図１０と同一部分には同一の符号
を付して示し説明は省略する。本実施形態の高耐圧半導
体素子が第１０の実施形態のものと異なる点は、第１０
の実施形態の素子がトレンチ型のＭＯＳ型高耐圧半導体
素子であるのに対して、本実施形態のものはプレーナ型
のＭＯＳ型高耐圧半導体素子である点である。
【００６７】即ち、ｎ型ソース層１０６とｎ型ベース層
１０４間のｐ型ベース層１０５表面上にはゲート絶縁膜
１２７を介して絶縁ゲート電極１２８が配設されてい
る。ゲート絶縁膜１２７及び絶縁ゲート電極１２８は、
ｎ型ベース層１０４、ｎ型ドリフト層１０２およびｐ型
ドリフト層１０３の上にまで延在している。
１０４間のｐ型ベース層１０５表面上にはゲート絶縁膜
１２７を介して絶縁ゲート電極１２８が配設されてい
る。ゲート絶縁膜１２７及び絶縁ゲート電極１２８は、
ｎ型ベース層１０４、ｎ型ドリフト層１０２およびｐ型
ドリフト層１０３の上にまで延在している。
【００６８】これらの構造によって、絶縁ゲート電極１
２８、ｎ型ソース層１０６、ｐ型ベース層１０５、ｎ型
ベース層１０４により、ｐ型ベース層１０５表面をチャ
ネル領域とする電子注入用ｎチャネルＭＯＳＦＥＴが構
成されている。なお、１０９はドレイン電極、１３０は
ソース電極である。
２８、ｎ型ソース層１０６、ｐ型ベース層１０５、ｎ型
ベース層１０４により、ｐ型ベース層１０５表面をチャ
ネル領域とする電子注入用ｎチャネルＭＯＳＦＥＴが構
成されている。なお、１０９はドレイン電極、１３０は
ソース電極である。
【００６９】本実施形態によれば、第１０の実施形態と
同様にｐ型ベース層１０５表面の全領域がｎチャネル電
子電流導通領域として作用する。したがって、電子電流
導通領域を十分な幅で形成することが可能となり、素子
のオン抵抗を著しく低減することが可能である。
同様にｐ型ベース層１０５表面の全領域がｎチャネル電
子電流導通領域として作用する。したがって、電子電流
導通領域を十分な幅で形成することが可能となり、素子
のオン抵抗を著しく低減することが可能である。
【００７０】なお、本発明は上記実施形態に限定される
ものではない。例えば、上記実施形態では第１導電型と
してｎ型、第２導電型としてｐ型を用いているが、その
反対に第１導電型としてｐ型、第２導電型としてｎ型を
用いても良い。その他、本発明の趣旨を逸脱しない範囲
で種々変形して実施可能である。
ものではない。例えば、上記実施形態では第１導電型と
してｎ型、第２導電型としてｐ型を用いているが、その
反対に第１導電型としてｐ型、第２導電型としてｎ型を
用いても良い。その他、本発明の趣旨を逸脱しない範囲
で種々変形して実施可能である。
【００７１】
【発明の効果】以上述べたように、本発明によれば、Ｍ
ＯＳ構造のチャネルにおいて電子電流が導通する有効領
域の幅が増加するため、低いオン抵抗のＭＯＳ型高耐圧
半導体素子を得ることが可能である。
ＯＳ構造のチャネルにおいて電子電流が導通する有効領
域の幅が増加するため、低いオン抵抗のＭＯＳ型高耐圧
半導体素子を得ることが可能である。
【図１】 本発明の第１の実施形態に係る縦型の高耐圧
半導体素子の構造を示す断面図。
半導体素子の構造を示す断面図。
【図２】 図１の線分ＡＡ´の方向における断面図。
【図３】 本発明の第２の実施形態に係る縦型の高耐圧
半導体素子の構造を示す断面図。
半導体素子の構造を示す断面図。
【図４】 本発明の第３の実施形態に係る縦型の高耐圧
半導体素子の構造を示す断面図。
半導体素子の構造を示す断面図。
【図５】 本発明の第４の実施形態に係る縦型の高耐圧
半導体素子の構造を示す断面図。
半導体素子の構造を示す断面図。
【図６】 本発明の第５の実施形態に係る縦型の高耐圧
半導体素子の構造を示す断面図。
半導体素子の構造を示す断面図。
【図７】 本発明の第６の実施形態に係る縦型の高耐圧
半導体素子の構造を示す断面図。
半導体素子の構造を示す断面図。
【図８】 本発明の第７の実施形態に係る縦型の高耐圧
半導体素子の構造を示す断面図。
半導体素子の構造を示す断面図。
【図９】 本発明の第８の実施形態に係る縦型の高耐圧
半導体素子の構造を示す断面図。
半導体素子の構造を示す断面図。
【図１０】 本発明の第９の実施形態に係る横型の高耐
圧半導体素子の構造を示す断面図。
圧半導体素子の構造を示す断面図。
【図１１】 本発明の第１０の実施形態に係る横型の高
耐圧半導体素子の構造を示す断面図。
耐圧半導体素子の構造を示す断面図。
【図１２】 本発明の第１１の実施形態に係る横型の高
耐圧半導体素子の構造を示す断面図。
耐圧半導体素子の構造を示す断面図。
【図１３】 従来の縦形の高耐圧半導体素子の構造を示
す断面図。
す断面図。
【図１４】 図１３の線分ＡＡ´の方向における断面
図。
図。
１…ｎ型ドレイン層 ２…ｎ型ドリフト層 ３…ｐ型ドリフト層 ４…ｎ型ベース層 ５…ｐ型ベース層 ６…ｎ型ソース層 ７…ゲート絶縁膜 ８…絶縁ゲート電極 ９…ドレイン電極 １０…ソース電極 １１…トレンチ溝
Claims (25)
- 【請求項１】 第１導電型ドレイン層と、この第１導電
型ドレイン層に接して形成され、オン状態でドリフト電
流を流すとともにオフ状態で空乏化する第１導電型半導
体層と、前記第１導電型ドレイン層及び前記第１導電型
半導体層に接して形成され、オフ状態で空乏化する第２
導電型半導体層と、前記第１導電型半導体層及び前記第
２導電型半導体層に接して形成された第１導電型ベース
層と、前記第１導電型ベース層に接して形成された第２
導電型ベース層と、前記第２導電型ベース層の表面に形
成された第１導電型ソース層と、前記第１導電型ソース
層と前記第１導電型ベース層との間の前記第２導電型ベ
ース層表面に対向してゲート絶縁膜を介して設けられた
ゲート電極と、前記第１導電型ドレイン層に形成された
第１の主電極と、前記第１導電型ソース層に形成された
第２の主電極とを具備することを特徴とする高耐圧半導
体素子。 - 【請求項２】 第１導電型ドレイン層と、この第１導電
型ドレイン層に接して形成された第１導電型半導体層
と、前記第１導電型ドレイン層及び前記第１導電型半導
体層に接して形成された第２導電型半導体層と、前記第
１導電型半導体層及び前記第２導電型半導体層に接して
形成された第１導電型ベース層と、前記第１導電型ベー
ス層に接して形成された第２導電型ベース層と、前記第
２導電型ベース層の表面に形成された第１導電型ソース
層と、前記第１導電型ソース層と前記第１導電型ベース
層との間の前記第２導電型ベース層表面に対向してゲー
ト絶縁膜を介して設けられたゲート電極と、前記第１導
電型ドレイン層に形成された第１の主電極と、前記第１
導電型ソース層に形成された第２の主電極とを備え、前
記第１導電型半導体層と前記第２導電型半導体層とは交
互に繰り返し配列されていることを特徴とする高耐圧半
導体素子。 - 【請求項３】 第１導電型ドレイン層と、この第１導電
型ドレイン層上に形成され、横方向に交互に繰り返し配
列された第１導電型半導体層及び第２導電型半導体層
と、前記第１導電型半導体層及び前記第２導電型半導体
層上に形成された第１導電型ベース層と、前記第１導電
型ベース層に隣接して形成された第２導電型ベース層
と、前記第２導電型ベース層の表面に形成された第１導
電型ソース層と、前記第１導電型ソース層と前記第１導
電型ベース層との間の前記第２導電型ベース層表面に対
向してゲート絶縁膜を介して設けられたゲート電極と、
前記第１導電型ドレイン層に形成された第１の主電極
と、前記第１導電型ソース層に形成された第２の主電極
とを具備することを特徴とする高耐圧半導体素子。 - 【請求項４】 前記第１導電型ソース層及び前記第２導
電型ベース層を貫通し、前記第１導電型ベース層に接し
て設けられた溝と、この溝の内部にゲート絶縁膜を介し
てゲート電極が設けられていることを特徴とする請求項
３記載の高耐圧半導体素子。 - 【請求項５】 前記第１導電型ベース層の下面は前記溝
の底面よりも下に位置することを特徴とする請求項４記
載の高耐圧半導体素子。 - 【請求項６】 前記第２導電型ベース層表面に形成され
るチャネルの幅方向に、前記第１導電型半導体層及び前
記第２導電型半導体層が交互に繰り返し配列されている
ことを特徴とする請求項５記載の高耐圧半導体素子。 - 【請求項７】 前記溝は複数配列されて形成され、この
配列方向に前記第１導電型半導体層及び前記第２導電型
半導体層が交互に繰り返し配列されていることを特徴と
する請求項５記載の高耐圧半導体素子。 - 【請求項８】 前記第２導電型半導体層と前記第２導電
型ベース層とは、第２導電型コンタクト層を介してお互
いに接続して形成されていることを特徴とする請求項５
記載の高耐圧半導体素子。 - 【請求項９】 前記第１導電型ベース層の下面は前記溝
の底面よりも上に位置することを特徴とする請求項４記
載の高耐圧半導体素子。 - 【請求項１０】 前記第２導電型ベース層表面に形成さ
れるチャネルの幅方向に、前記第１導電型半導体層及び
前記第２導電型半導体層が交互に繰り返し配列されてい
ることを特徴とする請求項９記載の高耐圧半導体素子。 - 【請求項１１】 前記第２導電型半導体層と前記第２導
電型ベース層とは、第２導電型コンタクト層を介してお
互いに接続して形成されていることを特徴とする請求項
９記載の高耐圧半導体素子。 - 【請求項１２】 前記第１導電型ベース層の上面と前記
第２導電型ベース層の上面とは、実質的に同一面内にあ
り、前記第１導電型ベース層の上面にゲート絶縁膜を介
してゲート電極が設けられていることを特徴とする請求
項３記載の高耐圧半導体素子。 - 【請求項１３】 前記第１導電型ベース層の下面は前記
第２導電型ベース層の下面よりも下に位置することを特
徴とする請求項１２記載の高耐圧半導体素子。 - 【請求項１４】 前記第２導電型ベース層表面に形成さ
れるチャネルの幅方向に、前記第１導電型半導体層及び
前記第２導電型半導体層が交互に繰り返し配列されてい
ることを特徴とする請求項１３記載の高耐圧半導体素
子。 - 【請求項１５】 前記第２導電型ベース層表面に形成さ
れるチャネルの長さ方向に、前記第１導電型半導体層及
び前記第２導電型半導体層が交互に繰り返し配列されて
いることを特徴とする請求項１３記載の高耐圧半導体素
子。 - 【請求項１６】 前記第２導電型半導体層と前記第２導
電型ベース層とは、第２導電型コンタクト層を介してお
互いに接続して形成されていることを特徴とする請求項
１３記載の高耐圧半導体素子。 - 【請求項１７】 前記第１導電型ベース層の下面は前記
第２導電型ベース層の下面よりも上に位置することを特
徴とする請求項１２記載の高耐圧半導体素子。 - 【請求項１８】 前記第２導電型ベース層表面に形成さ
れるチャネルの幅方向に、前記第１導電型半導体層及び
前記第２導電型半導体層が交互に繰り返し配列されてい
ることを特徴とする請求項１７記載の高耐圧半導体素
子。 - 【請求項１９】 前記第２導電型ベース層表面に形成さ
れるチャネルの長さ方向に、前記第１導電型半導体層及
び前記第２導電型半導体層が交互に繰り返し配列されて
いることを特徴とする請求項１７記載の高耐圧半導体素
子。 - 【請求項２０】 第２導電型高抵抗層上に形成された第
１導電型ドレイン層と、前記第２導電型高抵抗層上に前
記第１導電型ドレイン層とは離間して形成された第２導
電型ベース層と、この第２導電型ベース層表面に隣接し
て形成された第１導電型ベース層と、この第１導電型ベ
ース層と前記第１導電型ドレイン層との間に形成され、
これらの層を結ぶ方向と概略直交する方向に交互に繰り
返し配列された第１導電型半導体層及び第２導電型半導
体層と、前記第２導電型ベース層の表面に形成された第
１導電型ソース層と、前記第１導電型ソース層と前記第
１導電型ベース層との間の前記第２導電型ベース層表面
に対向してゲート絶縁膜を介して設けられたゲート電極
と、前記第１導電型ドレイン層に形成された第１の主電
極と、前記第１導電型ソース層に形成された第２の主電
極とを具備することを特徴とする高耐圧半導体素子。 - 【請求項２１】 前記第１導電型ベース層は、前記第２
導電型ベース層の前記第１導電型ドレイン層側表面に隣
接して形成され、前記第１導電型ソース層から前記第１
導電型ベース層にわたって溝が設けられ、この溝の内部
にゲート絶縁膜を介してゲート電極が設けられているこ
とを特徴とする請求項２０記載の高耐圧半導体素子。 - 【請求項２２】 前記溝は、前記第１導電型半導体層及
び前記第２導電型半導体層の配列方向と概略平行に複数
配列されていることを特徴とする請求項２１記載の高耐
圧半導体素子。 - 【請求項２３】 前記第１導電型ベース層の前記第１導
電型ドレイン層側端面は、前記溝の前記第１導電型ドレ
イン層側端面よりも当該ドレイン層側に位置することを
特徴とする請求項２２記載の高耐圧半導体素子。 - 【請求項２４】 前記第１導電型ベース層は、前記第２
導電型ベース層の下面に隣接して形成され、前記第１導
電型ソース層及び前記第２導電型ベース層を貫通し、前
記第１導電型ベース層に接して溝が設けられ、この溝の
内部にゲート絶縁膜を介してゲート電極が設けられてい
ることを特徴とする請求項２０記載の高耐圧半導体素
子。 - 【請求項２５】 前記第１導電型ベース層の上面と前記
第２導電型ベース層の上面とは、実質的に同一面内にあ
り、前記第１導電型ベース層の上面にゲート絶縁膜を介
してゲート電極が設けられていることを特徴とする請求
項２０記載の高耐圧半導体素子。
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