JP2000261306A - Ｍｏｓ型半導体集積回路 - Google Patents
Ｍｏｓ型半導体集積回路Info
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- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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Abstract
(57)【要約】
【課題】ＭＯＳトランジスタスイッチ回路において、素
子数の増加と充放電速度の低下を最小限に抑えつつ、ソ
ース・ドレイン間にかかる最大電圧を緩和する。 【解決手段】インバータＩＶ１は電源ＶＣＣ−接地電位
間にトランジスタＰ１，Ｎ１ａ，Ｎ１が直列に接続され
ている。トランジスタＰ１とＮ１のゲートは共通に入力
ノードＩＮに接続されている。出力ノードはゲートがＶ
ＣＣに接続されたトランジスタＮ１ａの電流通路を隔て
て２つ（ノードＡ，Ｂ）に分かれている。スイッチＳＷ
１はトランジスタＰ２の電流通路をノードＡとＯＵＴと
の間に挿入し、トランジスタＮ２及びＮ２ａの電流通路
をノードＢとＯＵＴとの間に直列に挿入している。トラ
ンジスタＰ２，Ｎ２それぞれのゲートには相補なクロッ
ク信号ＣＬＫ，ＣＬＫｂが供給される。トランジスタＮ
２ａのゲートはＶＣＣに接続される。
子数の増加と充放電速度の低下を最小限に抑えつつ、ソ
ース・ドレイン間にかかる最大電圧を緩和する。 【解決手段】インバータＩＶ１は電源ＶＣＣ−接地電位
間にトランジスタＰ１，Ｎ１ａ，Ｎ１が直列に接続され
ている。トランジスタＰ１とＮ１のゲートは共通に入力
ノードＩＮに接続されている。出力ノードはゲートがＶ
ＣＣに接続されたトランジスタＮ１ａの電流通路を隔て
て２つ（ノードＡ，Ｂ）に分かれている。スイッチＳＷ
１はトランジスタＰ２の電流通路をノードＡとＯＵＴと
の間に挿入し、トランジスタＮ２及びＮ２ａの電流通路
をノードＢとＯＵＴとの間に直列に挿入している。トラ
ンジスタＰ２，Ｎ２それぞれのゲートには相補なクロッ
ク信号ＣＬＫ，ＣＬＫｂが供給される。トランジスタＮ
２ａのゲートはＶＣＣに接続される。
Description
【０００１】
【発明の属する技術分野】本発明は、特に電源電圧の異
なる回路領域間のインターフェースに適用されるＣＭＯ
Ｓトランジスタ回路を含むＭＯＳ型半導体集積回路に関
する。
なる回路領域間のインターフェースに適用されるＣＭＯ
Ｓトランジスタ回路を含むＭＯＳ型半導体集積回路に関
する。
【０００２】
【従来の技術】一般的に回路のインターフェースに構成
されるＭＯＳトランジスタスイッチ回路の前段の回路
は、インバータ、ＮＡＮＤ、ＮＯＲ等の論理回路から構
成される。
されるＭＯＳトランジスタスイッチ回路の前段の回路
は、インバータ、ＮＡＮＤ、ＮＯＲ等の論理回路から構
成される。
【０００３】図７は、従来の技術に係るインバータとＭ
ＯＳトランジスタスイッチを組み合わせた回路図であ
り、ＰチャネルＭＯＳトランジスタＰ１，Ｐ２、Ｎチャ
ネルＭＯＳトランジスタＮ１，Ｎ２それぞれ２素子づつ
の計４素子から構成されている。
ＯＳトランジスタスイッチを組み合わせた回路図であ
り、ＰチャネルＭＯＳトランジスタＰ１，Ｐ２、Ｎチャ
ネルＭＯＳトランジスタＮ１，Ｎ２それぞれ２素子づつ
の計４素子から構成されている。
【０００４】すなわち、インバータＩＶ６は、電源ＶＣ
Ｃ−接地電位間にトランジスタＰ１，Ｎ１が直列に接続
され、両者のゲートは共通に入力ノードＩＮに接続され
ている。また、両者のドレインは共通に出力ノードＳに
接続されている。
Ｃ−接地電位間にトランジスタＰ１，Ｎ１が直列に接続
され、両者のゲートは共通に入力ノードＩＮに接続され
ている。また、両者のドレインは共通に出力ノードＳに
接続されている。
【０００５】ＭＯＳトランジスタスイッチＳＷ６は、ト
ランジスタＰ２，Ｎ２の互いの電流パスを並列接続し、
それぞれのゲートには相補なクロック信号ＣＬＫ，ＣＬ
Ｋｂが供給される。上記並列接続点の一端は上記インバ
ータＩＶ６の出力ノードＳに接続され、上記並列接続点
の他端は容量負荷Ｃ０を駆動する出力ノードＯＵＴとな
る。
ランジスタＰ２，Ｎ２の互いの電流パスを並列接続し、
それぞれのゲートには相補なクロック信号ＣＬＫ，ＣＬ
Ｋｂが供給される。上記並列接続点の一端は上記インバ
ータＩＶ６の出力ノードＳに接続され、上記並列接続点
の他端は容量負荷Ｃ０を駆動する出力ノードＯＵＴとな
る。
【０００６】従って上記回路は、ＣＬＫが“Ｌ”（ロー
レベル）、ＣＬＫｂが“Ｈ”（ハイレベル）のときはノ
ードＳとＯＵＴが電気的に接続されるため前段からの入
力レベルをそのまま出力し、ＣＬＫが“Ｈ”、ＣＬＫｂ
が“Ｌ”のときはノードＳとＯＵＴが電気的に切断され
るため高インピーダンス状態になる。
レベル）、ＣＬＫｂが“Ｈ”（ハイレベル）のときはノ
ードＳとＯＵＴが電気的に接続されるため前段からの入
力レベルをそのまま出力し、ＣＬＫが“Ｈ”、ＣＬＫｂ
が“Ｌ”のときはノードＳとＯＵＴが電気的に切断され
るため高インピーダンス状態になる。
【０００７】このような通常のインバータとＭＯＳトラ
ンジスタスイッチの組み合わせでは、ＭＯＳトランジス
タスイッチが高インピーダンス状態のときに前段からの
入力や出力側の電圧状態によってトランジスタＮ２，Ｐ
２のソース・ドレイン間に電源電圧ＶＣＣが負荷される
状態が存在する。
ンジスタスイッチの組み合わせでは、ＭＯＳトランジス
タスイッチが高インピーダンス状態のときに前段からの
入力や出力側の電圧状態によってトランジスタＮ２，Ｐ
２のソース・ドレイン間に電源電圧ＶＣＣが負荷される
状態が存在する。
【０００８】例えば、初期状態において入力ノードＩＮ
に“Ｈ”（ＶＣＣレベル）が入力され、ＣＬＫ／ＣＬＫ
ｂにそれぞれ“Ｌ”／“Ｈ”が入力されているときノー
ドＳは“Ｌ”となり、従って出力ノードＯＵＴは“Ｌ”
を出力する。このとき、トランジスタＰ１のソース・ド
レイン間にはＶＣＣの電圧がかかる。そして、ＣＬＫ／
ＣＬＫｂが“Ｌ”／“Ｈ”→“Ｈ”／“Ｌ”に変わった
後に入力ＩＮが“Ｈ”→“Ｌ”に変化すると、トランジ
スタＮ１、Ｎ２、Ｐ２のソース・ドレイン間にＶＣＣの
電圧がかかる。
に“Ｈ”（ＶＣＣレベル）が入力され、ＣＬＫ／ＣＬＫ
ｂにそれぞれ“Ｌ”／“Ｈ”が入力されているときノー
ドＳは“Ｌ”となり、従って出力ノードＯＵＴは“Ｌ”
を出力する。このとき、トランジスタＰ１のソース・ド
レイン間にはＶＣＣの電圧がかかる。そして、ＣＬＫ／
ＣＬＫｂが“Ｌ”／“Ｈ”→“Ｈ”／“Ｌ”に変わった
後に入力ＩＮが“Ｈ”→“Ｌ”に変化すると、トランジ
スタＮ１、Ｎ２、Ｐ２のソース・ドレイン間にＶＣＣの
電圧がかかる。
【０００９】近年、半導体装置に作り込まれるトランジ
スタの微細化が進むのに伴い、内部降圧電位を電源とす
る回路部分が多くなり、トランジスタ設計も上記内部降
圧を前提とするケースが増えてきた。このような設計の
プロセスではトランジスタの信頼性は内部降圧電位の範
囲内でしか保証されていないことが多い。
スタの微細化が進むのに伴い、内部降圧電位を電源とす
る回路部分が多くなり、トランジスタ設計も上記内部降
圧を前提とするケースが増えてきた。このような設計の
プロセスではトランジスタの信頼性は内部降圧電位の範
囲内でしか保証されていないことが多い。
【００１０】すなわち、外部電源から内部降圧電位を発
生させる回路領域や外部とのインターフェース、回路構
成的にどうしても降圧電位を電源として使用できない部
分においては、通常の回路構成のままではトランジスタ
に電圧がかかりすぎてトランジスタが劣化する可能性が
あるため、対策として何らかの電圧緩和手段を講じなけ
ればならなくなってきている。
生させる回路領域や外部とのインターフェース、回路構
成的にどうしても降圧電位を電源として使用できない部
分においては、通常の回路構成のままではトランジスタ
に電圧がかかりすぎてトランジスタが劣化する可能性が
あるため、対策として何らかの電圧緩和手段を講じなけ
ればならなくなってきている。
【００１１】従って、図７に示したようなインバータと
ＭＯＳトランジスタスイッチの組合わせ回路において
も、トランジスタのソース・ドレイン間に電源電圧がそ
のままかかる場合があるため、外部電源で駆動させる場
合には、何らかの対策が必要となる。
ＭＯＳトランジスタスイッチの組合わせ回路において
も、トランジスタのソース・ドレイン間に電源電圧がそ
のままかかる場合があるため、外部電源で駆動させる場
合には、何らかの対策が必要となる。
【００１２】なお、一般的にＭＯＳトランジスタが劣化
するのは、ソース・ドレイン間に電源電圧がかかった状
態で、該当するトランジスタがＯＮして電流を流す場合
であり、これは上記トランジスタのＯＦＦ→ＯＮスイッ
チング時に相当する。
するのは、ソース・ドレイン間に電源電圧がかかった状
態で、該当するトランジスタがＯＮして電流を流す場合
であり、これは上記トランジスタのＯＦＦ→ＯＮスイッ
チング時に相当する。
【００１３】
【発明が解決しようとする課題】例えば、ＮチャネルＭ
ＯＳトランジスタのみ耐圧がＶＣＣよりも低い場合、図
８のような回路構成を用いてＮチャネルＭＯＳトランジ
スタのソース・ドレイン間にかかる電圧を低下させて上
記の問題を回避する技術が考えられる。
ＯＳトランジスタのみ耐圧がＶＣＣよりも低い場合、図
８のような回路構成を用いてＮチャネルＭＯＳトランジ
スタのソース・ドレイン間にかかる電圧を低下させて上
記の問題を回避する技術が考えられる。
【００１４】すなわち、図８の回路構成（ＩＶ７，ＳＷ
７）は、図７の回路に対して、ノードＳとトランジスタ
Ｎ１のドレインとの間に電流通路が接続されゲートがＶ
ＣＣに接続されたＮチャネルＭＯＳトランジスタＮ１ａ
と、ノードＳとトランジスタＮ２の一端との間に電流通
路が接続されゲートがＶＣＣに接続されたＮチャネルＭ
ＯＳトランジスタＮ２ａと、トランジスタＮ１の他端と
出力ノードＯＵＴとの間に電流通路が接続されゲートが
ＶＣＣに接続されたＮチャネルＭＯＳトランジスタＮ２
ｂをさらに設けている。
７）は、図７の回路に対して、ノードＳとトランジスタ
Ｎ１のドレインとの間に電流通路が接続されゲートがＶ
ＣＣに接続されたＮチャネルＭＯＳトランジスタＮ１ａ
と、ノードＳとトランジスタＮ２の一端との間に電流通
路が接続されゲートがＶＣＣに接続されたＮチャネルＭ
ＯＳトランジスタＮ２ａと、トランジスタＮ１の他端と
出力ノードＯＵＴとの間に電流通路が接続されゲートが
ＶＣＣに接続されたＮチャネルＭＯＳトランジスタＮ２
ｂをさらに設けている。
【００１５】この構成により、トランジスタＮ１、Ｎ２
のソース・ドレイン間にかかる電圧は最大でもＶＣＣ−
Ｖth（ＮチャネルＭＯＳトランジスタのしきい値電圧）
に抑えられる。
のソース・ドレイン間にかかる電圧は最大でもＶＣＣ−
Ｖth（ＮチャネルＭＯＳトランジスタのしきい値電圧）
に抑えられる。
【００１６】しかし、この図８の回路構成では、上記図
７の素子数が４素子で構成されるのに比べて７素子（Ｐ
チャネルＭＯＳトランジスタ：２素子、ＮチャネルＭＯ
Ｓトランジスタ：５素子）に増加し、パターン面積が増
大してしまう。
７の素子数が４素子で構成されるのに比べて７素子（Ｐ
チャネルＭＯＳトランジスタ：２素子、ＮチャネルＭＯ
Ｓトランジスタ：５素子）に増加し、パターン面積が増
大してしまう。
【００１７】また、この回路構成では出力ノードＯＵＴ
から接地電位までＮチャネルＭＯＳトランジスタが５個
直列に接続されることになり、出力ノードＯＵＴの電圧
を接地電位レベルまで引き抜くスピードが大幅に低下し
てしまう。
から接地電位までＮチャネルＭＯＳトランジスタが５個
直列に接続されることになり、出力ノードＯＵＴの電圧
を接地電位レベルまで引き抜くスピードが大幅に低下し
てしまう。
【００１８】このように近年、トランジスタの微細化が
進むにつれ、内部降圧電位を電源とする回路部分が多
く、トランジスタの信頼性は内部降圧電位の範囲内でし
か保証されていない。その回路中で、外部電源から内部
降圧電位を発生させる回路領域や外部とのインターフェ
ース、回路構成的にどうしても降圧電位を電源として使
用できない部分がある。
進むにつれ、内部降圧電位を電源とする回路部分が多
く、トランジスタの信頼性は内部降圧電位の範囲内でし
か保証されていない。その回路中で、外部電源から内部
降圧電位を発生させる回路領域や外部とのインターフェ
ース、回路構成的にどうしても降圧電位を電源として使
用できない部分がある。
【００１９】そこで、このような回路部では電圧緩和手
段としての付加的な回路を追加する必要がある。しか
し、付加的な回路を追加するがためのパターン面積の増
大と伝達スピードの低下は工夫して軽減する必要があ
る。
段としての付加的な回路を追加する必要がある。しか
し、付加的な回路を追加するがためのパターン面積の増
大と伝達スピードの低下は工夫して軽減する必要があ
る。
【００２０】本発明は上記事情を考慮してなされたもの
であり、その課題は、ＭＯＳトランジスタスイッチ回路
における素子数の増加と充放電速度の低下を最小限に抑
えつつ、ＭＯＳトランジスタのソース・ドレイン間にか
かる最大電圧を緩和するＭＯＳ型半導体集積回路を提供
することにある。
であり、その課題は、ＭＯＳトランジスタスイッチ回路
における素子数の増加と充放電速度の低下を最小限に抑
えつつ、ＭＯＳトランジスタのソース・ドレイン間にか
かる最大電圧を緩和するＭＯＳ型半導体集積回路を提供
することにある。
【００２１】
【課題を解決するための手段】本発明のＭＯＳ型半導体
集積回路は、所定の高電位電源−低電位電源間で動作す
る論理回路と、この論理回路の出力を相補信号でトラン
スファー制御する第１導電型の第１のＭＯＳトランジス
タ及び第２導電型の第２のＭＯＳトランジスタを含むス
イッチ回路とを具備し、前記論理回路の出力ノードを前
記第１のＭＯＳトランジスタを介する経路に接続される
第１のノードと前記第２のＭＯＳトランジスタを介する
経路に接続される第２のノードに分け、前記第１のノー
ドと第２のノード間に１つ以上のＭＯＳトランジスタで
構成される電流通路が挿入されると共に、前記第１のＭ
ＯＳトランジスタを介する経路、前記第２のＭＯＳトラ
ンジスタを介する経路のうち少なくともいずれかと前記
スイッチ回路の出力点との間に前記経路に設けられるト
ランジスタと同一導電型のＭＯＳトランジスタによる電
流通路が挿入されることを特徴とする。
集積回路は、所定の高電位電源−低電位電源間で動作す
る論理回路と、この論理回路の出力を相補信号でトラン
スファー制御する第１導電型の第１のＭＯＳトランジス
タ及び第２導電型の第２のＭＯＳトランジスタを含むス
イッチ回路とを具備し、前記論理回路の出力ノードを前
記第１のＭＯＳトランジスタを介する経路に接続される
第１のノードと前記第２のＭＯＳトランジスタを介する
経路に接続される第２のノードに分け、前記第１のノー
ドと第２のノード間に１つ以上のＭＯＳトランジスタで
構成される電流通路が挿入されると共に、前記第１のＭ
ＯＳトランジスタを介する経路、前記第２のＭＯＳトラ
ンジスタを介する経路のうち少なくともいずれかと前記
スイッチ回路の出力点との間に前記経路に設けられるト
ランジスタと同一導電型のＭＯＳトランジスタによる電
流通路が挿入されることを特徴とする。
【００２２】本発明によれば、耐圧が高電位電源よりも
低いトランジスタに対して最小限の素子数で要所にＭＯ
Ｓトランジスタを介する電流通路を設け、そのトランジ
スタにかかる電圧を高電位電源より小さく抑える。
低いトランジスタに対して最小限の素子数で要所にＭＯ
Ｓトランジスタを介する電流通路を設け、そのトランジ
スタにかかる電圧を高電位電源より小さく抑える。
【００２３】
【発明の実施の形態】図１は、本発明の第１の実施形態
に係るインバータとＭＯＳトランジスタスイッチを組み
合わせた構成の回路図である。この実施形態ではＮチャ
ネルＭＯＳトランジスタの耐圧のみが電源電圧ＶＣＣよ
りも低い場合の回路構成であり、２つのＰチャネルＭＯ
ＳトランジスタＰ１，Ｐ２と４つのＮチャネルＭＯＳト
ランジスタＮ１，Ｎ２，Ｎ１ａ，Ｎ２ａからなる。
に係るインバータとＭＯＳトランジスタスイッチを組み
合わせた構成の回路図である。この実施形態ではＮチャ
ネルＭＯＳトランジスタの耐圧のみが電源電圧ＶＣＣよ
りも低い場合の回路構成であり、２つのＰチャネルＭＯ
ＳトランジスタＰ１，Ｐ２と４つのＮチャネルＭＯＳト
ランジスタＮ１，Ｎ２，Ｎ１ａ，Ｎ２ａからなる。
【００２４】図１において、インバータＩＶ１は次のよ
うに構成されている。電源ＶＣＣ−接地電位間にトラン
ジスタＰ１，Ｎ１ａ，Ｎ１が直列に接続されている。ト
ランジスタＰ１とＮ１のゲートは共通に入力ノードＩＮ
に接続されている。
うに構成されている。電源ＶＣＣ−接地電位間にトラン
ジスタＰ１，Ｎ１ａ，Ｎ１が直列に接続されている。ト
ランジスタＰ１とＮ１のゲートは共通に入力ノードＩＮ
に接続されている。
【００２５】インバータ出力ノードはゲートがＶＣＣに
接続されたトランジスタＮ１ａの電流通路を隔てて２つ
に分かれている。すなわち、トランジスタＮ１ａの電流
通路の一端とトランジスタＰ１との接続点を出力ノード
Ａ、トランジスタＮ１ａの電流通路の他端とトランジス
タＮ１との接続点を出力ノードＢとしている。
接続されたトランジスタＮ１ａの電流通路を隔てて２つ
に分かれている。すなわち、トランジスタＮ１ａの電流
通路の一端とトランジスタＰ１との接続点を出力ノード
Ａ、トランジスタＮ１ａの電流通路の他端とトランジス
タＮ１との接続点を出力ノードＢとしている。
【００２６】さらに、ＭＯＳトランジスタスイッチＳＷ
１は次のように構成されている。トランジスタＰ２は、
その電流通路をインバータの出力ノードＡとスイッチＳ
Ｗ１の出力ノードＯＵＴとの間に挿入している。トラン
ジスタＮ２及びＮ２ａは、その電流通路をインバータの
出力ノードＢとスイッチＳＷ１の出力ノードＯＵＴとの
間に直列に挿入している。トランジスタＰ２，Ｎ２それ
ぞれのゲートには相補なクロック信号ＣＬＫ，ＣＬＫｂ
が供給される。トランジスタＮ２ａのゲートはＶＣＣに
接続される。上記出力ノードＯＵＴは容量負荷Ｃ０を駆
動する信号の供給端部となる。
１は次のように構成されている。トランジスタＰ２は、
その電流通路をインバータの出力ノードＡとスイッチＳ
Ｗ１の出力ノードＯＵＴとの間に挿入している。トラン
ジスタＮ２及びＮ２ａは、その電流通路をインバータの
出力ノードＢとスイッチＳＷ１の出力ノードＯＵＴとの
間に直列に挿入している。トランジスタＰ２，Ｎ２それ
ぞれのゲートには相補なクロック信号ＣＬＫ，ＣＬＫｂ
が供給される。トランジスタＮ２ａのゲートはＶＣＣに
接続される。上記出力ノードＯＵＴは容量負荷Ｃ０を駆
動する信号の供給端部となる。
【００２７】上記回路は、ＣＬＫが“Ｌ”（ローレベ
ル）、ＣＬＫｂが“Ｈ”（ハイレベル）のときは出力ノ
ードＡとＯＵＴ、出力ノードＢとＯＵＴが電気的に接続
されるため前段からの入力レベルをそのまま出力し、Ｃ
ＬＫが“Ｈ”、ＣＬＫｂが“Ｌ”のときは出力ノードＡ
とＯＵＴ、出力ノードＢとＯＵＴが電気的に切断される
ため高インピーダンス状態になる。
ル）、ＣＬＫｂが“Ｈ”（ハイレベル）のときは出力ノ
ードＡとＯＵＴ、出力ノードＢとＯＵＴが電気的に接続
されるため前段からの入力レベルをそのまま出力し、Ｃ
ＬＫが“Ｈ”、ＣＬＫｂが“Ｌ”のときは出力ノードＡ
とＯＵＴ、出力ノードＢとＯＵＴが電気的に切断される
ため高インピーダンス状態になる。
【００２８】上記実施形態において、トランジスタＮ１
ａは、トランジスタＮ１及びＮ２のソース・ドレイン間
（すなわち、ノードＡ−Ｂ間、ノードＢ−Ｃ間）に電源
電圧ＶＣＣがかからないように挿入されるバリアトラン
ジスタとして作用する。また、トランジスタＮ２ａは、
トランジスタＮ２のソース・ドレイン間（Ｂ−Ｃ間）に
電源電圧ＶＣＣがかからないように挿入されるバリアト
ランジスタとして作用する。
ａは、トランジスタＮ１及びＮ２のソース・ドレイン間
（すなわち、ノードＡ−Ｂ間、ノードＢ−Ｃ間）に電源
電圧ＶＣＣがかからないように挿入されるバリアトラン
ジスタとして作用する。また、トランジスタＮ２ａは、
トランジスタＮ２のソース・ドレイン間（Ｂ−Ｃ間）に
電源電圧ＶＣＣがかからないように挿入されるバリアト
ランジスタとして作用する。
【００２９】次に上記第１の実施形態の全体の動作とバ
リアトランジスタの効果について説明する。ここで、
“Ｌ”はローレベル（ＶＳＳ：低電位電源）、“Ｈ”は
ハイレベル（ＶＣＣ：高電位電源）とする。
リアトランジスタの効果について説明する。ここで、
“Ｌ”はローレベル（ＶＳＳ：低電位電源）、“Ｈ”は
ハイレベル（ＶＣＣ：高電位電源）とする。
【００３０】（ｉ） 入力ノードＩＮが“Ｌ”、ＣＬＫ
／ＣＬＫｂが“Ｈ”／“Ｌ”、出力ノードＯＵＴが
“Ｌ”の状態を考察する。トランジスタＰ１、Ｎ２ａの
２つのトランジスタがオン状態にあり、それ以外のトラ
ンジスタはオフ状態にある。このとき、各ノードの電圧
は、ノードＡがＶＣＣ、ノードＢがＶＣＣ−Ｖth、ノー
ドＣがＶＳＳになっている。ここでＶthは回路内のＮチ
ャネルＭＯＳトランジスタのしきい値電圧である。この
ような状態では、トランジスタＮ１ａがバリアトランジ
スタとして作用するため、トランジスタＮ１、Ｎ２（Ｏ
ＦＦ状態）のソース・ドレイン間にはＶＣＣ−Ｖthの電
圧しかかからない。
／ＣＬＫｂが“Ｈ”／“Ｌ”、出力ノードＯＵＴが
“Ｌ”の状態を考察する。トランジスタＰ１、Ｎ２ａの
２つのトランジスタがオン状態にあり、それ以外のトラ
ンジスタはオフ状態にある。このとき、各ノードの電圧
は、ノードＡがＶＣＣ、ノードＢがＶＣＣ−Ｖth、ノー
ドＣがＶＳＳになっている。ここでＶthは回路内のＮチ
ャネルＭＯＳトランジスタのしきい値電圧である。この
ような状態では、トランジスタＮ１ａがバリアトランジ
スタとして作用するため、トランジスタＮ１、Ｎ２（Ｏ
ＦＦ状態）のソース・ドレイン間にはＶＣＣ−Ｖthの電
圧しかかからない。
【００３１】（ii） 入力ノードＩＮが“Ｌ”、ＣＬＫ
／ＣＬＫｂが“Ｌ”／“Ｈ”、出力ノードＯＵＴが
“Ｈ”の状態を考察する。トランジスタＮ１以外はすべ
てＯＮ状態にある。このとき、各ノードの電圧はノード
ＡがＶＣＣ、ノードＢとＣがＶＣＣ−Ｖthになってい
る。この状態でも、トランジスタＮ１ａがバリアトラン
ジスタとして作用するため、トランジスタＮ１（ＯＦＦ
状態）のソース・ドレイン間にはＶＣＣ−Ｖthの電圧し
かかからない。
／ＣＬＫｂが“Ｌ”／“Ｈ”、出力ノードＯＵＴが
“Ｈ”の状態を考察する。トランジスタＮ１以外はすべ
てＯＮ状態にある。このとき、各ノードの電圧はノード
ＡがＶＣＣ、ノードＢとＣがＶＣＣ−Ｖthになってい
る。この状態でも、トランジスタＮ１ａがバリアトラン
ジスタとして作用するため、トランジスタＮ１（ＯＦＦ
状態）のソース・ドレイン間にはＶＣＣ−Ｖthの電圧し
かかからない。
【００３２】(iii) 入力ノードＩＮが“Ｈ”、ＣＬＫ
／ＣＬＫｂが“Ｈ”／“Ｌ”、出力ノードＯＵＴが
“Ｈ”の状態を考察する。トランジスタＮ１、Ｎ１ａが
ＯＮ状態にあり、それ以外のトランジスタはＯＦＦ状態
にある。このとき、各ノードの電圧はノードＡとＢがＶ
ＳＳ、ノードＣがＶＣＣ−Ｖthになっている。この状態
では、トランジスタＮ２ａがバリアトランジスタとして
作用するため、トランジスタＮ２（ＯＦＦ状態）のソー
ス・ドレイン間にはＶＣＣ−Ｖthの電圧しかかからな
い。
／ＣＬＫｂが“Ｈ”／“Ｌ”、出力ノードＯＵＴが
“Ｈ”の状態を考察する。トランジスタＮ１、Ｎ１ａが
ＯＮ状態にあり、それ以外のトランジスタはＯＦＦ状態
にある。このとき、各ノードの電圧はノードＡとＢがＶ
ＳＳ、ノードＣがＶＣＣ−Ｖthになっている。この状態
では、トランジスタＮ２ａがバリアトランジスタとして
作用するため、トランジスタＮ２（ＯＦＦ状態）のソー
ス・ドレイン間にはＶＣＣ−Ｖthの電圧しかかからな
い。
【００３３】以上の考察によれば、図１のような論理回
路（ここではインバータ）とＭＯＳトランジスタスイッ
チを組み合せた回路を構成した場合、ＮチャネルＭＯＳ
トランジスタＮ１、Ｎ２のソース・ドレイン間にかかる
最大電圧をＶＣＣ−Ｖthに抑えることが可能となる。し
かも、最小限の素子数の追加で回路面積の増大をなるべ
く少なくし、充放電速度の低下も最小限に抑えることが
できる。
路（ここではインバータ）とＭＯＳトランジスタスイッ
チを組み合せた回路を構成した場合、ＮチャネルＭＯＳ
トランジスタＮ１、Ｎ２のソース・ドレイン間にかかる
最大電圧をＶＣＣ−Ｖthに抑えることが可能となる。し
かも、最小限の素子数の追加で回路面積の増大をなるべ
く少なくし、充放電速度の低下も最小限に抑えることが
できる。
【００３４】図２は、本発明の第２の実施形態に係るイ
ンバータとＭＯＳトランジスタスイッチを組み合わせた
構成の回路図である。この実施形態ではＰチャネルＭＯ
Ｓトランジスタの耐圧のみが電源電圧ＶＣＣよりも低い
場合の回路構成であり、４つのＰチャネルＭＯＳトラン
ジスタＰ１，Ｐ２，Ｐ１ａ，Ｐ２ａと２つのＮチャネル
ＭＯＳトランジスタＮ１，Ｎ２からなる。
ンバータとＭＯＳトランジスタスイッチを組み合わせた
構成の回路図である。この実施形態ではＰチャネルＭＯ
Ｓトランジスタの耐圧のみが電源電圧ＶＣＣよりも低い
場合の回路構成であり、４つのＰチャネルＭＯＳトラン
ジスタＰ１，Ｐ２，Ｐ１ａ，Ｐ２ａと２つのＮチャネル
ＭＯＳトランジスタＮ１，Ｎ２からなる。
【００３５】図２において、インバータＩＶ２は次のよ
うに構成されている。電源ＶＣＣ−接地電位間にトラン
ジスタＰ１，Ｐ１ａ，Ｎ１が直列に接続されている。ト
ランジスタＰ１とＮ１のゲートは共通に入力ノードＩＮ
に接続されている。
うに構成されている。電源ＶＣＣ−接地電位間にトラン
ジスタＰ１，Ｐ１ａ，Ｎ１が直列に接続されている。ト
ランジスタＰ１とＮ１のゲートは共通に入力ノードＩＮ
に接続されている。
【００３６】インバータ出力ノードはゲートが接地電位
に接続されたトランジスタＰ１ａの電流通路を隔てて２
つに分かれている。すなわち、トランジスタＰ１ａの電
流通路の一端とトランジスタＰ１との接続点を出力ノー
ドＡ、トランジスタＰ１ａの電流通路の他端とトランジ
スタＮ１との接続点を出力ノードＢとしている。
に接続されたトランジスタＰ１ａの電流通路を隔てて２
つに分かれている。すなわち、トランジスタＰ１ａの電
流通路の一端とトランジスタＰ１との接続点を出力ノー
ドＡ、トランジスタＰ１ａの電流通路の他端とトランジ
スタＮ１との接続点を出力ノードＢとしている。
【００３７】さらに、ＭＯＳトランジスタスイッチＳＷ
２は次のように構成されている。トランジスタＰ２及び
Ｐ２ａは、その電流通路をインバータの出力ノードＡと
スイッチＳＷ２の出力ノードＯＵＴとの間に直列に挿入
している。トランジスタＮ２は、その電流通路をインバ
ータの出力ノードＢとスイッチＳＷ２の出力ノードＯＵ
Ｔとの間に挿入している。トランジスタＰ２，Ｎ２それ
ぞれのゲートには相補なクロック信号ＣＬＫ，ＣＬＫｂ
が供給される。トランジスタＰ２ａのゲートは接地電位
にされる。上記出力ノードＯＵＴは容量負荷Ｃ０を駆動
する信号の供給端部となる。
２は次のように構成されている。トランジスタＰ２及び
Ｐ２ａは、その電流通路をインバータの出力ノードＡと
スイッチＳＷ２の出力ノードＯＵＴとの間に直列に挿入
している。トランジスタＮ２は、その電流通路をインバ
ータの出力ノードＢとスイッチＳＷ２の出力ノードＯＵ
Ｔとの間に挿入している。トランジスタＰ２，Ｎ２それ
ぞれのゲートには相補なクロック信号ＣＬＫ，ＣＬＫｂ
が供給される。トランジスタＰ２ａのゲートは接地電位
にされる。上記出力ノードＯＵＴは容量負荷Ｃ０を駆動
する信号の供給端部となる。
【００３８】上記回路は、ＣＬＫが“Ｌ”（ローレベ
ル）、ＣＬＫｂが“Ｈ”（ハイレベル）のときは出力ノ
ードＡとＯＵＴ、出力ノードＢとＯＵＴが電気的に接続
されるため前段からの入力レベルをそのまま出力し、Ｃ
ＬＫが“Ｈ”、ＣＬＫｂが“Ｌ”のときは出力ノードＡ
とＯＵＴ、出力ノードＢとＯＵＴが電気的に切断される
ため高インピーダンス状態になる。
ル）、ＣＬＫｂが“Ｈ”（ハイレベル）のときは出力ノ
ードＡとＯＵＴ、出力ノードＢとＯＵＴが電気的に接続
されるため前段からの入力レベルをそのまま出力し、Ｃ
ＬＫが“Ｈ”、ＣＬＫｂが“Ｌ”のときは出力ノードＡ
とＯＵＴ、出力ノードＢとＯＵＴが電気的に切断される
ため高インピーダンス状態になる。
【００３９】上記実施形態において、トランジスタＰ１
ａは、トランジスタＰ１及びＰ２のソース・ドレイン間
（すなわち、ノードＡ−Ｂ間、ノードＡ−Ｄ間）に電源
電圧ＶＣＣがかからないように挿入されるバリアトラン
ジスタとして作用する。また、トランジスタＰ２ａは、
トランジスタＰ２のソース・ドレイン間（Ａ−Ｄ間）に
電源電圧ＶＣＣがかからないように挿入されるバリアト
ランジスタとして作用する。
ａは、トランジスタＰ１及びＰ２のソース・ドレイン間
（すなわち、ノードＡ−Ｂ間、ノードＡ−Ｄ間）に電源
電圧ＶＣＣがかからないように挿入されるバリアトラン
ジスタとして作用する。また、トランジスタＰ２ａは、
トランジスタＰ２のソース・ドレイン間（Ａ−Ｄ間）に
電源電圧ＶＣＣがかからないように挿入されるバリアト
ランジスタとして作用する。
【００４０】次に上記第２の実施形態の全体の動作とバ
リアトランジスタの効果について説明する。ここで、
“Ｌ”はローレベル（ＶＳＳ：低電位電源）、“Ｈ”は
ハイレベル（ＶＣＣ：高電位電源）とする。
リアトランジスタの効果について説明する。ここで、
“Ｌ”はローレベル（ＶＳＳ：低電位電源）、“Ｈ”は
ハイレベル（ＶＣＣ：高電位電源）とする。
【００４１】（ｉ） 入力ノードＩＮが“Ｌ”、ＣＬＫ
／ＣＬＫｂが“Ｈ”／“Ｌ”、出力ノードＯＵＴが
“Ｌ”の状態を考察する。トランジスタＰ１、Ｐ１ａの
２つのトランジスタがオン状態にあり、それ以外のトラ
ンジスタはオフ状態にある。このとき、各ノードの電圧
は、ノードＡがＶＣＣ、ノードＢがＶＣＣ、ノードＤが
Ｖthになっている。ここでＶthは回路内のＰチャネルＭ
ＯＳトランジスタのしきい値電圧である。このような状
態では、トランジスタＰ２ａがバリアトランジスタとし
て作用するため、トランジスタＰ２（ＯＦＦ状態）のソ
ース・ドレイン間にはＶＣＣ−Ｖthの電圧しかかからな
い。
／ＣＬＫｂが“Ｈ”／“Ｌ”、出力ノードＯＵＴが
“Ｌ”の状態を考察する。トランジスタＰ１、Ｐ１ａの
２つのトランジスタがオン状態にあり、それ以外のトラ
ンジスタはオフ状態にある。このとき、各ノードの電圧
は、ノードＡがＶＣＣ、ノードＢがＶＣＣ、ノードＤが
Ｖthになっている。ここでＶthは回路内のＰチャネルＭ
ＯＳトランジスタのしきい値電圧である。このような状
態では、トランジスタＰ２ａがバリアトランジスタとし
て作用するため、トランジスタＰ２（ＯＦＦ状態）のソ
ース・ドレイン間にはＶＣＣ−Ｖthの電圧しかかからな
い。
【００４２】（ii） 入力ノードＩＮが“Ｈ”、ＣＬＫ
／ＣＬＫｂが“Ｈ”／“Ｌ”、出力ノードＯＵＴが
“Ｈ”の状態を考察する。トランジスタＮ１、Ｐ２ａが
ＯＮ状態にあり、それ以外のトランジスタはＯＦＦ状態
にある。このとき、各ノードの電圧はノードＢはＶＳ
Ｓ、ノードＡとＤはＶthになっている。この状態では、
トランジスタＰ１ａ，Ｐ２ａがバリアトランジスタとし
て作用するため、それぞれのトランジスタＰ１，Ｐ２
（ＯＦＦ状態）のソース・ドレイン間にはＶＣＣ−Ｖth
の電圧しかかからない。
／ＣＬＫｂが“Ｈ”／“Ｌ”、出力ノードＯＵＴが
“Ｈ”の状態を考察する。トランジスタＮ１、Ｐ２ａが
ＯＮ状態にあり、それ以外のトランジスタはＯＦＦ状態
にある。このとき、各ノードの電圧はノードＢはＶＳ
Ｓ、ノードＡとＤはＶthになっている。この状態では、
トランジスタＰ１ａ，Ｐ２ａがバリアトランジスタとし
て作用するため、それぞれのトランジスタＰ１，Ｐ２
（ＯＦＦ状態）のソース・ドレイン間にはＶＣＣ−Ｖth
の電圧しかかからない。
【００４３】以上の考察によれば、図２のような論理回
路（ここではインバータ）とＭＯＳトランジスタスイッ
チを組み合せた回路を構成した場合、ＰチャネルＭＯＳ
トランジスタＰ１、Ｐ２のソース・ドレイン間にかかる
最大電圧をＶＣＣ−Ｖthに抑えることが可能となる。し
かも、最小限の素子数の追加で回路面積の増大をなるべ
く少なくし、充放電速度の低下も最小限に抑えることが
できる。
路（ここではインバータ）とＭＯＳトランジスタスイッ
チを組み合せた回路を構成した場合、ＰチャネルＭＯＳ
トランジスタＰ１、Ｐ２のソース・ドレイン間にかかる
最大電圧をＶＣＣ−Ｖthに抑えることが可能となる。し
かも、最小限の素子数の追加で回路面積の増大をなるべ
く少なくし、充放電速度の低下も最小限に抑えることが
できる。
【００４４】図３は、本発明の第３の実施形態に係るイ
ンバータとＭＯＳトランジスタスイッチを組み合わせた
構成の回路図である。この実施形態ではＰチャネル、Ｎ
チャネル両ＭＯＳトランジスタの耐圧が電源電圧ＶＣＣ
よりも低い場合の回路構成であり、４つのＰチャネルＭ
ＯＳトランジスタＰ１，Ｐ２，Ｐ１ａ，Ｐ２ａと４つの
ＮチャネルＭＯＳトランジスタＮ１，Ｎ２，Ｎ１ａ，Ｎ
２ａからなる。
ンバータとＭＯＳトランジスタスイッチを組み合わせた
構成の回路図である。この実施形態ではＰチャネル、Ｎ
チャネル両ＭＯＳトランジスタの耐圧が電源電圧ＶＣＣ
よりも低い場合の回路構成であり、４つのＰチャネルＭ
ＯＳトランジスタＰ１，Ｐ２，Ｐ１ａ，Ｐ２ａと４つの
ＮチャネルＭＯＳトランジスタＮ１，Ｎ２，Ｎ１ａ，Ｎ
２ａからなる。
【００４５】図３において、インバータＩＶ３は次のよ
うに構成されている。電源ＶＣＣ−接地電位間にトラン
ジスタＰ１，Ｐ１ａ，Ｎ１ａ，Ｎ１が直列に接続されて
いる。トランジスタＰ１とＮ１のゲートは共通に入力ノ
ードＩＮに接続されている。
うに構成されている。電源ＶＣＣ−接地電位間にトラン
ジスタＰ１，Ｐ１ａ，Ｎ１ａ，Ｎ１が直列に接続されて
いる。トランジスタＰ１とＮ１のゲートは共通に入力ノ
ードＩＮに接続されている。
【００４６】インバータ出力ノードはゲートが接地電位
のトランジスタＰ１ａ及びゲートがＶＣＣのトランジス
タＮ１ａの直列回路における電流通路を隔てて２つに分
かれている。すなわち、直列回路の一端（トランジスタ
Ｐ１ａの電流通路の端部）とトランジスタＰ１との接続
点を出力ノードＡ、直列回路の他端（トランジスタＮ１
ａの電流通路の端部）とトランジスタＮ１との接続点を
出力ノードＢとしている。
のトランジスタＰ１ａ及びゲートがＶＣＣのトランジス
タＮ１ａの直列回路における電流通路を隔てて２つに分
かれている。すなわち、直列回路の一端（トランジスタ
Ｐ１ａの電流通路の端部）とトランジスタＰ１との接続
点を出力ノードＡ、直列回路の他端（トランジスタＮ１
ａの電流通路の端部）とトランジスタＮ１との接続点を
出力ノードＢとしている。
【００４７】さらに、ＭＯＳトランジスタスイッチＳＷ
３は次のように構成されている。トランジスタＰ２及び
Ｐ２ａは、その電流通路をインバータの出力ノードＡと
スイッチＳＷ３の出力ノードＯＵＴとの間に直列に挿入
している。トランジスタＮ２及びＮ２ａは、その電流通
路をインバータの出力ノードＢとスイッチＳＷ３の出力
ノードＯＵＴとの間に直列に挿入している。トランジス
タＰ２，Ｎ２それぞれのゲートには相補なクロック信号
ＣＬＫ，ＣＬＫｂが供給される。トランジスタＰ２ａの
ゲートは接地電位にされ、トランジスタＮ２ａのゲート
はＶＣＣに接続される。上記出力ノードＯＵＴは容量負
荷Ｃ０を駆動する信号の供給端部となる。
３は次のように構成されている。トランジスタＰ２及び
Ｐ２ａは、その電流通路をインバータの出力ノードＡと
スイッチＳＷ３の出力ノードＯＵＴとの間に直列に挿入
している。トランジスタＮ２及びＮ２ａは、その電流通
路をインバータの出力ノードＢとスイッチＳＷ３の出力
ノードＯＵＴとの間に直列に挿入している。トランジス
タＰ２，Ｎ２それぞれのゲートには相補なクロック信号
ＣＬＫ，ＣＬＫｂが供給される。トランジスタＰ２ａの
ゲートは接地電位にされ、トランジスタＮ２ａのゲート
はＶＣＣに接続される。上記出力ノードＯＵＴは容量負
荷Ｃ０を駆動する信号の供給端部となる。
【００４８】上記回路は、ＣＬＫが“Ｌ”（ローレベ
ル）、ＣＬＫｂが“Ｈ”（ハイレベル）のときは出力ノ
ードＡとＯＵＴ、出力ノードＢとＯＵＴが電気的に接続
されるため前段からの入力レベルをそのまま出力し、Ｃ
ＬＫが“Ｈ”、ＣＬＫｂが“Ｌ”のときは出力ノードＡ
とＯＵＴ、出力ノードＢとＯＵＴが電気的に切断される
ため高インピーダンス状態になる。
ル）、ＣＬＫｂが“Ｈ”（ハイレベル）のときは出力ノ
ードＡとＯＵＴ、出力ノードＢとＯＵＴが電気的に接続
されるため前段からの入力レベルをそのまま出力し、Ｃ
ＬＫが“Ｈ”、ＣＬＫｂが“Ｌ”のときは出力ノードＡ
とＯＵＴ、出力ノードＢとＯＵＴが電気的に切断される
ため高インピーダンス状態になる。
【００４９】この第３の実施形態は、上記第１、第２の
実施形態における両方のバリアトランジスタを併せ持つ
構成となっている（Ｎ１ａ，Ｎ２ａ，Ｐ１ａ，Ｐ２
ａ）。すなわち、入力ノードＩＮが“Ｌ”、ＯＵＴがＶ
ＳＳ、ＣＬＫ／ＣＬＫｂが“Ｈ”／“Ｌ”のとき、ノー
ドＡ，ＥはＶＣＣ、ノードＢがＶＣＣ−Ｖth、ノードＣ
がＶＳＳ、ノードＤがＶthとなる。また、入力ノードＩ
Ｎが“Ｈ”、ＯＵＴがＶＣＣ、ＣＬＫ／ＣＬＫｂが
“Ｈ”／“Ｌ”のとき、ノードＡはＶth、ノードＢがＶ
ＳＳ、ノードＣがＶＣＣ−Ｖth、ノードＤがＶＣＣ、ノ
ードＥがＶＳＳとなる。
実施形態における両方のバリアトランジスタを併せ持つ
構成となっている（Ｎ１ａ，Ｎ２ａ，Ｐ１ａ，Ｐ２
ａ）。すなわち、入力ノードＩＮが“Ｌ”、ＯＵＴがＶ
ＳＳ、ＣＬＫ／ＣＬＫｂが“Ｈ”／“Ｌ”のとき、ノー
ドＡ，ＥはＶＣＣ、ノードＢがＶＣＣ−Ｖth、ノードＣ
がＶＳＳ、ノードＤがＶthとなる。また、入力ノードＩ
Ｎが“Ｈ”、ＯＵＴがＶＣＣ、ＣＬＫ／ＣＬＫｂが
“Ｈ”／“Ｌ”のとき、ノードＡはＶth、ノードＢがＶ
ＳＳ、ノードＣがＶＣＣ−Ｖth、ノードＤがＶＣＣ、ノ
ードＥがＶＳＳとなる。
【００５０】この結果、回路中スイッチング素子として
作用するＰチャネルＭＯＳトランジスタ（Ｐ１またはＰ
２）、ＮチャネルＭＯＳトランジスタ（Ｎ１またはＮ
２）のソース・ドレイン間電圧はＶＣＣ−Ｖthに抑えら
れる。
作用するＰチャネルＭＯＳトランジスタ（Ｐ１またはＰ
２）、ＮチャネルＭＯＳトランジスタ（Ｎ１またはＮ
２）のソース・ドレイン間電圧はＶＣＣ−Ｖthに抑えら
れる。
【００５１】以上の実施形態では、ＭＯＳトランジスタ
スイッチの前段にインバータ回路が配置されている場合
に関して説明を進めてきたが、他の論理回路、例えばＮ
ＯＲ回路やＮＡＮＤ回路についても第１〜第３いすれか
の実施形態を適用して、回路中スイッチング素子として
作用するＰチャネルＭＯＳトランジスタ、ＮチャネルＭ
ＯＳトランジスタのソース・ドレイン間電圧をＶＣＣ−
Ｖthに抑えることができる。
スイッチの前段にインバータ回路が配置されている場合
に関して説明を進めてきたが、他の論理回路、例えばＮ
ＯＲ回路やＮＡＮＤ回路についても第１〜第３いすれか
の実施形態を適用して、回路中スイッチング素子として
作用するＰチャネルＭＯＳトランジスタ、ＮチャネルＭ
ＯＳトランジスタのソース・ドレイン間電圧をＶＣＣ−
Ｖthに抑えることができる。
【００５２】図４は、本発明の第４の実施形態に係るＮ
ＯＲ回路とＭＯＳトランジスタスイッチを組み合わせた
構成の回路図である。この実施形態ではＮチャネルＭＯ
Ｓトランジスタの耐圧のみが電源電圧ＶＣＣよりも低い
場合の回路構成であり、３つのＰチャネルＭＯＳトラン
ジスタＰ１１，Ｐ１２，Ｐ２と５つのＮチャネルＭＯＳ
トランジスタＮ１１，Ｎ１２，Ｎ２，Ｎ１ａ，Ｎ２ａか
らなる。
ＯＲ回路とＭＯＳトランジスタスイッチを組み合わせた
構成の回路図である。この実施形態ではＮチャネルＭＯ
Ｓトランジスタの耐圧のみが電源電圧ＶＣＣよりも低い
場合の回路構成であり、３つのＰチャネルＭＯＳトラン
ジスタＰ１１，Ｐ１２，Ｐ２と５つのＮチャネルＭＯＳ
トランジスタＮ１１，Ｎ１２，Ｎ２，Ｎ１ａ，Ｎ２ａか
らなる。
【００５３】図４において、ＮＯＲ回路ＮＯＲ１は次の
ように構成されている。電源ＶＣＣ−接地電位間にトラ
ンジスタＰ１１，Ｐ１２，Ｎ１ａ，Ｎ１１が直列に接続
されている。また、トランジスタＮ１２がトランジスタ
Ｎ１１のドレイン・ソースと並列に接続されている。ト
ランジスタＰ１１とＮ１１のゲートは共通に入力ノード
ＩＮ１に接続されている。トランジスタＰ１２とＮ１２
のゲートは共通に入力ノードＩＮ２に接続されている。
ように構成されている。電源ＶＣＣ−接地電位間にトラ
ンジスタＰ１１，Ｐ１２，Ｎ１ａ，Ｎ１１が直列に接続
されている。また、トランジスタＮ１２がトランジスタ
Ｎ１１のドレイン・ソースと並列に接続されている。ト
ランジスタＰ１１とＮ１１のゲートは共通に入力ノード
ＩＮ１に接続されている。トランジスタＰ１２とＮ１２
のゲートは共通に入力ノードＩＮ２に接続されている。
【００５４】ＮＯＲ出力ノードはゲートがＶＣＣに接続
されたトランジスタＮ１ａの電流通路を隔てて２つに分
かれている。すなわち、トランジスタＮ１ａの電流通路
の一端とトランジスタＰ１２との接続点を出力ノード
Ａ、トランジスタＮ１ａの電流通路の他端とトランジス
タＮ１１との接続点を出力ノードＢとしている。
されたトランジスタＮ１ａの電流通路を隔てて２つに分
かれている。すなわち、トランジスタＮ１ａの電流通路
の一端とトランジスタＰ１２との接続点を出力ノード
Ａ、トランジスタＮ１ａの電流通路の他端とトランジス
タＮ１１との接続点を出力ノードＢとしている。
【００５５】ＭＯＳトランジスタスイッチＳＷ４は前記
図１のＳＷ１と同様に接続されている。すなわち、トラ
ンジスタＰ２は、その電流通路をＮＯＲ回路の出力ノー
ドＡとスイッチＳＷ４の出力ノードＯＵＴとの間に挿入
している。トランジスタＮ２及びＮ２ａは、その電流通
路をＮＯＲ回路の出力ノードＢとスイッチＳＷ４の出力
ノードＯＵＴとの間に直列に挿入している。トランジス
タＰ２，Ｎ２それぞれのゲートには相補なクロック信号
ＣＬＫ，ＣＬＫｂが供給される。トランジスタＮ２ａの
ゲートはＶＣＣに接続される。上記出力ノードＯＵＴは
容量負荷Ｃ０を駆動する信号の供給端部となる。
図１のＳＷ１と同様に接続されている。すなわち、トラ
ンジスタＰ２は、その電流通路をＮＯＲ回路の出力ノー
ドＡとスイッチＳＷ４の出力ノードＯＵＴとの間に挿入
している。トランジスタＮ２及びＮ２ａは、その電流通
路をＮＯＲ回路の出力ノードＢとスイッチＳＷ４の出力
ノードＯＵＴとの間に直列に挿入している。トランジス
タＰ２，Ｎ２それぞれのゲートには相補なクロック信号
ＣＬＫ，ＣＬＫｂが供給される。トランジスタＮ２ａの
ゲートはＶＣＣに接続される。上記出力ノードＯＵＴは
容量負荷Ｃ０を駆動する信号の供給端部となる。
【００５６】上記第４の実施形態においても第１の実施
形態と同様に、回路中スイッチング素子として作用する
ＮチャネルＭＯＳトランジスタ（Ｎ１１，Ｎ１２，Ｎ
２）それぞれのソース・ドレイン間電圧をＶＣＣ−Ｖth
に抑えることができる。
形態と同様に、回路中スイッチング素子として作用する
ＮチャネルＭＯＳトランジスタ（Ｎ１１，Ｎ１２，Ｎ
２）それぞれのソース・ドレイン間電圧をＶＣＣ−Ｖth
に抑えることができる。
【００５７】図５は、本発明の第５の実施形態に係るＮ
ＡＮＤ回路とＭＯＳトランジスタスイッチを組み合わせ
た構成の回路図である。この実施形態もＮチャネルＭＯ
Ｓトランジスタの耐圧のみが電源電圧ＶＣＣよりも低い
場合の回路構成であり、３つのＰチャネルＭＯＳトラン
ジスタＰ２１，Ｐ２２，Ｐ２と５つのＮチャネルＭＯＳ
トランジスタＮ２１，Ｎ２２，Ｎ２，Ｎ１ａ，Ｎ２ａか
らなる。
ＡＮＤ回路とＭＯＳトランジスタスイッチを組み合わせ
た構成の回路図である。この実施形態もＮチャネルＭＯ
Ｓトランジスタの耐圧のみが電源電圧ＶＣＣよりも低い
場合の回路構成であり、３つのＰチャネルＭＯＳトラン
ジスタＰ２１，Ｐ２２，Ｐ２と５つのＮチャネルＭＯＳ
トランジスタＮ２１，Ｎ２２，Ｎ２，Ｎ１ａ，Ｎ２ａか
らなる。
【００５８】図５において、ＮＡＮＤ回路ＮＡＮＤ１は
次のように構成されている。電源ＶＣＣ−接地電位間に
トランジスタＰ２１，Ｎ１ａ，Ｎ２１，Ｎ２２が直列に
接続されている。また、トランジスタＰ２２がトランジ
スタＰ２１のソース・ドレインと並列に接続されてい
る。トランジスタＰ２１とＮ２１のゲートは共通に入力
ノードＩＮ１に接続されている。トランジスタＰ２２と
Ｎ２２のゲートは共通に入力ノードＩＮ２に接続されて
いる。
次のように構成されている。電源ＶＣＣ−接地電位間に
トランジスタＰ２１，Ｎ１ａ，Ｎ２１，Ｎ２２が直列に
接続されている。また、トランジスタＰ２２がトランジ
スタＰ２１のソース・ドレインと並列に接続されてい
る。トランジスタＰ２１とＮ２１のゲートは共通に入力
ノードＩＮ１に接続されている。トランジスタＰ２２と
Ｎ２２のゲートは共通に入力ノードＩＮ２に接続されて
いる。
【００５９】ＮＡＮＤ出力ノードはゲートがＶＣＣに接
続されたトランジスタＮ１ａの電流通路を隔てて２つに
分かれている。すなわち、トランジスタＮ１ａの電流通
路の一端とトランジスタＰ２１との接続点を出力ノード
Ａ、トランジスタＮ１ａの電流通路の他端とトランジス
タＮ２１との接続点を出力ノードＢとしている。
続されたトランジスタＮ１ａの電流通路を隔てて２つに
分かれている。すなわち、トランジスタＮ１ａの電流通
路の一端とトランジスタＰ２１との接続点を出力ノード
Ａ、トランジスタＮ１ａの電流通路の他端とトランジス
タＮ２１との接続点を出力ノードＢとしている。
【００６０】ＭＯＳトランジスタスイッチＳＷ５は前記
図１のＳＷ１と同様に接続されている。すなわち、トラ
ンジスタＰ２は、その電流通路をＮＡＮＤ回路の出力ノ
ードＡとスイッチＳＷ５の出力ノードＯＵＴとの間に挿
入している。トランジスタＮ２及びＮ２ａは、その電流
通路をＮＯＲ回路の出力ノードＢとスイッチＳＷ５の出
力ノードＯＵＴとの間に直列に挿入している。トランジ
スタＰ２，Ｎ２それぞれのゲートには相補なクロック信
号ＣＬＫ，ＣＬＫｂが供給される。トランジスタＮ２ａ
のゲートはＶＣＣに接続される。上記出力ノードＯＵＴ
は容量負荷Ｃ０を駆動する信号の供給端部となる。
図１のＳＷ１と同様に接続されている。すなわち、トラ
ンジスタＰ２は、その電流通路をＮＡＮＤ回路の出力ノ
ードＡとスイッチＳＷ５の出力ノードＯＵＴとの間に挿
入している。トランジスタＮ２及びＮ２ａは、その電流
通路をＮＯＲ回路の出力ノードＢとスイッチＳＷ５の出
力ノードＯＵＴとの間に直列に挿入している。トランジ
スタＰ２，Ｎ２それぞれのゲートには相補なクロック信
号ＣＬＫ，ＣＬＫｂが供給される。トランジスタＮ２ａ
のゲートはＶＣＣに接続される。上記出力ノードＯＵＴ
は容量負荷Ｃ０を駆動する信号の供給端部となる。
【００６１】上記第５の実施形態においても第１の実施
形態と同様に、回路中スイッチング素子として作用する
ＮチャネルＭＯＳトランジスタ（Ｎ２１，Ｎ２２，Ｎ
２）それぞれのソース・ドレイン間電圧をＶＣＣ−Ｖth
に抑えることができる。
形態と同様に、回路中スイッチング素子として作用する
ＮチャネルＭＯＳトランジスタ（Ｎ２１，Ｎ２２，Ｎ
２）それぞれのソース・ドレイン間電圧をＶＣＣ−Ｖth
に抑えることができる。
【００６２】図６は、本発明の第１の実施形態の回路を
適用した応用例を示す回路図である。回路内部は外部電
源電圧（例えば３．３Ｖ）を降圧した降圧電源電圧ＶＤ
Ｄ（例えば２．５Ｖ）で動作する。当然回路保証もこの
ＶＤＤに基いた設計である。信号Ｄａｔａは降圧電源電
圧の回路（ここではインバータＩＶｄが代表的に示され
ている）を介してレベルシフト回路に供給される。
適用した応用例を示す回路図である。回路内部は外部電
源電圧（例えば３．３Ｖ）を降圧した降圧電源電圧ＶＤ
Ｄ（例えば２．５Ｖ）で動作する。当然回路保証もこの
ＶＤＤに基いた設計である。信号Ｄａｔａは降圧電源電
圧の回路（ここではインバータＩＶｄが代表的に示され
ている）を介してレベルシフト回路に供給される。
【００６３】レベルシフト回路は、ソースに外部電源電
圧ＶＣＣが供給され互いのドレインとゲートが交差接続
されたＰチャネルＭＯＳトランジスタＱｐ１、Ｑｐ２
と、このＱｐ１のドレインと接地電位間に直列に接続さ
れたＮチャネルＭＯＳトランジスタＱｎ１、Ｑｎ２、及
び、上記トランジスタＱｐ２のドレインと接地電位間に
直列に接続されたＮチャネルＭＯＳトランジスタＱｎ
３、Ｑｎ４を有する。トランジスタＱｎ１とＱｎ３のゲ
ートにはＶＣＣが与えられ、トランジスタＱｎ２、Ｑｎ
４の各ゲートには、信号ＤａｔａのＩＶｄを介した反転
信号、直接の信号Ｄａｔａがそれぞれ与えられる。
圧ＶＣＣが供給され互いのドレインとゲートが交差接続
されたＰチャネルＭＯＳトランジスタＱｐ１、Ｑｐ２
と、このＱｐ１のドレインと接地電位間に直列に接続さ
れたＮチャネルＭＯＳトランジスタＱｎ１、Ｑｎ２、及
び、上記トランジスタＱｐ２のドレインと接地電位間に
直列に接続されたＮチャネルＭＯＳトランジスタＱｎ
３、Ｑｎ４を有する。トランジスタＱｎ１とＱｎ３のゲ
ートにはＶＣＣが与えられ、トランジスタＱｎ２、Ｑｎ
４の各ゲートには、信号ＤａｔａのＩＶｄを介した反転
信号、直接の信号Ｄａｔａがそれぞれ与えられる。
【００６４】トランジスタＱｐ２のドレインから図１の
回路の入力ノードＩＮに、降圧電源電圧回路のインバー
タＩＶｄを介した信号Ｄａｔａと同相でかつ外部電源電
圧ＶＣＣにレベルシフトされた信号が供給される。これ
により、ＣＬＫ／ＣＬＫｂに同期して、信号Ｄａｔａに
応じた外部電源電圧レベルの信号が例えば出力パッドに
繋がる出力ノードＯＵＴに得られる。
回路の入力ノードＩＮに、降圧電源電圧回路のインバー
タＩＶｄを介した信号Ｄａｔａと同相でかつ外部電源電
圧ＶＣＣにレベルシフトされた信号が供給される。これ
により、ＣＬＫ／ＣＬＫｂに同期して、信号Ｄａｔａに
応じた外部電源電圧レベルの信号が例えば出力パッドに
繋がる出力ノードＯＵＴに得られる。
【００６５】一般に外部出力の最終段のトランジスタは
他の内部と比べてレイアウト面積が大きくなるため、本
発明の構成を適用することにより、レイアウト面積を削
減することができる。また、クロック信号のエッジから
出力までの伝達遅延も短く抑えられる。
他の内部と比べてレイアウト面積が大きくなるため、本
発明の構成を適用することにより、レイアウト面積を削
減することができる。また、クロック信号のエッジから
出力までの伝達遅延も短く抑えられる。
【００６６】以上各実施形態によれば、最小限の要所に
バリアトランジスタを設けることにより、耐圧がＶＣＣ
よりも低いトランジスタのソース・ドレイン間にかかる
最大電圧をＶＣＣ−Ｖthに制限することが可能である。
インバータ、ＮＯＲ、ＮＡＮＤの回路以外にもＭＯＳト
ランジスタスイッチの前段がＣＭＯＳトランジスタロジ
ック回路で構成されるとき、同様な回路構成をとること
により対策を行うことが可能である。
バリアトランジスタを設けることにより、耐圧がＶＣＣ
よりも低いトランジスタのソース・ドレイン間にかかる
最大電圧をＶＣＣ−Ｖthに制限することが可能である。
インバータ、ＮＯＲ、ＮＡＮＤの回路以外にもＭＯＳト
ランジスタスイッチの前段がＣＭＯＳトランジスタロジ
ック回路で構成されるとき、同様な回路構成をとること
により対策を行うことが可能である。
【００６７】すなわち、上述の回路構成を採用すること
により素子数の増加と出力電圧の充放電速度の低下を最
小限抑えつつ、トランジスタのソース・ドレイン間にか
かる電圧を供給される電源電圧より小さく抑えることが
可能である。なお、上記バリアトランジスタのゲートレ
ベルは、対象となるトランジスタの信頼性が確保できる
範囲内ならば任意の値をとり得る。
により素子数の増加と出力電圧の充放電速度の低下を最
小限抑えつつ、トランジスタのソース・ドレイン間にか
かる電圧を供給される電源電圧より小さく抑えることが
可能である。なお、上記バリアトランジスタのゲートレ
ベルは、対象となるトランジスタの信頼性が確保できる
範囲内ならば任意の値をとり得る。
【００６８】
【発明の効果】以上、説明したように、本発明によれ
ば、バリアトランジスタを最小限の要所に設けたので、
回路内のスイッチングトランジスタのソース・ドレイン
間電圧を電源電圧より小さく抑えつつ、素子数の増加と
充放電速度の低下を最小限に抑えることができるＭＯＳ
型半導体集積回路を提供することができる。
ば、バリアトランジスタを最小限の要所に設けたので、
回路内のスイッチングトランジスタのソース・ドレイン
間電圧を電源電圧より小さく抑えつつ、素子数の増加と
充放電速度の低下を最小限に抑えることができるＭＯＳ
型半導体集積回路を提供することができる。
【図１】本発明の第１の実施形態に係るインバータとＭ
ＯＳトランジスタスイッチを組み合わせた構成の回路
図。
ＯＳトランジスタスイッチを組み合わせた構成の回路
図。
【図２】本発明の第２の実施形態に係るインバータとＭ
ＯＳトランジスタスイッチを組み合わせた構成の回路
図。
ＯＳトランジスタスイッチを組み合わせた構成の回路
図。
【図３】本発明の第３の実施形態に係るインバータとＭ
ＯＳトランジスタスイッチを組み合わせた構成の回路
図。
ＯＳトランジスタスイッチを組み合わせた構成の回路
図。
【図４】本発明の第４の実施形態に係るＮＯＲ回路とＭ
ＯＳトランジスタスイッチを組み合わせた構成の回路
図。
ＯＳトランジスタスイッチを組み合わせた構成の回路
図。
【図５】本発明の第５の実施形態に係るＮＡＮＤ回路と
ＭＯＳトランジスタスイッチを組み合わせた構成の回路
図。
ＭＯＳトランジスタスイッチを組み合わせた構成の回路
図。
【図６】図６は、本発明の第１の実施形態の回路を適用
した応用例を示す回路図。
した応用例を示す回路図。
【図７】従来の技術に係るインバータとＭＯＳトランジ
スタスイッチを組み合わせた回路図。
スタスイッチを組み合わせた回路図。
【図８】図７の回路に対してＮチャネルＭＯＳトランジ
スタのソース・ドレイン間にかかる電圧を下げる回路構
成を示す回路図。
スタのソース・ドレイン間にかかる電圧を下げる回路構
成を示す回路図。
Ｐ１，Ｐ２，Ｐ１ａ，Ｐ２ａ…ＰチャネルＭＯＳトラン
ジスタ Ｎ１，Ｎ２，Ｎ１ａ，Ｎ２ａ…ＮチャネルＭＯＳトラン
ジスタ ＩＶ１，ＩＶ２，ＩＶ３…インバータ ＮＯＲ１…ＮＯＲ回路 ＮＡＮＤ１…ＮＡＮＤ回路
ジスタ Ｎ１，Ｎ２，Ｎ１ａ，Ｎ２ａ…ＮチャネルＭＯＳトラン
ジスタ ＩＶ１，ＩＶ２，ＩＶ３…インバータ ＮＯＲ１…ＮＯＲ回路 ＮＡＮＤ１…ＮＡＮＤ回路
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J055 AX02 AX32 AX39 AX47 AX55 AX64 BX16 CX24 DX22 DX55 DX72 DX83 EX07 EX21 EY21 EZ07 EZ20 FX13 FX17 FX35 GX01 5J056 AA03 AA11 BB02 BB40 BB46 BB52 CC21 DD13 DD29 EE03 EE11 FF01 FF08 GG04
Claims (4)
- 【請求項１】 所定の高電位電源−低電位電源間で動作
する論理回路と、この論理回路の出力を相補信号でトラ
ンスファー制御する第１導電型の第１のＭＯＳトランジ
スタ及び第２導電型の第２のＭＯＳトランジスタを含む
スイッチ回路とを具備し、 前記論理回路の出力ノードを前記第１のＭＯＳトランジ
スタを介する経路に接続される第１のノードと前記第２
のＭＯＳトランジスタを介する経路に接続される第２の
ノードに分け、 前記第１のノードと第２のノード間に１つ以上のＭＯＳ
トランジスタで構成される電流通路が挿入されると共
に、前記第１のＭＯＳトランジスタを介する経路、前記
第２のＭＯＳトランジスタを介する経路のうち少なくと
もいずれかと前記スイッチ回路の出力点との間に前記経
路に設けられるトランジスタと同一導電型のＭＯＳトラ
ンジスタによる電流通路が挿入されることを特徴とする
ＭＯＳ型半導体集積回路。 - 【請求項２】 前記第１のノードと第２のノード間に挿
入される電流通路は、第２導電型の第３のＭＯＳトラン
ジスタにより構成され、かつ前記第２のＭＯＳトランジ
スタを介する経路と前記スイッチ回路の出力点との間に
設けられる電流通路は、第２導電型の第４のＭＯＳトラ
ンジスタで構成されるものであることを特徴とする請求
項１記載のＭＯＳ型半導体集積回路。 - 【請求項３】 前記第１のノードと第２のノード間に挿
入される電流通路は、第１導電型の第３のＭＯＳトラン
ジスタにより構成され、かつ前記第１のＭＯＳトランジ
スタを介する経路と前記スイッチ回路の出力点との間に
設けられる電流通路は、第１導電型の第４のＭＯＳトラ
ンジスタで構成されるものであることを特徴とする請求
項１記載のＭＯＳ型半導体集積回路。 - 【請求項４】 前記第１のノードと第２のノード間に挿
入される電流通路は、第１導電型の第３のＭＯＳトラン
ジスタ及び第２導電型の第４のＭＯＳトランジスタの直
列回路により構成され、かつ前記第１のＭＯＳトランジ
スタを介する経路と前記スイッチ回路の出力点との間に
設けられる電流通路は、第１導電型の第５のＭＯＳトラ
ンジスタで構成され、前記第２のＭＯＳトランジスタを
介する経路と前記スイッチ回路の出力点との間に設けら
れる電流通路は、第２導電型の第６のＭＯＳトランジス
タで構成されるものであることを特徴とする請求項１記
載のＭＯＳ型半導体集積回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06008199A JP3779484B2 (ja) | 1999-03-08 | 1999-03-08 | Ｍｏｓ型半導体集積回路 |
| US09/520,632 US6480034B1 (en) | 1999-03-08 | 2000-03-07 | MOS-type semiconductor integrated circuit |
| US10/234,115 US6714615B2 (en) | 1999-03-08 | 2002-09-05 | MOS-type semiconductor integrated circuit |
| US10/234,106 US6700411B2 (en) | 1999-03-08 | 2002-09-05 | MOS-type semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06008199A JP3779484B2 (ja) | 1999-03-08 | 1999-03-08 | Ｍｏｓ型半導体集積回路 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2000261306A true JP2000261306A (ja) | 2000-09-22 |
| JP2000261306A5 JP2000261306A5 (ja) | 2005-05-26 |
| JP3779484B2 JP3779484B2 (ja) | 2006-05-31 |
Family
ID=13131789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06008199A Expired - Fee Related JP3779484B2 (ja) | 1999-03-08 | 1999-03-08 | Ｍｏｓ型半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (3) | US6480034B1 (ja) |
| JP (1) | JP3779484B2 (ja) |
Families Citing this family (3)
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|---|---|---|---|---|
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| US20060093642A1 (en) * | 2004-11-03 | 2006-05-04 | Ranade Shrirang V | Method of incorporating carbon nanotubes in a medical appliance, a carbon nanotube medical appliance, and a medical appliance coated using carbon nanotube technology |
| JP6617879B2 (ja) * | 2013-12-27 | 2019-12-11 | パナソニックＩｐマネジメント株式会社 | 半導体集積回路、ラッチ回路およびフリップフロップ回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6051323A (ja) * | 1983-08-31 | 1985-03-22 | Toshiba Corp | Ｃｍｏｓ伝送回路 |
| JP3494469B2 (ja) | 1994-05-26 | 2004-02-09 | 株式会社ルネサステクノロジ | フィールドプログラマブルゲートアレイ |
-
1999
- 1999-03-08 JP JP06008199A patent/JP3779484B2/ja not_active Expired - Fee Related
-
2000
- 2000-03-07 US US09/520,632 patent/US6480034B1/en not_active Expired - Lifetime
-
2002
- 2002-09-05 US US10/234,106 patent/US6700411B2/en not_active Expired - Fee Related
- 2002-09-05 US US10/234,115 patent/US6714615B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6700411B2 (en) | 2004-03-02 |
| JP3779484B2 (ja) | 2006-05-31 |
| US6714615B2 (en) | 2004-03-30 |
| US6480034B1 (en) | 2002-11-12 |
| US20030001620A1 (en) | 2003-01-02 |
| US20020196051A1 (en) | 2002-12-26 |
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