JPH10163826A - Ｃｍｏｓインバータの駆動方法及びシュミットトリガ回路 - Google Patents

Abstract

(57)【要約】 【課題】低消費電力化を図ることができるシュミットト
リガ回路を提供する。 【解決手段】ＣＭＯＳインバータ１０を構成するＰ及び
ＮＭＯＳトランジスタＭP1，ＭN1のゲートには信号入力
電圧ＶINが印加される。又、ＣＭＯＳインバータ１０は
信号出力電圧ＶOUT を出力する。ＮＭＯＳトランジスタ
ＭN1のソースと第２のＮＭＯＳトランジスタＭN2のドレ
インとの間にあるノードＮ２には、第３のＮＭＯＳトラ
ンジスタＭN3のドレインが接続されている。第３のＮＭ
ＯＳトランジスタＭN3のゲートには、インバータ１１か
らの制御電圧ＶCTが印加される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＣＭＯＳインバータ
の駆動方法及びシュミットトリガ回路に係り、詳しくは
消費電力化を図ったヒステリシス特性を有するＣＭＯＳ
インバータの駆動方法及びそのＣＭＯＳインバータにて
構成されるシュミットトリガ回路に関するものである。

【０００２】近年、携帯電話、ノート型パソコン、ＭＤ
プレイヤ、ＣＤプレイヤ等のポータブル機器において
は、バッテリ電源の長寿命化が求められている。そのた
め、各電子機器に搭載される半導体集積回路装置の低消
費電流化が図られ、その一つの対策として該半導体集積
回路装置を構成するトランジスタにＣＭＯＳインバータ
を採用し、そのＣＭＯＳインバータにて例えば入力回
路、出力回路等の各種ＣＭＯＳ回路を形成している。し
かしながら、半導体集積回路装置の高集積化に伴い、こ
れらＣＭＯＳ回路の数も増大し、これらＣＭＯＳ回路自
体のさらなる低消費電流化が求められている。

【０００３】

【従来の技術】図７は、従来の半導体チップに形成され
たシュミットトリガ回路を示す。図７において、Ｐチャ
ネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタ
という）５１とＮチャネルＭＯＳトランジスタ（以下、
ＮＭＯＳトランジスタという）５２とからなるＣＭＯＳ
インバータ５０は、そのＰＭＯＳトランジスタ５１のソ
ースが高電圧ＶDDのプラス電源配線Ｌ１に接続されてい
る。又、ＮＭＯＳトランジスタ５２のソースは、第２の
ＮＭＯＳトランジスタ５３を介して低電圧（０ボルト）
ＶSSのグランド電源配線Ｌ２に接続されている。そし
て、これら各ＭＯＳトランジスタ５１〜５３のゲート
は、入力端子Ｐ１に接続され、信号入力電圧ＶINが印加
される。

【０００４】又、ＣＭＯＳインバータ５０を構成するＰ
ＭＯＳトランジスタ５１とＮＭＯＳトランジスタ５２の
ドレイン間のノードＮ１は、出力端子Ｐ２に接続され、
信号出力電圧ＶOUT を出力する。前記ノードＮ１には、
第２のＰＭＯＳトランジスタ５４のゲートが接続されて
いる。第２のＰＭＯＳトランジスタ５４は、そのソース
がプラス電源配線Ｌ１に接続され、ドレインが両ＮＭＯ
Ｓトランジスタ５２，５３間のノードＮ２に接続されて
いる。

【０００５】そして、信号入力電圧ＶINがＬレベル（Ｖ
SSレベル）のとき、ＰＭＯＳトランジスタ５１はオン、
ＮＭＯＳトランジスタ５２はオフ、及び、第２のＮＭＯ
Ｓトランジスタ５３はオフしている。従って、ノードＮ
１のノード電圧はＨレベル、即ち、信号出力電圧ＶOUT
はＨレベルとなっている。又、第２ＰＭＯＳトランジス
タ５４はオフの状態である。

【０００６】次に、信号入力電圧ＶINがＬレベルからＨ
レベル（ＶDDレベル）に変化すると、信号出力電圧ＶOU
T はＨレベルからＬレベルに立ち下がる。そして、信号
出力電圧ＶOUT がＨレベルからＬレベルに立ち下がり始
める時の信号入力電圧ＶINの電圧ＶLHは以下のようにな
る。信号出力電圧ＶOUT がＨレベルからＬレベルに立ち
下がるまで、第２のＰＭＯＳトランジスタ５４がオフ状
態にある。従って、電圧ＶLHは、第２のＰＭＯＳトラン
ジスタ５４を除く３個のＭＯＳトランジスタ５１，５
２，５３のオン抵抗の比で決まる。

【０００７】一方、信号入力電圧ＶINがＨレベルのと
き、ＰＭＯＳトランジスタ５１はオフ、ＮＭＯＳトラン
ジスタ５２はオン、及び、第２のＮＭＯＳトランジスタ
５３はオンしている。従って、ノードＮ１のノード電圧
はＬレベル、即ち、信号出力電圧ＶOUT はＬレベルであ
る。又、第２のＰＭＯＳトランジスタ５４はオンの状態
である。この時、第２のＰＭＯＳトランジスタ５４と第
２のＮＭＯＳトランジスタ５３を介して電流路が形成さ
れている。

【０００８】そして、信号入力電圧ＶINがＨレベルから
Ｌレベルに変化すると、信号出力電圧ＶOUT はＬレベル
からＨレベルに立ち上がる。信号出力電圧ＶOUT がＬレ
ベルからＨレベルに立ち上がり始める時の信号入力電圧
ＶINの電圧ＶHLは以下のようになる。信号出力電圧ＶOU
T がＬレベルからＨレベルに立ち下がるまで、第２のＰ
ＭＯＳトランジスタ５４がオン状態にある。従って、電
圧ＶHLは、４個全てのＭＯＳトランジスタ５１，５２，
５３，５４のオン抵抗の比で決まる。

【０００９】明らかなように、電圧ＶLHと電圧ＶHLは電
圧ＶHLを電圧ＶLHより低くし互いに相違させている（図
８参照）。従って、該シュミットトリガ回路はヒステリ
シス特性を有することがわかる。

【００１０】

【発明が解決しようとする課題】しかしながら、上記シ
ュミットトリガ回路は、信号入力電圧ＶINがＨレベルの
とき、第２のＮＭＯＳトランジスタ５３と第２のＰＭＯ
Ｓランジスタ５４が共にオンし、第２のＰＭＯＳトラン
ジスタ５４と第２のＮＭＯＳトランジスタ５３を介して
電流路が形成される。従って、信号入力電圧ＶINがＨレ
ベルに固定されている間、無用な消費電流が流れ続ける
ことになり、低消費電力化を図る上で問題となってい
る。

【００１１】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、少ない素子を追加する
だけで消費電流の低減を図ることのできるＣＭＯＳイン
バータの駆動方法及びシュミットトリガ回路を提供する
ことにある。

【００１２】

【課題を解決するための手段】請求項１に記載の発明
は、ソースに高電位の電圧が印加されるＰチャネルＭＯ
Ｓトランジスタとソースに低電位の電圧が印加されるＮ
チャネルＭＯＳトランジスタとからなるＣＭＯＳインバ
ータの駆動方法であって、前記ＣＭＯＳインバータを構
成する少なくともいずれか一方のＭＯＳトランジスタの
ソースには同じチャネルの第２のＭＯＳトランジスタを
接続するとともに、前記第２のＭＯＳトランジスタに対
して同じチャネルの第３のＭＯＳトランジスタを並列に
接続し、前記いずれか一方のＭＯＳトランジスタのソー
スに前記第２のＭＯＳトランジスタを介して前記電圧を
印加し、前記第２のＭＯＳトランジスタのゲートに前記
ＣＭＯＳインバータの入力端子に入力される信号入力電
圧を印加し、前記第３のＭＯＳトランジスタのゲートに
は前記ＣＭＯＳインバータの信号出力電圧とは相補信号
となる制御電圧を印加するようしたＣＭＯＳインバータ
の駆動方法である。

【００１３】請求項２に記載の発明は、ソースに高電位
の電圧が印加されるＰチャネルＭＯＳトランジスタとソ
ースに低電位の電圧が印加されるＮチャネルＭＯＳトラ
ンジスタとからなるＣＭＯＳインバータの駆動方法であ
って、前記ＣＭＯＳインバータを構成する少なくともい
ずれか一方のＭＯＳトランジスタのソースには同じチャ
ネルの第２のＭＯＳトランジスタを接続するとともに、
前記第２のＭＯＳトランジスタに対して同じチャネルの
第３のＭＯＳトランジスタを並列に接続し、前記いずれ
か一方のＭＯＳトランジスタのソースに前記第２のＭＯ
Ｓトランジスタを介して前記電圧を印加し、前記第２の
ＭＯＳトランジスタのゲートに前記ＣＭＯＳインバータ
の入力端子に入力される信号入力電圧を印加し、前記第
３のＭＯＳトランジスタのゲートに前記ＣＭＯＳインバ
ータの信号出力電圧を入力する第２のインバータの出力
電圧を印加するようしたＣＭＯＳインバータの駆動方法
である。

【００１４】請求項３に記載の発明は、ソースに高電位
の電圧が印加されるＰチャネルＭＯＳトランジスタとソ
ースに低電位の電圧が印加されるＮチャネルＭＯＳトラ
ンジスタとで構成されたＣＭＯＳインバータの出力端子
に、第２のインバータを接続するとともに、前記ＣＭＯ
Ｓインバータを構成する少なくともいずれか一方のＭＯ
Ｓトランジスタのソースには同じチャネルの第２のＭＯ
Ｓトランジスタを接続し、その第２のＭＯＳトランジス
タを介して前記電圧が印加されるようにするとともに、
前記第２のＭＯＳトランジスタに対して同じチャネルの
第３のＭＯＳトランジスタを並列に接続し、前記第２の
ＭＯＳトランジスタのゲートは前記ＣＭＯＳインバータ
の入力端子に接続し、前記第３のＭＯＳトランジスタの
ゲートは前記第２のインバータの出力端子に接続したシ
ュミットトリガ回路をその要旨とする。

【００１５】（作用）請求項１に記載の発明によれば、
例えば第２及び第３のＭＯＳトランジスタがＮチャネル
ＭＯＳトランジスタの場合、信号出力電圧がＨレベルか
らＬレベルに立ち下がり始める時の信号入力電圧（スレ
ッショルド電圧）は信号出力電圧がＨレベルからＬレベ
ルに立ち下がるまで第３のＭＯＳトランジスタがオフ状
態となっているため、ＣＭＯＳインバータを構成するＰ
及びＮチャネルＭＯＳトランジスタと第２のＭＯＳトラ
ンジスタのオン抵抗の比で決まる。又、信号出力電圧が
ＬレベルからＨレベルに立ち上がり始める時の信号入力
電圧（スレッショルド電圧）は第３のＮＭＯＳトランジ
スタがオン状態になっているため、第２及び第３のＮＭ
ＯＳトランジスタとＣＭＯＳインバータを構成するＰ及
びＮチャネルＭＯＳトランジスタのオン抵抗の比で決ま
る。

【００１６】さらに、信号入力電圧がＬレベルのとき、
制御電圧もＬレベルなので第３のＭＯＳトランジスタが
オフされ、高電位から低電位に向かって流れる電流路は
形成されない。又、信号入力電圧がＨレベルのとき、制
御電圧もＨレベルで第３のＭＯＳトランジスタがオンし
ていてもＰチャネルＭＯＳトランジスタがオフされ，高
電位から低電位に向かって流れる電流路は形成されな
い。

【００１７】請求項２に記載の発明によれば、例えば第
２及び第３のＭＯＳトランジスタがＮチャネルＭＯＳト
ランジスタの場合、信号出力電圧がＨレベルからＬレベ
ルに立ち下がり始める時の信号入力電圧（スレッショル
ド電圧）は信号出力電圧がＨレベルからＬレベルに立ち
下がるまで第２のインバータにより第３のＭＯＳトラン
ジスタがオフ状態となっているため、ＣＭＯＳインバー
タを構成するＰ及びＮチャネルＭＯＳトランジスタと第
２のＭＯＳトランジスタのオン抵抗の比で決まる。又、
信号出力電圧がＬレベルからＨレベルに立ち上がり始め
る時の信号入力電圧（スレッショルド電圧）は第２のイ
ンバータにより第３のＮＭＯＳトランジスタがオン状態
になっているため、第２及び第３のＮＭＯＳトランジス
タとＣＭＯＳインバータを構成するＰ及びＮチャネルＭ
ＯＳトランジスタのオン抵抗の比で決まる。

【００１８】さらに、信号入力電圧がＬレベルのとき、
第２のインバータからの出力電圧がＬレベルになるの
で、第３のＭＯＳトランジスタがオフされ高電位から低
電位に向かって流れる電流路は形成されない。又、信号
入力電圧がＨレベルのとき、第２のインバータからの出
力電圧がＨレベルで第３のＭＯＳトランジスタがオンし
ていてもＰチャネルＭＯＳトランジスタがオフされてい
るので，高電位から低電位に向かって流れる電流路は形
成されない。

【００１９】請求項３に記載の発明によれば、例えば第
２及び第３のＭＯＳトランジスタがＮチャネルＭＯＳト
ランジスタの場合、信号出力電圧がＨレベルからＬレベ
ルに立ち下がり始める時の信号入力電圧（スレッショル
ド電圧）は信号出力電圧がＨレベルからＬレベルに立ち
下がるまで第２のインバータにより第３のＭＯＳトラン
ジスタがオフ状態となっているため、ＣＭＯＳインバー
タを構成するＰ及びＮチャネルＭＯＳトランジスタと第
２のＭＯＳトランジスタのオン抵抗の比で決まる。又、
信号出力電圧がＬレベルからＨレベルに立ち上がり始め
る時の信号入力電圧（スレッショルド電圧）は第２のイ
ンバータにより第３のＮＭＯＳトランジスタがオン状態
になっているため、第２及び第３のＮＭＯＳトランジス
タとＣＭＯＳインバータを構成するＰ及びＮチャネルＭ
ＯＳトランジスタのオン抵抗の比で決まる。

【００２０】さらに、信号入力電圧がＬレベルのとき、
ＣＭＯＳインバータの信号出力電圧がＨレベルとなって
第２のインバータからの出力電圧がＬレベルになるの
で、第３のＭＯＳトランジスタがオフされ高電位から低
電位に向かって流れる電流路は形成されない。又、信号
入力電圧がＨレベルのとき、ＣＭＯＳインバータの信号
出力電圧がＬレベルとなって第２のインバータからの出
力電圧がＨレベルとなり第３のＭＯＳトランジスタがオ
ンしていてもＰチャネルＭＯＳトランジスタがオフされ
ているので，高電位から低電位に向かって流れる電流路
は形成されない。

【００２１】

【発明の実施の形態】

（第１実施形態）以下、本発明を具体化した第１実施形
態を図１及び図２に基づいて説明する。

【００２２】図１は半導体チップ上に形成されたＭＯＳ
トランジスタにて形成されたシュミットトリガ回路を示
す。図１において、ＣＭＯＳインバータ１０は、第１の
ＰチャネルＭＯＳトランジスタ（以下、第１のＰＭＯＳ
トランジスタという）ＭP1と第１のＮチャネルＭＯＳト
ランジスタ（以下、第１のＮＭＯＳトランジスタとい
う）ＭN1とから構成されている。両トランジスタＭP1，
ＭN1のゲートは入力端子Ｐ１に接続され、信号入力電圧
ＶINが印加される。又、両トランジスタＭP1，ＭN1のド
レインを結ぶノードＮ１には、出力端子Ｐ２が接続さ
れ、該出力端子Ｐ２から信号出力電圧ＶOUT が出力され
る。

【００２３】第１のＰＭＯＳトランジスタＭP1のソース
は、高電圧ＶDDのプラス電源配線Ｌ１に接続されてい
る。第１のＮＭＯＳトランジスタＭN1のソースは、第２
のＮチャネルＭＯＳトランジスタ（以下、第２のＮＭＯ
Ｓトランジスタいう）ＭN2のドレインに接続されてい
る。第２のＮＭＯＳトランジスタＭN2のソースは、低電
圧ＶSSのグランド電源配線Ｌ２に接続されている。又、
第２のＮＭＯＳトランジスタＭN2のゲートは、入力端子
Ｐ１に接続され信号入力電圧ＶINが印加される。

【００２４】第１のＮＭＯＳトランジスタＭN1のソース
と第２のＮＭＯＳトランジスタＭN2のドレインとの間に
あるノードＮ２には、第３のＮチャネルＭＯＳトランジ
スタ（以下、第３のＮＭＯＳトランジスタという）ＭN3
のドレインが接続されている。第３のＮＭＯＳトランジ
スタＭN3のソースはグランド電源配線Ｌ２に接続されて
いる。又、第３のＮＭＯＳトランジスタＭN3のゲートに
は、第２のインバータとしてのインバータ１１の出力端
子Ｐ３が接続されている。

【００２５】インバータ１１は、本実施形態では、Ｐチ
ャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジ
スタよりなるＣＭＯＳトランジスタで構成されていて、
その入力端子は、前記ノードＮ１に接続されている。従
って、前記第３のＮＭＯＳトランジスタＭN3のゲートに
は、該インバータ１１にて前記出力端子Ｐ２から出力さ
れる信号出力電圧ＶOUT を反転させた相補出力電圧が制
御電圧ＶCTとして印加されるようになっている。

【００２６】尚、本実施形態では、上記したシュミット
トリガ回路を形成する全てのＭＯＳトランジスタはエン
ハンスメント型のＭＯＳトランジスタで形成されてい
る。次に、上記のように構成されたシュミットトリガ回
路の動作について説明する。

【００２７】（Ａ）信号入力電圧ＶINがＬレベル（ＶSS
レベル）のとき、第１のＰＭＯＳトランジスタＭP1はオ
ン、第１のＮＭＯＳトランジスタＭN1はオフ、第２のＮ
ＭＯＳトランジスタＭN2はオフしている。従って、ノー
ドＮ１のノード電圧はＨレベル、即ち信号出力電圧ＶOU
T はＨレベルとなり、制御電圧ＶCTはＬレベルとなって
いる。又、制御電圧ＶCTがＬレベルであることから、第
３のＮＭＯＳトランジスタＭN3はオフしている。

【００２８】（Ｂ）信号入力電圧ＶINがＬレベルからＨ
レベルに変化したとき、信号入力電圧ＶINがＬレベルか
らＨレベルに変化すると、第１及び第２のＮＭＯＳトラ
ンジスタＭN1，ＭN2がオンして信号出力電圧ＶOUT はＨ
レベルからＬレベルに立ち下がる。この時、制御電圧Ｖ
CTはＬレベルからＨレベルに立ち上がり、第３のＮＭＯ
ＳトランジスタＭN3はオフからオンの状態になる。

【００２９】そして、信号出力電圧ＶOUT がＨレベルか
らＬレベルに立ち下がり始める時の信号入力電圧ＶINの
電圧ＶLHは、以下のようになる。つまり、信号出力電圧
ＶOUT がＨレベルからＬレベルに立ち下がるまで、第３
のＮＭＯＳトランジスタＭN3がオフ状態にある。従っ
て、電圧ＶLHは、第３のＮＭＯＳトランジスタＭN3を除
く３個のＭＯＳトランジスタＭP1，ＭN1，ＭN2のオン抵
抗の比で決まる。そして、この電圧ＶLHを信号入力電圧
ＶINがＬレベルからＨレベルに変化すると時の、該シュ
ミットトリガ回路のスレッショルド電圧ＶLH1 とする。

【００３０】詳述すると、第１のＰＭＯＳトランジスタ
ＭP1のオン抵抗をＲp1、第１のＮＭＯＳトランジスタＭ
N1のオン抵抗をＲn1、第２のＮＭＯＳトランジスタＭN2
のオン抵抗をＲn2とすると、スレッショルド電圧ＶLH1
は、 ＶLH1 ＝（Ｒn1＋Ｒn2）ＶDD／（Ｒp1＋Ｒn1＋Ｒn2） となる。

【００３１】（Ｃ）信号入力電圧ＶINがＨレベルのと
き、第１のＰＭＯＳトランジスタＭP1はオフ、第１のＮ
ＭＯＳトランジスタＭN1はオン、第２のＮＭＯＳトラン
ジスタＭN2はオンしている。従って、ノードＮ１のノー
ド電圧はＬレベル、即ち信号出力電圧ＶOUT はＬレベル
となり、制御電圧ＶCTはＨレベルである。従って、制御
電圧ＶCTがＨレベルであることから、第３のＮＭＯＳト
ランジスタＭN3はオン状態にある。

【００３２】（Ｄ）信号入力電圧ＶINがＨレベルからＬ
レベルに変化したとき、信号入力電圧ＶINがＨレベルか
らＬレベルに変化すると、第１のＰＭＯＳトランジスタ
ＭP1がオンして信号出力電圧ＶOUT はＬレベルからＨレ
ベルに立ち上がる。この時、制御電圧ＶCTはＨレベルか
らＬレベルに立ち下がり、第３のＮＭＯＳトランジスタ
ＭN3はオンからオフの状態になる。

【００３３】そして、信号出力電圧ＶOUT がＬレベルか
らＨレベルに立ち上がり始める時の信号入力電圧ＶINの
電圧ＶHLは、以下のようになる。つまり、信号出力電圧
ＶOUT がＬレベルからＨレベルに立ち上がるまで、第３
のＮＭＯＳトランジスタＭN3がオン状態にある。従っ
て、電圧ＶHLは、第３のＮＭＯＳトランジスタＭN3を含
む４個の全てのＭＯＳトランジスタＭP1，ＭN1，ＭN2，
ＭN3のオン抵抗の比で決まる。そして、この電圧ＶHLを
信号入力電圧ＶINがＨレベルからＬレベルに変化する時
の、該シュミットトリガ回路のスレッショルド電圧ＶHL
1 とする。

【００３４】詳述すると、第１のＰＭＯＳトランジスタ
ＭP1のオン抵抗をＲp1、第１のＮＭＯＳトランジスタＭ
N1のオン抵抗をＲn1、第２のＮＭＯＳトランジスタＭN2
のオン抵抗をＲn2、及び、第３のＮＭＯＳトランジスタ
ＭN3のオン抵抗をＲn3、とすると、スレッショルド電圧
ＶHL1 は、 ＶHL1 ＝（Ｒn1＋Ｒx ）ＶDD／（Ｒp1＋Ｒn1＋Ｒx ） となる。ただし、Ｒx ＝Ｒn2・Ｒn3／（Ｒn2＋Ｒn3）で
ある。

【００３５】次に上記のように構成した本実施形態のシ
ュミットトリガ回路の特徴を以下に述べる。 （１）本実施形態では、信号入力電圧ＶINがＬレベルか
らＨレベルに変化するときのスレッショルド電圧ＶLH1
は、第３のＮＭＯＳトランジスタＭN3を除く３個のＭＯ
ＳトランジスタＭP1，ＭN1，ＭN2のオン抵抗の比で決ま
る。一方、信号入力電圧ＶINがＨレベルからＬレベルに
変化するときのスレッショルド電圧ＶHL1 は、第３のＮ
ＭＯＳトランジスタＭN3を含む４個の全てのＭＯＳトラ
ンジスタＭP1，ＭN1，ＭN2，ＭN3のオン抵抗の比で決ま
る。

【００３６】つまり、 ＶLH1 ＝（Ｒn1＋Ｒn2）ＶDD／（Ｒp1＋Ｒn1＋Ｒn2）、 ＶHL1 ＝（Ｒn1＋Ｒx ）ＶDD／（Ｒp1＋Ｒn1＋Ｒx ） となる。ただし、Ｒx ＝Ｒn2・Ｒn3／（Ｒn2＋Ｒn3）で
ある。

【００３７】そして、ＶLH1 ＞ＶHL1 となる。従って、
該シュミットトリガ回路は、図２（ａ），（ｂ）に示す
ようなヒステリシス特性を得ることができる。即ち、第
３のＮＭＯＳトランジスタＭN3を第２のＮＭＯＳトラン
ジスタＭN2に並列に接続することにより、スレッショル
ド電圧ＶHL1 をスレッショル電圧ＶLH1 に対してより低
くしてヒステリシス特性を得ている。

【００３８】（２）本実施形態では、信号入力電圧ＶIN
がＬレベルのとき、第１のＰＭＯＳトランジスタＭP1が
オンしていても、第１〜第３のＮＭＯＳトランジスタＭ
N1〜ＭN3はオフしている。従って、プラス電源配線Ｌ１
からグランド電源配線Ｌ２に向かって流れる電流路は形
成されない。

【００３９】又、信号入力電圧ＶINがＨレベルのとき、
第１〜第３のＮＭＯＳトランジスタＭN1〜ＭN3がオンし
ていても、第１のＰＭＯＳトランジスタＭP1がオフして
いる。従って，プラス電源配線Ｌ１からグランド電源配
線Ｌ２に向かって流れる電流路は形成されない。

【００４０】その結果、信号入力電圧ＶINがＨレベル又
はＬレベルのいずれか一方のレベルに固定されている
間、無用な消費電流が流れることはなく、低消費電力化
を図ることができる。

【００４１】（３）本実施形態のシュミットトリガ回路
では、ＣＭＯＳトランジスタよりなるインバータ１１を
加えただけ、即ちわずかな数の素子を追加するだけで低
消費電力化が図ることができるシュミットトリガ回路を
つくることができる。

【００４２】（４）本実施形態では、各ＭＯＳトランジ
スタＭP1，ＭN1〜ＭN3の各オン抵抗Ｒp1，Ｒn1，Ｒn2，
Ｒn3の大きさは、トランジスタのチャネル幅、チャネル
長を適宜変更することに変更できる。従って、前記スレ
ッショルド電圧ＶHL1 ，ＶLH1 を使用目的に応じて容易
に変更することができる。

【００４３】（第２実施形態）次に、本発明を具体化し
た第２実施形態について図３及び図４に基づいて説明す
る。尚、説明の便宜上、共通の構成のものは符号を同じ
にしてその詳細は省略する。

【００４４】図３は半導体チップ上に形成されたＭＯＳ
トランジスタにて形成されたシュミットトリガ回路を示
す。図３において、ＣＭＯＳインバータ１０は、第１の
ＰＭＯＳトランジスタＭP1と第１のＮＭＯＳトランジス
タＭN1とから構成されている。両トランジスタＭP1，Ｍ
N1のゲートは入力端子Ｐ１に接続され、信号入力電圧Ｖ
INが印加される。又、両トランジスタＭP1，ＭN1のドレ
インを結ぶノードＮ１には、出力端子Ｐ２が接続され、
該出力端子Ｐ２から信号出力電圧ＶOUT が出力される。

【００４５】第１のＮＭＯＳトランジスタＭN1のソース
は、グランド電源配線Ｌ２に接続されている。第１のＰ
ＭＯＳトランジスタＭP1のソースは、第２のＰチャネル
ＭＯＳトランジスタ（以下、第２のＰＭＯＳトランジス
タいう）ＭP2のドレインに接続されている。第２のＰＭ
ＯＳトランジスタＭP2のソースは、プラス電源配線Ｌ１
に接続されている。又、第２のＰＭＯＳトランジスタＭ
P2のゲートは、入力端子Ｐ１に接続され信号入力電圧Ｖ
INが印加される。

【００４６】第１のＰＭＯＳトランジスタＭP1のソース
と第２のＰＭＯＳトランジスタＭP2のドレインとの間に
あるノードＮ３には、第３のＰチャネルＭＯＳトランジ
スタ（以下、第３のＰＭＯＳトランジスタという）ＭP3
のドレインが接続されている。第３のＰＭＯＳトランジ
スタＭP3のソースはプラス電源配線Ｌ１に接続されてい
る。又、第３のＰＭＯＳトランジスタＭP3のゲートに
は、インバータ１１の出力端子Ｐ３に接続されている。
従って、第３のＰＭＯＳトランジスタＭP3のゲートに
は、該インバータ１１にて前記出力端子Ｐ２から出力さ
れる信号出力電圧ＶOUT を反転させた相補出力電圧が制
御電圧ＶCTとして印加されるようになっている。

【００４７】尚、本実施形態では、上記したシュミット
トリガ回路を形成する全てのＭＯＳトランジスタはエン
ハンスメント型のＭＯＳトランジスタで形成されてい
る。次に、上記のように構成されたシュミットトリガ回
路の動作について説明する。

【００４８】（Ａ）信号入力電圧ＶINがＬレベルのと
き、第１及び第２のＰＭＯＳトランジスタＭP1，ＭP2は
オン、第１のＮＭＯＳトランジスタＭN1はオフしてい
る。従って、ノードＮ１のノード電圧はＨレベル、即ち
信号出力電圧ＶOUT はＨレベルとなり、制御電圧ＶCTは
Ｌレベルとなっている。又、制御信号ＶCTがＬレベルで
あることから、第３のＰＭＯＳトランジスタＭP3はオン
している。

【００４９】（Ｂ）信号入力電圧ＶINがＬレベルからＨ
レベルに変化したとき、信号入力電圧ＶINがＬレベルか
らＨレベルに変化すると、第１のＮＭＯＳトランジスタ
ＭN1がオンして信号出力電圧ＶOUT はＨレベルからＬレ
ベルに立ち下がる。この時、制御電圧ＶCTはＬレベルか
らＨレベルに立ち上がり、第３のＰＭＯＳトランジスタ
ＭP3はオンからオフの状態になる。

【００５０】そして、信号出力電圧ＶOUT がＨレベルか
らＬレベルに立ち下がり始める時の信号入力電圧ＶINの
電圧ＶLHは、以下のようになる。つまり、信号出力電圧
ＶOUT がＨレベルからＬレベルに立ち下がるまで、第３
のＰＭＯＳトランジスタＭP3がオン状態にある。従っ
て、電圧ＶLHは、第３のＰＭＯＳトランジスタＭP3を含
む４個のＭＯＳトランジスタＭP1，ＭP2，ＭP3，ＭN1の
オン抵抗の比で決まる。そして、この電圧ＶLHを信号入
力電圧ＶINがＬレベルからＨレベルに変化すると時の、
該シュミットトリガ回路のスレッショルド電圧ＶLH2 と
する。

【００５１】詳述すると、第１のＮＭＯＳトランジスタ
ＭN1のオン抵抗をＲn1、第１のＰＭＯＳトランジスタＭ
P1のオン抵抗をＲp1、第２のＰＭＯＳトランジスタＭP2
のオン抵抗をＲp2、第３のＰＭＯＳトランジスタＭP3の
オン抵抗をＲp3、とすると、スレッショルド電圧ＶLH2
は、 ＶLH2 ＝（Ｒn1）ＶDD／（Ｒp1＋Ｒn1＋Ｒy ） となる。ただし、Ｒy ＝Ｒp2・Ｒp3／（Ｒp2＋Ｒp3）で
ある。

【００５２】（Ｃ）信号入力電圧ＶINがＨレベルのと
き、第１及び第２のＰＭＯＳトランジスタＭP1，ＭP2は
オフ、第１のＮＭＯＳトランジスタＭN1はオンしてい
る。従って、ノードＮ１のノード電圧はＬレベル、即ち
信号出力電圧ＶOUT はＬレベルとなり、制御電圧ＶCTは
Ｈレベルである。従って、制御電圧ＶCTがＨレベルであ
ることから、第３のＰＭＯＳトランジスタＭP3はオフ状
態にある。

【００５３】（Ｄ）信号入力電圧ＶINがＨレベルからＬ
レベルに変化したとき、信号入力電圧ＶINがＨレベルか
らＬレベルに変化すると、第１及び第２のＰＭＯＳトラ
ンジスタＭP1，ＭP2がオンして信号出力電圧ＶOUT はＬ
レベルからＨレベルに立ち上がる。この時、制御電圧Ｖ
CTはＨレベルからＬレベルに立ち下がり、第３のＰＭＯ
ＳトランジスタＭP3はオフからオンの状態になる。

【００５４】そして、信号出力電圧ＶOUT がＬレベルか
らＨレベルに立ち上がり始める時の信号入力電圧ＶINの
電圧ＶHLは、以下のようになる。つまり、信号出力電圧
ＶOUT がＬレベルからＨレベルに立ち上がるまで、第３
のＰＭＯＳトランジスタＭP3がオフ状態にある。従っ
て、電圧ＶHLは、第３のＰＭＯＳトランジスタＭP3を除
く３個のＭＯＳトランジスタＭP1，ＭP2，ＭN1のオン抵
抗の比で決まる。そして、この電圧ＶHLを信号入力電圧
ＶINがＨレベルからＬレベルに変化する時の、該シュミ
ットトリガ回路のスレッショルド電圧ＶHL2 とする。

【００５５】詳述すると、第１のＮＭＯＳトランジスタ
ＭN1のオン抵抗をＲn1、第１のＰＭＯＳトランジスタＭ
P1のオン抵抗をＲp1、第２のＰＭＯＳトランジスタＭP2
のオン抵抗をＲp2、とすると、スレッショルド電圧ＶHL
2 は、 ＶHL2 ＝（Ｒn1）ＶDD／（Ｒp1＋Ｒp2＋Ｒn1） となる。

【００５６】次に上記のように構成した本実施形態のシ
ュミットトリガ回路の特徴を以下に述べる。 （１）本実施形態では、信号入力電圧ＶINがＬレベルか
らＨレベルに変化するときのスレッショルド電圧ＶLH2
は、第３のＰＭＯＳトランジスタＭP3を含む４個全ての
ＭＯＳトランジスタＭP1，ＭP2，ＭP3、ＭN1のオン抵抗
の比で決まる。一方、信号入力電圧ＶINがＨレベルから
Ｌレベルに変化するときのスレッショルド電圧ＶHL2
は、第３のＰＭＯＳトランジスタＭP3を除く３個のＭＯ
ＳトランジスタＭP1，ＭP2，ＭN1のオン抵抗の比で決ま
る。

【００５７】つまり ＶLH2 ＝（Ｒn1）ＶDD／（Ｒp1＋Ｒn1＋Ｒy ）、 ＶHL2 ＝（Ｒn1）ＶDD／（Ｒp1＋Ｒp2＋Ｒn1） となる。ただし、Ｒy ＝Ｒp2・Ｒp3／（Ｒp2＋Ｒp3）で
ある。

【００５８】そして、ＶLH2 ＞ＶHL2 となる。従って、
該シュミットトリガ回路は、図４（ａ），（ｂ）に示す
ようなヒステリシス特性を得ることができる。即ち、第
３のＰＭＯＳトランジスタＭP3を第２のＰＭＯＳトラン
ジスタＭP2に並列に接続することにより、スレッショル
ド電圧ＶLH2 をスレッショル電圧ＶHL2 に対してより高
くしてヒステリシス特性を得ている。

【００５９】（２）本実施形態では、信号入力電圧ＶIN
がＬレベルのとき、第１〜第３のＰＭＯＳトランジスタ
ＭP1〜ＭP3がオンしていても、第１のＮＭＯＳトランジ
スタＭN1はオフしている。従って、プラス電源配線Ｌ１
からグランド電源配線Ｌ２に向かって流れる電流路は形
成されない。

【００６０】又、信号入力電圧ＶINがＨレベルのとき、
第１のＮＭＯＳトランジスタＭN1がオンしても、第１〜
第３のＰＭＯＳトランジスタＭP1〜ＭP3がオフしてい
る。従って，プラス電源配線Ｌ１からグランド電源配線
Ｌ２に向かって流れる電流路は形成されない。

【００６１】その結果、信号入力電圧ＶINがＨレベル又
はＬレベルのいずれか一方のレベルに固定されている
間、無用な消費電流が流れることはなく、低消費電力化
を図ることができる。

【００６２】（３）本実施形態のシュミットトリガ回路
では、ＣＭＯＳトランジスタよりなるインバータ１１を
加えただけ、即ちわずかな数の素子を追加するだけで低
消費電力化が図ることができるシュミットトリガ回路を
つくることができる。

【００６３】（４）本実施形態では、各ＭＯＳトランジ
スタＭP1〜ＭP3，ＭN1の各オン抵抗Ｒp1，Ｒp2，Ｒp3，
Ｒn1の大きさは、トランジスタのチャネル幅、チャネル
長を適宜変更することに変更できる。従って、前記スレ
ッショルド電圧ＶHL2 ，ＶLH2 を使用目的に応じて容易
に変更することができる。

【００６４】（第３実施形態）次に、本発明を具体化し
た第３実施形態について図５及び図６に基づいて説明す
る。尚、本実施形態は第１実施形態と第２実施形態を合
わせたものなので、説明の便宜上、共通の構成のものは
符号を同じにしてその詳細は省略する。

【００６５】図５は半導体チップ上に形成されたＭＯＳ
トランジスタにて形成されたシュミットトリガ回路を示
す。図５において、ＣＭＯＳインバータ１０は、第１の
ＰＭＯＳトランジスタＭP1と第１のＮＭＯＳトランジス
タＭN1とから構成されている。両トランジスタＭP1，Ｍ
N1のゲートは入力端子Ｐ１に接続され、信号入力電圧Ｖ
INが印加される。又、両トランジスタＭP1，ＭN1のドレ
インを結ぶノードＮ１には、出力端子Ｐ２が接続され、
該出力端子Ｐ２から信号出力電圧ＶOUT が出力される。
第１のＮＭＯＳトランジスタＭN1のソースは、第２のＮ
ＭＯＳトランジスタＭN2のドレインに接続されている。
第２のＮＭＯＳトランジスタＭN2のソースは、グランド
電源配線Ｌ２に接続されている。又、第２のＮＭＯＳト
ランジスタＭN2のゲートは、入力端子Ｐ１に接続され、
信号入力電圧ＶINが印加される。

【００６６】第１のＮＭＯＳトランジスタＭN1のソース
と第２のＮＭＯＳトランジスタＭN2のドレインとの間に
あるノードＮ２には、第３のＮＭＯＳトランジスタＭN3
のドレインが接続されている。第３のＮＭＯＳトランジ
スタＭN3のソースはグランド電源配線Ｌ２に接続されて
いる。又、第３のＮＭＯＳトランジスタＭN3のゲートに
は、インバータ１１からの制御電圧ＶCTが印加されるよ
うになっている。

【００６７】第１のＰＭＯＳトランジスタＭP1のソース
は、第２のＰＭＯＳトランジスタＭP2のドレインに接続
されている。第２のＰＭＯＳトランジスタＭP2のソース
は、プラス電源配線Ｌ１に接続されている。又、第２の
ＰＭＯＳトランジスタＭP2のゲートは、入力端子Ｐ１に
接続され、信号入力電圧ＶINが印加される。

【００６８】第１のＰＭＯＳトランジスタＭP1のソース
と第２のＰＭＯＳトランジスタＭP2のドレインとの間に
あるノードＮ３には、第３のＰＭＯＳトランジスタＭP3
のドレインが接続されている。第３のＰＭＯＳトランジ
スタＭP3のソースはプラス電源配線Ｌ１に接続されてい
る。又、第３のＰＭＯＳトランジスタＭP3のゲートに
は、インバータ１１から出力される制御電圧ＶCTが印加
されるようになっている。

【００６９】次に、上記のように構成されたシュミット
トリガ回路の動作について説明する。 （Ａ）信号入力電圧ＶINがＬレベルのとき、第１及び第
２のＰＭＯＳトランジスタＭP1，ＭP2はオン、第１及び
第２のＮＭＯＳトランジスタＭN1，ＭN2はオフしてい
る。従って、ノードＮ１のノード電圧はＨレベル、即ち
信号出力電圧ＶOUT はＨレベルとなり、制御電圧ＶCTは
Ｌレベルとなっている。又、制御信号ＶCTがＬレベルで
あることから、第３のＰＭＯＳトランジスタＭP3はオン
し、第３のＮＭＯＳトランジスタＭN3はオフしている。

【００７０】（Ｂ）信号入力電圧ＶINがＬレベルからＨ
レベルに変化したとき、信号入力電圧ＶINがＬレベルか
らＨレベルに変化すると、第１及び第２のＮＭＯＳトラ
ンジスタＭN1，ＭN2がオンして信号出力電圧ＶOUT はＨ
レベルからＬレベルに立ち下がる。この時、制御電圧Ｖ
CTはＬレベルからＨレベルに立ち上がり、第３のＰＭＯ
ＳトランジスタＭP3はオンからオフ、第３のＮＭＯＳト
ランジスタＭN3はオフからオンの状態になる。

【００７１】そして、信号出力電圧ＶOUT がＨレベルか
らＬレベルに立ち下がり始める時の信号入力電圧ＶINの
電圧ＶLHは、以下のようになる。つまり、信号出力電圧
ＶOUT がＨレベルからＬレベルに立ち下がるまで、第３
のＰＭＯＳトランジスタＭP3がオン状態にあり、第３の
ＮＭＯＳトランジスタＭN2がオフ状態にある。従って、
電圧ＶLHは、第３のＮＭＯＳトランジスタＭN3を除く５
個のＭＯＳトランジスタＭP1，ＭP2，ＭP3，ＭN1，ＭN2
のオン抵抗の比で決まる。そして、この電圧ＶLHを信号
入力電圧ＶINがＬレベルからＨレベルに変化すると時
の、該シュミットトリガ回路のスレッショルド電圧ＶLH
3 とする。詳述すると、第１のＮＭＯＳトランジスタＭ
N1のオン抵抗をＲn1、第２のＮＭＯＳトランジスタＭN2
のオン抵抗をＲn2、第１のＰＭＯＳトランジスタＭP1の
オン抵抗をＲp1、第２のＰＭＯＳトランジスタＭP2のオ
ン抵抗をＲp2、第３のＰＭＯＳトランジスタＭP3のオン
抵抗をＲp3、とすると、スレッショルド電圧ＶLH3は、 ＶLH3 ＝（Ｒn1＋Ｒn2）ＶDD／（Ｒp1＋Ｒn1＋Ｒn2＋Ｒ
y ） となる。ただし、Ｒy ＝Ｒp2・Ｒp3／（Ｒp2＋Ｒp3）で
ある。

【００７２】（Ｃ）信号入力電圧ＶINがＨレベルのと
き、第１及び第２のＰＭＯＳトランジスタＭP1，ＭP2は
オフ、第１及び第２のＮＭＯＳトランジスタＭN1，ＭN2
はオンしている。従って、ノードＮ１のノード電圧はＬ
レベル、即ち信号出力電圧ＶOUT はＬレベルとなり、制
御電圧ＶCTはＨレベルである。従って、制御電圧ＶCTが
Ｈレベルであることから、第３のＰＭＯＳトランジスタ
ＭP3はオフ、第３のＮＭＯＳトランジスタＭN3はオン状
態にある。

【００７３】（Ｄ）信号入力電圧ＶINがＨレベルからＬ
レベルに変化したとき、信号入力電圧ＶINがＨレベルか
らＬレベルに変化すると、１及び第２のＰＭＯＳトラン
ジスタＭP1，ＭP2がオンして信号出力電圧ＶOUT はＬレ
ベルからＨレベルに立ち上がる。この時、制御電圧ＶCT
はＨレベルからＬレベルに立ち下がり、第３のＰＭＯＳ
トランジスタＭP3はオフからオン、第３のＮＭＯＳトラ
ンジスタＭN3はオンからオフの状態になる。

【００７４】そして、信号出力電圧ＶOUT がＬレベルか
らＨレベルに立ち上がり始める時の信号入力電圧ＶINの
電圧ＶHLは、以下のようになる。つまり、信号出力電圧
ＶOUT がＬレベルからＨレベルに立ち上がるまで、第３
のＰＭＯＳトランジスタＭP3がオフ状態にあり、第３の
ＮＭＯＳトランジスタＭN3がオン状態にある。従って、
電圧ＶHLは、第３のＰＭＯＳトランジスタＭP3を除く５
個のＭＯＳトランジスタＭP1，ＭP2，ＭN1，ＭN2，ＭN3
のオン抵抗の比で決まる。そして、この電圧ＶHLを信号
入力電圧ＶINがＨレベルからＬレベルに変化する時の、
該シュミットトリガ回路のスレッショルド電圧ＶHL3 と
する。

【００７５】詳述すると、第１のＮＭＯＳトランジスタ
ＭN1のオン抵抗をＲn1、第２のＮＭＯＳトランジスタＭ
N2のオン抵抗をＲn2、第３のＮＭＯＳトランジスタＭN3
のオン抵抗をＲn3、第１のＰＭＯＳトランジスタＭP1の
オン抵抗をＲp1、第２のＰＭＯＳトランジスタＭP2のオ
ン抵抗をＲp2、とすると、スレッショルド電圧ＶHL3
は、 ＶHL3 ＝（Ｒn1＋Ｒx ）ＶDD／（Ｒp1＋Ｒp2＋Ｒn1＋Ｒ
x ） となる。ただし、Ｒx ＝Ｒn2・Ｒn3／（Ｒn2＋Ｒn3）で
ある。

【００７６】次に上記のように構成した本実施形態のシ
ュミットトリガ回路の特徴を以下に述べる。 （１）本実施形態では、信号入力電圧ＶINがＬレベルか
らＨレベルに変化するときのスレッショルド電圧ＶLH3
は、第３のＮＭＯＳトランジスタＭN3を除く５個のＭＯ
ＳトランジスタＭP1，ＭP2，ＭP3、ＭN1，ＭN2のオン抵
抗の比で決まる。一方、信号入力電圧ＶINがＨレベルか
らＬレベルに変化するときのスレッショルド電圧ＶHL3
は、第３のＰＭＯＳトランジスタＭP3を除く５個のＭＯ
ＳトランジスタＭP1，ＭP2，ＭN1，ＭN2，ＭN3のオン抵
抗の比で決まる。

【００７７】つまり ＶLH3 ＝（Ｒn1＋Ｒn2）ＶDD／（Ｒp1＋Ｒn1＋Ｒn2＋Ｒ
y ）、 ＶHL3 ＝（Ｒn1＋Ｒx ）ＶDD／（Ｒp1＋Ｒp2＋Ｒn1＋Ｒ
x ）となる。 ただし、Ｒy ＝Ｒp2・Ｒp3／（Ｒp2＋Ｒp3）、 Ｒx ＝Ｒn2・Ｒn3／（Ｒn2＋Ｒn3）である。

【００７８】そして、ＶLH3 ＞ＶHL3 となる。従って、
該シュミットトリガ回路は、図６（ａ），（ｂ）に示す
ようなヒステリシス特性を得ることができる。即ち、第
１及び第２実施形態を合わせ持ったヒステリシス特性を
得ることができる。

【００７９】（２）本実施形態では、信号入力電圧ＶIN
がＬレベルのとき、第１〜第３のＰＭＯＳトランジスタ
ＭP1〜ＭP3がオンしていても、第１〜第３のＮＭＯＳト
ランジスタＭN1〜ＭN3はオフしている。従って、プラス
電源配線Ｌ１からグランド電源配線Ｌ２に向かって流れ
る電流路は形成されない。

【００８０】又、信号入力電圧ＶINがＨレベルのとき、
第１〜第３のＮＭＯＳトランジスタＭN1〜ＭN3がオンし
ても、第１〜第３のＰＭＯＳトランジスタＭP1〜ＭP3が
オフしている。従って，プラス電源配線Ｌ１からグラン
ド電源配線Ｌ２に向かって流れる電流路は形成されな
い。

【００８１】その結果、がＨレベル又はＬレベルのいず
れか一方のレベルに固定されている間、無用な消費電流
が流れることはなく、低消費電力化を図ることができ
る。 （３）本実施形態のシュミットトリガ回路では、ＣＭＯ
Ｓトランジスタよりなるインバータ１１を加えただけ、
即ちわずかな数の素子を追加するだけで低消費電力化が
図ることができるシュミットトリガ回路をつくることが
できる。

【００８２】（４）本実施形態では、各ＭＯＳトランジ
スタＭP1〜ＭP3，ＭN1〜ＭN3の各オン抵抗Ｒp1，Ｒp2，
Ｒp3，Ｒn1，Ｒn2，Ｒn3の大きさは、トランジスタのチ
ャネル幅、チャネル長を適宜変更することに変更でき
る。従って、前記スレッショルド電圧ＶHL3 ，ＶLH3 を
使用目的に応じて容易に変更することができる。

【００８３】尚、上記各上記各実施形態では、制御電圧
ＶCTをインバータ１１にて生成したが、信号入力電圧Ｖ
INから制御電圧ＶCTを専用に生成する制御電圧生成回路
（例えば、２個のインバータを直列に接続した回路）か
ら制御電圧ＶCTを供給するようにしてもよい。従って、
インバータ１１を設けないぶんだけ回路規模を小さくす
ることができる。特に、シュミットトリガ回路を多数備
えた半導体集積回路装置においては、この制御電圧生成
回路から各シュミットトリガ回路に分配供給するように
すれば全体として回路規模を小さくすることができる点
で非常に有利となる。

【００８４】

【発明の効果】請求項１及び２に記載の発明によれば、
ＣＭＯＳインバータについて少ない数の素子を追加する
だけでヒステリシス特性を持たせ、しかも、低消費電力
化を図ることができるように該ＣＭＯＳインバータを駆
動させることができる。

【００８５】請求項３に記載の発明によれば、シュミッ
トトリガ回路において、回路素子数が少なくヒステリシ
ス特性を持たせることができ、しかも、低消費電力化を
図ることができる。

【図面の簡単な説明】

【図１】 第１実施形態のシュミットトリガ回路を説明
する回路図。

【図２】 (a)(b)は図１のシュミットトリガ回路の入出
力特性を示す説明図。

【図３】 第２実施形態のシュミットトリガ回路を説明
する回路図。

【図４】 (a)(b)は図３のシュミットトリガ回路の入出
力特性を示す説明図。

【図５】 第３実施形態のシュミットトリガ回路を説明
する回路図。

【図６】 (a)(b)は図５のシュミットトリガ回路の入出
力特性を示す説明図。

【図７】 従来のシュミットトリガ回路を説明する回路
図。

【図８】 従来のシュミットトリガ回路の入出力特性を
示す説明図。

【符号の説明】

１０ ＣＭＯＳインバータ １１ 第２のインバータとしてのインバータ ＭP1 ＣＭＯＳインバータを構成する第１のＰチャネル
ＭＯＳトランジスタ ＭP2 第２のＰチャネルＭＯＳトランジスタ ＭP3 第３のＰチャネルＭＯＳトランジスタ ＭN1 ＣＭＯＳインバータを構成する第１のＮチャネル
ＭＯＳトランジスタ ＭN2 第２のＮチャネルＭＯＳトランジスタ ＭN3 第３のＮチャネルＭＯＳトランジスタ ＶIN 信号入力電圧 ＶOUT 信号出力電圧 ＶCT 出力電圧としての制御電圧

Claims (3)

【特許請求の範囲】
1. 【請求項１】 ソースに高電位の電圧が印加されるＰチ
   ャネルＭＯＳトランジスタとソースに低電位の電圧が印
   加されるＮチャネルＭＯＳトランジスタとからなるＣＭ
   ＯＳインバータの駆動方法であって、 前記ＣＭＯＳインバータを構成する少なくともいずれか
   一方のＭＯＳトランジスタのソースには同じチャネルの
   第２のＭＯＳトランジスタを接続するとともに、前記第
   ２のＭＯＳトランジスタに対して同じチャネルの第３の
   ＭＯＳトランジスタを並列に接続し、 前記いずれか一方のＭＯＳトランジスタのソースに前記
   第２のＭＯＳトランジスタを介して前記電圧を印加し、 前記第２のＭＯＳトランジスタのゲートに前記ＣＭＯＳ
   インバータの入力端子に入力される信号入力電圧を印加
   し、 前記第３のＭＯＳトランジスタのゲートに前記ＣＭＯＳ
   インバータの信号出力電圧とは相補信号となる制御電圧
   を印加するようしたことを特徴とするＣＭＯＳインバー
   タの駆動方法。
2. 【請求項２】 ソースに高電位の電圧が印加されるＰチ
   ャネルＭＯＳトランジスタとソースに低電位の電圧が印
   加されるＮチャネルＭＯＳトランジスタとからなるＣＭ
   ＯＳインバータの駆動方法であって、 前記ＣＭＯＳインバータを構成する少なくともいずれか
   一方のＭＯＳトランジスタのソースには同じチャネルの
   第２のＭＯＳトランジスタを接続するとともに、前記第
   ２のＭＯＳトランジスタに対して同じチャネルの第３の
   ＭＯＳトランジスタを並列に接続し、 前記いずれか一方のＭＯＳトランジスタのソースに前記
   第２のＭＯＳトランジスタを介して前記電圧を印加し、 前記第２のＭＯＳトランジスタのゲートに前記ＣＭＯＳ
   インバータの入力端子に入力される信号入力電圧を印加
   し、 前記第３のＭＯＳトランジスタのゲートに前記ＣＭＯＳ
   インバータの信号出力電圧を入力する第２のインバータ
   の出力電圧を印加するようしたことを特徴とするＣＭＯ
   Ｓインバータの駆動方法。
3. 【請求項３】 ソースに高電位の電圧が印加されるＰチ
   ャネルＭＯＳトランジスタとソースに低電位の電圧が印
   加されるＮチャネルＭＯＳトランジスタとで構成された
   ＣＭＯＳインバータの出力端子に、第２のインバータを
   接続するとともに、前記ＣＭＯＳインバータを構成する
   少なくともいずれか一方のＭＯＳトランジスタのソース
   には同じチャネルの第２のＭＯＳトランジスタを接続し
   その第２のＭＯＳトランジスタを介して前記電圧が印加
   されるようにするとともに、前記第２のＭＯＳトランジ
   スタに対して同じチャネルの第３のＭＯＳトランジスタ
   を並列に接続し、前記第２のＭＯＳトランジスタのゲー
   トは前記ＣＭＯＳインバータの入力端子に接続し、前記
   第３のＭＯＳトランジスタのゲートは前記第２のインバ
   ータの出力端子に接続したことを特徴とするシュミット
   トリガ回路。