JP2000267136A - 液晶表示装置 - Google Patents

液晶表示装置

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JP2000267136A JP11074137A JP7413799A JP2000267136A JP 2000267136 A JP2000267136 A JP 2000267136A JP 11074137 A JP11074137 A JP 11074137A JP 7413799 A JP7413799 A JP 7413799A JP 2000267136 A JP2000267136 A JP 2000267136A
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transistor
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島 貴 徳 綱
Yoshiaki Aoki
木 良 朗 青
Hajime Sato
藤 肇 佐
Kazuo Nakamura
村 和 夫 中
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Abstract

(57)【要約】 【課題】 走査線駆動回路や映像信号線駆動回路に含ま
れるＣＭＯＳバッファの消費電力を低く抑制することの
できる駆動回路内蔵アクティブマトリクス型の液晶表示
装置を提供する。 【解決手段】 走査線と、走査線に直交する映像信号線
とにスイッチング素子が接続されたアクティブマトリク
ス型液晶表示素子を有し、走査線を介してスイッチング
素子に走査パルスを印加する走査線駆動回路及び映像信
号線に映像信号を印加する映像信号線駆動回路のうちの
少なくとも一方が、Ｎ型薄膜トランジスタとＰ型薄膜ト
ランジスタとを同一基板上に形成した１段のＣＭＯＳバ
ッファ、もしくは多段に接続した複数のＣＭＯＳバッフ
ァで構成されたディジタル回路を含むとき、ＣＭＯＳバ
ッファを構成するＮ型薄膜トランジスタ及びＰ型薄膜ト
ランジスタのうち、回路動作中にオフ状態となっている
時間の長い一方のトランジスタのゲート長を他方のトラ
ンジスタのゲート長より長く形成したことを特徴とす
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、複数本の走査線と
これらの走査線に直交する複数本の映像信号線とにそれ
ぞれアクティブ素子としてのスイッチング素子が接続さ
れたアクティブマトリクス型の液晶表示装置に関する。
【０００２】
【従来の技術】この種の液晶表示装置は情報機器端末や
薄型テレビジョンなどのグラフィックディスプレイとし
て広く利用されている。特に、近年では、同一面積の透
明絶縁基板上での有効画面領域を広げ、かつ、製造コス
トの低減を図るために、走査線駆動回路や映像信号線駆
動回路を、画素薄膜トランジスタと同様に透明絶縁基板
上に一体的に形成した、駆動回路内蔵アクティブマトリ
クス型の液晶表示装置の開発が進んでいる。
【０００３】透明絶縁基板上に一体的に形成される走査
線駆動回路や映像信号線駆動回路は、ポリシリコンでな
る薄膜トランジスタを基本的な構成素子として、Ｎ型薄
膜トランジスタとＰ型薄膜トランジスタとを同一基板上
に形成した１段のＣＭＯＳバッファ、もしくは多段に接
続した複数のＣＭＯＳバッファで構成したディジタル回
路を含んでいる。これらのＣＭＯＳバッファは、例え
ば、ＣＭＯＳトランジスタがインバータとして機能する
ように接続され、入力信号としてデューティ比が、数十
分の一乃至数千分の一程度のパルス電圧が加えられ、そ
の出力信号を上記の走査線や映像信号線に印加する構成
になっている。
【０００４】
【発明が解決しようとする課題】上述した駆動回路内蔵
アクティブマトリクス型の液晶表示装置において、透明
基板上に一体形成される駆動回路の基本的な構成素子で
ある薄膜トランジスタは、単結晶シリコンを基板とする
トランジスタと比較してその能力が劣ることが知られて
いる。図８はその一例を説明するために、ゲート電圧Ｖ
g とドレイン電流Ｉd との関係を示した線図で、製造工
程の僅かな差異に起因してゲート電圧Ｖgを０Ｖとした
場合のドレイン電流Ｉd は幅Δで示すように大きくばら
ついている。このような特性のばらつきを補うためにゲ
ート幅を広げて電流を流れ易くする必要があった。しか
るに、ゲート幅を広げた場合、リーク電流の増大に応じ
て各素子の消費電力が増加するという解決しなければな
らない課題を有していた。
【０００５】本発明は上記の課題を解決するためになさ
れたもので、走査線駆動回路や映像信号線駆動回路に含
まれるＣＭＯＳバッファを形成する薄膜トランジスタの
リーク電流を低減することによって消費電力を低く抑制
することのできる駆動回路内蔵アクティブマトリクス型
の液晶表示装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】請求項１に係る発明は、
複数本の走査線と、走査線に直交する複数本の映像信号
線とにスイッチング素子が接続されたアクティブマトリ
クス型液晶表示素子を有し、走査線を介してスイッチン
グ素子に走査パルスを印加する走査線駆動回路及び映像
信号線に映像信号を印加する映像信号線駆動回路のうち
の少なくとも一方が、Ｎ型薄膜トランジスタとＰ型薄膜
トランジスタとを同一基板上に形成した１段のＣＭＯＳ
バッファ、もしくは多段に接続した複数のＣＭＯＳバッ
ファで構成されたディジタル回路を含む液晶表示装置に
おいて、ＣＭＯＳバッファを構成するＮ型薄膜トランジ
スタ及びＰ型薄膜トランジスタのうち、回路動作中にオ
フ状態となっている時間の長い一方のトランジスタのゲ
ート長を他方のトランジスタのゲート長より長く形成し
た、ことを特徴とするものである。
【０００７】請求項２に係る発明は、複数本の走査線
と、走査線に直交する複数本の映像信号線とにスイッチ
ング素子が接続されたアクティブマトリクス型液晶表示
素子を有し、走査線を介してスイッチング素子に走査パ
ルスを印加する走査線駆動回路及び映像信号線に映像信
号を印加する映像信号線駆動回路のうちの少なくとも一
方が、Ｎ型薄膜トランジスタとＰ型薄膜トランジスタと
を同一基板上に形成した１段のＣＭＯＳバッファ、もし
くは多段に接続した複数のＣＭＯＳバッファで構成され
たディジタル回路を含む液晶表示装置において、ＣＭＯ
Ｓバッファを構成するＮ型薄膜トランジスタ及びＰ型薄
膜トランジスタのうち、回路動作中にオフ状態となって
いる時間の長い一方のトランジスタのゲート幅を他方の
トランジスタのゲート幅より狭く形成した、ことを特徴
とするものである。
【０００８】請求項３に係る発明は、請求項２に記載の
液晶表示装置において、一方のトランジスタのゲート長
を他方のトランジスタのゲート長より長く形成したこと
を特徴とするものである。
【０００９】請求項４に係る発明は、請求項１乃至３の
いずれかに記載の液晶表示装置において、ＣＭＯＳバッ
ファをインバータで構成したことを特徴とするものであ
る。
【００１０】請求項５に係る発明は、ＣＭＯＳバッファ
を構成するＮ型薄膜トランジスタ及びＰ型薄膜トランジ
スタをポリシリコンで形成したことを特徴とするもので
ある。
【００１１】
【発明の実施の形態】以下、本発明を図面に示す好適な
実施形態に基づいて詳細に説明する。図１は本発明に係
る液晶表示装置の部分構成を示す回路図であり、走査線
駆動回路及び映像信号線駆動回路のうちの少なくとも一
方（通常は両方）の構成要素として組み込まれるディジ
タル回路を示している。このディジタル回路は３個のイ
ンバータ１１，１２，１３が順に直列に接続されてい
る。これらのインバータ１１，１２，１３としてそれぞ
れＣＭＯＳトランジスタが用いられる。
【００１２】すなわち、インバータ１１は高圧電源ＶDD
とノードＮ１との間にソース・ドレイン経路を形成する
ＰＭＯＳトランジスタ１４と、接地点として示した低圧
電源ＶSSとノードＮ１との間にソース・ドレイン経路を
形成するＮＭＯＳトランジスタ１５とでなり、これらの
トランジスタのゲートが相互に接続されてロジック信号
入力端子に接続される。インバータ１２は高圧電源ＶDD
とノードＮ２との間にソース・ドレイン経路を形成する
ＰＭＯＳトランジスタ１６と、低圧電源ＶSSとノードＮ
２との間にソース・ドレイン経路を形成するＮＭＯＳト
ランジスタ１７とでなり、これらのトランジスタのゲー
トが相互に接続されると共に、ノードＮ１に接続されて
いる。インバータ１３は高圧電源ＶDDとロジック信号出
力端との間にソース・ドレイン経路を形成するＰＭＯＳ
トランジスタ１８と、低圧電源ＶSSと出力端との間にソ
ース・ドレイン経路を形成するＮＭＯＳトランジスタ１
９とでなり、これらのトランジスタのゲートが相互に接
続されると共に、ノードＮ２に接続されている。ロジッ
ク信号出力端と低圧電源ＶSSとの間には容量性負荷１１
０が接続されている。
【００１３】図１に示したディジタル回路のロジック信
号入力端に図２（ａ）に示すようにＨレベルの時間がＴ
1 でＬレベルの時間がＴ2 であるデューティ比が数十分
の一乃至数千分の一のパルス電圧を印加すると、ノード
Ｎ１の電圧波形は図２（ｂ）に示すように反転したもの
となり、ノードＮ２の電圧は図２（ｃ）に示すように入
力電圧波形と同形のものに復帰し、さらに出力電圧波形
はノードＮ２の電圧波形を反転したものとなる。
【００１４】この場合、インバータ１１におけるＰＭＯ
Ｓトランジスタ１４は、Ｔ1 時間だけオフ状態になり、
このＴ1 時間よりも格段に長いＴ2 時間に亘ってオン状
態となり、反対に、ＮＭＯＳトランジスタ１５はＴ1 時
間だけオン状態になり、Ｔ2時間オフ状態を継続する。
従って、図１に示したディジタル回路の動作中はＰＭＯ
Ｓトランジスタ１４のオフ時間と比較してＮＭＯＳトラ
ンジスタ１５のオフ時間が圧倒的に長くなる。また、イ
ンバータ１２においてはＮＭＯＳトランジスタ１７のオ
フ時間と比較してＰＭＯＳトランジスタ１６のオフ時間
が圧倒的に長くなり、さらに、インバータ１３において
はＰＭＯＳトランジスタ１８のオフ時間と比較してＮＭ
ＯＳトランジスタ１９のオフ時間が圧倒的に長くなる。
【００１５】上述した如く、トランジスタ１４〜１９を
薄膜トランジスタで構成した場合、ゲート幅を広げると
リーク電流も大きくなる。本実施形態はインバータ１
１，１２，１３を構成するＣＭＯＳトランジスタのう
ち、時間的にオフ状態が主となるトランジスタのゲート
長を長くしたり、ゲート幅を狭くしたりして、リーク電
流を低減することにより消費電力を低く抑制するもので
ある。
【００１６】図３はこの考えに従って形成したディジタ
ル回路の第１の実施形態の詳細な構成を示す断面図及び
平面図であり、理解を容易にするために、（ａ）の断面
図に示した層間絶縁膜及び絶縁層を除去して（ｂ）にそ
の平面図を示している。同図において、ガラス基板１上
にポリシリコン層２が形成され、このポリシリコン層２
に、例えば、ＰＭＯＳトランジスタ１８及びＮＭＯＳト
ランジスタ１９でなるＣＭＯＳトランジスタを形成する
周知の処理が施される。そして、ポリシリコン層２上に
ゲート絶縁膜３が形成され、さらに、その表面にゲート
５及びゲート６が離隔して形成される。ゲート５及びゲ
ート６を含めたゲート絶縁膜３上に層間絶縁膜４が形成
され、その表面に高圧電源配線７及び低圧電源配線８が
形成される。また、ゲート５及びゲート６の中間位置に
おける層間絶縁膜４の表面に信号配線９が形成される。
【００１７】そして、高圧電源配線７、低圧電源配線８
及びロジック信号出力配線９はそれぞれ層間絶縁膜４に
形成したスルーホールを通してポリシリコン層２の所定
の領域に接続される。なお、ゲート５及びゲート６は
「コ」の字型の配線の各先端部に相当し、「コ」の字型
の配線の基部が前段のＣＭＯＳトランジスタのロジック
信号出力配線に接続されている。これら高圧電源配線
７、低圧電源配線８及びロジック信号出力配線９の表面
を含めた層間絶縁膜４の表面部に絶縁層１０が積層さ
れ、これによってＰＭＯＳトランジスタ１８及びＮＭＯ
Ｓトランジスタ１９を直列に接続し、その両端を高圧電
源配線７と低圧電源配線８に接続することによって信号
配線９から信号を出力するインバータ１３が得られる。
インバータ１１及びインバータ１２も上述したインバー
タ１３と同様に構成されている。
【００１８】ところで、インバータ１１，１２，１３は
順次、電流容量を大きくするように形成され、インバー
タ１１を構成するＰＭＯＳトランジスタ１４及びＮＭＯ
Ｓトランジスタ１５のゲート幅をＷ1 、インバータ１２
を構成するＰＭＯＳトランジスタ１６及びＮＭＯＳトラ
ンジスタ１７のゲート幅をＷ2 、インバータ１３を構成
するＰＭＯＳトランジスタ１８及びＮＭＯＳトランジス
タ１９のゲート幅をＷ3 とすると、これらの間にＷ1 ＜
Ｗ2 ＜Ｗ3 の関係が成立っている。概略的な値を例示す
ると、図４に示したように、Ｗ1 ＝１０μｍ，Ｗ2 ＝５
０μｍ，Ｗ3 ＝２００μｍである。なお、図３ではこれ
らの寸法差を表現し難いので尺度を変えて表わしてい
る。
【００１９】一方、インバータ１１のＰＭＯＳトランジ
スタ１４のゲート長をＬ1 、ＮＭＯＳトランジスタ１５
のゲート長をＬ2 とすると、Ｌ1 ＜Ｌ2 となるように各
長さが決められている。また、インバータ１２のＰＭＯ
Ｓトランジスタ１６のゲート長はＬ2 に形成し、ＮＭＯ
Ｓトランジスタ１７のゲート長はＬ1 に形成されてい
る。さらに、インバータ１３のＰＭＯＳトランジスタ１
８のゲート長はＬ1 に、ＮＭＯＳトランジスタ１９のゲ
ート長はＬ2 に形成されている。好適な値を例示する
と、図４に示したように、Ｌ1 ＝５μｍ、Ｌ2 ＝１０μ
ｍである。
【００２０】ここで、インバータ１１に着目すると、Ｐ
ＭＯＳトランジスタ１４のオフ時間と比較してＮＭＯＳ
トランジスタ１５のオフ時間が圧倒的に長くなる。この
実施形態においては、オフ状態となっている時間の長い
ＮＭＯＳトランジスタ１５のゲート長Ｌ2 を、ＰＭＯＳ
トランジスタ１４のゲート長Ｌ1 より長くしたことによ
って図２に示したパルス電圧波形で動作するトランジス
タのリーク電流を低減することができる。これと全く同
様にして、インバータ１２においてオフ状態となってい
る時間の長いＰＭＯＳトランジスタ１６のゲート長Ｌ2
を、ＮＭＯＳトランジスタ１７のゲート長Ｌ1 より長く
したことによってリーク電流を低減することができ、イ
ンバータ３２においてもオフ状態となっている時間の長
いＮＭＯＳトランジスタ１９のゲート長Ｌ2 を、ＰＭＯ
Ｓトランジスタ１８のゲート長Ｌ1 より長くしたことに
よってリーク電流を低減することができる。
【００２１】この結果、図１に示したように、多段に接
続した複数のＣＭＯＳバッファで構成したディジタル回
路の消費電力を従来の液晶表示装置に用いられていた同
様なディジタル回路と比較して格段に低く抑制すること
ができる。
【００２２】図５は本発明に係る液晶表示装置を構成す
るディジタル回路の第２の実施形態の詳細な構成を示す
平面図であり、図中、第１の実施形態を示す図３と同一
の要素には同一の符号を付してその説明を省略する。こ
の実施形態はＣＭＯＳバッファを構成する二つのトラン
ジスタのうち、オフ状態となっている時間の長い一方の
トランジスタのゲート幅を、他方のトランジスタのゲー
ト幅より狭く形成したものである。すなわち、インバー
タ１１では、ＰＭＯＳトランジスタ１４のゲート幅Ｗ1
と比較して、ＮＭＯＳトランジスタ１５のゲート幅Ｗ2
を狭くしている。インバータ１２では、ＰＭＯＳトラン
ジスタ１６のゲート幅Ｗ3 をＮＭＯＳトランジスタ１７
のゲート幅Ｗ4 より狭くし、インバータ１３では、ＰＭ
ＯＳトランジスタ１８のゲート幅Ｗ5 と比較してＮＭＯ
Ｓトランジスタ１７のゲート幅Ｗ6 を狭くしている。こ
の場合、各ＭＯＳトランジスタのゲート長Ｌは全て等し
く形成されている。因みに、これらの値を概略的に例示
すると図６の図表のようになる。
【００２３】この結果、図１に示したように、多段に接
続した複数のＣＭＯＳバッファで構成したディジタル回
路の消費電力を従来の液晶表示装置の同様なディジタル
回路と比較して格段に低く抑制することができる。
【００２４】図７は本発明に係る液晶表示装置を構成す
るディジタル回路の第３の実施形態の詳細な構成を示す
平面図であり、図中、第１の実施形態を示す図３又は第
２の実施形態示す図５と同一の要素には同一の符号を付
してその説明を省略する。
【００２５】この実施形態はＣＭＯＳバッファを構成す
る二つのトランジスタのうち、オフ状態となっている時
間の長い一方のトランジスタのゲート長を、他方のトラ
ンジスタのゲート長より長く形成し、かつ、オフ状態と
なっている時間の長い一方のトランジスタのゲート幅
を、他方のトランジスタのゲート幅より狭く形成するこ
とによってリーク電流を低減しようとするものである。
すなわち、インバータ１１では、ＰＭＯＳトランジスタ
１４のゲート長をＬ1 、ゲート幅をＷ1 に形成したと
き、ＮＭＯＳトランジスタ１５のゲート長をより長いＬ
2 に、ゲート幅をより狭いＷ2 に形成する。同様に、イ
ンバータ１２では、ＮＭＯＳトランジスタ１７のＮＭＯ
Ｓトランジスタ１７のゲート長をＬ1 、ゲート幅をＷ4
に形成したとき、ＰＭＯＳトランジスタ１６のゲート長
をより長いＬ2 に、ゲート幅をより狭いＷ3 に形成す
る。また、インバータ１３では、ＰＭＯＳトランジスタ
１８のゲート長をＬ1 、ゲート幅をＷ5 に形成したと
き、ＮＭＯＳトランジスタ１９のゲート長をより長いＬ
2 に、ゲート幅をより狭いＷ6 に形成する。
【００２６】なお、図７に示した第３の実施形態におい
ては、インバータ１１，１２，１３を構成する一対のＰ
ＭＯＳトランジスタとＮＭＯＳトランジスタのゲート長
の差及びゲート幅の差は図４又は図６に示された値にす
る必要はなく、動作上、支障のない範囲で適宜設計変更
することができる。
【００２７】かくして、図１に示したように、多段に接
続した複数のＣＭＯＳバッファで構成したディジタル回
路の消費電力を従来の液晶表示装置に用いられていた同
様なディジタル回路と比較して格段に低く抑制すること
ができる。
【００２８】なお、上記実施形態ではＣＭＯＳバッファ
をインバータで構成したが、これと同様な動作をする回
路を例えばＮＡＮＤ回路やＮＯＲ回路等で構成すること
もできる。
【００２９】また、上記実施形態では薄膜トランジスタ
をポリシリコンで形成したが、この薄膜トランジスタを
マイクロクリスタルやアモルファスシリコンで構成する
ことも可能である。
【００３０】
【発明の効果】以上の説明によって明らかなように、本
発明によれば、駆動回路の動作中、ＣＭＯＳバッファを
構成する一対のトランジタのうち、オフ状態となってい
る時間の長い一方のトランジスタのゲート長を長くした
り、ゲート幅を狭くしたりして、リーク電流を低減する
ことによって消費電力を低く抑制することのできる駆動
回路内蔵アクティブマトリクス型の液晶表示装置を提供
することができる。
【図面の簡単な説明】
【図１】本発明に係る液晶表示装置の走査線駆動回路及
び映像信号線駆動回路のうちの少なくとも一方の構成要
素として組み込まれるディジタル回路を示した図。
【図２】図１に示したディジタル回路の入力信号に対応
する主要な部位の信号波形を示した図。
【図３】図１に示したディジタル回路の第１の実施形態
の詳細な構成を示す断面図及び平面図。
【図４】図３に示したディジタル回路の第１の実施形態
の主要な部位の詳細な寸法を示した図表。
【図５】図１に示したディジタル回路の第２の実施形態
の詳細な構成を示す平面図。
【図６】図３に示したディジタル回路の第２の実施形態
の主要な部位の詳細な寸法を示した図表。
【図７】図１に示したディジタル回路の第３の実施形態
の詳細な構成を示す平面図。
【図８】薄膜トランジスタの性能を説明するために、ド
レイン電流とゲート電圧との関係を示す線図。
【符号の説明】
１ ガラス基板 ２ ポリシリコン層 ３ ゲート絶縁膜 ４ 層間絶縁膜 ５，６ ゲート ７ 高圧電源配線 ８ 低圧電源配線 ９ ロジック信号主力配線 １１，１２，１３ インバータ １４，１６，１８ ＰＭＯＳトランジスタ １５，１７，１９ ＮＭＯＳトランジスタ Ｌ，Ｌ1 ，Ｌ2 ゲート長 Ｗ1 〜Ｗ6 ゲート幅
フロントページの続き (72)発明者 佐 藤 肇 埼玉県深谷市幡羅町１−９−２ 株式会社 東芝深谷電子工場内 (72)発明者 中 村 和 夫 埼玉県深谷市幡羅町１−９−２ 株式会社 東芝深谷電子工場内 Ｆターム(参考） 2H092 GA59 JA25 JA29 JA38 JA42 JA44 JA46 JB13 JB23 JB32 JB33 JB38 KA04 KA07 MA08 MA18 MA27 MA28 MA35 MA37 MA41 NA22 NA24 NA25 NA26 PA06 5F110 AA06 AA09 BB01 BB04 CC02 DD02 GG02 GG13 GG14 GG28 GG29 NN02

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】複数本の走査線と、前記走査線に直交する
    複数本の映像信号線とにスイッチング素子が接続された
    アクティブマトリクス型液晶表示素子を有し、前記走査
    線を介して前記スイッチング素子に走査パルスを印加す
    る走査線駆動回路及び前記映像信号線に映像信号を印加
    する映像信号線駆動回路のうちの少なくとも一方が、Ｎ
    型薄膜トランジスタとＰ型薄膜トランジスタとを同一基
    板上に形成した１段のＣＭＯＳバッファ、もしくは多段
    に接続した複数のＣＭＯＳバッファで構成されたディジ
    タル回路を含む液晶表示装置において、 前記ＣＭＯＳバッファを構成するＮ型薄膜トランジスタ
    及びＰ型薄膜トランジスタのうち、回路動作中にオフ状
    態となっている時間の長い一方のトランジスタのゲート
    長を他方のトランジスタのゲート長より長く形成した、 ことを特徴とする液晶表示装置。
  2. 【請求項２】複数本の走査線と、前記走査線に直交する
    複数本の映像信号線とにスイッチング素子が接続された
    アクティブマトリクス型液晶表示素子を有し、前記走査
    線を介して前記スイッチング素子に走査パルスを印加す
    る走査線駆動回路及び前記映像信号線に映像信号を印加
    する映像信号線駆動回路のうちの少なくとも一方が、Ｎ
    型薄膜トランジスタとＰ型薄膜トランジスタとを同一基
    板上に形成した１段のＣＭＯＳバッファ、もしくは多段
    に接続した複数のＣＭＯＳバッファで構成されたディジ
    タル回路を含む液晶表示装置において、 前記ＣＭＯＳバッファを構成するＮ型薄膜トランジスタ
    及びＰ型薄膜トランジスタのうち、回路動作中にオフ状
    態となっている時間の長い一方のトランジスタのゲート
    幅を他方のトランジスタのゲート幅より狭く形成した、 ことを特徴とする液晶表示装置。
  3. 【請求項３】前記一方のトランジスタのゲート長を前記
    他方のトランジスタのゲート長より長く形成したことを
    特徴とする請求項２に記載の液晶表示装置。
  4. 【請求項４】前記ＣＭＯＳバッファをインバータで構成
    したことを特徴とする請求項１乃至３のいずれかに記載
    の液晶表示装置。
  5. 【請求項５】前記ＣＭＯＳバッファを構成するＮ型薄膜
    トランジスタ及びＰ型薄膜トランジスタをポリシリコン
    で形成したことを特徴とする請求項１乃至４のいずれか
    に記載の液晶表示装置。
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