JPH05243946A - インバータ回路 - Google Patents
インバータ回路Info
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- JPH05243946A JPH05243946A JP4044063A JP4406392A JPH05243946A JP H05243946 A JPH05243946 A JP H05243946A JP 4044063 A JP4044063 A JP 4044063A JP 4406392 A JP4406392 A JP 4406392A JP H05243946 A JPH05243946 A JP H05243946A
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- film transistor
- gate
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- Electronic Switches (AREA)
- Logic Circuits (AREA)
- Shift Register Type Memory (AREA)
Abstract
(57)【要約】
【目的】 所要面積・動作時間・消費電力を最小に保ち
つつ、良好な電気特性を得ることができるインバータ回
路を提供する。 【構成】 ソースが反転出力信号端子１０に接続され、
ドレインが電源端子５に接続され、ゲートが入力信号印
加端子７に接続された負荷トランジスタ１と、ソースが
基準電位端子６に接続され、ドレインが反転出力信号端
子１０に接続され、ゲートが入力信号印加端子７および
出力信号端子９に接続された駆動トランジスタ２と、ソ
ースが出力信号端子９に接続され、ドレインが電源端子
５に接続され、ゲートが入力信号印加端子７に接続され
た負荷トランジスタ３と、ソースが基準電位端子６に接
続され、ドレインが出力信号端子９に接続され、ゲート
が反転入力信号印加端子８および反転出力信号端子１０
に接続された駆動トランジスタ４とを設けた。
つつ、良好な電気特性を得ることができるインバータ回
路を提供する。 【構成】 ソースが反転出力信号端子１０に接続され、
ドレインが電源端子５に接続され、ゲートが入力信号印
加端子７に接続された負荷トランジスタ１と、ソースが
基準電位端子６に接続され、ドレインが反転出力信号端
子１０に接続され、ゲートが入力信号印加端子７および
出力信号端子９に接続された駆動トランジスタ２と、ソ
ースが出力信号端子９に接続され、ドレインが電源端子
５に接続され、ゲートが入力信号印加端子７に接続され
た負荷トランジスタ３と、ソースが基準電位端子６に接
続され、ドレインが出力信号端子９に接続され、ゲート
が反転入力信号印加端子８および反転出力信号端子１０
に接続された駆動トランジスタ４とを設けた。
Description
【０００１】
【産業上の利用分野】この発明は、例えば、液晶ディス
プレイ等を構成する表示デバイスに用いて好適なインバ
ータ回路に関する。
プレイ等を構成する表示デバイスに用いて好適なインバ
ータ回路に関する。
【０００２】
【従来の技術】周知のように、液晶ディスプレイ等を構
成する表示デバイスは、表示素子と走査回路とが一体化
して製造されることにより、高性能化・高信頼化・低コ
スト化を図ることができる。ガラス基板等の上に形成さ
れた表示素子と一体化される走査回路として、例えば、
シリコン薄膜を用いた薄膜絶縁ゲート電界効果トランジ
スタ（ＴＦＴ）で構成された回路が、有望なものとして
挙げられる。また、この種の走査回路は、通常の集積回
路と同様、低消費電力性・高速性の観点からＣＭＯＳ回
路により構成されることが望ましい。
成する表示デバイスは、表示素子と走査回路とが一体化
して製造されることにより、高性能化・高信頼化・低コ
スト化を図ることができる。ガラス基板等の上に形成さ
れた表示素子と一体化される走査回路として、例えば、
シリコン薄膜を用いた薄膜絶縁ゲート電界効果トランジ
スタ（ＴＦＴ）で構成された回路が、有望なものとして
挙げられる。また、この種の走査回路は、通常の集積回
路と同様、低消費電力性・高速性の観点からＣＭＯＳ回
路により構成されることが望ましい。
【０００３】ところが、ガラス基板上においては、単結
晶シリコンウエハのような良質のシリコン薄膜が得られ
ないため、ガラス基板上に形成されるＴＦＴの電気特性
は、単結晶シリコン集積回路に用いられるトランジスタ
に比べて劣っている。また、ｐチャネルＴＦＴおよびｎ
チャネルＴＦＴの両方の電気特性を同時に最適化するこ
とは困難なため、上述した走査回路としては、従来、ｐ
チャネルＴＦＴあるいはｎチャネルＴＦＴのいずれか一
方を使用したインバータ回路が用いられている。
晶シリコンウエハのような良質のシリコン薄膜が得られ
ないため、ガラス基板上に形成されるＴＦＴの電気特性
は、単結晶シリコン集積回路に用いられるトランジスタ
に比べて劣っている。また、ｐチャネルＴＦＴおよびｎ
チャネルＴＦＴの両方の電気特性を同時に最適化するこ
とは困難なため、上述した走査回路としては、従来、ｐ
チャネルＴＦＴあるいはｎチャネルＴＦＴのいずれか一
方を使用したインバータ回路が用いられている。
【０００４】ここで、ｎチャネルＴＦＴにより構成され
たインバータ回路の一例を図３に示す。この図におい
て、１２，１３は、互いに直列接続されたｎチャネルＴ
ＦＴであり、各々、このインバータ回路の負荷トランジ
スタ、駆動トランジスタとして機能する。負荷トランジ
スタ１２は、ドレイン１２ｄがＶddの電位を有する電源
端子５に接続され、ゲート１２ｇがＶggの電位を有する
ゲート電圧印加端子１１に接続されている。そして、負
荷トランジスタ１２のソース１２ｓは、駆動トランジス
タ１３のドレイン１３ｄに接続されると共に、このイン
バータ回路の出力信号（Ｖout）端子９に接続されてい
る。さらに、駆動トランジスタ１３は、ソース１３ｓが
Ｖssの電位を有する基準電位端子６に接続され、ゲート
１３ｇがこのインバータ回路の入力信号（Ｖin）印加端
子７に接続されている。
たインバータ回路の一例を図３に示す。この図におい
て、１２，１３は、互いに直列接続されたｎチャネルＴ
ＦＴであり、各々、このインバータ回路の負荷トランジ
スタ、駆動トランジスタとして機能する。負荷トランジ
スタ１２は、ドレイン１２ｄがＶddの電位を有する電源
端子５に接続され、ゲート１２ｇがＶggの電位を有する
ゲート電圧印加端子１１に接続されている。そして、負
荷トランジスタ１２のソース１２ｓは、駆動トランジス
タ１３のドレイン１３ｄに接続されると共に、このイン
バータ回路の出力信号（Ｖout）端子９に接続されてい
る。さらに、駆動トランジスタ１３は、ソース１３ｓが
Ｖssの電位を有する基準電位端子６に接続され、ゲート
１３ｇがこのインバータ回路の入力信号（Ｖin）印加端
子７に接続されている。
【０００５】このような構成によるインバータ回路の動
作速度は、負荷トランジスタ１２と駆動トランジスタ１
３の電流駆動能力によって決定される。したがって、こ
のインバータ回路の動作を高速にしようとする場合、負
荷トランジスタ１２と駆動トランジスタ１３の各々のＷ
／Ｌ（トランジスタのゲート幅／トランジスタのゲート
長）比を大きくすることが望ましい。
作速度は、負荷トランジスタ１２と駆動トランジスタ１
３の電流駆動能力によって決定される。したがって、こ
のインバータ回路の動作を高速にしようとする場合、負
荷トランジスタ１２と駆動トランジスタ１３の各々のＷ
／Ｌ（トランジスタのゲート幅／トランジスタのゲート
長）比を大きくすることが望ましい。
【０００６】一方、このインバータ回路の消費電力を小
さくするには、負荷トランジスタ１２と駆動トランジス
タ１３の各々のＷ／Ｌ比を小さくする必要がある。さら
に、このインバータ回路を増幅器と見なした場合、その
増幅利得を大きくするには、負荷トランジスタ１２のＷ
／Ｌ比を小さくし、駆動トランジスタ１３のＷ／Ｌ比を
大きくする必要がある。このように、負荷トランジスタ
１２と駆動トランジスタ１３の各々に要求される形状
（Ｗ／Ｌ比）は、動作速度、消費電力、あるいは増幅利
得等の電気特性のうち、いずれの要素を重視するかによ
って異なってくる。
さくするには、負荷トランジスタ１２と駆動トランジス
タ１３の各々のＷ／Ｌ比を小さくする必要がある。さら
に、このインバータ回路を増幅器と見なした場合、その
増幅利得を大きくするには、負荷トランジスタ１２のＷ
／Ｌ比を小さくし、駆動トランジスタ１３のＷ／Ｌ比を
大きくする必要がある。このように、負荷トランジスタ
１２と駆動トランジスタ１３の各々に要求される形状
（Ｗ／Ｌ比）は、動作速度、消費電力、あるいは増幅利
得等の電気特性のうち、いずれの要素を重視するかによ
って異なってくる。
【０００７】
【発明が解決しようとする課題】このようなことから、
従来、上述したｎチャネルＴＦＴあるいはｐチャネルＴ
ＦＴにより構成されたインバータ回路においては、その
所要面積・動作時間・消費電力を最小に保った状態で、
さらに増幅利得を大きくする等の良好な電気特性を得る
ことは困難であった。
従来、上述したｎチャネルＴＦＴあるいはｐチャネルＴ
ＦＴにより構成されたインバータ回路においては、その
所要面積・動作時間・消費電力を最小に保った状態で、
さらに増幅利得を大きくする等の良好な電気特性を得る
ことは困難であった。
【０００８】この発明は、このような背景の下になされ
たもので、所要面積・動作時間・消費電力を最小に保ち
つつ、良好な電気特性を得ることができるインバータ回
路を提供することを目的としている。
たもので、所要面積・動作時間・消費電力を最小に保ち
つつ、良好な電気特性を得ることができるインバータ回
路を提供することを目的としている。
【０００９】
【課題を解決するための手段】この発明は、上述した課
題を解決するため、第１の薄膜トランジスタのソースと
第２の薄膜トランジスタのドレインとが接続されてなる
第１の直列回路と、第３の薄膜トランジスタのソースと
第４の薄膜トランジスタのドレインとが接続されてなる
第２の直列回路とを備え、前記第１および第３の薄膜ト
ランジスタのドレイン同士が電源端子に接続されると共
に、前記第２および第４の薄膜トランジスタのソース同
士が基準電位端子に接続されて前記第１および第２の直
列回路が並列接続される回路であって、前記第２の薄膜
トランジスタのゲートが入力端子に接続され、前記第４
の薄膜トランジスタのゲートが反転入力端子に接続さ
れ、前記第３の薄膜トランジスタのゲートが前記第２の
薄膜トランジスタのドレインに接続されると共に、出力
端子に接続され、前記第１の薄膜トランジスタのゲート
が前記第４の薄膜トランジスタのドレインに接続される
と共に、反転出力端子に接続されることを特徴としてい
る。
題を解決するため、第１の薄膜トランジスタのソースと
第２の薄膜トランジスタのドレインとが接続されてなる
第１の直列回路と、第３の薄膜トランジスタのソースと
第４の薄膜トランジスタのドレインとが接続されてなる
第２の直列回路とを備え、前記第１および第３の薄膜ト
ランジスタのドレイン同士が電源端子に接続されると共
に、前記第２および第４の薄膜トランジスタのソース同
士が基準電位端子に接続されて前記第１および第２の直
列回路が並列接続される回路であって、前記第２の薄膜
トランジスタのゲートが入力端子に接続され、前記第４
の薄膜トランジスタのゲートが反転入力端子に接続さ
れ、前記第３の薄膜トランジスタのゲートが前記第２の
薄膜トランジスタのドレインに接続されると共に、出力
端子に接続され、前記第１の薄膜トランジスタのゲート
が前記第４の薄膜トランジスタのドレインに接続される
と共に、反転出力端子に接続されることを特徴としてい
る。
【００１０】
【作用】この発明によれば、第２の薄膜トランジスタの
ゲートが入力信号によって駆動される一方、第４の薄膜
トランジスタのゲートが前記入力信号を反転した反転入
力信号によって駆動される。また、第１の薄膜トランジ
スタのゲートが第４の薄膜トランジスタのドレインから
出力される反転出力信号によって駆動される一方、第２
の薄膜トランジスタのゲートが第２の薄膜トランジスタ
のドレインから出力される出力信号によって駆動され
る。したがって、第１の薄膜トランジスタがオン状態の
とき、第２の薄膜トランジスタがオフ状態となり、第１
の薄膜トランジスタがオフ状態のとき、第２の薄膜トラ
ンジスタがオン状態となる。一方、第３の薄膜トランジ
スタがオン状態のとき、第４の薄膜トランジスタがオフ
状態となり、第３の薄膜トランジスタがオフ状態のと
き、第４の薄膜トランジスタがオン状態となる。これに
より、常に、電源端子と基準電位端子との間に直流経路
が形成されず、低消費電力となる。また、各薄膜トラン
ジスタを最小寸法にして回路を構成できるため、各部の
抵抗および静電容量が小さくなり、高速動作が可能とな
る。さらに、この回路を増幅器と見なした場合の利得
は、各薄膜トランジスタのゲート長やゲート幅等の寸法
とは無関係に大きくできる。
ゲートが入力信号によって駆動される一方、第４の薄膜
トランジスタのゲートが前記入力信号を反転した反転入
力信号によって駆動される。また、第１の薄膜トランジ
スタのゲートが第４の薄膜トランジスタのドレインから
出力される反転出力信号によって駆動される一方、第２
の薄膜トランジスタのゲートが第２の薄膜トランジスタ
のドレインから出力される出力信号によって駆動され
る。したがって、第１の薄膜トランジスタがオン状態の
とき、第２の薄膜トランジスタがオフ状態となり、第１
の薄膜トランジスタがオフ状態のとき、第２の薄膜トラ
ンジスタがオン状態となる。一方、第３の薄膜トランジ
スタがオン状態のとき、第４の薄膜トランジスタがオフ
状態となり、第３の薄膜トランジスタがオフ状態のと
き、第４の薄膜トランジスタがオン状態となる。これに
より、常に、電源端子と基準電位端子との間に直流経路
が形成されず、低消費電力となる。また、各薄膜トラン
ジスタを最小寸法にして回路を構成できるため、各部の
抵抗および静電容量が小さくなり、高速動作が可能とな
る。さらに、この回路を増幅器と見なした場合の利得
は、各薄膜トランジスタのゲート長やゲート幅等の寸法
とは無関係に大きくできる。
【００１１】
【実施例】以下、図面を参照して、この発明の実施例に
ついて説明する。図１は、この発明の一実施例によるイ
ンバータ回路の構成を示す図である。この実施例では、
回路をｎチャネルトランジスタにより構成した場合を例
として示している。なお、この図において、図３に示し
たものと共通する構成要素には同一の符号を付し、その
説明を省略する。
ついて説明する。図１は、この発明の一実施例によるイ
ンバータ回路の構成を示す図である。この実施例では、
回路をｎチャネルトランジスタにより構成した場合を例
として示している。なお、この図において、図３に示し
たものと共通する構成要素には同一の符号を付し、その
説明を省略する。
【００１２】図１において、１〜４は、ｎチャネルの薄
膜トランジスタ（ＴＦＴ）であり、ゲート長・ゲート幅
とも可能な限り最小寸法となるよう製造されたものとす
る。そして、薄膜トランジスタ１，２は、互いに直列接
続されており、各々、このインバータ回路の負荷トラン
ジスタ、駆動トランジスタとして機能する。一方、薄膜
トランジスタ３，４は、薄膜トランジスタ１，２と同
様、互いに直列接続されており、各々、負荷トランジス
タ、駆動トランジスタとして機能する。
膜トランジスタ（ＴＦＴ）であり、ゲート長・ゲート幅
とも可能な限り最小寸法となるよう製造されたものとす
る。そして、薄膜トランジスタ１，２は、互いに直列接
続されており、各々、このインバータ回路の負荷トラン
ジスタ、駆動トランジスタとして機能する。一方、薄膜
トランジスタ３，４は、薄膜トランジスタ１，２と同
様、互いに直列接続されており、各々、負荷トランジス
タ、駆動トランジスタとして機能する。
【００１３】負荷トランジスタ１は、ドレイン１ｄが電
源端子５に接続され、ゲート１ｇがこのインバータ回路
の反転出力信号（Ｖinvout）端子１０に接続され、ソー
ス１ｓがこのインバータ回路の出力信号（Ｖout）端子
９に接続されている。そして、駆動トランジスタ２は、
ドレイン２ｄが端子９に接続されると共に、負荷トラン
ジスタ１のソース１ｓに接続され、ゲート２ｇがこのイ
ンバータ回路の入力信号（Ｖin）印加端子７に接続さ
れ、ソース２ｓが基準電位端子６に接続されている。
源端子５に接続され、ゲート１ｇがこのインバータ回路
の反転出力信号（Ｖinvout）端子１０に接続され、ソー
ス１ｓがこのインバータ回路の出力信号（Ｖout）端子
９に接続されている。そして、駆動トランジスタ２は、
ドレイン２ｄが端子９に接続されると共に、負荷トラン
ジスタ１のソース１ｓに接続され、ゲート２ｇがこのイ
ンバータ回路の入力信号（Ｖin）印加端子７に接続さ
れ、ソース２ｓが基準電位端子６に接続されている。
【００１４】一方、負荷トランジスタ３は、ドレイン３
ｄが電源端子５に接続されると共に、負荷トランジスタ
１のドレイン１ｄに接続され、ゲート３ｇが出力信号
（Ｖout）端子９に接続され、ソース３ｓが反転出力信
号（Ｖinvout）端子１０に接続されている。そして、駆
動トランジスタ４は、ドレイン４ｄが端子１０に接続さ
れると共に、負荷トランジスタ３のソース３ｓに接続さ
れ、ゲート４ｇがこのインバータ回路の反転入力信号
（Ｖinvin）印加端子８に接続され、ソース４ｓが基準
電位端子６に接続されると共に、駆動トランジスタ２の
ソース２ｓに接続されている。
ｄが電源端子５に接続されると共に、負荷トランジスタ
１のドレイン１ｄに接続され、ゲート３ｇが出力信号
（Ｖout）端子９に接続され、ソース３ｓが反転出力信
号（Ｖinvout）端子１０に接続されている。そして、駆
動トランジスタ４は、ドレイン４ｄが端子１０に接続さ
れると共に、負荷トランジスタ３のソース３ｓに接続さ
れ、ゲート４ｇがこのインバータ回路の反転入力信号
（Ｖinvin）印加端子８に接続され、ソース４ｓが基準
電位端子６に接続されると共に、駆動トランジスタ２の
ソース２ｓに接続されている。
【００１５】このような構成によれば、駆動トランジス
タ２は、入力信号Ｖinによって駆動される一方、駆動ト
ランジスタ４は、反転入力信号Ｖinvinによって駆動さ
れる。また、負荷トランジスタ１は、駆動トランジスタ
４のドレイン４ｄから端子１０に出力される反転出力信
号Ｖinvoutによって駆動される一方、負荷トランジスタ
３は、駆動トランジスタ２のドレイン２ｄから端子９に
出力される出力信号Ｖou tによって駆動される。
タ２は、入力信号Ｖinによって駆動される一方、駆動ト
ランジスタ４は、反転入力信号Ｖinvinによって駆動さ
れる。また、負荷トランジスタ１は、駆動トランジスタ
４のドレイン４ｄから端子１０に出力される反転出力信
号Ｖinvoutによって駆動される一方、負荷トランジスタ
３は、駆動トランジスタ２のドレイン２ｄから端子９に
出力される出力信号Ｖou tによって駆動される。
【００１６】したがって、負荷トランジスタ１がオン状
態のとき、駆動トランジスタ２がオフ状態となり、負荷
トランジスタ１がオフ状態のとき、駆動トランジスタ２
がオン状態となる。一方、負荷トランジスタ３がオン状
態のとき、駆動トランジスタ４がオフ状態となり、負荷
トランジスタ３がオフ状態のとき、駆動トランジスタ４
がオン状態となる。これにより、いかなる場合において
も、電源端子５と基準電位端子６との間に直流経路が形
成されないので、ＣＭＯＳ回路と同様、低消費電力とな
る。
態のとき、駆動トランジスタ２がオフ状態となり、負荷
トランジスタ１がオフ状態のとき、駆動トランジスタ２
がオン状態となる。一方、負荷トランジスタ３がオン状
態のとき、駆動トランジスタ４がオフ状態となり、負荷
トランジスタ３がオフ状態のとき、駆動トランジスタ４
がオン状態となる。これにより、いかなる場合において
も、電源端子５と基準電位端子６との間に直流経路が形
成されないので、ＣＭＯＳ回路と同様、低消費電力とな
る。
【００１７】また、この実施例によるインバータ回路を
図３に示した従来のインバータ回路と比較した場合、素
子数は２倍必要となるが、各薄膜トランジスタ１〜４を
最小寸法で構成することができるので、回路全体として
の所要面積は従来のインバータ回路に比べ極めて小さく
形成することができる。
図３に示した従来のインバータ回路と比較した場合、素
子数は２倍必要となるが、各薄膜トランジスタ１〜４を
最小寸法で構成することができるので、回路全体として
の所要面積は従来のインバータ回路に比べ極めて小さく
形成することができる。
【００１８】さらに、各薄膜トランジスタ１〜４が最小
寸法で構成されているため、各部の抵抗が小さく、しか
も静電容量が小さくなる。したがって、時定数が極めて
小さくなることから、各節点を迅速に充電することがで
き、高速な動作が可能となる。また、このインバータ回
路を増幅器と見なした場合の利得についても、各薄膜ト
ランジスタ１〜４のゲート長やゲート幅等の寸法とは無
関係に大きくできる。
寸法で構成されているため、各部の抵抗が小さく、しか
も静電容量が小さくなる。したがって、時定数が極めて
小さくなることから、各節点を迅速に充電することがで
き、高速な動作が可能となる。また、このインバータ回
路を増幅器と見なした場合の利得についても、各薄膜ト
ランジスタ１〜４のゲート長やゲート幅等の寸法とは無
関係に大きくできる。
【００１９】ところで、単結晶シリコントランジスタで
図１に示したインバータ回路を構成したとしても、良好
な動作を得ることはできない。すなわち、単結晶シリコ
ントランジスタの基板では、基準電位に接続されるた
め、負荷トランジスタのソース電位に対して基板電位
（基準電位）はトランジスタのしきい電圧を上昇させる
ようにバイアスされてしまう。このため、負荷トランジ
スタの電流駆動能力が極端に低下し、良好な動作を得る
ことができない。
図１に示したインバータ回路を構成したとしても、良好
な動作を得ることはできない。すなわち、単結晶シリコ
ントランジスタの基板では、基準電位に接続されるた
め、負荷トランジスタのソース電位に対して基板電位
（基準電位）はトランジスタのしきい電圧を上昇させる
ようにバイアスされてしまう。このため、負荷トランジ
スタの電流駆動能力が極端に低下し、良好な動作を得る
ことができない。
【００２０】一方、この実施例によれば、各薄膜トラン
ジスタ１〜４の基板電位は浮遊状態であるため、必然的
に電位の低い各トランジスタのソース端子と同電位とな
る。このため、しきい電圧の上昇が起こることなく、良
好な動作を得ることができる訳である。
ジスタ１〜４の基板電位は浮遊状態であるため、必然的
に電位の低い各トランジスタのソース端子と同電位とな
る。このため、しきい電圧の上昇が起こることなく、良
好な動作を得ることができる訳である。
【００２１】次に、この実施例によるインバータ回路を
用いて構成した２クロック分の２相スタティックシフト
レジスタの一例を図２に示す。この図において、ＩＮＶ
１〜４は、各々この実施例によるインバータ回路（図１
参照）である。また、１４は、このシフトレジスタへの
入力信号（Ｄin）印加端子であり、１５は、同シフトレ
ジスタへの反転入力信号（Ｄinvin）印加端子である。
また、１６は、クロック信号印加端子であり、１７は、
反転クロック信号印加端子である。
用いて構成した２クロック分の２相スタティックシフト
レジスタの一例を図２に示す。この図において、ＩＮＶ
１〜４は、各々この実施例によるインバータ回路（図１
参照）である。また、１４は、このシフトレジスタへの
入力信号（Ｄin）印加端子であり、１５は、同シフトレ
ジスタへの反転入力信号（Ｄinvin）印加端子である。
また、１６は、クロック信号印加端子であり、１７は、
反転クロック信号印加端子である。
【００２２】さらに、各インバータ回路ＩＮＶ１〜４の
２つの信号入力用印加端子７，８には、各々トランスフ
ァーゲートＴＧが接続されている。そして、各トランス
ファーゲートＴＧは、各々クロック信号および反転クロ
ック信号により制御されている。これにより、各々のイ
ンバータ回路が、このシフトレジスタの１／２クロック
回路を構成している。
２つの信号入力用印加端子７，８には、各々トランスフ
ァーゲートＴＧが接続されている。そして、各トランス
ファーゲートＴＧは、各々クロック信号および反転クロ
ック信号により制御されている。これにより、各々のイ
ンバータ回路が、このシフトレジスタの１／２クロック
回路を構成している。
【００２３】ここで、上述したシフトレジスタを６４ク
ロック分作成する場合を例として説明する。この場合、
例えば、ガラス基板上に形成した厚さ約８０ｎｍのｐ型
シリコン膜上に、厚さ約１００ｎｍのＳiＯ2膜を形成
し、さらに、このＳiＯ2膜上にｎ+型ポリシリコンのゲ
ート電極を形成する。また、各トランジスタのゲート長
およびゲート幅を５μｍとする。このように構成した場
合、電源電圧およびクロックの振幅電圧を、例えば２０
Ｖに設定したすると、このシフトレジスタは、１０ＭＨ
z以上のクロック周波数で動作可能となる。
ロック分作成する場合を例として説明する。この場合、
例えば、ガラス基板上に形成した厚さ約８０ｎｍのｐ型
シリコン膜上に、厚さ約１００ｎｍのＳiＯ2膜を形成
し、さらに、このＳiＯ2膜上にｎ+型ポリシリコンのゲ
ート電極を形成する。また、各トランジスタのゲート長
およびゲート幅を５μｍとする。このように構成した場
合、電源電圧およびクロックの振幅電圧を、例えば２０
Ｖに設定したすると、このシフトレジスタは、１０ＭＨ
z以上のクロック周波数で動作可能となる。
【００２４】なお、本実施例では、インバータ回路をｎ
型トランジスタにより構成した場合を例にとったが、ｐ
型トランジスタにより構成しても同様の効果が得られる
ことは言うまでもない。
型トランジスタにより構成した場合を例にとったが、ｐ
型トランジスタにより構成しても同様の効果が得られる
ことは言うまでもない。
【００２５】
【発明の効果】以上説明したように、この発明によれ
ば、第２の薄膜トランジスタのゲートが入力信号によっ
て駆動される一方、第４の薄膜トランジスタのゲートが
前記入力信号を反転した反転入力信号によって駆動され
る。また、第１の薄膜トランジスタのゲートが第４の薄
膜トランジスタのドレインから出力される反転出力信号
によって駆動される一方、第２の薄膜トランジスタのゲ
ートが第２の薄膜トランジスタのドレインから出力され
る出力信号によって駆動される。したがって、第１の薄
膜トランジスタがオン状態のとき、第２の薄膜トランジ
スタがオフ状態となり、第１の薄膜トランジスタがオフ
状態のとき、第２の薄膜トランジスタがオン状態とな
る。一方、第３の薄膜トランジスタがオン状態のとき、
第４の薄膜トランジスタがオフ状態となり、第３の薄膜
トランジスタがオフ状態のとき、第４の薄膜トランジス
タがオン状態となる。これにより、常に、電源端子と基
準電位端子との間に直流経路が形成されず、低消費電力
となる。また、各薄膜トランジスタを最小寸法にして回
路を構成できるため、各部の抵抗および静電容量が小さ
くなり、高速動作が可能となる。さらに、この回路を増
幅器と見なした場合の利得は、各薄膜トランジスタのゲ
ート長やゲート幅等の寸法とは無関係に大きくできる。
このようなことから、ＣＭＯＳ回路を用いなくても、高
速動作が可能な走査回路と表示素子とを一体化した高性
能表示デバイスが製造できるようになり、高性能表示デ
バイスの高信頼化・低価格化が実現できるという効果が
得られる。
ば、第２の薄膜トランジスタのゲートが入力信号によっ
て駆動される一方、第４の薄膜トランジスタのゲートが
前記入力信号を反転した反転入力信号によって駆動され
る。また、第１の薄膜トランジスタのゲートが第４の薄
膜トランジスタのドレインから出力される反転出力信号
によって駆動される一方、第２の薄膜トランジスタのゲ
ートが第２の薄膜トランジスタのドレインから出力され
る出力信号によって駆動される。したがって、第１の薄
膜トランジスタがオン状態のとき、第２の薄膜トランジ
スタがオフ状態となり、第１の薄膜トランジスタがオフ
状態のとき、第２の薄膜トランジスタがオン状態とな
る。一方、第３の薄膜トランジスタがオン状態のとき、
第４の薄膜トランジスタがオフ状態となり、第３の薄膜
トランジスタがオフ状態のとき、第４の薄膜トランジス
タがオン状態となる。これにより、常に、電源端子と基
準電位端子との間に直流経路が形成されず、低消費電力
となる。また、各薄膜トランジスタを最小寸法にして回
路を構成できるため、各部の抵抗および静電容量が小さ
くなり、高速動作が可能となる。さらに、この回路を増
幅器と見なした場合の利得は、各薄膜トランジスタのゲ
ート長やゲート幅等の寸法とは無関係に大きくできる。
このようなことから、ＣＭＯＳ回路を用いなくても、高
速動作が可能な走査回路と表示素子とを一体化した高性
能表示デバイスが製造できるようになり、高性能表示デ
バイスの高信頼化・低価格化が実現できるという効果が
得られる。
【図１】この発明の一実施例によるインバータ回路の構
成を示す図である。
成を示す図である。
【図２】同実施例によるインバータ回路により構成した
２クロック分の２相スタティックシフトレジスタの一例
を示す図である。
２クロック分の２相スタティックシフトレジスタの一例
を示す図である。
【図３】ｎチャネルＴＦＴにより構成された従来のイン
バータ回路の一例を示す図である。
バータ回路の一例を示す図である。
１，３，１２ 負荷ｎチャネルＴＦＴ ２，４，１３ 駆動ｎチャネルＴＦＴ ５ 電源端子 ６ 基準電位端子 ７ 入力信号（Ｖin）印加端子 ８ 反転入力信号（Ｖinvin）印加端子 ９ 出力信号（Ｖout）端子 １０ 反転出力信号（Ｖinvout）端子 １１ ゲート電圧印加端子 １４ 入力信号（Ｄin）印加端子 １５ 反転入力信号（Ｄinvin）印加端子 １６ クロック信号印加端子 １７ 反転クロック信号印加端子
【手続補正書】
【提出日】平成５年５月７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正内容】
【０００９】
【課題を解決するための手段】この発明は、上述した課
題を解決するため、第１の薄膜トランジスタのソースと
第２の薄膜トランジスタのドレインとが接続されてなる
第１の直列回路と、第３の薄膜トランジスタのソースと
第４の薄膜トランジスタのドレインとが接続されてなる
第２の直列回路とを備え、前記第１および第３の薄膜ト
ランジスタのドレイン同士が電源端子に接続されると共
に、前記第２および第４の薄膜トランジスタのソース同
士が基準電位端子に接続されて前記第１および第２の直
列回路が並列接続される回路であって、前記第２の薄膜
トランジスタのゲートが前記第４の薄膜トランジスタの
ドレインと出力端子に接続されると共に、入力端子に接
続され、前記第４の薄膜トランジスタのゲートが前記第
２の薄膜トランジスタのドレインと反転出力端子に接続
されると共に、反転入力端子に接続され、前記第３の薄
膜トランジスタのゲートが入力端子に接続され、前記第
１の薄膜トランジスタのゲートが反転入力端子に接続さ
れることを特徴としている。
題を解決するため、第１の薄膜トランジスタのソースと
第２の薄膜トランジスタのドレインとが接続されてなる
第１の直列回路と、第３の薄膜トランジスタのソースと
第４の薄膜トランジスタのドレインとが接続されてなる
第２の直列回路とを備え、前記第１および第３の薄膜ト
ランジスタのドレイン同士が電源端子に接続されると共
に、前記第２および第４の薄膜トランジスタのソース同
士が基準電位端子に接続されて前記第１および第２の直
列回路が並列接続される回路であって、前記第２の薄膜
トランジスタのゲートが前記第４の薄膜トランジスタの
ドレインと出力端子に接続されると共に、入力端子に接
続され、前記第４の薄膜トランジスタのゲートが前記第
２の薄膜トランジスタのドレインと反転出力端子に接続
されると共に、反転入力端子に接続され、前記第３の薄
膜トランジスタのゲートが入力端子に接続され、前記第
１の薄膜トランジスタのゲートが反転入力端子に接続さ
れることを特徴としている。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正内容】
【００１０】
【作用】この発明によれば、第３の薄膜トランジスタの
ゲートが入力信号によって駆動される一方、第１の薄膜
トランジスタのゲートが前記入力信号を反転した反転入
力信号によって駆動される。また、第２の薄膜トランジ
スタのゲートが第４の薄膜トランジスタのドレインから
出力される出力信号によって駆動される一方、第４の薄
膜トランジスタのゲートが第２の薄膜トランジスタのド
レインから出力される反転出力信号によって駆動され
る。したがって、第１の薄膜トランジスタがオン状態の
とき、第２の薄膜トランジスタがオフ状態となり、第１
の薄膜トランジスタがオフ状態のとき、第２の薄膜トラ
ンジスタがオン状態となる。一方、第３の薄膜トランジ
スタがオン状態のとき、第４の薄膜トランジスタがオフ
状態となり、第３の薄膜トランジスタがオフ状態のと
き、第４の薄膜トランジスタがオン状態となる。これに
より、常に、電源端子と基準電位端子との間に直流経路
が形成されず、低消費電力となる。また、各薄膜トラン
ジスタを最小寸法にして回路を構成できるため、各部の
抵抗および静電容量が小さくなり、高速動作が可能とな
る。さらに、この回路を増幅器と見なした場合の利得
は、各薄膜トランジスタのゲート長やゲート幅等の寸法
とは無関係に大きくできる。
ゲートが入力信号によって駆動される一方、第１の薄膜
トランジスタのゲートが前記入力信号を反転した反転入
力信号によって駆動される。また、第２の薄膜トランジ
スタのゲートが第４の薄膜トランジスタのドレインから
出力される出力信号によって駆動される一方、第４の薄
膜トランジスタのゲートが第２の薄膜トランジスタのド
レインから出力される反転出力信号によって駆動され
る。したがって、第１の薄膜トランジスタがオン状態の
とき、第２の薄膜トランジスタがオフ状態となり、第１
の薄膜トランジスタがオフ状態のとき、第２の薄膜トラ
ンジスタがオン状態となる。一方、第３の薄膜トランジ
スタがオン状態のとき、第４の薄膜トランジスタがオフ
状態となり、第３の薄膜トランジスタがオフ状態のと
き、第４の薄膜トランジスタがオン状態となる。これに
より、常に、電源端子と基準電位端子との間に直流経路
が形成されず、低消費電力となる。また、各薄膜トラン
ジスタを最小寸法にして回路を構成できるため、各部の
抵抗および静電容量が小さくなり、高速動作が可能とな
る。さらに、この回路を増幅器と見なした場合の利得
は、各薄膜トランジスタのゲート長やゲート幅等の寸法
とは無関係に大きくできる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正内容】
【００１３】負荷トランジスタ１は、ドレイン１ｄが電
源端子５に接続され、ゲート１ｇがこのインバータ回路
の反転入力信号（Ｖinvin）端子８に接続され、ソース
１ｓがこのインバータ回路の反転出力信号（Ｖinvout）
端子１０に接続されている。そして、駆動トランジスタ
２は、ドレイン２ｄが端子１０に接続されると共に、負
荷トランジスタ１のソース１ｓに接続され、ゲート２ｇ
がこのインバータ回路の入力信号（Ｖin）印加端子７
と、このインバータ回路の出力信号（Ｖout）端子９と
に接続され、ソース２ｓが基準電位端子６に接続されて
いる。
源端子５に接続され、ゲート１ｇがこのインバータ回路
の反転入力信号（Ｖinvin）端子８に接続され、ソース
１ｓがこのインバータ回路の反転出力信号（Ｖinvout）
端子１０に接続されている。そして、駆動トランジスタ
２は、ドレイン２ｄが端子１０に接続されると共に、負
荷トランジスタ１のソース１ｓに接続され、ゲート２ｇ
がこのインバータ回路の入力信号（Ｖin）印加端子７
と、このインバータ回路の出力信号（Ｖout）端子９と
に接続され、ソース２ｓが基準電位端子６に接続されて
いる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正内容】
【００１４】一方、負荷トランジスタ３は、ドレイン３
ｄが電源端子５に接続され、ゲート３ｇがこのインバー
タ回路の入力信号（Ｖin）端子７に接続され、ソース３
ｓがこのインバータ回路の出力信号（Ｖout）端子９に
接続されている。そして、駆動トランジスタ４は、ドレ
イン４ｄが端子９に接続されると共に、負荷トランジス
タ３のソース３ｓに接続され、ゲート４ｇがこのインバ
ータ回路の反転入力信号（Ｖinvin）印加端子８と、こ
のインバータ回路の反転出力信号（Ｖinvout）端子１０
とに接続され、ソース４ｓが基準電位端子６に接続され
ると共に、駆動トランジスタ２のソース２ｓに接続され
ている。
ｄが電源端子５に接続され、ゲート３ｇがこのインバー
タ回路の入力信号（Ｖin）端子７に接続され、ソース３
ｓがこのインバータ回路の出力信号（Ｖout）端子９に
接続されている。そして、駆動トランジスタ４は、ドレ
イン４ｄが端子９に接続されると共に、負荷トランジス
タ３のソース３ｓに接続され、ゲート４ｇがこのインバ
ータ回路の反転入力信号（Ｖinvin）印加端子８と、こ
のインバータ回路の反転出力信号（Ｖinvout）端子１０
とに接続され、ソース４ｓが基準電位端子６に接続され
ると共に、駆動トランジスタ２のソース２ｓに接続され
ている。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正内容】
【００１５】このような構成によれば、駆動トランジス
タ２は、入力信号Ｖin およびインバータ回路の出力信号
Ｖout によって駆動される一方、駆動トランジスタ４
は、反転入力信号Ｖinvin および反転出力信号Ｖinvout
によって駆動される。また、負荷トランジスタ１は、イ
ンバータ回路の反転入力信号Ｖinvin によって駆動され
る一方、負荷トランジスタ３は、インバータ回路の入力
信号Ｖin によって駆動される。
タ２は、入力信号Ｖin およびインバータ回路の出力信号
Ｖout によって駆動される一方、駆動トランジスタ４
は、反転入力信号Ｖinvin および反転出力信号Ｖinvout
によって駆動される。また、負荷トランジスタ１は、イ
ンバータ回路の反転入力信号Ｖinvin によって駆動され
る一方、負荷トランジスタ３は、インバータ回路の入力
信号Ｖin によって駆動される。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正内容】
【００２５】
【発明の効果】以上説明したように、この発明によれ
ば、第３の薄膜トランジスタのゲートが入力信号によっ
て駆動される一方、第１の薄膜トランジスタのゲートが
前記入力信号を反転した反転入力信号によって駆動され
る。また、第２の薄膜トランジスタのゲートが第４の薄
膜トランジスタのドレインから出力される出力信号によ
って駆動される一方、第４の薄膜トランジスタのゲート
が第２の薄膜トランジスタのドレインから出力される反
転出力信号によって駆動される。したがって、第１の薄
膜トランジスタがオン状態のとき、第２の薄膜トランジ
スタがオフ状態となり、第１の薄膜トランジスタがオフ
状態のとき、第２の薄膜トランジスタがオン状態とな
る。一方、第３の薄膜トランジスタがオン状態のとき、
第４の薄膜トランジスタがオフ状態となり、第３の薄膜
トランジスタがオフ状態のとき、第４の薄膜トランジス
タがオン状態となる。これにより、常に、電源端子と基
準電位端子との間に直流経路が形成されず、低消費電力
となる。また、各薄膜トランジスタを最小寸法にして回
路を構成できるため、各部の抵抗および静電容量が小さ
くなり、高速動作が可能となる。さらに、この回路を増
幅器と見なした場合の利得は、各薄膜トランジスタのゲ
ート長やゲート幅等の寸法とは無関係に大きくできる。
このようなことから、ＣＭＯＳ回路を用いなくても、高
速動作が可能な走査回路と表示素子とを一体化した高性
能表示デバイスが製造できるようになり、高性能表示デ
バイスの高信頼化・低価格化が実現できるという効果が
得られる。
ば、第３の薄膜トランジスタのゲートが入力信号によっ
て駆動される一方、第１の薄膜トランジスタのゲートが
前記入力信号を反転した反転入力信号によって駆動され
る。また、第２の薄膜トランジスタのゲートが第４の薄
膜トランジスタのドレインから出力される出力信号によ
って駆動される一方、第４の薄膜トランジスタのゲート
が第２の薄膜トランジスタのドレインから出力される反
転出力信号によって駆動される。したがって、第１の薄
膜トランジスタがオン状態のとき、第２の薄膜トランジ
スタがオフ状態となり、第１の薄膜トランジスタがオフ
状態のとき、第２の薄膜トランジスタがオン状態とな
る。一方、第３の薄膜トランジスタがオン状態のとき、
第４の薄膜トランジスタがオフ状態となり、第３の薄膜
トランジスタがオフ状態のとき、第４の薄膜トランジス
タがオン状態となる。これにより、常に、電源端子と基
準電位端子との間に直流経路が形成されず、低消費電力
となる。また、各薄膜トランジスタを最小寸法にして回
路を構成できるため、各部の抵抗および静電容量が小さ
くなり、高速動作が可能となる。さらに、この回路を増
幅器と見なした場合の利得は、各薄膜トランジスタのゲ
ート長やゲート幅等の寸法とは無関係に大きくできる。
このようなことから、ＣＭＯＳ回路を用いなくても、高
速動作が可能な走査回路と表示素子とを一体化した高性
能表示デバイスが製造できるようになり、高性能表示デ
バイスの高信頼化・低価格化が実現できるという効果が
得られる。
【手続補正９】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
【手続補正１０】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】
Claims (1)
- 【請求項１】 第１の薄膜トランジスタのソースと第２
の薄膜トランジスタのドレインとが接続されてなる第１
の直列回路と、 第３の薄膜トランジスタのソースと第４の薄膜トランジ
スタのドレインとが接続されてなる第２の直列回路とを
備え、 前記第１および第３の薄膜トランジスタのドレイン同士
が電源端子に接続されると共に、前記第２および第４の
薄膜トランジスタのソース同士が基準電位端子に接続さ
れて前記第１および第２の直列回路が並列接続される回
路であって、 前記第２の薄膜トランジスタのゲートが入力端子に接続
され、 前記第４の薄膜トランジスタのゲートが反転入力端子に
接続され、 前記第３の薄膜トランジスタのゲートが前記第２の薄膜
トランジスタのドレインに接続されると共に、出力端子
に接続され、 前記第１の薄膜トランジスタのゲートが前記第４の薄膜
トランジスタのドレインに接続されると共に、反転出力
端子に接続されることを特徴とするインバータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4044063A JPH05243946A (ja) | 1992-02-28 | 1992-02-28 | インバータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4044063A JPH05243946A (ja) | 1992-02-28 | 1992-02-28 | インバータ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05243946A true JPH05243946A (ja) | 1993-09-21 |
Family
ID=12681171
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4044063A Pending JPH05243946A (ja) | 1992-02-28 | 1992-02-28 | インバータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05243946A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010233245A (ja) * | 2002-12-25 | 2010-10-14 | Semiconductor Energy Lab Co Ltd | 半導体装置及び表示装置 |
| JP2013062014A (ja) * | 2011-08-24 | 2013-04-04 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2017188184A (ja) * | 2009-10-16 | 2017-10-12 | 株式会社半導体エネルギー研究所 | 液晶表示装置、電子機器 |
-
1992
- 1992-02-28 JP JP4044063A patent/JPH05243946A/ja active Pending
Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10373581B2 (en) | 2002-12-25 | 2019-08-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and display device and electronic device utilizing the same |
| US10121448B2 (en) | 2002-12-25 | 2018-11-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and display device and electronic device utilizing the same |
| US8456402B2 (en) | 2002-12-25 | 2013-06-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and display device and electronic device utilizing the same |
| US11217200B2 (en) | 2002-12-25 | 2022-01-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and display device and electronic device utilizing the same |
| US9640135B2 (en) | 2002-12-25 | 2017-05-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and display device and electronic device utilizing the same |
| US10867576B2 (en) | 2002-12-25 | 2020-12-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and display device and electronic device utilizing the same |
| JP2010233245A (ja) * | 2002-12-25 | 2010-10-14 | Semiconductor Energy Lab Co Ltd | 半導体装置及び表示装置 |
| US9881582B2 (en) | 2002-12-25 | 2018-01-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and display device and electronic device utilizing the same |
| US9190425B2 (en) | 2002-12-25 | 2015-11-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and display device and electronic device utilizing the same |
| US10593710B2 (en) | 2009-10-16 | 2020-03-17 | Semiconductor Energy Laboratory Co., Ltd. | Logic circuit and semiconductor device |
| KR20190090084A (ko) * | 2009-10-16 | 2019-07-31 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 액정 표시 장치의 제작 방법 |
| JP2017188184A (ja) * | 2009-10-16 | 2017-10-12 | 株式会社半導体エネルギー研究所 | 液晶表示装置、電子機器 |
| US9947695B2 (en) | 2009-10-16 | 2018-04-17 | Semiconductor Energy Laboratory Co., Ltd. | Driver circuit comprising semiconductor device |
| US11056515B2 (en) | 2009-10-16 | 2021-07-06 | Semiconductor Energy Laboratory Co., Ltd. | Logic circuit and semiconductor device |
| US10002891B2 (en) | 2009-10-16 | 2018-06-19 | Semiconductor Energy Laboratory Co., Ltd. | Logic circuit and semiconductor device |
| US11756966B2 (en) | 2009-10-16 | 2023-09-12 | Semiconductor Energy Laboratory Co., Ltd. | Logic circuit and semiconductor device |
| US12243881B2 (en) | 2009-10-16 | 2025-03-04 | Semiconductor Energy Laboratory Co., Ltd. | Logic circuit and semiconductor device |
| JP2013062014A (ja) * | 2011-08-24 | 2013-04-04 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2017162539A (ja) * | 2011-08-24 | 2017-09-14 | 株式会社半導体エネルギー研究所 | 半導体装置及びその作製方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970902 |