JP2000269366A

JP2000269366A - 不揮発性半導体メモリ

Info

Publication number: JP2000269366A
Application number: JP7606199A
Authority: JP
Inventors: Shinji Sato; 信司佐藤
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1999-03-19
Filing date: 1999-03-19
Publication date: 2000-09-29
Also published as: US6243295B1

Abstract

(57)【要約】【課題】微細化、多値化に対応できる誤書き込み防止
技術を提供する。【解決手段】ＮＡＮＤセルユニット内の各メモリセル
は、フローティングゲート電極及びコントロールゲート
電極を共有する直列接続された複数のトランジスタによ
り等価的に表される。フローティングゲート電極のエッ
ジ部の寄生トランジスタの閾値は、その中央部のメイン
トランジスタの閾値よりも高い。寄生トランジスタは、
例えば、フローティングゲート電極のエッジ部とソース
／ドレイン領域の間のスペースからなるオフセット領域
に形成される。オフセット領域は、例えば、フローティ
ングゲート電極及びコントロールゲート電極の側壁部に
スペーサを形成することにより設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、スタックゲート構
造を有する不揮発性半導体メモリに関し、特に、ＮＡＮ
Ｄ型ＥＥＰＲＯＭに使用される。

【０００２】

【従来の技術】従来、データの電気的な書き換えが可能
で、高集積化に適した構造を有する不揮発性半導体メモ
リとして、ＮＡＮＤ型ＥＥＰＲＯＭ（Electrically Era
sableand Programmable Read Only Memory）が知られて
いる。

【０００３】図５０は、ＮＡＮＤ型ＥＥＰＲＯＭのメモ
リセルアレイを示している。図５１は、ＮＡＮＤ型ＥＥ
ＰＲＯＭのセル構造の一例を示している。

【０００４】ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレ
イは、マトリックス状に配置された複数のＮＡＮＤセル
ユニットから構成される。ＮＡＮＤセルユニットは、例
えば、直列接続された複数（本例では、１６個）のメモ
リセルからなるＮＡＮＤセルと、その両端に１つずつ接
続された２つのセレクトゲートトランジスタとから構成
される。

【０００５】ＮＡＮＤセルユニット内のメモリセル及び
セレクトゲートトランジスタは、例えば、Ｐ型半導体基
板１０に形成されたＮ型ウェル１１内のＰ型ウェル１２
内、即ち、ツインウェル内に配置される。

【０００６】ＮＡＮＤセル内の各メモリセルは、フロー
ティングゲート電極ＦＧ上にコントロールゲート電極Ｃ
Ｇ０，…ＣＧ１５を積み重ねたいわゆるスタックゲート
構造を有する。各セレクトゲートトランジスタも、メモ
リセルと同様のスタックゲート構造を有するが、例え
ば、ゲート電極ＳＧＳ，ＳＧＤとして実際に機能するの
は下層のみである。

【０００７】コントロールゲート電極（ワード線）ＣＧ
０，ＣＧ１，…ＣＧ１５は、それぞれメモリセルアレイ
のロウ方向に延び、ロウ方向のメモリセルに共通に接続
される。同様に、セレクトゲート電極（セレクトゲート
線）ＳＧＳ，ＳＧＤも、メモリセルアレイのロウ方向に
延び、ロウ方向のＮＡＮＤセルユニット内のセレクトゲ
ートトランジスタに共通に接続される。

【０００８】ＮＡＮＤセルユニット内では、互いに隣接
する２つのトランジスタ（メモリセル又はセレクトゲー
トトランジスタ）が１つの拡散層（ソース又はドレイ
ン）１３，１３ａ，１３ｂを共有している。また、カラ
ム方向に隣接する２つのＮＡＮＤセルユニットは、拡散
層１３ａ，１３ｂを共有している。

【０００９】ＮＡＮＤセルの一端側（ドレイン１３ａ
側）のセレクトゲートトランジスタは、ビット線（デー
タ線）ＢＬｉに接続され、他端側（ソース１３ｂ側）の
セレクトゲートトランジスタは、ソース線（基準電位
線）ＳＬに接続される。ソース線ＳＬは、例えば、全て
のＮＡＮＤセルユニットに共通に接続される。

【００１０】ＮＡＮＤ型ＥＥＰＲＯＭにおけるデータ書
き込み方式の１つに、セルフブースト（self boost）と
呼ばれる方式が知られている。

【００１１】セルフブースト書き込み方式によれば、ビ
ット線に接続され、カラムデコーダなどの回路を構成す
るＭＯＳトランジスタを、全て、電源電位Ｖｃｃで駆動
されるＶｃｃ系トランジスタ又は電源電位Ｖｃｃを降圧
した電圧Ｖｄｄで駆動されるＶｄｄ系トランジスタにす
ることができるため、低電圧動作が可能となる。つま
り、これらＭＯＳトランジスタに対して電源電位よりも
高い高電位を供給するための昇圧回路が不要となり、メ
モリセルアレイの周辺に配置される周辺回路の面積を小
さくでき、チップ面積の縮小を可能にする。

【００１２】以下、セルフブースト書き込み方式の動作
手順について説明する。

【００１３】まず、データの消去動作を行い、メモリセ
ルを消去状態（データ“１”の状態）にしておく。この
後、例えば、１ページ単位又はバイト単位で、データの
書き込みが実行される。また、通常書き込みの場合、Ｎ
ＡＮＤセルユニット内では、ビット線に最も遠いメモリ
セル（ソース線側メモリセル）からビット線側のメモリ
セルに向って１セルずつ順次書き込みが行われる。ラン
ダム書き込みの場合は、ビット線とソース線の間の複数
のメモリセルのうちの任意のメモリセルに対して書き込
みが実行される。

【００１４】図５２に示すように、セルフブースト書き
込み方式では、まず、ソース線側のセレクトゲートトラ
ンジスタＳ２１，Ｓ２２のゲート電極（セレクトゲート
線）ＳＧ２に０［Ｖ］を与えて、このセレクトゲートト
ランジスタＳ２１，Ｓ２２をカットオフ状態にする。

【００１５】次に、“０”書き込みを行うメモリセルＡ
（Ｍ２１）が接続されるビット線（選択ビット線）ＢＬ
１に０［Ｖ］（“０”）を与え、“１”書き込みを行う
（書き込みを禁止する）メモリセルＢ（Ｍ２２）が接続
されるビット線（非選択ビット線）ＢＬ２にプラス電位
（“１”）を与える。このプラス電位は、ドレイン側の
セレクトゲートトランジスタＳ１１，Ｓ１２のゲート電
極（セレクトゲート線）ＳＧ１に与える電位と同じか又
はそれを超える電位に設定される。

【００１６】この時、ドレイン側のセレクトゲートトラ
ンジスタＳ１１は、オン状態になり、ドレイン側のセレ
クトゲートトランジスタＳ１２は、カットオフ状態とな
る。

【００１７】なお、ビット線ＢＬ２に与えるプラス電位
は、ドレイン側のセレクトゲートトランジスタＳ１１，
Ｓ１２のゲート電極（セレクトゲート線）ＳＧ１に与え
る電位を下回る電位であってもよいが、この場合、ドレ
イン側のセレクトゲートトランジスタＳ１２がカットオ
フ状態になることが条件とされる。

【００１８】この状態において、選択されたブロック内
の選択されたワード線（コントロールゲート線）ＷＬ２
には、書き込み電位Ｖｐｐが印加され、選択されたブロ
ック内の非選択ワード線（コントロールゲート線）ＷＬ
１，ＷＬ３〜ＷＬＮには、少なくともメモリセルがオン
状態となるような転送電位Ｖｐａｓｓ（Ｖｐｐ＞Ｖｐａ
ｓｓ＞Ｖｃｃ）が与えられる。

【００１９】これら電位Ｖｐｐ，Ｖｐａｓｓを与える具
体的なタイミングは、以下のようになる。

【００２０】まず、例えば、選択されたブロック内の全
てのワード線（コントロールゲート線）ＷＬ１〜ＷＬＮ
の電位及びビット線側のセレクトゲートトランジスタの
セレクトゲート線ＳＧ１の電位を電源電位Ｖｃｃに設定
する。この時、ビット線ＢＬ１に接続されるＮＡＮＤセ
ルユニット内のメモリセルＭ１１〜ＭＮ１及びセレクト
ゲートトランジスタＳ１１は、オン状態となるため、ビ
ット線ＢＬ１の電位（０［Ｖ］）がメモリセルＭ１１〜
ＭＮ１のチャネルに転送される。

【００２１】また、ビット線ＢＬ２に接続されるＮＡＮ
Ｄセルユニット内のメモリセルＭ１２〜ＭＮ２のチャネ
ルには、ビット線ＢＬ２からセレクトゲートトランジス
タＳ１２を経由して電荷が転送される。よって、ビット
線ＢＬ２に接続されるＮＡＮＤセルユニット内のメモリ
セルＭ１２〜ＭＮ２のチャネル電位は、次第に上昇し、
ビット線の電位ＶＢＬ２からセレクトゲートトランジス
タＳ１２の閾値Ｖｔｈを差し引いた初期電位にまで達す
る。

【００２２】この初期電位に達した時点で、セレクトゲ
ートトランジスタＳ１２がカットオフ状態となり、メモ
リセルＭ１２〜ＭＮ２のチャネルは、フローティングと
なる。この時、ソース線には、０［Ｖ］又はソース側の
セレクトゲートトランジスタＳ２２を十分にカットオフ
させるためのプラス電位ＶＳＬが与えられる。

【００２３】この後、選択されたワード線ＷＬ２には、
パルス状の書き込み電位Ｖｐｐが与えられる。

【００２４】よって、“０”書き込みを行うメモリセル
Ａ（Ｍ２１）のチャネル電位は、０［Ｖ］、ワード線
（コントロールゲート線）ＷＬ２の電位は、Ｖｐｐとな
り、メモリセルＡ（Ｍ２１）に対して“０”書き込み
（フローティングゲート電極に電子を注入する動作）が
実行される。

【００２５】一方、“１”書き込みを行うメモリセルＢ
（Ｍ２２）のチャネルの初期電位は、ＶＢＬ２−Ｖｔｈ
である。また、メモリセルＢ（Ｍ２２）のチャネルは、
フローティング状態となっているため、選択されたワー
ド線ＷＬ２にパルス状の書き込み電位Ｖｐｐが与えられ
ると、メモリセルのチャネルとコントロールゲート線の
間の容量カップリングにより、メモリセルＢ（Ｍ２２）
のチャネル電位が上昇する。

【００２６】よって、“１”書き込みを行うメモリセル
Ｂ（Ｍ２２）のチャネルとコントロールゲート線の間に
は高電圧が印加されず、メモリセルＢ（Ｍ２２）に対し
て“１”書き込み（消去状態を維持する動作）が実行さ
れる。

【００２７】ここで、メモリセルＢ（Ｍ２２）の消去状
態を維持するためには、メモリセルＢ（Ｍ２２）のチャ
ネル電位を十分高くし、メモリセルＢ（Ｍ２２）のチャ
ネルとコントロールゲート線の間に高電圧が印加されな
いようにすればよい。即ち、メモリセルＢ（Ｍ２２）に
対しては、書き込みパルスＶｐｐによる閾値の変動が許
容範囲以下となるように、チャネル電位の値を設定す
る。

【００２８】また、非選択のワード線（コントロールゲ
ート線）ＷＬ１，ＷＬ３〜ＷＬＮに、電源電位Ｖｃｃよ
りも高く、書き込み電位Ｖｐｐよりも低い電位Ｖｐａｓ
ｓを与えれば、非選択のメモリセルのチャネルとコント
ロールゲート線の間の容量結合により、“１”書き込み
を行うメモリセルを含むＮＡＮＤセルユニット内の全メ
モリセルのチャネル電位を、初期電位よりも十分に高い
値に上昇させることができる。

【００２９】つまり、Ｖｐａｓｓの値が大きいほど、選
択されたメモリセルＢ（Ｍ２２）のチャネルの電位は、
高くなり、メモリセルＢ（Ｍ２２）の閾値変動が小さく
抑えられる。

【００３０】なお、以上の説明は、メモリセルに対して
２値データ（“１”，“０”）を記憶させる場合を前提
としたが、当然に、メモリセルに多値データ（３値以上
のデータ）を記憶させる場合にもセルフブースト書き込
み方式を適用できる。メモリセルに多値データを記憶さ
せる場合には、２値データの“１”を“０”に置き換
え、２値データの“０”を“１”，“２”，…“Ｎ”に
置き換えればよい。

【００３１】以上、セルフブースト書き込み方式の動作
手順について説明したが、この書き込み方式において
は、データ書き込み時に誤書き込みの問題が生じる。

【００３２】具体的には、図５２に示すように、ワード
線ＷＬ２を選択し、ワード線ＷＬ２とビット線ＢＬ１に
接続されるメモリセルＡ（Ｍ２１）に“０”書き込み
（閾値が正となる書き込み）を行う場合に、“１”書き
込みを行うメモリセルＢ（Ｍ２２）及び非選択メモリセ
ルＣ（Ｍ３１）に誤書き込みの問題が生じる。

【００３３】なお、誤書き込みが生じる可能性のあるメ
モリセルは、図５２のＢ，Ｃ以外にも当然に存在する。
即ち、メモリセルＢに生じる問題は、例えば、ビット線
ＢＬ２以外のビット線に接続される“１”書き込みを行
うメモリセルにも生じ、メモリセルＣに生じる問題は、
メモリセルＡを含むＮＡＮＤセルユニット内の全ての非
選択メモリセルにも生じる。

【００３４】まず、メモリセルＢ（Ｍ２２）に対する誤
書き込みの問題について説明する。選択されたワード線
（コントロールゲート線）ＷＬ２には、書き込み電位Ｖ
ｐｐが印加される。一方、メモリセルＢ（Ｍ２２）のチ
ャネルの初期電位は、ＶＢＬ２−Ｖｔｈであり、この
後、メモリセルＢ（Ｍ２２）のチャネル電位は、書き込
み電位Ｖｐｐ及びＶｐａｓｓが与えられると同時に、容
量カップリングにより初期電位よりも高い値に上昇す
る。

【００３５】よって、メモリセルＢ（Ｍ２２）に対して
誤書き込みを生じさせないためには、Ｖｐａｓｓをでき
るだけ大きな値に設定して、書き込み時（書き込みパル
スＶｐｐの供給時）におけるメモリセルＢ（Ｍ２２）の
チャネル電位を十分に高くし、メモリセルＢ（Ｍ２２）
のチャネルとコントロールゲート線の間の電圧を緩和す
ることが必要である。

【００３６】次に、メモリセルＣ（Ｍ３１）に対する誤
書き込みの問題について説明する。データ書き込み時、
非選択のワード線（コントロールゲート線）ＷＬ１，Ｗ
Ｌ３〜ＷＬＮには、Ｖｐａｓｓ（Ｖｐｐ＞Ｖｐａｓｓ＞
Ｖｃｃ）が印加される。一方、メモリセルＣ（Ｍ３１）
のチャネル電位は、０［Ｖ］に維持されている。

【００３７】よって、メモリセルＣ（Ｍ３１）に対して
誤書き込みを生じさせないためには、Ｖｐａｓｓをでき
るだけ小さな値に設定して、メモリセルＣ（Ｍ３１）の
チャネルとコントロールゲート線の間の電圧を緩和する
必要がある。

【００３８】このように、メモリセルＡ（Ｍ２１）に対
する“０”書き込みにおいて、非選択ワード線に供給す
るＶｐａｓｓの値に対して、メモリセルＢ（Ｍ２２）の
閾値変動とメモリセルＣ（Ｍ３１）の閾値変動は、互い
に逆方向に生じる。このため、Ｖｐａｓｓの値は、メモ
リセルＢ，Ｃの閾値変動が共に許容範囲に収まるような
最適値に設定される。

【００３９】なお、セルフブースト書き込み方式におけ
る誤書き込みの問題とＶｐａｓｓの最適値の決定に関す
る問題については、後に、詳細に説明する。

【００４０】図５３（ａ）及び（ｂ）は、メモリセルが
持つ等価容量を示している。メモリセルが持つ等価容量
は、チャネルとコントロールゲート電極ＣＧの間に生じ
る容量Ｃ１及びチャネル（Ｎ^＋拡散層）とＰ型ウェル１
２の間に生じる接合容量Ｃ２から構成される。また、容
量Ｃ１は、チャネルとフローティングゲート電極（電荷
蓄積層）ＦＧの間に生じる容量及びフローティングゲー
ト電極ＦＧとコントロールゲート電極（ＣＧ）の間に生
じる容量から構成される。

【００４１】ここで、例えば、コントロールゲート電極
ＣＧに電位Ｖｃｇが与えられると、図５３（ｃ）に示す
ように、メモリセルのチャネルの電位Ｖｃｈは、｛Ｃ１
／（Ｃ１＋Ｃ２）｝×Ｖｃｇとなる。つまり、コントロ
ールゲート電極ＣＧの電位Ｖｃｇとメモリセルのチャネ
ル電位Ｖｃｈは、Ｖｃｈ＝ α×Ｖｃｇなる関係を有
している。この定数α（＝Ｃ１／（Ｃ１＋Ｃ２））は、
チャネルのブート比（又はブースト比）と呼ばれてい
る。

【００４２】データ書き込み時、選択ブロック内の選択
セルのコントロールゲート電極ＣＧの電位Ｖｃｇは、書
き込み用の高電位Ｖｐｐに設定され、選択ブロック内の
非選択セルのコントロールゲート電極ＣＧの電位Ｖｃｇ
は、Ｖｐａｓｓ（Ｖｃｃ＜Ｖｐａｓｓ＜Ｖｐｐ）に設定
される。

【００４３】“１”書き込みを行う（消去状態を維持す
る）選択セルを含むＮＡＮＤセルユニットでは、各メモ
リセルのチャネル電位Ｖｃｈがコントロールゲート電極
ＣＧの電位Ｖｃｇ及びブート比αに基づいて上昇する。
最終的には、このＮＡＮＤセルユニット内の各メモリセ
ルのチャネル電位Ｖｃｈは、均一化されて所定値まで上
昇する。

【００４４】通常、Ｖｐａｓｓ及びＶｐｐの値は、それ
ぞれ初期電位、ステップ電位、最終電位という具合に次
第にステップアップさせ、かつ、Ｖｐａｓｓ及びＶｐｐ
のパルス幅も最適化される。このようなステップアップ
方式による書き込みは、“０”書き込みを行う（消去状
態から閾値を上昇させる）選択セルの“０”書き込み後
の閾値分布の幅を狭くし、かつ、“１”書き込みを行う
選択セルや非選択セルに対する“０”書き込み（誤書き
込み）を防止するのに有効である。

【００４５】また、ＮＡＮＤ型ＥＥＰＲＯＭでは、通
常、メモリセルアレイは、複数のブロックに分けられて
いる。そして、データの消去は、ブロック単位で行われ
るか（ブロック消去）、又は全てのブロックを一括して
行われる（一括消去）。ブロック消去の場合には、所定
の１つのブロック内のメモリセルのデータを消去した
り、任意の複数のブロック内のメモリセルのデータを消
去することが可能である。また、一括消去の場合には、
全てのブロック内のメモリセルのデータが同時に消去さ
れる。

【００４６】一括消去は、メモリセルアレイ内の全ての
コントロールゲート線（ワード線）を０［Ｖ］、全ての
セレクトゲート線の電位をＶｐｐ（例えば、１８
［Ｖ］）に設定し、ビット線ＢＬ及びソース線ＳＬをそ
れぞれフローティング状態とし、Ｐ型ウェルに消去用の
高電位（例えば、２０［Ｖ］）を印加することにより行
う。この時、フローティングゲート電極内の電子がトン
ネル効果によりＰ型ウェルに放出され、メモリセルの閾
値が負方向に変化する。

【００４７】ブロック消去は、選択ブロック内の全ての
コントロールゲート線（ワード線）を０［Ｖ］、非選択
ブロック内の全てのコントロールゲート線及び全てのセ
レクトゲート線をＶｐｐ（例えば、１８［Ｖ］）に設定
し、ビット線ＢＬ及びソース線ＳＬをそれぞれフローテ
ィング状態とし、ｐ型ウェルに消去用の高電位（例え
ば、２０［Ｖ］）を印加することにより行う。この時、
選択ブロック内のメモリセルにおいては、フローティン
グゲート電極内の電子がトンネル効果によりＰ型ウェル
に放出され、メモリセルの閾値が負方向に変化する。

【００４８】なお、一括消去時における全てのセレクト
ゲート線及びブロック消去時における非選択ブロック内
のコントロールゲート線と全てのセレクトゲート線は、
Ｖｐｐではなく、０［Ｖ］を超え、消去用の高電位（例
えば、２０［Ｖ］）以下の所定の電位に設定してもよ
く、また、フローティング状態にしてもよい。

【００４９】データ消去後には、通常、消去の対象とな
る全てのメモリセルが、消去状態と判断される所定の閾
値の範囲内に存在するか否かを検証するために、ベリフ
ァイリードが行われる。ベリファイリードで読み出され
たデータに基づいて、消去完了か又は消去不十分かを判
断し、消去不十分と判断されれば、再び、データ消去が
実行される。

【００５０】“１”データを記憶するメモリセルの閾値
が負であり、“０”データを記憶するメモリセルの閾値
が正である場合、データの読み出しは、ビット線ＢＬの
電位を予めプリチャージ電位にプリチャージしておき、
この後、選択ブロック内のセレクトゲート線及び非選択
のコントロールゲート線に、それぞれセレクトゲートト
ランジスタ及び非選択のメモリセルが常にオン状態とな
るような読み出し電位（例えば、３．５［Ｖ］）を印加
し、選択されたコントロールゲート線に０［Ｖ］を印加
することにより行われる。

【００５１】この時、選択されたコントロールゲート線
に接続される１ページ分のメモリセルは、その閾値に応
じてオン又はオフ状態になるため、ビット線ＢＬの電位
変化をセンスアンプで検出することにより、メモリセル
のデータ（“０”又は“１”）を読み出すことができ
る。なお、非選択ブロック内のセレクトゲート線には、
０［Ｖ］が印加されているため、非選択ブロック内のセ
レクトゲートトランジスタはオフ状態となっている。

【００５２】次に、従来のＮＡＮＤ型ＥＥＰＲＯＭのデ
バイス構造について説明する。図５４は、従来のＮＡＮ
Ｄ型ＥＥＰＲＯＭのデバイス構造の一例を示す平面図で
ある。図５５は、図５４のＬＶ−ＬＶ線に沿う断面図、
図５６は、図５４のＬＶＩ−ＬＶＩ線に沿う断面図であ
る。

【００５３】ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレ
イは、マトリックス状に配置された複数のＮＡＮＤセル
ユニットから構成される。ＮＡＮＤセルユニットは、例
えば、直列接続された複数個（例えば、１６個）のメモ
リセルからなるＮＡＮＤセルと、その両端に１つずつ接
続された２つのセレクトゲートトランジスタとから構成
される。

【００５４】ＮＡＮＤセルユニット内のメモリセル及び
セレクトゲートトランジスタは、例えば、Ｐ型半導体基
板１０に形成されたＮ型ウェル１１内のＰ型ウェル１２
内、即ち、ツインウェル内に配置される。

【００５５】ＮＡＮＤセル内の各メモリセルは、フロー
ティングゲート電極５上にインターポリ絶縁膜（ＯＮＯ
膜）６を介してコントロールゲート電極７を積み重ねた
いわゆるスタックゲート構造をゲート絶縁膜（トンネル
酸化膜）４上に有する。各セレクトゲートトランジスタ
も、メモリセルと同様のスタックゲート構造を有する
が、例えば、ゲート電極として実際に機能するのは下層
のみである。

【００５６】コントロールゲート電極（ワード線）７
は、それぞれメモリセルアレイのロウ方向に延び、ロウ
方向のメモリセルに共通に接続される。同様に、セレク
トゲート電極（セレクトゲート線）も、メモリセルアレ
イのロウ方向に延び、ロウ方向のＮＡＮＤセルユニット
内のセレクトゲートトランジスタに共通に接続される。

【００５７】ＮＡＮＤセルユニット内では、互いに隣接
する２つのトランジスタ（メモリセル又はセレクトゲー
トトランジスタ）が１つの拡散層（ソース又はドレイ
ン）１ａを共有している。また、カラム方向に隣接する
２つのＮＡＮＤセルユニットも、拡散層１ａを共有して
いる。

【００５８】ＮＡＮＤセルの一端側（ドレイン側）のセ
レクトゲートトランジスタは、層間絶縁膜８中に形成さ
れたビット線コンタクト部１４を介してビット線（デー
タ線）９に接続され、他端側（ソース側）のセレクトゲ
ートトランジスタは、層間絶縁膜８中に形成されたソー
ス線コンタクト部１６を介してソース線（基準電位線）
１５に接続される。ソース線１５は、例えば、全てのＮ
ＡＮＤセルユニットに共通に接続される。

【００５９】なお、図５４乃至図５６のＮＡＮＤ型ＥＥ
ＰＲＯＭでは、素子領域２を区画する素子分離領域３ａ
がＬＯＣＯＳ法により形成されたフィールド酸化膜であ
ったが、これに代えて、例えば、図５７及び図５８に示
すように、素子分離領域３ａをＳＴＩ（Shallow Trench
Isolation）構造のシリコン酸化膜から構成してもよ
い。

【００６０】ところで、従来、セルフブースト書き込み
方式を採用したＮＡＮＤ型ＥＥＰＲＯＭにおいては、メ
モリセルの構造、製造プロセス、動作（書き込み時の
“１”書き込みセルのチャネル電位）などに関して、次
のような問題が生じている。

【００６１】図５９は、セルフブースト書き込み動作に
おいて各電極に与える電位のタイミング波形を示してい
る。

【００６２】まず、“０”書き込みを行うメモリセルが
接続されるビット線ＢＬ１の電位ＶＢＬ１を０［Ｖ］に
設定し、“１”書き込みを行うメモリセルが接続される
ビット線ＢＬ２の電位ＶＢＬ２を電源電位Ｖｃｃ（例え
ば、３．３Ｖ）に設定する。また、ソース側のセレクト
ゲート線ＳＧ２の電位ＶＳＧ２を０［Ｖ］に設定し、ビ
ット線側のセレクトゲート線ＳＧ１の電位ＶＳＧ１を電
源電位Ｖｃｃに設定する。この時、“１”書き込みを行
うメモリセルを含むＮＡＮＤセルユニット内の２つのセ
レクトゲートトランジスタは共にオフ状態となり、この
ＮＡＮＤセルユニット内のメモリセルのチャネル及び拡
散層は、電気的にフローティング状態となる。

【００６３】この後、選択ワード線ＷＬ２の電位ＶＷＬ
２を書き込み用の高電位Ｖｐｐ、非選択ワード線ＷＬ
１，ＷＬ３〜ＷＬＮの電位ＶＷＬ１，ＶＷＬ３〜ＶＷＬ
ＮをＶｐａｓｓ（Ｖｃｃ＜Ｖｐａｓｓ＜Ｖｐｐ）に設定
すると、“１”書き込みを行うメモリセルのチャネル
（フローティング状態となっている）の電位Ｖｃｈが所
定値までブーストされる。

【００６４】ここで、“１”書き込みを行うメモリセル
のチャネル電位と各電極の電位との関係は、以下の
（１）式で表すことができる。

【００６５】Ｖｃｈ＝Ｖｓｇ−Ｖｓｇｔｈ（Ｖｃｈｉｎｉｔ）＋Ｃｒｌ（Ｖｐａｓｓ− Ｖｐａｓｓｔｈ−Ｖｃｈｉｎｉｔ）＋Ｃｒ２（Ｖｐｐ−Ｖｐａｓｓｔｈ−Ｖｃｈｉｎｉｔ）−（Ｔｐｗ／１６（Ｃｉｎｓ＋Ｃｃｈ））＊Ｉ …（１）なお、Ｖｓｇは、ビット線側（ドレイン側）のセレクト
ゲート線ＳＧ１の電位Ｖｓｇ１に相当し、例えば、電源
電位Ｖｃｃに設定される。また、Ｖｃｈｉｎｉｔは、ビ
ット線からメモリセルのチャネルに伝達される初期電位
であり、Ｖｓｇｔｈ（Ｖｃｈｉｎｉｔ）は、チャネル電
位がＶｃｈｉｎｉｔであるときのビット線側のセレクト
ゲートトランジスタの閾値であり、Ｃｒｌは、Ｖｐａｓ
ｓが与えられるメモリセルのチャネルのブート比であ
り、Ｃｒ２は、書き込みパルスＶｐｐが与えられるメモ
リセルのチャネルのブート比である。

【００６６】また、Ｖｐａｓｓｔｈは、チャネル電位が
Ｖｃｈであるときに、Ｖｐａｓｓが与えられるメモリセ
ルがオン状態になるために必要な電位であり、Ｔｐｗ
は、書き込みパルスＶｐｐのパルス幅であり、Ｃｉｎｓ
は、メモリセル１個当たりの容量であり、Ｃｃｈは、チ
ャネル下に広がる空乏層容量と、拡散層及びＰウエル間
の接合容量との和であり、Ｉは、チャネルからウェルや
隣接ビット線に抜ける電流の合計値である。

【００６７】即ち、選択ワード線に書き込み電位Ｖｐｐ
を与え、非選択ワード線にＶｐａｓｓ（Ｖｃｃ＜Ｖｐａ
ｓｓ＜Ｖｐｐ）を与えることにより、“１”書き込みを
行うメモリセルのチャネル（フローティング状態）の電
位がＶｃｈにブートされる。このため、“１”書き込み
を行うメモリセルでは、フローティングゲート電極に対
する電子の注入がほとんど起こらず、消去状態が維持さ
れ、誤書き込み（“０”書き込み）が防止される。

【００６８】しかし、“１”書き込みを行うメモリセル
のチャネル電位が十分に上昇せず、誤書き込みが発生す
る場合がある。

【００６９】例えば、セレクトゲートトランジスタやメ
モリセルが形成されるＰ型ウェル内の不純物（例えば、
ボロン）の濃度プロファイル、セレクトゲートトランジ
スタやメモリセルのチャネル部に導入される不純物の濃
度プロファイル、セレクトゲートトランジスタやメモリ
セルの拡散層（ソース／ドレイン）内の不純物の濃度プ
ロファイルなどの様々な条件により、ビット線からチャ
ネルに転送される初期電位Ｖｃｈｉｎｉｔが低下した
り、また、チャネル下の空乏層容量などの増大により、
チャネルブート効率（Ｃｒ１、Ｃｒ２）が低下したりす
ると、十分なチャネル電位が得られず、“１”書き込み
を行うメモリセルに対して、閾値の上昇、即ち、誤書き
込み（“０”書き込み）が行われることがある。

【００７０】図６０は、書き込み時における“０”書き
込みを行わないメモリセルの閾値の変動と非選択ワード
線に印加するＶｐａｓｓの値の関係を示している。

【００７１】ここで、セルＡ，Ｂ，Ｃとは、図５２に示
すセルＡ，Ｂ，Ｃをいうものとし、当初のメモリセルの
データは、全て“１”（消去状態）であるとする。ま
ず、Ｖｐａｓｓの値が低い領域において選択セルＡに対
する“０”書き込みを行うと、“１”書き込みセルＢの
チャネル電位が十分に上昇せず、“１”書き込みセルＢ
においてフローティングゲート電極に対する電子の注入
が生じる。このため、図６０の実線に示すように、当
初、閾値がＶｔｈ１であった“１”書き込みセルＢの閾
値は増加し、“１”書き込みセルＢの閾値は、一点鎖線
で示す“１”データと“０”データの閾値の境界線を越
え、“１”書き込みセルＢに対して誤書き込み（“０”
書き込み）が生じる。

【００７２】また、選択セルＡに対する“０”書き込み
を行うとき、Ｖｐａｓｓの値を十分に高く設定すると、
“１”書き込みセルＢのチャネル電位が十分に高くな
る。このため、図６０の実線に示すように、“１”書き
込みセルＢの閾値は、Ｖｔｈ１（消去状態）を維持し、
誤書き込み（“０”書き込み）が防止される（即ち、
“１”書き込みが行われる）。

【００７３】一方、非選択セルＣに関しては、選択セル
Ａと同様に、ビット線からチャネルに０［Ｖ］が転送さ
れ、そのチャネル電位は、０［Ｖ］に固定される。よっ
て、Ｖｐａｓｓの値が高い領域において選択セルＡに対
する“０”書き込みを行うと、非選択セルＣのコントロ
ールゲート電極とチャネルの間に高電圧が印加され、非
選択セルＣにおいてフローティングゲート電極に対する
電子の注入が生じる。このため、図６０の破線に示すよ
うに、当初、閾値がＶｔｈ１であった非選択セルＣの閾
値は増加し、非選択セルＣの閾値は、一点鎖線で示す
“１”データと“０”データの閾値の境界線を越え、非
選択セルＣに対して誤書き込み（“０”書き込み）が生
じる。

【００７４】また、選択セルＡに対する“０”書き込み
を行うとき、Ｖｐａｓｓの値を十分に低く設定すると、
非選択セルＣのコントロールゲート電極とチャネルの間
に印加される電圧が緩和される。このため、図６０の破
線に示すように、非選択セルＣの閾値は、Ｖｔｈ１（消
去状態）を維持し、誤書き込み（“０”書き込み）が防
止される。

【００７５】このように、“１”書き込みセルＢに対す
る誤書き込みを防止するためには、Ｖｐａｓｓを十分に
高くすることが必要であり、非選択セルＣに対する誤書
き込みを防止するためには、Ｖｐａｓｓを十分に低くす
ることが必要である。

【００７６】従って、全ての“０”書き込みを行わない
セル（非選択セル）に対する誤書き込みを防止するため
には、これら全ての“０”書き込みを行わないセルＢ，
Ｃの閾値の変動（実線及び破線）が、いずれも“１”デ
ータと“０”データの閾値の境界線（一点鎖線）の下側
になるようにＶｐａｓｓの範囲を選び、その範囲内から
Ｖｐａｓｓの値を決定しなければならない。

【００７７】しかし、データ書き込み時におけるメモリ
セルの閾値の変動量は、メモリセルのゲート幅、ゲート
長、ウイング幅（素子分離領域上のフローティングゲー
ト電極の幅）、トンネル酸化膜の厚さ、インターポリ絶
縁膜（フローティングゲート電極上の絶縁膜）の厚さな
どの製造プロセスにおいて生じるばらつきにも影響を受
ける。

【００７８】つまり、Ｖｐａｓｓの値を最適値に設定し
ても、製造プロセスにおけるメモリセルの寸法のばらつ
きなどにより、データ書き込み時に、“０”書き込みを
行わないセルに対して誤書き込みが生じる場合がある。

【００７９】また、書き込み時には、メモリセルアレイ
内の選択ブロック内のメモリセルに対してＶｐａｓｓや
Ｖｐｐを与える。このため、製造プロセスにおけるメモ
リセルの寸法のばらつきが書き込み時に閾値の変動量に
与える影響は、１ブロック内のメモリセルの数（ビット
数）が増えるほど大きくなる。

【００８０】よって、メモリセルを微細化し、１ＮＡＮ
Ｄセルユニット内のメモリセルの数や１本のワード線に
接続されるメモリセルの数を増やそうとすると、上述し
たような誤書き込みの問題が生じる。つまり、書き込み
時における誤書き込みの問題は、メモリセルの微細化の
妨げにもなっている。

【００８１】また、メモリセルの微細化が進むにつれ
て、セレクトゲートトランジスタのソース／ドレイン間
耐圧が問題となってくる。このソース／ドレイン間耐圧
を十分に確保するためには、メモリセルやセレクトゲー
トトランジスタのチャネル部に注入する不純物量を多く
することが必要となる。

【００８２】また、メモリセルの高集積化などに伴い、
ＳＴＩ構造の素子分離領域のトレンチの深さが浅くなる
と、パンチスルーやフィールド反転などにより、素子分
離領域を挟んで対向する２つメモリセルの間（又は互い
に隣接するビット線間）にリーク電流が発生する。この
リーク電流を防ぐためには、例えば、ＳＴＩ構造の素子
分離領域のトレンチの底部の不純物濃度を高くしたり、
ウェルの濃度を高くしたりする必要がある。

【００８３】しかし、ＳＴＩ構造の素子分離領域のトレ
ンチの底部の不純物濃度やウェル濃度を高くすると、メ
モリセルのチャネルブート比が小さくなる。つまり、メ
モリセルの微細化は、そのチャネルブート比の低下を招
き、書き込み時に“０”書き込みを行わない“１”書き
込みセルのチャネル電位Ｖｃｈを十分に上昇させること
ができなくなる。

【００８４】また、メモリセルの高集積化などに伴い、
ＳＴＩ構造の素子分離領域のトレンチの幅（ワード線が
伸びる方向、即ち、ロウ方向の幅）が狭くなると、書き
込み時に、ロウ方向に隣接する２つのメモリセルのチャ
ネル又は拡散層の間に生じる容量が増大する。このよう
な容量の増大も、チャネルブート比の低下を生じさせ
る。このため、書き込み時に“０”書き込みを行わない
“１”書き込みセルのチャネル電位Ｖｃｈを十分に上昇
させることができなくなる。

【００８５】このように、従来は、メモリセルやセレク
トゲートトランジスタの構造や製造プロセスに起因する
寸法のばらつきが、“０”書き込みを行わないセルに対
する誤書き込みの発生に大きな影響を与えていた。この
ため、メモリセルの微細化や高集積化を達成するために
は、メモリセルやセレクトゲートトランジスタの構造、
製造プロセスや動作を改善し、メモリセルやセレクトゲ
ートトランジスタの寸法のばらつきに起因する誤書き込
みの問題をなくす必要がある。

【００８６】デバイスの構造面から誤書き込みを防止し
つつメモリセルの微細加工を達成する技術の１つとし
て、本発明者は、先にチャネルブーストキャパシタンス
（ＣＢＣ）ゲートを用いたＮＡＮＤ型ＥＥＰＲＯＭを提
案している（特願平９−３５６４６１号）。

【００８７】図６１は、ＣＢＣゲート構造を有するＮＡ
ＮＤ型ＥＥＰＲＯＭの平面図を示している。図６２は、
図６１のＬＸＩＩ−ＬＸＩＩ線に沿う断面図である。

【００８８】メモリセル及びセレクトゲートトランジス
タの構造は、通常のＮＡＮＤ型ＥＥＰＲＯＭと同じであ
る。但し、コントロールゲート電極ＣＧ上には、薄いシ
リコン酸化膜を介してチャネルブーストキャパシタンス
ゲート１７が形成される。このチャネルブーストキャパ
シタンスゲート１７は、メモリセルの拡散層に電気的に
接続される。

【００８９】このような構造によれば、コントロールゲ
ート電極ＣＧとチャネルの間のカップリング容量を増大
できるため、メモリセルの微細化及び高集積化が進んで
も、セルフブースト方式による書き込み時に“０”書き
込みを行わない“１”書き込みセルのチャネル電位を十
分に上げることができ、誤書き込みを防止できる。

【００９０】また、ＣＢＣゲートを採用すれば、これを
採用しない場合に比べて、Ｖｐａｓｓの値を低くするこ
とができる。よって、“０”書き込みを行う選択セルを
含むＮＡＮＤセルユニット内の非選択セルＣの閾値変動
が少なくなり、非選択セルＣに対する誤書き込みを防止
できる。また、Ｖｐａｓｓを小さくしても、“１”書き
込みを行うメモリセルＢのチャネル電位を十分に上昇さ
せることができるため、このメモリセルＢに対する誤書
き込みも防止できる。

【００９１】また、書き込み電位Ｖｐｐの値を低くでき
るため、Ｖｐｐを生成する昇圧回路を小さくすることが
でき、チップサイズの縮小に貢献できる。

【００９２】しかし、ＣＢＣゲート構造を採用した場
合、全てのコントロールゲート線（ワード線）の間及び
上に、薄いシリコン酸化膜とチャネルブーストキャパシ
タンスゲートが形成される。ここで、薄いシリコン酸化
膜は、均一な膜厚で、コントロールゲート電極ＣＧの上
面及び側面に形成することが難しく、この薄いシリコン
酸化膜の厚さのばらつきにより、全てのＮＡＮＤセルユ
ニットのメモリセル間でチャネルブート比にばらつきが
生じる欠点がある。

【００９３】また、ＣＢＣゲート構造では、チャネルブ
ーストキャパシタンスゲートをメモリセルの拡散層に接
続しなければならず、製造プロセスが複雑になり、コス
トアップの要因となる。

【００９４】ところで、ＮＡＮＤ型ＥＥＰＲＯＭの書き
込み方式としては、従来、上述したようなセルフブース
ト書き込み方式が知られている他、いわゆるローカルセ
ルフブースト（Local Self Boost）書き込み方式が知ら
れている。

【００９５】図６３は、ローカルセルフブースト書き込
み方式による書き込み動作においてメモリセルに与える
電位の一例を示している。

【００９６】ローカルセルフブースト（以下、ＬＳＢ）
書き込み方式では、まず、ビット線側のセレクトゲート
線ＳＧ１に電源電位Ｖｃｃを与え、ソース線側のセレク
トゲート線ＳＧ２に０［Ｖ］を与える。“０”書き込み
を行うメモリセルを含むＮＡＮＤセルユニット内の選択
セルＭ２１のチャネルには、ビット線ＢＬ１から０
［Ｖ］が伝達される。“１”書き込みを行うメモリセル
を含むＮＡＮＤセルユニット内の選択セルＭ２２のチャ
ネルには、ビット線ＢＬ２からＶｃｃ−Ｖｔｈの初期電
位が伝達される。

【００９７】この後、例えば、選択ワード線ＷＬ２及び
その両隣りのワード線ＷＬ１，ＷＬ３の電位を０［Ｖ］
のままとし、その他の非選択ワード線ＷＬ４〜ＷＬＮの
電位をＶｐａｓｓに上昇させる。この時、“１”書き込
みを行うメモリセルを含むＮＡＮＤセルユニット内の選
択セルＭ２２のチャネル電位が上昇し、少なくとも選択
セルＭ２２及びその両隣の非選択セルＭ１２，Ｍ３２
は、チャネルのバックバイアス効果によりカットオフ状
態となる。

【００９８】この後、選択ワード線ＷＬ２に書き込み電
位Ｖｐｐが印加されると、選択セルＭ２１においては、
コントロールゲート電極（ＶＰＰ）とチャネル（０Ｖ）
の間に高電圧が印加され、“０”書き込みが行われる。
一方、“０”書き込みを行わない選択セルＭ２２におい
ては、コントロールゲート電極とチャネルの間の容量カ
ップリングによりチャネル電位が上昇し、“０”書き込
みが防止される。

【００９９】ここで、書き込み電位Ｖｐｐが１８
［Ｖ］、メモリセルＭ２２のチャネルブースト比が０．
５であると仮定すると、メモリセルＭ２２のチャネル電
位は、８〜９［Ｖ］程度まで上昇する。この値は、メモ
リセルＭ２２に対する誤書き込みを防止するには十分な
値である。

【０１００】上述のようなＬＳＢ書き込み方式は、１つ
のメモリセルに３値以上のデータを記憶する多値メモリ
に適用する場合に有望とされるが、現段階では、次のよ
うな問題点も含んでいる。

【０１０１】ＬＳＢ書き込み方式では、選択ワード線Ｗ
Ｌ２に書き込み電位Ｖｐｐを与えるときに、選択ワード
線ＷＬ２に接続されるが“０”書き込みを行わないメモ
リセルＭ２２の両隣りのメモリセルＭ１２，Ｍ３２がカ
ットオフ状態となっていなければならない。しかし、こ
れらメモリセルＭ１２，Ｍ３２は、任意の閾値を有して
いるため、消去状態であることもある。よって、チャネ
ル電位によるバックバイアス効果でメモリセルＭ１２，
Ｍ３２をカットオフ状態にするためには、Ｖｐａｓｓを
十分に大きくするか、又は、メモリセルＭ１２，Ｍ３２
の消去閾値が十分に浅く（絶対値が小さい負の値）なけ
ればならない。

【０１０２】ところが、Ｖｐａｓｓを大きくすると、チ
ャネル電位が０［Ｖ］に設定された非選択セルＭ４１〜
ＭＮ１のコントロールゲート電極とチャネルの間に高電
圧が印加され、誤書き込みが生じる可能性があるため、
Ｖｐａｓｓを十分に大きくすることは困難である。ま
た、消去動作時に、消去後のメモリセルの閾値分布の幅
を小さく、かつ、消去閾値を十分に浅く制御することも
できるが、この場合、消去時間が非常に長くなるため、
このような制御は、メモリの動作上、採用することはで
きない。

【０１０３】なお、ＬＳＢ書き込み方式においても、チ
ャネルのブート比はできるだけ大きい方が好ましい。そ
こで、上述したようなＣＢＣゲート構造を有するＮＡＮ
Ｄ型ＥＥＰＲＯＭにＬＳＢ書き込み方式を適用すること
もできる。しかし、この場合においても、ＣＢＣゲート
を設けることによる製造プロセスの複雑化やメモリセル
のレイアウト面積の増加などの問題は依然として残る。

【０１０４】

【発明が解決しようとする課題】以上、説明したよう
に、ＮＡＮＤ型ＥＥＰＲＯＭでは、セルフブースト書き
込み方式又はＬＳＢ書き込み方式において、以下の点を
同時に満たすことができるデバイス構造、製造プロセス
又は動作手法を開発することが今後の課題である。

【０１０５】ＣＢＣゲートを設けず、かつ、製造工
程数の増加や製造プロセスの複雑化なしに、チャネルの
ブート比を向上させる。メモリセルが微細化されても十分なブート比を確保
する。微細化によりメモリセルのチャネル部に注入する不
純物量が増加しても、チャネルのブート比の低下を防
ぎ、誤書き込みをなくす。ＬＳＢ書き込み方式における消去後のメモリセルの
閾値分布の制御が不要である（消去時間が短い）と共
に、通常のＮＡＮＤ型ＥＥＰＲＯＭに比べて特殊な回路
を必要としない。複数の閾値を持つメモリセルから構成される多値メ
モリにおいては、閾値の上限が高くなっても誤書き込み
が生じないようにする。

【０１０６】上記課題のうち誤書き込みを防止する点に
関しては、Ｖｐｐが印加される選択ワード線に接続され
る“１”書き込みを行う選択セルのチャネル電位を十分
に上昇させることにより達成される。チャネル電位が高
くなれば、複数の閾値を持つメモリセルから構成される
多値メモリにおいて書き込み電位Ｖｐｐや非選択セルの
閾値が最も高い場合であっても、誤書き込みを十分に防
止できる。

【０１０７】しかし、このチャネル電位は、次に述べる
ような理由で、特に、０．２０μｍ以下のデザインルー
ルで製造されるＮＡＮＤ型ＥＥＰＲＯＭにおいては、十
分に大きくすることができない。

【０１０８】従来のＮＡＮＤ型ＥＥＰＲＯＭのセレクト
ゲートトランジスタは、主として２つの役割を受け持っ
ている。１つは、読み出し時に、非選択ブロック内のＮ
ＡＮＤセルユニットをビット線から切り離す役割であ
り、他の１つは、書き込み時に、“０”書き込みを行う
メモリセルを含まないＮＡＮＤセルユニットをビット線
から切り離し、このＮＡＮＤセルユニット内のメモリセ
ルのチャネルをフローティング状態にする役割である。

【０１０９】これらの役割を満足するように、セレクト
ゲートトランジスタのチャネル及び拡散層（ソース／ド
レイン）に対するイオン注入の条件や、ウェルの濃度な
どが設定される。しかし、近年では、素子の微細化の進
展に伴い、セレクトゲートトランジスタのチャネルや拡
散層に対するイオン注入を、メモリセルのチャネルや拡
散層に対するイオン注入と同一の工程で行うことが望ま
れている。

【０１１０】ここで、これらイオン注入を同一の工程で
行うとすると、例えば、イオン注入条件は、セレクトゲ
ートトランジスタが上述の２つの役割を果たすような条
件に設定されることになる。しかし、この場合、メモリ
セルにおいては、チャネル又は拡散層（ソース／ドレイ
ン）とウェルの間の容量が大きくなり、チャネルブート
比が低下し、大きなチャネル電位が得られなくなる。

【０１１１】なお、セルフブースト書き込み動作及びＬ
ＳＢ書き込み動作においては、メモリセルのチャネル昇
圧能力が重要であるが、この他、カットオフ特性に関連
してドレイン耐圧が大きいことも重要である。

【０１１２】メモリセルのチャネル昇圧に関して、セレ
クトゲートトランジスタのドレイン又はソースの電位が
５〜８［Ｖ］に上昇する。このとき、セレクトゲートト
ランジスタのソースとドレインの間にリーク電流が発生
し、カットオフ特性が不十分となれば、同時に、メモリ
セルのチャネルや拡散層（ソース／ドレイン）の昇圧が
不十分になり、誤書き込みが生じる。

【０１１３】従って、このリーク電流をなくし、セレク
トゲートトランジスタのカットオフ特性を十分に高めな
ければならない。一般に、セレクトゲートトランジスタ
のリーク電流をなくし、カットオフ特性を十分に高める
ためには、チャネル部の不純物濃度を高くして閾値を上
げ、ドレイン接合面からチャネルへの空乏層の延びを抑
制することが有効である。

【０１１４】特に、微細化が進み、ゲート長が短くなる
と、カットオフ特性を高めるために、チャネル部に注入
する不純物量を増やさなければならない。このため、チ
ャネルブート比がさらに低下し、誤書き込みが発生し易
くなる。また、微細化の進展に伴い、ショートチャネル
効果などによって書き込み特性のばらつきが増大し、誤
書き込みが増加する原因となる。

【０１１５】また、セレクトゲートトランジスタのカッ
トオフ特性を満足するようにチャネル部に対するイオン
注入を行うと、ビット線又はソース線からセレクトゲー
トトランジスタを介してメモリセルのチャネルに転送さ
れる初期電位が低下し、昇圧後のチャネル電位が低下す
る。

【０１１６】また、この場合、メモリセルの書き込み特
性が不必要なまでに向上し、書き込み時にＶｐａｓｓが
印加されるメモリセルの閾値の変化が大きくなるという
問題が生じる。また、中性閾値が増大して、“１”デー
タの信頼性が低下する。

【０１１７】なお、これらの問題は、ＮＡＮＤ型ＥＥＰ
ＲＯＭにおいて、セルフブースト書き込み方式又はＬＳ
Ｂ書き込み方式を採用するときに共通に発生する。

【０１１８】また、今後、チップに供給する電圧の低電
圧化が一段と進行すると考えられるが、この場合、何ら
かの原因により電源電圧Ｖｃｃが低下すると、書き込み
時に“０”書き込みを行わないメモリセルのチャネルに
転送する初期電位Ｖｃｈｉｎｉｔも低下し、誤書き込み
が発生し易くなる。

【０１１９】さらに、微細化の進展に伴い、セレクトゲ
ートトランジスタやメモリセルのショートチャネル効果
によって、これらトランジスタの閾値や書き込み／消去
特性のばらつきが生じ、書き込み／消去時間が増加し、
セレクトゲートトランジスタにリーク電流を生じる。

【０１２０】本発明は、上記欠点を解決すべくなされた
もので、その目的は、素子の微細化が進行しても、セル
フブースト又はＬＳＢ方式による書き込み時に、選択ワ
ード線に接続される“０”書き込みを行わないメモリセ
ルのチャネル電位を十分に上昇させ、誤書き込みを防止
できる新規な構造を有するＮＡＮＤ型ＥＥＰＲＯＭを提
供することにある。

【０１２１】

【課題を解決するための手段】上記目的を達成するた
め、本発明の不揮発性半導体メモリは、複数のＮＡＮＤ
セルユニットを有し、各ＮＡＮＤセルユニットは、直列
接続された複数のメモリセルからなるＮＡＮＤセル列
と、前記ＮＡＮＤセル列に接続されるセレクトゲートト
ランジスタとを備える。そして、前記複数のメモリセル
の各々又は前記セレクトゲートトランジスタは、ゲート
電極を共有する直列接続されたメイントランジスタと少
なくとも一つの寄生トランジスタにより等価的に表さ
れ、前記メイントランジスタは、前記ゲート電極の中央
部に形成され、前記少なくとも一つの寄生トランジスタ
は、前記ゲート電極のソース側及びドレイン側のエッジ
部の少なくとも一方に形成され、前記少なくとも一つの
寄生トランジスタの閾値は、前記メイントランジスタの
閾値よりも高くなっている。

【０１２２】前記少なくとも一つの寄生トランジスタ
は、前記ゲート電極のソース側及びドレイン側のエッジ
部の双方に形成される。

【０１２３】本発明の不揮発性半導体メモリには、前記
ゲート電極のエッジ部とソース／ドレイン領域の間のス
ペースからなるオフセット領域が設けられ、前記少なく
とも一つの寄生トランジスタは、前記オフセット領域に
形成される。

【０１２４】前記複数のメモリセルの各々又は前記セレ
クトゲートトランジスタは、前記ゲート電極の側壁部に
スペーサを有し、前記オフセット領域は、前記スペーサ
の直下に設けられる。

【０１２５】前記複数のメモリセルの各々又は前記セレ
クトゲートトランジスタは、前記ゲート電極のエッジ部
にバーズビーク状の酸化膜を有し、前記オフセット領域
は、前記バーズビーク状の酸化膜の直下に設けられる。

【０１２６】前記複数のメモリセルの各々又は前記セレ
クトゲートトランジスタは、前記ゲート電極の側壁がオ
ーバーハング形状を有し、前記オフセット領域は、前記
ゲート電極の前記オーバーハング形状の部分の直下に設
けられる。

【０１２７】また、ワード線に書き込み電位又は転送電
位が印加される書き込み動作時、前記複数のメモリセル
のうち消去状態のメモリセルは、チャネルが接地電位の
ときにオン状態、チャネルが所定の正電位以上のときに
オフ状態である。

【０１２８】前記書き込み動作時、選択ワード線に接続
された書き込みを禁止するメモリセルのチャネル電位
は、前記書き込み電位及び前記転送電位によって昇圧さ
れ、かつ、前記チャネルが前記所定の正電位になった後
は前記書き込み電位によって最大値まで昇圧される。

【０１２９】前記書き込み動作時、選択ワード線が最も
ビット線側にあり、前記選択ワード線に接続された書き
込みを禁止するメモリセルのソース線側に隣接するメモ
リセルが書き込み状態である場合、前記選択ワード線に
接続された書き込みを禁止するメモリセルのチャネル電
位は、前記書き込み電位によって最大値まで昇圧され
る。

【０１３０】前記複数のメモリセルに対しては、前記選
択ワード線に接続された書き込みを禁止するメモリセル
のチャネルを、少なくともそのメモリセルのゲート電極
とチャネルの間の容量カップリングにより上昇させる書
き込み方式が適用される。

【０１３１】前記少なくとも一つの寄生トランジスタの
基板バイアス効果は、前記メイントランジスタの基板バ
イアス効果よりも大きい。

【０１３２】前記複数のメモリセルの各々又は前記セレ
クトゲートトランジスタは、前記メイントランジスタの
みを備えるメモリセル又はセレクトゲートトランジスタ
に比べて、閾値が高く、かつ、基板バイアス効果が大き
くなっている。

【０１３３】前記複数のメモリセルの各々又は前記セレ
クトゲートトランジスタは、所定のチャネル電位よりも
高いチャネル電位の範囲では、前記所定のチャネル電位
よりも低いチャネル電位の範囲よりも、基板バイアス効
果が大きくなっている。

【０１３４】本発明の不揮発性半導体メモリは、複数の
ＮＡＮＤセルユニットを有し、各ＮＡＮＤセルユニット
は、直列接続された複数のメモリセルからなるＮＡＮＤ
セル列と、前記ＮＡＮＤセル列に接続されるセレクトゲ
ートトランジスタとを備える。そして、前記複数のメモ
リセルの各々又は前記セレクトゲートトランジスタは、
所定のチャネル電位よりも高いチャネル電位の範囲で
は、前記所定のチャネル電位よりも低いチャネル電位の
範囲よりも、基板バイアス効果が大きくなっている。

【０１３５】本発明の不揮発性半導体メモリは、複数の
ＮＡＮＤセルユニットを有し、各ＮＡＮＤセルユニット
は、直列接続された複数のメモリセルからなるＮＡＮＤ
セル列と、前記ＮＡＮＤセル列に接続されるセレクトゲ
ートトランジスタとを備える。そして、前記複数のメモ
リセルの各々又は前記セレクトゲートトランジスタは、
ゲート電極のエッジ部とソース／ドレイン領域の間のス
ペースからなるオフセット領域を有している。

【０１３６】本発明の製造方法は、直列接続された複数
のメモリセルからなるＮＡＮＤセル列と前記ＮＡＮＤセ
ル列の一端又は両端に接続されるセレクトゲートトラン
ジスタとを有する不揮発性半導体メモリに適用される。
まず、第１導電型の半導体基板上に前記複数のメモリセ
ル及び前記セレクトゲートトランジスタのゲート電極を
形成し、次に、前記複数のメモリセル又は前記セレクト
ゲートトランジスタのゲート電極をマスクにして前記半
導体基板中に第１導電型の不純物をイオン注入した後、
前記複数のメモリセル又は前記セレクトゲートトランジ
スタのゲート電極をマスクにして前記半導体基板中に第
２導電型の不純物をイオン注入し、前記複数のメモリセ
ル又は前記セレクトゲートトランジスタのソース／ドレ
イン領域を形成する。

【０１３７】本発明の製造方法は、直列接続された複数
のメモリセルからなるＮＡＮＤセル列と前記ＮＡＮＤセ
ル列の一端又は両端に接続されるセレクトゲートトラン
ジスタとを有する不揮発性半導体メモリに適用される。
まず、等方性エッチングにより前記半導体基板上に側壁
がオーバーハング形状の前記複数のメモリセル又は前記
セレクトゲートトランジスタのゲート電極を形成し、次
に、前記複数のメモリセル又は前記セレクトゲートトラ
ンジスタのゲート電極をマスクにして前記半導体基板中
に第２導電型の不純物をイオン注入し、前記複数のメモ
リセル又は前記セレクトゲートトランジスタのソース／
ドレイン領域を形成すると共に、前記ゲート電極の前記
オーバーハング形状の部分に前記ゲート電極のエッジ部
と前記ソース／ドレイン領域の間のスペースからなるオ
フセット領域を形成する。

【０１３８】本発明の製造方法は、直列接続された複数
のメモリセルからなるＮＡＮＤセル列と前記ＮＡＮＤセ
ル列の一端又は両端に接続されるセレクトゲートトラン
ジスタとを有する不揮発性半導体メモリに適用される。
まず、第１導電型の半導体基板上に前記複数のメモリセ
ル及び前記セレクトゲートトランジスタのゲート電極を
形成し、次に、前記複数のメモリセル又は前記セレクト
ゲートトランジスタのゲート電極をマスクにして、前記
半導体基板の表面に対して斜め方向から前記半導体基板
中に第２導電型の不純物をイオン注入し、前記複数のメ
モリセル又は前記セレクトゲートトランジスタのソース
／ドレイン領域を形成すると共に、前記ゲート電極のソ
ース側又はドレイン側のエッジ部と前記ソース／ドレイ
ン領域の間のスペースからなるオフセット領域を形成す
る。

【０１３９】

【発明の実施の形態】以下、図面を参照しながら、本発
明の不揮発性半導体メモリについて詳細に説明する。

【０１４０】図１は、本発明が適用されるＮＡＮＤ型Ｅ
ＥＰＲＯＭの主要部の一例を示している。

【０１４１】本発明は、セルフブースト書き込み方式、
ＬＳＢ書き込み方式などの選択ワード線に接続される
“０”書き込みを行わない（書き込みを禁止する）メモ
リセルのチャネル電位を昇圧させて誤書き込みを防止す
る技術に主として適用される。

【０１４２】メモリセルアレイ１１１は、マトリックス
状に配置された複数のＮＡＮＤセルユニット１１２を有
する。本発明は、ＮＡＮＤセルユニット１１２内のメモ
リセル及びセレクトゲートトランジスタの構造に特徴を
有するが、その詳細については、後述する。メモリセル
アレイ１１１は、カラム方向に分割される複数のブロッ
クＢＬＫ０，ＢＬＫ１，…から構成される。

【０１４３】各ブロックＢＬＫｉ内には、ロウ方向に延
びるワード線（コントロールゲート線）及びセレクトゲ
ート線からなる配線群１１４が配置される。配線群１１
４は、ロウデコーダ１１３に接続される。セレクトゲー
トドライバ１１５及びコントロールゲートドライバ１１
６は、メモリの動作モードに応じて、例えば、選択ブロ
ック内のセレクトゲート線及びワード線（コントロール
ゲート線）に所定の電位を供給する。

【０１４４】メモリセルアレイ１１１上には、カラム方
向に延びるビット線ＢＬｉ−１，ＢＬｉ，…が配置され
る。ビット線ＢＬｉ−１，ＢＬｉ，…の一端には、スイ
ッチ回路１１７を経由してＶｃｃ／ＧＮＤ供給回路１１
８が接続される。Ｖｃｃ／ＧＮＤ供給回路１１８は、例
えば、読み出し時に、ビット線ＢＬｉ−１，ＢＬｉ，…
に所定の電位を供給する。

【０１４５】ビット線ＢＬｉ−１，ＢＬｉ，…の他端に
は、スイッチ回路１１９を経由してラッチ機能を持つセ
ンスアンプ回路１２０が接続される。本例では、ラッチ
機能を持つセンスアンプ回路１２０は、２本のビット線
ＢＬｉ−１，ＢＬｉに共通に接続される。ラッチ機能を
持つセンスアンプ回路１２０は、カラム選択回路１２２
を経由してＩ／Ｏバッファ１２３に接続される。カラム
選択回路１２２は、カラムデコーダ１２１の出力信号に
より制御される。

【０１４６】以上、簡単に、ＮＡＮＤ型ＥＥＰＲＯＭの
主要部の一例について説明した。ところで、上述のよう
に、本発明は、セルフブースト書き込み方式、ＬＳＢ書
き込み方式などの選択ワード線に接続される“０”書き
込みを行わないメモリセルのチャネル電位を昇圧させて
誤書き込みを防止する技術に主として適用される。ま
た、本発明は、素子分離の構造（ＬＯＣＯＳ、トレン
チ）、ＮＡＮＤセルユニット内のメモリセルやセレクト
ゲートトランジスタの数、メモリセルに記憶させるデー
タの数（２値メモリ、多値メモリ）、製造プロセスなど
に依存せず、その効果を発揮するものである。

【０１４７】次に、本発明のメモリセル及びセレクトゲ
ートトランジスタの構造について詳細に説明する。

【０１４８】図２は、ＮＡＮＤセルユニット内のメモリ
セル及びセレクトゲートトランジスタの等価回路を示し
ている。図３は、１つのメモリセル又は１つのセレクト
ゲートトランジスタの等価回路を示している。

【０１４９】本発明のメモリセルは、メイントランジス
タＭ２と、このトランジスタＭ２のドレイン側及びソー
ス側にそれぞれ１つずつ寄生的に形成される２つのトラ
ンジスタＭ１，Ｍ３とから構成される。トランジスタＭ
１，Ｍ３の閾値は、互いに実質的に等しいが、トランジ
スタＭ２の閾値とは異なっている。３つのトランジスタ
Ｍ１，Ｍ２，Ｍ３は、それぞれ共通のフローティングゲ
ート電極とコントロールゲート電極を持っている。

【０１５０】また、トランジスタＭ２に寄生的に形成さ
れるトランジスタＭ１，Ｍ３のチャネル長は、トランジ
スタＭ２のチャネル長よりも小さく設定されている。ト
ランジスタＭ１，Ｍ２，Ｍ３の閾値は、メモリセルが書
き込み状態（２値メモリの場合は“０”、多値メモリの
場合は“１”，“２”，…“ｎ”）にあるか又は消去状
態にあるか（２値メモリの場合は“１”、多値メモリの
場合は“０”）によって変動するが、常に、トランジス
タＭ１，Ｍ３の閾値Ｖｔｈ１，Ｖｔｈ３は、トランジス
タＭ２の閾値Ｖｔｈ２よりも大きく、また、トランジス
タＭ１，Ｍ３の基板バイアス効果は、トランジスタＭ２
の基板バイアス効果よりも大きくなっている。

【０１５１】なお、メイントランジスタＭ２は、等価回
路及びデバイス構造からしても、１つのトランジスタか
ら構成される必要があるが、トランジスタＭ２に寄生的
に形成されるトランジスタＭ１，Ｍ３は、それぞれ複数
のトランジスタの集合体であってもよい。

【０１５２】本発明のセレクトゲートトランジスタは、
メモリセルと同様の構造を有している。この場合、本発
明のセル構造を有するデバイスを製造する製造方法が簡
単になる。この点については、製造方法の説明で詳述す
る。

【０１５３】具体的には、セレクトゲートトランジスタ
も、メモリセルと同様に、メイントランジスタＳ２と、
このトランジスタＳ２のドレイン側及びソース側にそれ
ぞれ１つずつ寄生的に形成される２つのトランジスタＳ
１，Ｓ３とから構成される。トランジスタＳ１，Ｓ３の
閾値は、互いに実質的に等しいが、トランジスタＳ２の
閾値とは異なっている。３つのトランジスタＳ１，Ｓ
２，Ｓ３は、それぞれ共通のゲート電極を持っている。

【０１５４】また、トランジスタＳ２に寄生的に形成さ
れるトランジスタＳ１，Ｓ３のチャネル長は、トランジ
スタＳ２のチャネル長よりも小さく設定されている。ト
ランジスタＳ１，Ｓ３の閾値Ｖｔｈ４，Ｖｔｈ６は、ト
ランジスタＳ２の閾値Ｖｔｈ５よりも大きく、また、ト
ランジスタＭ４，Ｍ６の基板バイアス効果は、トランジ
スタＭ５の基板バイアス効果よりも大きくなっている。

【０１５５】メイントランジスタＳ２は、等価回路及び
デバイス構造からしても、１つのトランジスタから構成
される必要があるが、トランジスタＳ２に寄生的に形成
されるトランジスタＳ１，Ｓ３は、それぞれ複数のトラ
ンジスタの集合体であってもよい。

【０１５６】なお、本例では、メモリセル及びセレクト
ゲートトランジスタが、共に、メイントランジスタと寄
生トランジスタにより構成されているが、本発明では、
メモリセル及びセレクトゲートトランジスタの少なくと
も一方が、メイントランジスタと寄生トランジスタによ
り構成されていればよい。

【０１５７】例えば、メモリセルがメイントランジスタ
と寄生トランジスタにより構成される場合には、セレク
トゲートトランジスタについては、従来と同様の構造、
即ち、メイントランジスタＳ２のみからなる構造であっ
てもよい。また、セレクトゲートトランジスタがメイン
トランジスタと寄生トランジスタにより構成される場合
には、メモリセルについては、従来と同様の構造、即
ち、メイントランジスタＭ２のみからなる構造であって
もよい。

【０１５８】さらに、このとき、ＮＡＮＤセルユニット
の両端のセレクトゲートトランジスタの一方のみ、例え
ば、ビット線側のセレクトゲートトランジスタをメイン
トランジスタと寄生トランジスタにより構成し、ソース
線側のセレクトゲートトランジスタについては、従来と
同様の構造、即ち、メイントランジスタのみからなる構
造であってもよい。

【０１５９】ここで、図３（ａ）のメモリセルと同図
（ｂ）のセレクトゲートトランジスタの基板バイアス効
果について説明する。

【０１６０】図３（ａ）の本発明のメモリセルの基板バ
イアス効果は、図４（ａ）に示すようになる。図４
（ａ）において、Ｖｓｕｂは、基板電位（チャネル電
位）、φｆは、フェルミポテンシャル、Ｖｔｈは、メモ
リセルの閾値を表している。なお、実線は、寄生トラン
ジスタを有しない従来のメモリセルの特性である。

【０１６１】本発明のメモリセルでは、従来のメモリセ
ルに比べて、基板バイアス効果（傾き）が全体的に大き
くなっているか（一点破線）、又は、基板電位Ｖｓｕｂ
が所定値よりも大きい範囲において基板バイアス効果
（傾き）が急激に大きくなっている（破線）。このよう
な特性は、寄生トランジスタを有するメモリセルに特有
に生じるものであり、データ書き込み時に、非選択ワー
ド線に接続されるメモリセルの寄生トランジスタをカッ
トオフし、“１”書き込みを行う選択メモリセルのチャ
ネル電位を、書き込み電位により十分に大きな値まで昇
圧させるのに適している。

【０１６２】図３（ｂ）の本発明のセレクトゲートトラ
ンジスタの基板バイアス効果は、図４（ｂ）に示すよう
になる。図４（ｂ）において、Ｖｓｕｂは、基板電位
（チャネル電位）、φｆは、フェルミポテンシャル、Ｖ
ｔｈは、セレクトゲートトランジスタの閾値を表してい
る。なお、実線は、寄生トランジスタを有しない従来の
セレクトゲートトランジスタの特性である。

【０１６３】本発明のセレクトゲートトランジスタで
は、従来のセレクトゲートトランジスタに比べて、基板
バイアス効果（傾き）が全体的に大きくなっているか
（一点破線）、又は、基板電位Ｖｓｕｂが所定値よりも
大きい範囲において基板バイアス効果（傾き）が急激に
大きくなっている（破線）。このような特性は、寄生ト
ランジスタを有するセレクトゲートトランジスタに特有
に生じるものである。

【０１６４】寄生トランジスタを有しない従来のセレク
トゲートトランジスタでは、データ書き込み時に、カッ
トオフ特性をよくするためには（選択ワード線に接続さ
れる“１”書き込みを行うメモリセルをビット線から切
り離すためには）、チャネルに注入する不純物の濃度を
高くして、図４（ｂ）の実線の傾きを大きくし、一点破
線に近付ける必要があった。

【０１６５】しかし、この場合、メモリセルのコントロ
ールゲート電極とチャネルのカップリング比が低下する
ため、選択ワード線に接続される“１”書き込みを行う
メモリセルのチャネル電位を十分に上昇できなくなるこ
とは上述した通りである。

【０１６６】本発明のセレクトゲートトランジスタは、
寄生トランジスタを備えることにより、チャネルの不純
物濃度を高くすることなく、基板バイアス効果（傾き）
を大きくすることができるため、データ書き込み時に、
選択ワード線に接続される“１”書き込みを行うメモリ
セルに繋がるセレクトゲートトランジスタをカットオフ
し、メモリセルのチャネル電位を、書き込み電位又はこ
れと転送電位により、十分に大きな値まで昇圧させるこ
とができる。

【０１６７】なお、本発明のメモリセル及びセレクトゲ
ートトランジスタにおいて、破線に示すような特性は、
基板電位が低い領域では基板バイアス効果（傾き）が小
さく、基板電位が高い領域では基板バイアス効果（傾
き）が大きいため、以下に示すように、理想の基板バイ
アス特性となる。

【０１６８】図４（ａ），（ｂ）の基板電位が低い領域
（Ａ）は、基板バイアス効果（傾き）が小さいため、メ
モリセル及びセレクトゲートトランジスタの電流・電圧
転送能力が優れていることを示している。この領域の特
性は、読み出し時にビット線の電位を決定する場合や、
書き込み時にビット線からチャネルに初期電位Ｖｃｈｉ
ｎｉｔを転送する場合などに利用される。

【０１６９】図４（ａ），（ｂ）の基板電位が高い領域
（Ｂ）は、メモリセル及びセレクトゲートトランジスタ
の基板バイアス効果が大きく、容易にカットオフするこ
とを示している。この領域の特性は、書き込み時におい
てワード線（コントロールゲート線）に書き込み電位Ｖ
ｐｐ及び転送電位Ｖｐａｓｓが与えられた場合（セルフ
ブート時）に利用される。

【０１７０】次に、コントロールゲート電極の電位Ｖｐ
ａｓｓ、チャネル電位Ｖｃｈ及びトランジスタＭ１，Ｍ
２，Ｍ３の閾値Ｖｔｈ１，Ｖｔｈ２，Ｖｔｈ３に関し
て、本発明のメモリセルが示す特性について検討する。

【０１７１】ここで、本発明のメモリセル（例えば、Ｎ
チャネル型）の閾値Ｖｔｈ（ＭＣ）は、ドレインからソ
ースにセル電流が流れるときのコントロールゲート電極
の電位とし、トランジスタＭ１，Ｍ２，Ｍ３の閾値Ｖｔ
ｈ１，Ｖｔｈ２，Ｖｔｈ３は、各トランジスタのチャネ
ルが強反転状態を作り出すときのコントロールゲート電
極の電位とする。

【０１７２】なお、これら閾値は、当然に、チャネル及
び拡散層（ソース／ドレイン）の昇圧前後で異なった値
を有している。チャネル昇圧後の各トランジスタＭ１，
Ｍ２，Ｍ３の閾値Ｖｔｈ１，Ｖｔｈ２，Ｖｔｈ３は、バ
ックゲートバイアス効果による影響を含んだ値である。

【０１７３】まず、コントロールゲート電極に、例え
ば、０［Ｖ］を与え、ウェルに、例えば、２０［Ｖ］を
与え、ソース／ドレインをフローティング状態にし、メ
モリセルを消去状態（閾値が負の状態）にする。ここ
で、メモリセルの閾値が十分に深い場合（負の値で絶対
値が大きい場合、例えば、−４［Ｖ］以下の場合。）を
考える。

【０１７４】メモリセルの閾値Ｖｔｈ（ＭＣ）は、各ト
ランジスタＭ１，Ｍ２，Ｍ３の閾値Ｖｔｈ１，Ｖｔｈ
２，Ｖｔｈ３に依存する。特に、トランジスタＭ２のチ
ャネル長は、トランジスタＭ１，Ｍ３のチャネル長より
も大きく設定されているため、トランジスタＭ２の閾値
Ｖｔｈ２が最もメモリセルの閾値に影響する。

【０１７５】ソース／ドレインをフローティング状態に
したままで、コントロールゲート電極にＶｐａｓｓを与
えると、コントロールゲート電極とチャネル（ソース／
ドレイン）の容量結合により、チャネルとソース／ドレ
インの電位が上昇し、書き込み禁止電位となる。

【０１７６】図５は、メモリセルを構成する各トランジ
スタの閾値とコントロールゲート電極の電位の関係を示
している。また、表１は、メモリセルと各トランジスタ
Ｍ１，Ｍ２，Ｍ３のオン／オフ状態、チャネル電位、非
書き込みセルの閾値変動の関係を示している。ここで、
メモリセルは、各トランジスタＭ１，Ｍ２，Ｍ３の集合
体であり、後に示すオフセット領域を持つメモリセル
は、これに当たる。

【０１７７】

【表１】

【０１７８】メモリセルのチャネル電位Ｖｃｈは、Ｖｐ
ａｓｓの上昇とともに上昇する。このチャネル電位Ｖｃ
ｈは、以下の式に比例する。Ｃｒ×（Ｖｐａｓｓ−Ｖｔｈ（ＭＣ）−Ｖｃｈｉｎｉ
ｔ）＋Ｖｃｈｉｎｉｔ但し、Ｃｒは、チャネルブート比、Ｖｃｈｉｎｉｔは、
チャネルの初期電位である。また、Ｖｔｈ（ＭＣ）は、
メモリセルの閾値で、負の値であるので、ここでは、０
とする。

【０１７９】昇圧後のメモリセルのチャネル電位Ｖｃｈ
は、例えば、ブート比Ｃｒが０．７、チャネルの初期電
位Ｖｃｈｉｎｉｔが２［Ｖ］、Ｖｐａｓｓが８［Ｖ］で
あるとすると、約６．２［Ｖ］となる。この値は、非書
き込みセル（図２のセルＢ）の閾値変動を十分に抑える
ことができる値である。また、この時、他の非選択セル
（図２のセルＣ）の閾値変動も、Ｖｐａｓｓが８［Ｖ］
と十分小さいため、十分に抑えることができる。

【０１８０】次に、メモリセルの消去閾値が十分に浅い
場合（負の値で絶対値が小さい、例えば、−２Ｖ以上）
について考える。

【０１８１】この場合、メモリセルの閾値Ｖｔｈ（Ｍ
Ｃ）は、負の値を示すが、Ｖｔｈ１及びＶｔｈ３は、Ｖ
ｔｈ２よりも大きい。このため、チャネル電位Ｖｃｈの
上昇に伴って、Ｖｐａｓｓ≦Ｖｃｈ＋Ｖｔｈ１、かつ、
Ｖｐａｓｓ≦Ｖｃｈ＋Ｖｔｈ３となり、トランジスタＭ
１，Ｍ３がカットオフする（表１の状態Ｂ）。このと
き、Ｖｔｈ１及びＶｔｈ３の値は、この条件を満たすよ
うに、十分に大きくすることが望ましい。さらに、チャ
ネル電位Ｖｃｈが与えられたときのメモリセルの閾値の
実効的な上昇分が大きいように、バックゲートバイアス
効果が大きいことが望ましい。

【０１８２】表１の状態Ｂでは、トランジスタＭ１，Ｍ
３は、カットオフ状態、トランジスタＭ２は、メモリセ
ルが消去状態のため、オン状態である。しかし、メモリ
セルの閾値が０［Ｖ］近傍であると、トランジスタＭ２
は、オフ状態になることも考えられる。従って、メモリ
セルの閾値が０［Ｖ］近傍にあるときは、その閾値によ
ってトランジスタＭ２がオン状態になったり又はオフ状
態になったりする。

【０１８３】しかし、トランジスタＭ１，Ｍ３がオフ状
態になることが重要であり、トランジスタＭ２の閾値
は、それほど重要ではない。メモリセルのチャネルは、
トランジスタＭ１，Ｍ３がオフ状態のとき、Ｖｃｈを維
持した状態で、フローティングになっている。

【０１８４】通常、選択ワード線に接続されたメモリセ
ルの昇圧後のチャネル及びソースドレインの電位は、非
選択ワード線に接続されたメモリセルのコントロールゲ
ート電極に与えられるＶｐａｓｓに大きく影響を受け
る。また、トランジスタＭ２とウェルの間の容量は小さ
く、このＶｐａｓｓにより十分に大きなチャネル電位Ｖ
ｃｈを得ることができる。よって、非書き込みセル（例
えば、図２のセルＢ）の閾値変動を小さく抑えることが
できる。

【０１８５】次に、メモリセルのソース及びドレインの
少なくとも１つを０［Ｖ］に設定した状態で、コントロ
ールゲート電極に、例えば、１８［Ｖ］のパルス状の高
電位を印加し、メモリセルの閾値を正にした場合を考え
る。

【０１８６】この場合、表１の状態Ｃに示すように、ト
ランジスタＭ１，Ｍ２，Ｍ３は、全てオフ状態となる。

【０１８７】次に、ＮＡＮＤセルの動作に当てはめて考
える。通常、ＮＡＮＤセル（ＮＡＮＤセルユニット内の
各メモリセル）に対する書き込み動作は、ＮＡＮＤセル
ユニット内では、ビット線に最も遠いメモリセル（ソー
ス線側のメモリセル）からビット線側のメモリセルに向
って１セルずつ順次行われる。例えば、図２に示すよう
に、データ書き込みは、ＮＡＮＤセルユニット内では、
最初に、ワード線ＷＬＮに接続されるメモリセルについ
て行われ、最後に、ワード線ＷＬ１に接続されるメモリ
セルについて行われる。

【０１８８】書き込み動作は、例えば、２値メモリの場
合、“０”書き込みを行うメモリセルが接続されるビッ
ト線ＢＬ１を０［Ｖ］に設定し、“０”書き込みを行う
メモリセルが接続されないビット線ＢＬ２を電源電位Ｖ
ｃｃ（例えば、２．５Ｖ）に設定する。また、ビット線
側のセレクトゲート線ＳＧ１を電源電位Ｖｃｃ（例え
ば、２．５Ｖ）に設定し、ソース線側のセレクトゲート
線ＳＧ２を０［Ｖ］に設定し、ソース線ＳＬには、例え
ば、１Ｖ程度の電位を与える。

【０１８９】この状態で、例えば、図５９に示すような
タイミングにより、選択ワード線ＷＬ２に書き込み電位
Ｖｐｐを印加し、非選択ワード線ＷＬ１，ＷＬ３〜ＷＬ
Ｎに転送電位Ｖｐａｓｓを与える。なお、図５９のタイ
ミングチャートでは、書き込み電位Ｖｐｐ及び転送電位
Ｖｐａｓｓを持つパルスは、１つのみ示されているが、
通常、このパルスは、ベリファイ動作を間に入れ、複数
回出力される。

【０１９０】また、書き込み電位Ｖｐｐ及び転送電位Ｖ
ｐａｓｓを持つパルスの電位（又は幅）は、一般的に
は、書き込み回数に比例して初期値から次第に大きくし
ていく。このパルスのパルス幅は、１０〜３０μｓｅｃ
程度である。なお、図２では、ＮＡＮＤセル列の両端に
それぞれセレクトゲートトランジスタを１個接続してい
るが、２個以上接続するようにしてもよい。また、セレ
クトゲートトランジスタは、メモリセルと同一の構造を
有していてもよい。

【０１９１】ビット線ＢＬ１に接続されるＮＡＮＤセル
ユニットにおいて、ソース線ＳＬに最も近いメモリセル
ＭＮ１に対して“０”書き込みを行う場合について考え
る。この場合、選択ワード線ＷＬＮに書き込み電位Ｖｐ
ｐを与え、これとほぼ同時に非選択ワード線ＷＬ１〜Ｗ
Ｌ（Ｎ−１）に転送電位Ｖｐａｓｓ（例えば、８Ｖ）を
与える。なお、書き込み電位Ｖｐｐが最大値に達する時
間は、転送電位Ｖｐａｓｓが最大値に達する時間よりも
遅いのが一般的である。

【０１９２】通常、書き込み動作前においては、選択ブ
ロック内のメモリセルは、全て消去状態（“１”状態）
にある。よって、ソース線ＳＬに最も近いメモリセルＭ
Ｎ１に対して“０”書き込みを行う場合、選択ブロック
内のメモリセルは、全て消去状態になっている。つま
り、メモリセルは、上記表１のＡ状態又はＢ状態（閾値
が０よりも小さい状態）にある。

【０１９３】もし、消去状態のメモリセルの閾値が十分
深い（負で絶対値が大きい）場合、そのメモリセルは、
オン状態となり、図３におけるトランジスタＭ１，Ｍ３
がカットオフすることはない。しかし、転送電位Ｖｐａ
ｓｓにより昇圧されるチャネル電位Ｖｃｈは、バックパ
ターンがこのような消去状態であると、非常に大きくな
る。ここで、バックパターンとは、非選択ビット線に接
続される、即ち、“０”書き込みを行うメモリセルを含
まないＮＡＮＤセルユニット内のメモリセルのうちコン
トロールゲート電極にＶｐａｓｓが印加されるメモリセ
ルの全てのことである。

【０１９４】従って、ソース線ＳＬに最も近いメモリセ
ルＭＮ１に対して“０”書き込みを行う場合、Ｖｐａｓ
ｓ（６〜８Ｖ）により十分にチャネル電位を上昇させる
ことができ、誤書き込みが生じることはない。

【０１９５】なお、以上のことから、バックパターンが
消去状態であれば、ワード線ＷＬ１〜ＷＬＮのうちのい
ずれが選択された場合であっても、誤書き込みが生じ難
くなることがわかる。

【０１９６】次に、消去状態のメモリセルの閾値が、例
えば、−１［Ｖ］のように、非常に浅い（負で絶対値が
小さい）場合を考える。この場合、メモリセルの閾値
は、バックゲートバイアス効果で上昇するため、従来構
造では、チャネル電位Ｖｃｈの上昇が抑えられる。

【０１９７】しかし、本発明の構造を有するメモリセル
を使用した場合、メモリセルは、上記表１のＢ状態にあ
り、非選択ワード線に転送電位Ｖｐａｓｓが印加される
と、図３のトランジスタＭ１，Ｍ３は、チャネル電位Ｖ
ｃｈの増加によりカットオフ状態になる。

【０１９８】従って、選択ワード線に接続されるメモリ
セルよりもビット線側に存在するメモリセルは全てカッ
トオフ状態となり、ＬＳＢ書き込み動作と同様の状態と
なる。即ち、選択ワード線に接続される“０”書き込み
を行わないメモリセルのチャネル電位Ｖｃｈは、選択ワ
ード線に印加される書き込み電位Ｖｐｐにより昇圧され
る。

【０１９９】例えば、書き込み電位Ｖｐｐを１８
［Ｖ］、チャネルブート比を０．５と仮定すると、本発
明の構造を有するメモリセルのチャネル電位Ｖｃｈは、
９〜１１［Ｖ］程度まで上昇するため、誤書き込みが生
じることはない。

【０２００】次に、ＮＡＮＤセルユニット内のメモリセ
ルのうちソース線側から２番目のメモリセルＭ（Ｎ−
１）１に対して“０”書き込みを行う場合を考える。

【０２０１】“０”書き込みを行うメモリセルを含まな
いＮＡＮＤセルユニット、即ち、ビット線ＢＬ２に接続
されるＮＡＮＤセルユニットにおいて、メモリセルＭＮ
２が消去状態（“１”状態）のときは、上述したよう
に、閾値の絶対値の大きさにかかわらず、誤書き込みが
生じることはない。

【０２０２】また、メモリセルＭＮ２が書き込み状態
（“０”状態）にある場合も全く問題がない。即ち、選
択ワード線ＷＬ（Ｎ−１）に接続されるメモリセルＭ
（Ｎ−１）２よりもビット線側に存在するメモリセルＭ
１２〜Ｍ（Ｎ−２）２は、全て消去状態にあり、上述し
たように、転送電位Ｖｐａｓｓがコントロールゲート電
極に与えられると、閾値の絶対値の大きさにかかわら
ず、メモリセルＭＮ２のチャネル電位が上昇する。そし
て、メモリセルＭＮ２は、そのブートされたチャネル電
位による基板バイアス効果（バックゲートバイアス効
果）により容易にカットオフするからである。

【０２０３】このように、メモリセルＭ１２〜Ｍ（Ｎ−
２）２のチャネル電位Ｖｃｈが上昇するため、誤書き込
みが生じることはない。

【０２０４】次に、例えば、ワード線ＷＬ８を選択する
場合を考える。この場合、メモリセルＭ１２〜Ｍ７２
は、必ず、消去状態にあるため、メモリセルの閾値の絶
対値にかかわらず、Ｖｐａｓｓによるチャネル電位Ｖｃ
ｈの上昇に寄与する。メモリセルＭ８２よりもソース線
側に存在するメモリセルＭ９２〜ＭＮ２が全て消去状態
の場合は、上述したように、チャネル及びソース／ドレ
イン拡散層は、十分に上昇する。

【０２０５】一方、メモリセルＭ８２よりもソース線側
に存在するメモリセルのなかに書き込み状態のメモリセ
ルが少なくとも１つ存在すると、そのメモリセルは、チ
ャネル電位Ｖｃｈの昇圧の過程で、図２に示すメイント
ランジスタＭ２の両側のトランジスタＭ１，Ｍ３がカッ
トオフする。このため、メモリセル自体もカットオフ状
態になり、このメモリセルよりソース線側に存在するメ
モリセルは、全てカットオフ状態になる。

【０２０６】即ち、書き込み状態のメモリセルが存在す
ると、そのメモリセルよりもソース線側に存在するメモ
リセルの全てがカットオフ状態になるので、チャネルの
昇圧の障害になることはない。

【０２０７】次に、ビット線に最も近いメモリセルＭ１
１に対して“０”書き込みを行う場合について考える。
この場合、“０”書き込みを行うメモリセルを含まない
ＮＡＮＤセルユニット、即ち、ビット線ＢＬ２に接続さ
れるＮＡＮＤセルユニット内のメモリセルＭ１２よりも
ソース線側に存在するメモリセルＭ２２〜ＭＮ２の全て
が消去状態（“１”状態）である場合、上述したよう
に、誤書き込みが発生することはない。

【０２０８】しかし、ビット線に最も近いメモリセルＭ
１１に対して“０”書き込みを行う場合、誤書き込みが
生じ易いモードが存在する。これは、メモリセルＭ２２
が書き込み状態で、メモリセルＭ２２よりもソース線側
に存在するメモリセルＭ３２〜ＭＮ２が消去状態である
ときである。

【０２０９】このとき、書き込み状態のメモリセルＭ２
２の閾値が浅く（正の値で絶対値が小さい）、かつ、消
去状態のメモリセルＭ３２〜ＭＮ２の閾値が深い（負の
値で絶対値が大きい）と、メモリセルＭ１２に対して誤
書き込みが生じ易くなる。

【０２１０】その理由は、以下の通りである。まず、メ
モリセルＭ２２は、書き込み状態であるため、このメモ
リセルは、チャネルの昇圧の過程でカットオフする。し
かし、メモリセルＭ２２の閾値が低いと、メモリセルＭ
２２がカットオフし難くなる。そこで、メモリセルＭ２
２をカットオフ状態にするため、メモリセルＭ２２より
もソース線側のメモリセルＭ３２〜ＭＮ２のチャネルを
Ｖｐａｓｓにより十分に昇圧する必要がある。

【０２１１】ところが、メモリセルＭ２２が書き込み状
態であると、ビット線ＢＬ２からセレクトゲートトラン
ジスタＳ１２を介して転送される初期電位Ｖｃｈｉｎｉ
ｔは、メモリセルＭ２２がオン状態となるようなＶｐａ
ｓｓが与えられるまで、メモリセルＭ３２〜ＭＮ２のチ
ャネルに転送されない。つまり、この初期電位Ｖｃｈｉ
ｎｉｔ分だけ、最終的なチャネル電位が減ることにな
り、メモリセルＭ２２がカットオフし難くなる。

【０２１２】従って、メモリセルＭ２２をカットオフさ
せるためには、Ｖｐａｓｓの値を大きくしなければなら
ない。

【０２１３】しかし、この場合、メモリセルＭ２２が十
分にカットオフしなくても、消去状態のメモリセルが多
ければ、その分、チャネル及びソース／ドレイン拡散層
が昇圧されるので、“０”書き込みを行わない非書き込
みセルの閾値変動は極わずかとなり、誤書き込みの問題
はなくなる。また、書き込み状態のメモリセルが２つ以
上存在する場合は、それだけカットオフし易くなるた
め、全く問題がない。

【０２１４】また、バックパターンが全て書き込み状態
の場合は、それら全てがカットオフするため、選択ワー
ド線ＷＬ１に接続されるメモリセルＭ１２のチャネル電
位は、Ｖｐｐにより十分に昇圧させることができる。よ
って、誤書き込みの問題は発生しない。

【０２１５】本発明のメモリセルのおおよその書き込み
動作は、以上の通りである。このメモリセルの最も大き
な特徴は、セルフブーストによる書き込み動作で、ＬＳ
Ｂ書き込み動作を実現できる点にある。

【０２１６】従って、例えば、図２のセルＢの閾値変動
をほぼ０に抑えることができる。また、転送電位Ｖｐａ
ｓｓは、６〜９［Ｖ］程度で十分であり、従来のように
大きなＶｐａｓｓを必要としないため、例えば、図２セ
ルＣの閾値変動もほとんどない。つまり、本発明によれ
ば、書き込み動作において、“０”書き込みを行わない
全ての消去状態のメモリセルの閾値変動を小さくでき
る。

【０２１７】また、ＬＳＢ書き込み方式を適用する場合
に、本発明のセル構造が従来のセル構造よりも優れてい
る点としては、メモリセルの消去閾値の絶対値の大きさ
にかかわらず、例えば、図２のセルＢの閾値変動を小さ
く抑えることができる点にある。つまり、従来のセル構
造を対象とするＬＳＢ書き込み方式では、消去閾値の制
御が必要であり、これが書き込み／消去時間の増大を招
いていたため、現実的にはこの方式を製品に適用するこ
とができなかった。これに対し、本発明のメモリセルを
用いれば、ＬＳＢ書き込み方式において消去閾値を制御
しなくてもよく、書き込み／消去時間を増大させること
はない。

【０２１８】さらに、本発明のメモリセルは、多値メモ
リに最も適している。従来のセル構造では、多値化によ
りメモリセルに記憶するデータが３値以上になると、最
も大きな値を持つ場合の閾値が非常に高くなり、セルフ
ブースト時のチャネル及びソース／ドレイン拡散層の電
位が十分に昇圧されなくなり、例えば、図５２のセルＢ
及びセルＣに対して誤書き込みが発生する可能性があっ
た。

【０２１９】また、ＬＳＢ書き込み方式においても、図
６３のメモリセルＭ１２，Ｍ３２をカットオフ状態にす
るために、メモリセルＭ３２よりもソース線側のメモリ
セルＭ４２〜ＭＮ２のチャネル及びソース／ドレイン拡
散層の電位を十分に上昇させる必要がある。しかし、メ
モリセルＭ４２〜ＭＮ２が書き込み状態にあり、その閾
値が大きいと、そのチャネル電位を十分に昇圧すること
ができず、メモリセルＭ２２に対して誤書き込みが発生
する可能性がある。

【０２２０】これを回避するために、転送電位Ｖｐａｓ
ｓを大きくすると、メモリセルＭ２２に対して誤書き込
みが発生する可能性は低減されるが、今度は、メモリセ
ルＭ４１〜ＭＮ１において閾値変動が大きくなり、これ
らメモリセルＭ４１〜ＭＮ１に対する誤書き込みが発生
する。

【０２２１】従って、従来のセル構造のままで多値化を
進めると、書き込み状態のメモリセルの閾値の最大値の
上昇に伴って、セルフブースト書き込み時又はＬＳＢ書
き込み時に、負の閾値を持つメモリセルが正の閾値に変
動する場合がある。このため、多値化を進める際には、
各データの閾値分布をできるだけ狭くし、如何にして書
き込み後の閾値の最大値を小さくするかが、誤書き込み
を防止するために重要な技術となる。

【０２２２】これに対して、本発明のセル構造を用いる
と、メモリセルの閾値が正方向に大きくなればなるほ
ど、セルフブースト書き込み時に、メモリセルがカット
オフし易くなる。従って、多値化に伴い、誤書き込みが
発生し易くなるという問題は全くなくなる。

【０２２３】図６（ａ）は、本発明のメモリセルに対し
てセルフブースト書き込み動作を実行した場合における
セルＢ及びセルＣの閾値変動の様子を示している。図６
（ｂ）は、従来のメモリセルに対してセルフブースト書
き込み動作を実行した場合におけるセルＢ及びセルＣの
閾値変動の様子を示している。

【０２２４】ここで、セルＢ及びセルＣとは、図２（本
発明）及び図５２（従来）におけるセルＢ及びセルＣを
いうものとする。また、閾値は、ビット線に０．５［μ
Ａ］の電流が流れるときのコントロールゲート電位と定
義する。

【０２２５】セルＢ及びセルＣは、いずれも消去状態に
あり、その閾値は、−３．０［Ｖ］であるとする。この
後、セルＢのコントロールゲート電極には、５０μｓｅ
ｃで“０”書き込みを行うセルの閾値が１．０［Ｖ］に
なる書き込み電位Ｖｐｐにさらに１．５［Ｖ］を加えた
電位を、５００μｓｅｃで印加し、これを“１”書き込
みストレスとする。また、セルＣのコントロールゲート
電極には、転送電位Ｖｐａｓｓを７５０μｓｅｃで与え
る。

【０２２６】なお、上記ストレス条件や閾値の定義は、
一例を示したもので、これらストレス条件や閾値の定義
を変えることもできる。この場合であっても、テストに
より得られる結果は、実質的には同じである。

【０２２７】また、上記ストレス条件や閾値の定義で
は、具体的な数値を示しているが、これは、メモリセル
の書き込み特性やチャネルブート比などのメモリセルの
特性に大きく影響されるものであるため、数値の絶対値
が多少変動しても全く問題はない。

【０２２８】まず、図６（ｂ）を参照しながら、従来構
造を有するメモリセルの特性について説明する。なお、
メモリセルの特性は、図５２のセルＡに対して“０”書
き込みを行ったときのセルＢ，Ｃの閾値変化の量として
表している。

【０２２９】実線は、バックパターンが消去状態の場合
における転送電位ＶｐａｓｓとセルＢの閾値変化の関係
を示している。バックパターンが消去状態の場合、セル
Ｂの閾値変化は、転送電位Ｖｐａｓｓが７［Ｖ］以上と
なったときに零になる。

【０２３０】破線は、バックパターンが書き込み状態
（閾値が２．０［Ｖ］）の場合における転送電位Ｖｐａ
ｓｓとセルＢの閾値変化の関係を示している。バックパ
ターンが書き込み状態（閾値が２．０［Ｖ］）の場合
は、転送電位Ｖｐａｓｓとして、例えば、１０［Ｖ］程
度を与えたとしても、閾値は、−３．０［Ｖ］から−
２．０［Ｖ］近傍まで変動する。これは、バックパター
ンの閾値が大きくなると、チャネル電位が低下するため
である。従って、バックパターンの閾値が大きくなる多
値メモリの場合は、特に、閾値変動が大きくなり、誤書
き込みが多発することになる。

【０２３１】一点破線は、転送電位ＶｐａｓｓとセルＣ
の閾値変化の関係を示している。セルＣの閾値変化につ
いては、セルフブーストとは関係がないため、閾値変化
は、メモリセルの書き込み特性によって決まる。

【０２３２】次に、図６（ａ）を参照しながら、本発明
に関わるセル構造を有するメモリセルの特性について説
明する。なお、メモリセルの特性は、図２のセルＡに対
して“０”書き込みを行ったときのセルＢ，Ｃの閾値変
化の量として表している。

【０２３３】実線は、バックパターンが消去状態の場合
における転送電位ＶｐａｓｓとセルＢの閾値変化の関係
を示している。バックパターンが消去状態の場合は、従
来のセル構造の特性と同様に、セルＢの閾値変化は、転
送電位Ｖｐａｓｓが７［Ｖ］以上となったときに零にな
る。

【０２３４】破線（細線）は、バックパターンが書き込
み状態（閾値が２．０［Ｖ］）の場合における転送電位
ＶｐａｓｓとセルＢの閾値変化の関係を示している。バ
ックパターンが書き込み状態、即ち、バックパターンの
閾値が正である場合には、転送電位Ｖｐａｓｓによら
ず、閾値の変動は、ほとんどない。つまり、本発明のセ
ル構造では、バックパターンの閾値が大きければ大きい
ほど、セルＢの閾値の変動量は小さくなる。

【０２３５】破線（太線）は、バックパターンが最も誤
書き込みの発生し易い状態にある場合における転送電位
ＶｐａｓｓとセルＢの閾値変化の関係を示している。最
も誤書き込みの発生し易い場合、即ち、最も閾値変動が
大きくなる場合とは、上述したように、ビット線に最も
近いワード線が選択されたときに、ビット線側から２番
目のメモリセルが書き込み状態で、しかも、その閾値が
浅く（絶対値が小さく）、ビット線側から３番目のメモ
リセルからソース線に最も近いメモリセルまでの全てが
消去状態で、しかも、そのしきい値が深い（絶対値が大
きい）場合である。この場合、セルＢの閾値変化は、転
送電位Ｖｐａｓｓが５［Ｖ］付近で最大となるが、その
量は小さく、かつ、同じ条件においてバックパターンが
消去状態の場合の閾値変化よりも概ね小さくなってい
る。

【０２３６】従って、本発明のセル構造によれば、
“０”書き込みを行わないメモリセルに対して、どのよ
うな条件によっても、ほとんど閾値変化がないようなＶ
ｐａｓｓの範囲を確保することができる。このため、セ
ルフブースト書き込み動作やＬＳＢ書き込み動作を行う
場合に、セルＢやセルＣに対する誤書き込みを完全に防
止することができる。

【０２３７】一点破線は、転送電位ＶｐａｓｓとセルＣ
の閾値変化の関係を示している。セルＣの閾値変化につ
いては、セルフブーストとは関係がないため、図６
（ｂ）の場合と同様に、閾値変化は、メモリセルの書き
込み特性によって決まる。

【０２３８】ところで、本発明のセル構造を採用する場
合、読み出し動作時に、寄生トランジスタ（図３のＭ
１，Ｍ３，Ｓ１，Ｓ３）が抵抗として働くため、セル電
流が小さくなり、読み出し時間が長くなるという問題が
生じる。しかし、この問題については、回路設計やメモ
リセルアレイの分割方法の工夫により、読み出し時間が
長くならないようにすることが十分に可能である。な
お、この点の詳細については、省略する。

【０２３９】また、寄生トランジスタの抵抗によるセル
電流の減少に関して、セル電流自体を大きくすることも
可能であるが、この場合、電圧降下により、基板バイア
ス効果が生じたのと等価になり、メモリセルの閾値を変
動させる。また、この閾値変動は、ビット線に近いメモ
リセルほど、発生し易くなる。このため、読み出し時の
セル電流は、小さくすることが望ましい。

【０２４０】従って、結果的には、セル電流を大きくす
ることはできないため、ビット線に接続されるセンスア
ンプなどの読み出し回路の構成を工夫し、セル電流（読
み出し電流）が少なくても、高速に読み出し動作ができ
るような高性能な読み出し回路を提供することが望まし
い。

【０２４１】また、従来のメモリセル及びセレクトゲー
トトランジスタは、微細化の進展に伴い、ゲート長が短
くなってくると、ショートチャネル効果が発生し、その
閾値にばらつきが生じる。また、メモリセルの閾値のば
らつきは、各メモリセルのセル電流のばらつきを生じさ
せ、各メモリセルの書き込み／消去特性のばらつきを生
じさせる。セレクトゲートトランジスタの閾値のばらつ
きは、カットオフ特性のばらつきを生じさせる。

【０２４２】これに対して、本発明のメモリセルは、メ
イントランジスタＭ２とその両端に配置される寄生トラ
ンジスタＭ１，Ｍ３とから構成されるため、ショートチ
ャネル効果が抑制され、書き込み／消去特性のばらつき
が回避される。また、本発明のセレクトゲートトランジ
スタも、メモリセルと同様の構造を有しているため、そ
の閾値やカットオフ特性のばらつきを防止できる。

【０２４３】よって、本発明によれば、従来よりも高信
頼性のＮＡＮＤ型ＥＥＰＲＯＭを実現できる。

【０２４４】図７は、本発明に関わるメモリセル及びセ
レクトゲートトランジスタの他の例を示している。

【０２４５】上述の図３に示す例では、メモリセル及び
セレクトゲートトランジスタは、共に、メイントランジ
スタとその両端に１つずつ接続される２つの寄生トラン
ジスタとから構成される。これに対し、本例では、メモ
リセル及びセレクトゲートトランジスタを、それぞれメ
イントランジスタとそのドレイン側（ビット線側）に接
続される１つの寄生トランジスタとから構成している。

【０２４６】メモリセルにおいて、トランジスタＭ１，
Ｍ２は、それぞれ共通のフローティングゲート電極とコ
ントロールゲート電極を持っている。また、トランジス
タＭ１のチャネル長は、トランジスタＭ２のチャネル長
よりも短く設定されている。トランジスタＭ１，Ｍ２の
閾値は、メモリセルが書き込み状態（２値メモリの場合
は“０”、多値メモリの場合は“１”，“２”，…
“ｎ”）にあるか又は消去状態にあるか（２値メモリの
場合は“１”、多値メモリの場合は“０”）によって変
動するが、常に、トランジスタＭ１の閾値Ｖｔｈ１は、
トランジスタＭ２の閾値Ｖｔｈ２よりも大きくなってい
る。

【０２４７】また、セレクトゲートトランジスタは、メ
モリセルと同様の構造を有している。即ち、トランジス
タＳ１，Ｓ２は、それぞれ共通のゲート電極を持ってい
る。また、トランジスタＳ１のチャネル長は、トランジ
スタＳ２のチャネル長よりも短く設定されている。ま
た、トランジスタＳ１の閾値Ｖｔｈ４は、トランジスタ
Ｓ２の閾値Ｖｔｈ５よりも大きくなっている。

【０２４８】なお、メモリセル及びセレクトゲートトラ
ンジスタにおいて、メイントランジスタは、等価回路及
びデバイス構造からしても、１つのトランジスタから構
成される必要があるが、寄生トランジスタは、複数のト
ランジスタの集合体であってもよい。

【０２４９】本例のメモリセル及びセレクトゲートトラ
ンジスタを採用した場合も、セルフブースト書き込み動
作やＬＳＢ書き込み動作において、寄生トランジスタが
カットオフトランジスタとして働くため、図３の例と同
様に、素子の微細化が進行しても誤書き込みなしに書き
込み動作を行うことができるという効果が得られる。ま
た、本例のセル構造も、特に、多値メモリにおいてセル
フブーストやＬＳＢなどの非書き込みセルのチャネルの
昇圧を行う書き込み動作が適用される場合に非常に有効
である。

【０２５０】なお、本例においても、図３の例と同様
に、寄生トランジスタの閾値がメイントランジスタの閾
値よりも高く設定されているため、読み出し動作時に、
この寄生トランジスタが抵抗として働く。しかし、本例
では、寄生トランジスタは、メイントランジスタのドレ
イン側のみに配置されている。このため、本例では、図
３の例のようなセル電流の減少はなく、従来のセル構造
に比べて読み出し速度が極端に遅くなることはない。

【０２５１】次に、本発明のメモリセル及びセレクトゲ
ートトランジスタを実現するための具体的なデバイス構
造について説明する。

【０２５２】図８及び図９は、ＮＡＮＤセルユニットを
構成するメモリセルのカラム方向（ビット線が延びる方
向）の断面図を示している。

【０２５３】図８は、Ｎチャネル型のメモリセルの例で
あり、図９は、Ｐチャネル型のメモリセルの例である。
なお、セレクトゲートトランジスタも、メモリセルと同
様のデバイス構造を有しているが、実際にゲート電極と
して機能するのは、例えば、２層ポリシリコンゲートの
下層のみである。

【０２５４】本発明のメモリセルを実現するに当たり、
最も簡単で実用性が高いデバイス構造は、ソース／ドレ
イン拡散層とゲートエッジの間に、ゲートオフセット領
域を設けることである。

【０２５５】ここで、ゲートオフセット領域とは、ソー
ス／ドレイン拡散層の端とゲートエッジの間のスペース
のことである。通常、ソース／ドレイン拡散層の端は、
ゲートエッジ部又はゲート電極の直下に存在するが、本
発明では、ソース／ドレイン拡散層の端をゲートエッジ
部から離れた位置に形成し、ゲートオフセット領域を設
けている。

【０２５６】ゲートオフセット領域は、例えば、以下の
ような方法により形成される。まず、基板（Ｐウェル）
に対して閾値制御のためのイオン注入、いわゆるチャネ
ルインプラが行われ、また、トンネル酸化膜、素子分離
絶縁膜、第１層目のポリシリコン膜、インターポリ絶縁
膜、第２層目のポリシリコン膜がそれぞれ形成される。
この後、ゲート電極の加工が行われ、さらに、ゲート電
極をマスクにしてソース／ドレイン拡散層のためのイオ
ン注入が実行される。ここで、ゲートオフセット領域
は、ソース／ドレイン拡散層のためのイオン注入前に、
例えば、ゲート電極の側壁に側壁絶縁膜（スペーサ）を
形成することにより容易に形成できる。ゲートオフセッ
ト領域の形成方法の具体例については、後の製造方法の
説明で詳述する。

【０２５７】このゲートオフセット領域は、コントロー
ルゲート電極から見ると、フローティングゲート電極を
持ち、ゲート絶縁膜が厚い寄生トランジスタとして見え
る。従って、図８及び図９のメモリセル（セレクトゲー
トトランジスタも同様）は、図３に示すような等価回路
で表すことができる。この寄生トランジスタは、フロー
ティングゲート電極内の電荷量によりその閾値が影響さ
れる。但し、寄生トランジスタは、常に、メイントラン
ジスタよりもオン状態になり難く、また、寄生トランジ
スタの閾値は、正方向に大きく、かつ、基板バイアス効
果による影響が大きい。

【０２５８】従って、寄生トランジスタは、セルフブー
ストやＬＳＢなどのチャネル電位の昇圧によりソース／
ドレイン拡散層の電位が上昇すると、容易にカットオフ
状態になる。このため、メモリセルが消去状態の場合で
あっても、その消去閾値が浅い（負で絶対値が小さい）
ときには、ゲートオフセット領域に寄生する寄生トラン
ジスタは、カットオフ状態になる。

【０２５９】つまり、上述のようなデバイス構造を有す
るメモリセル（ｎチャネル、ｐチャネルのいずれでもよ
い）から構成されるＮＡＮＤ型ＥＥＰＲＯＭによれば、
素子の微細化やメモリの多値化が進行した場合に、セル
フブーストやＬＳＢなどの書き込み方式で動作させて
も、消去状態を維持するメモリセルの閾値変動を抑える
ことができ、誤書き込みを防止できる。

【０２６０】図１０は、本発明が適用されたＮＡＮＤセ
ルユニットのデバイス構造のカラム方向の断面図を示し
ている。

【０２６１】ＮＡＮＤセルユニットは、例えば、直列接
続された複数個（例えば、１６個）のメモリセルからな
るＮＡＮＤセルと、その両端に１つずつ接続された２つ
のセレクトゲートトランジスタとから構成される。

【０２６２】ＮＡＮＤセルユニット内のメモリセル及び
セレクトゲートトランジスタは、例えば、Ｐ型半導体基
板１０に形成されたＮ型ウェル１１内のＰ型ウェル１２
内、即ち、ツインウェル内に配置される。

【０２６３】ＮＡＮＤセル内の各メモリセルは、フロー
ティングゲート電極５上にインターポリ絶縁膜（ＯＮＯ
膜）６を介してコントロールゲート電極７を積み重ねた
いわゆるスタックゲート構造を有する。各セレクトゲー
トトランジスタも、メモリセルと同様のスタックゲート
構造をゲート絶縁膜（トンネル酸化膜）４上に有する
が、例えば、ゲート電極として実際に機能するのは下層
のみである。

【０２６４】コントロールゲート電極（ワード線）７
は、それぞれメモリセルアレイのロウ方向に延び、ロウ
方向のメモリセルに共通に接続される。同様に、セレク
トゲート電極（セレクトゲート線）も、メモリセルアレ
イのロウ方向に延び、ロウ方向のＮＡＮＤセルユニット
内のセレクトゲートトランジスタに共通に接続される。

【０２６５】ＮＡＮＤセルユニット内では、互いに隣接
する２つのトランジスタ（メモリセル又はセレクトゲー
トトランジスタ）が１つのＮ^-拡散層（ソース又はドレ
イン）１ｃを共有している。また、カラム方向に隣接す
る２つのＮＡＮＤセルユニットも、Ｎ⁺拡散層１ｂを共
有している。

【０２６６】本発明の特徴は、上述したように、Ｎ⁺拡
散層１ｂ及びＮ^-拡散層１ｃの端とゲートエッジの間
に、ゲートオフセット領域が設けられている点にある。
ゲートオフセット領域は、メモリセル及びセレクトゲー
トトランジスタの双方に設けられている。

【０２６７】ＮＡＮＤセルの一端側（ドレイン側）のセ
レクトゲートトランジスタは、層間絶縁膜８中に形成さ
れたビット線コンタクト部１４を介してビット線（デー
タ線）９に接続され、他端側（ソース側）のセレクトゲ
ートトランジスタは、層間絶縁膜８中に形成されたソー
ス線コンタクト部１６を介してソース線（基準電位線）
１５に接続される。ソース線１５は、例えば、全てのＮ
ＡＮＤセルユニットに共通に接続される。

【０２６８】なお、本例では、カラム方向の断面図のみ
を示したが、平面図やロウ方向の断面図は、従来（図５
４、図５６、図５７及び図５８）と特に変わらない。ま
た、素子分離構造としては、フィールド酸化膜による場
合でも、又はＳＴＩ（Shallow Trench Isolation）によ
る場合でも、いずれであってもよい。

【０２６９】次に、本発明のメモリセル及びセレクトゲ
ートトランジスタを有するＮＡＮＤ型ＥＥＰＲＯＭのメ
モリセルアレイ部の製造方法の第１例について説明す
る。

【０２７０】なお、以下に説明する製造方法では、メモ
リセル及びセレクトゲートトランジスタがそれぞれＮチ
ャネル型である場合を例にするが、当然に、不純物の種
類やイオン注入条件（ドーズ量、加速電圧など）を変え
ることにより、以下の製造方法は、Ｐチャネル型の場合
にも適用することが可能である。

【０２７１】また、メモリセルアレイ部の周辺に形成さ
れるいわゆる周辺回路部についても、メモリセルアレイ
部の形成に並行して形成されるが、周辺回路部の製造方
法は、本発明に特に重要でないため、省略することにす
る。

【０２７２】まず、図１１に示すように、例えば、熱酸
化により、ｐ型シリコン基板４０上に厚さ約１０ｎｍの
シリコン酸化膜４１ａを形成する。

【０２７３】次に、図１２に示すように、ｎ型ウェル形
成用のマスクを用いて、シリコン基板４０中にｎ型不純
物（例えば、リン（Ｐ））をイオン注入し、ｎ型ウェル
領域４２を形成する。ここで、ｎ型ウェル領域４２は、
例えば、１．５［ＭｅＶ］の加速エネルギー、４．０×
１０^１３ｃｍ^−２のドーズ量で、リンをシリコン基板４
０中にイオン注入することにより形成される。

【０２７４】また、ｎ型ウェル領域４２の形成は、例え
ば、３段階のイオン注入により実現してもよい。即ち、
第１段階では、例えば、１．５［ＭｅＶ］の加速エネル
ギー、４．０×１０^１２ｃｍ^−２のドーズ量で、リンを
シリコン基板中にイオン注入し、第２段階では、例え
ば、７５０［ＫｅＶ］の加速エネルギー、８．０×１０
^１２ｃｍ^−２のドーズ量で、リンをシリコン基板中にイ
オン注入し、第３段階では、例えば、１５０［ＫｅＶ］
の加速エネルギー、１．０×１０^１２ｃｍ^−２のドーズ
量で、リンをシリコン基板中にイオン注入する。

【０２７５】次に、ｐ型ウェル形成用のマスクを用い
て、シリコン基板４０中にｐ型不純物（例えば、ホウ素
（Ｂ））をイオン注入し、ｐ型ウェル領域４３を形成す
る。ここで、ｐ型ウェル領域４３は、例えば、３００
［ＫｅＶ］の加速エネルギー、３．０×１０^１３ｃｍ
^−２のドーズ量で、ホウ素をシリコン基板４０中にイオ
ン注入することにより形成される。

【０２７６】また、ｐ型ウェル領域４３の形成は、例え
ば、２段階のイオン注入により実現してもよい。即ち、
第１段階では、例えば、４００［ＫｅＶ］の加速エネル
ギー、４．０×１０^１３ｃｍ^−２のドーズ量で、ホウ素
をシリコン基板中にイオン注入し、第２段階では、例え
ば、２００［ＫｅＶ］の加速エネルギー、１．０×１０
^１２ｃｍ^−２のドーズ量で、ホウ素をシリコン基板中に
イオン注入する。

【０２７７】また、ｐ型ウェル領域４３の内部には、ｐ
型ウェル領域４３よりも不純物濃度が高いｐ型フィール
ド領域４４が形成される。また、ｐ型ウェル領域４３の
表面部に対して、例えば、１０［ＫｅＶ］の加速エネル
ギー、３．０×１０^１３ｃｍ ^−２のドーズ量で、ホウ素
をイオン注入（いわゆるチャネルインプラ）する。この
後、シリコン酸化膜４１ａは、除去される。

【０２７８】なお、いわゆるチャネルインプラは、シリ
コン酸化膜４１ａを除去した後に行ってもよい。即ち、
シリコン酸化膜４１ａを除去した後に、再び、熱酸化に
より、ｐ型シリコン基板４０上に厚さ約１０ｎｍのシリ
コン酸化膜を形成し、チャネルインプラのためのパター
ニングを行う。そして、例えば、１０［ＫｅＶ］の加速
エネルギー、３．０×１０^１３ｃｍ^−２のドーズ量で、
ホウ素のイオン注入（チャネルインプラ）を行い、この
後、シリコン酸化膜を剥離する。

【０２７９】次に、図１３に示すように、温度約７５０
℃の酸素雰囲気中において熱酸化を行い、シリコン基板
４０上に厚さ約８ｎｍのシリコン酸化膜４１を形成す
る。また、例えば、ＣＶＤ法を用いて、シリコン酸化膜
４１上に、ｎ型不純物（例えば、リン）を約２×１０
^２０ｃｍ^−３含む厚さ約５０ｎｍのｎ型ポリシリコン膜
４５を形成する。

【０２８０】この後、さらに、例えば、ＣＶＤ法を用い
て、ポリシリコン膜４５上に厚さ約１００ｎｍのシリコ
ン窒化膜４６を形成する。続けて、例えば、ＣＶＤ法を
用いて、シリコン窒化膜４６上に厚さ約１５０ｎｍのシ
リコン酸化膜（ＴＥＯＳ膜）４７を形成する。

【０２８１】また、ＰＥＰ（写真蝕刻工程）により、シ
リコン酸化膜４７上にレジストパターンを形成する。こ
のレジストパターンをマスクにして、ＲＩＥ（反応性イ
オンエッチング）法により、シリコン酸化膜４７をエッ
チングする。また、シリコン酸化膜４７をマスクにし
て、ＲＩＥ法により、シリコン窒化膜４６をエッチング
した後、シリコン酸化膜４７を除去する。

【０２８２】次に、図１４に示すように、シリコン窒化
膜４６をマスクにして、ＲＩＥ法により、ポリシリコン
膜４５及びシリコン酸化膜４１を順次エッチングする。
また、シリコン窒化膜４６をマスクにしてシリコン基板
４０をエッチングし、シリコン基板４０に、底部がｐ型
フィールド領域４４に達するトレンチ４８を形成する。
なお、このトレンチ４８の深さは、例えば、０．３μｍ
程度である。

【０２８３】次に、図１５に示すように、例えば、ＣＶ
Ｄ法を用いて、シリコン窒化膜４６上に、トレンチ４８
を完全に満たすような厚さ約８００ｎｍのＴＥＯＳ膜４
９を形成する。この後、ＣＭＰ（化学的機械的研磨）法
を用いて、ＴＥＯＳ膜４９を研磨し、トレンチ４８内の
みにＴＥＯＳ膜４９を残存させ、ＳＴＩ（Shallow Tren
ch Isolation）構造を完成させる。

【０２８４】なお、シリコン窒化膜４６は、ＣＭＰ時の
エッチングストッパとして機能するため、ＴＥＯＳ膜４
９の表面は、シリコン窒化膜４６の表面にほぼ一致して
いる（一般には、ＴＥＯＳ膜４９の表面は、シリコン窒
化膜４６の表面よりも少し低くなる）。この後、シリコ
ン窒化膜４６は、除去される。

【０２８５】次に、図１６に示すように、例えば、ＣＶ
Ｄ法を用いて、ポリシリコン膜４５上に、厚さ約１００
ｎｍのポリシリコン膜５０を形成する。この後、例え
ば、熱拡散法により、ポリシリコン膜５０中に、ｎ型不
純物（例えば、リン）を約２×１０^２０ｃｍ^−３導入
し、ポリシリコン膜５０を低抵抗化する。

【０２８６】次に、図１７に示すように、例えば、ＣＶ
Ｄ法により、ポリシリコン膜５０上に厚さ約２００ｎｍ
のシリコン窒化膜５１を形成する。また、このシリコン
窒化膜５１をパターニングし、ソース側及びドレイン側
のセレクトゲートトランジスタが形成される領域を除
き、シリコン窒化膜５１にカラム方向に延在するスリッ
トを形成する。なお、スリットの幅（ロウ方向の幅）
は、２００〜３００ｎｍである。

【０２８７】さらに、ＣＶＤ法により、シリコン窒化膜
５１上に厚さ約８０ｎｍのシリコン窒化膜５２を形成す
る。このシリコン窒化膜５２をＲＩＥによりエッチング
すると、シリコン窒化膜５２は、シリコン窒化膜５１の
スリットの側壁のみに残存する。

【０２８８】この後、シリコン窒化膜５１，５２をマス
クにして、ＲＩＥによりポリシリコン膜５０をエッチン
グすると、図１８に示すように、ポリシリコン膜５０に
は、スリット状の開口５３が形成される。ここで、開口
５３の幅（ロウ方向の幅）は、ＳＴＩ構造を実現するＴ
ＥＯＳ膜４９の幅（ロウ方向の幅）よりも狭くなってい
るため、フローティングゲートとなるポリシリコン膜４
５，５０は、ウイング状となっている。

【０２８９】なお、この後、シリコン窒化膜５１，５２
は、除去される。

【０２９０】次に、図１９に示すように、ポリシリコン
膜５０上に絶縁膜５４を形成する。この絶縁膜５４は、
例えば、厚さ約５ｎｍのシリコン酸化膜、厚さ約８ｎｍ
のシリコン窒化膜、厚さ約５ｎｍのシリコン酸化膜から
構成される（いわゆるＯＮＯ膜）。また、例えば、ＣＶ
Ｄ法により、絶縁膜５４上に、厚さ約１５０ｎｍのポリ
シリコン膜５５を形成する。また、熱拡散法により、ポ
リシリコン膜５５中に約３．６×１０^２０ｃｍ^−３のｎ
型不純物（例えば、リン）を導入し、ポリシリコン膜５
５の低抵抗化を図る。

【０２９１】次に、図２０に示すように、例えば、ＣＶ
Ｄ法を用いて、ポリシリコン膜５５上に、ｎ型不純物を
含んだ厚さ約１００ｎｍのポリシリコン膜５６を形成す
る。また、例えば、ＣＶＤ法を用いて、ポリシリコン膜
５６上に厚さ約２００ｎｍのタングステンシリサイド
（ＷＳｉ）膜５７を形成する。続けて、ＣＶＤ法によ
り、タングステンシリサイド膜５７上に厚さ約１００ｎ
ｍのシリコン窒化膜５８を形成する。また、ＣＶＤ法に
より、シリコン窒化膜５８上に厚さ約１００ｎｍのシリ
コン酸化膜（ＴＥＯＳ膜）５９を形成する。

【０２９２】この後、ＰＥＰ（写真蝕刻工程）により、
シリコン酸化膜５９上にレジストパターンを形成し、こ
のレジストパターンをマスクにしてＲＩＥによりシリコ
ン酸化膜５９をエッチングする。また、シリコン酸化膜
５９をマスクにして、ＲＩＥによりシリコン窒化膜５８
をエッチングした後、シリコン酸化膜５９は、除去され
る。

【０２９３】次に、図２１乃至図２３に示すように、パ
ターニングされたシリコン窒化膜５８をマスクにして、
ＲＩＥにより、タングステンシリサイド膜５７、ポリシ
リコン膜５６，５５を順次エッチングする。これによ
り、ロウ方向に伸びるコントロールゲート電極ＣＧ０〜
ＣＧ１５及びセレクトゲート電極ＳＧＳ（上），ＳＧＤ
（上）が完成する。

【０２９４】ここで、セレクトゲート電極ＳＧＳ
（上），ＳＧＤ（上）については、コンタクト領域を配
置する部分が除去され、かつ、その部分においてカラム
方向に９０°に折り曲がったパターンで形成される。ま
た、コンタクト領域を配置する部分においては、隣りの
セレクトゲート電極ＳＧＳ（上），ＳＧＤ（上）につい
ても取り除かれる。

【０２９５】また、コントロールゲート電極ＣＧ０〜Ｃ
Ｇ１５の幅及び間隔は、それぞれ例えば、０．２μｍに
設定される。

【０２９６】次に、図２４乃至図２８に示すように、Ｐ
ＥＰにより、コンタクト領域を配置する部分にレジスト
パターン９０を形成する。このレジストパターン９０及
びシリコン窒化膜５８をマスクにして、ＲＩＥにより、
絶縁膜５４、ポリシリコン膜５０，４５を順次エッチン
グする。これにより、ロウ方向に伸びるフローティング
ゲート電極ＦＧと、セレクトゲート電極ＳＧＳ（下），
ＳＧＤ（下）（ゲート領域及びコンタクト領域）が完成
する。この後、レジストパターン９０は、除去される。

【０２９７】次に、図２９に示すように、シリコン窒化
膜５８（コントロールゲート電極及びセレクトゲート）
をマスクにして、セルフアラインにより、ｐ型ウェル領
域４３にｎ型不純物（例えば、リン）をイオン注入し、
ｎ型拡散層６１，６１ａ，６１ｂを形成する。なお、拡
散層６１ａは、ＮＡＮＤセルユニットのソースとなり、
拡散層６１ｂは、ＮＡＮＤセルユニットのドレインとな
る。

【０２９８】ここで、ｎ型拡散層６１，６１ａ，６１ｂ
は、コントロールゲート電極ＣＧ０〜ＣＧ１５及びセレ
クトゲート電極ＳＧＳ，ＳＧＤの間の狭いスペース（例
えば、０．２μｍ）に対するイオン注入により形成され
る。このため、ゲートエッジ部では、スペースの中央部
に比べて、イオン注入により注入されたｎ型不純物の濃
度が低くなっている。

【０２９９】一方、ｎ型拡散層６１，６１ａ，６１ｂの
位置は、シリコン基板４０の表面部の各不純物の濃度、
特に、いわゆるチャネルインプラで注入したｐ型不純物
の濃度とｎ型拡散層（ソース／ドレイン）の形成のため
のイオン注入で注入したｎ型不純物の濃度により決定さ
れる。つまり、ゲートエッジ部では、ｎ型拡散層の形成
のためのイオン注入で注入されるｎ型不純物の濃度が低
くなるため、ｎ型不純物が予め存在したｐ型不純物によ
り相殺され、ｎ型拡散層６１，６１ａ，６１ｂは、ゲー
トエッジ部には形成されない。

【０３００】なお、本発明では、例えば、ｎ型拡散層の
形成のためのイオン注入時におけるｎ型不純物のドーズ
などの条件を調節し、ゲートエッジ部に、ゲートオフセ
ット領域が形成されるようにすることが重要である。

【０３０１】この後、例えば、ＣＶＤ法を用いて、コン
トロールゲート電極ＣＧ０〜ＣＧ１５、セレクトゲート
電極ＳＧＳ，ＳＧＤ及びフローティングゲート電極ＦＧ
の側壁に、厚さ約６０ｎｍのシリコン窒化膜６０を形成
する。このシリコン窒化膜６０は、マスクになる。よっ
て、この後、例えば、ソース／ドレイン形成のためのイ
オン注入を行ってもよい。

【０３０２】次に、図３０に示すように、シリコン窒化
膜６０上に厚さ約１．４５μｍのＢＰＳＧ膜６２を形成
する。また、ＣＭＰ法を用いて、ＢＰＳＧ膜６２を約
０．４μｍ研磨し、ＢＰＳＧ膜６２の表面を平坦にす
る。

【０３０３】次に、図３１乃至図３７に示すように、Ｂ
ＰＳＧ膜６２上にエッチングストッパとしてのシリコン
窒化膜９１を形成する。続けて、シリコン窒化膜９１上
にＴＥＯＳ膜６４を形成する。

【０３０４】また、ＰＥＰによりレジストパターンを形
成する。このレジストパターンをマスクにして、ＲＩＥ
によりＴＥＯＳ膜６４をエッチングし、ＴＥＯＳ膜６４
に配線溝を形成する。この時、シリコン窒化膜９１は、
ＲＩＥにおけるエッチングストッパとして機能する。こ
の後、レジストパターンが除去される。

【０３０５】再び、ＰＥＰによりレジストパターンを形
成する。このレジストパターンをマスクにして、ＲＩＥ
により、ＢＰＳＧ膜６２、シリコン窒化膜６０及びシリ
コン酸化膜４１に、拡散層（ソース）６１ａ、拡散層
（ドレイン）６１ｂに達するコンタクトホールＳ，Ｄを
形成する。同時に、このＲＩＥにより、第一層目のセレ
クトゲート電極ＳＧＳ（下），ＳＧＤ（下）のコンタク
ト領域に達するコンタクトホールＳＳ，ＳＤを形成す
る。この後、レジストパターンが除去される。

【０３０６】この後、配線溝の内面及びコンタクトホー
ルの内面に、例えば、チタンと窒化チタンの積層からな
るバリアメタル６５Ａ〜６５Ｅを形成する。また、ＴＥ
ＯＳ膜６４上に、配線溝及びコンタクトホールを完全に
満たすタングステン膜６６Ａ〜６６Ｅを形成する。この
タングステン膜６６Ａ〜６６Ｅを、ＣＭＰ法により研磨
し、配線溝及びコンタクトホール内のみに残すと、ＮＡ
ＮＤセルユニットのソースに接続されるソース配線Ｓ
Ｌ、ＮＡＮＤセルユニットのドレインに接続される配線
６５Ｂ，６６Ｂ、ドレイン側セレクトゲート電極ＳＧＤ
（下）に接続される配線ＳＤＬ、及びその他の配線６５
Ｄ，６６Ｄ，ＳＳＬが形成される。

【０３０７】次に、図３８乃至図４０に示すように、Ｔ
ＥＯＳ膜６４上にＴＥＯＳ膜９２を形成する。ＴＥＯＳ
膜９２上にエッチングストッパとしてのシリコン窒化膜
９３を形成する。続けて、シリコン窒化膜９３上にＴＥ
ＯＳ膜９４を形成する。

【０３０８】また、ＰＥＰによりレジストパターンを形
成する。このレジストパターンをマスクにして、ＲＩＥ
によりＴＥＯＳ膜９４をエッチングし、ＴＥＯＳ膜９４
に、ビット線やダミービット線などのための配線溝を形
成する。この時、シリコン窒化膜９３は、ＲＩＥにおけ
るエッチングストッパとして機能する。この後、レジス
トパターンが除去される。

【０３０９】再び、ＰＥＰによりレジストパターンを形
成する。このレジストパターンをマスクにして、ＲＩＥ
により、シリコン窒化膜９３及びＴＥＯＳ膜９２に、配
線６５Ｂ，６６Ｂに達するコンタクトホールＢ及びその
他のコンタクトホールＳＳ１，ＳＳ２を形成する。この
後、レジストパターンが除去される。

【０３１０】この後、配線溝の内面及びコンタクトホー
ルの内面に、例えば、チタンと窒化チタンの積層からな
るバリアメタル６８を形成する。また、ＴＥＯＳ膜９４
上に、配線溝及びコンタクトホールを完全に満たす金属
膜（例えば、アルミニウム膜）６９を形成する。この金
属膜６９を、ＣＭＰ法により研磨し、配線溝及びコンタ
クトホール内のみに残すと、複数のビット線ＢＬ、及び
ソース側セレクトゲート電極ＳＧＳ（下）を配線ＳＳＬ
に接続するための配線９５が形成される。

【０３１１】なお、これらの配線上には、シリコン窒化
膜からなるパッシベーション膜が形成される。

【０３１２】以上の製造工程により、本発明のメモリセ
ル及びセレクトゲートトランジスタを有するＮＡＮＤ型
ＥＥＰＲＯＭが完成する。

【０３１３】次に、本発明のメモリセル及びセレクトゲ
ートトランジスタを有するＮＡＮＤ型ＥＥＰＲＯＭのメ
モリセルアレイ部の製造方法の第２例について説明す
る。

【０３１４】本例の製造方法の特徴は、メモリセル及び
セレクトゲートトランジスタのゲートエッジ部に確実に
ゲートオフセット領域を設けるため、ｎ型拡散層（ソー
ス／ドレイン）の形成のためのイオン注入工程前に、メ
モリセル及びセレクトゲートトランジスタの側壁に所定
の厚さを有する側壁絶縁膜（スペーサ）を形成した点に
ある。

【０３１５】まず、シリコン基板４０上に、コントロー
ルゲート電極ＣＧ０〜ＣＧ１５、セレクトゲート電極Ｓ
ＧＳ，ＳＧＤ及びフローティングゲート電極ＦＧを形成
するまでを、上述の第１例と同様の製造方法により実行
する（図１１〜図２８）。

【０３１６】次に、図４１に示すように、例えば、ＣＶ
Ｄ法を用いて、コントロールゲート電極ＣＧ０〜ＣＧ１
５、セレクトゲート電極ＳＧＳ，ＳＧＤ及びフローティ
ングゲート電極ＦＧを覆う厚さ約４０ｎｍのシリコン酸
化膜６０Ａを形成する。この後、ＲＩＥにより、シリコ
ン酸化膜６０Ａをエッチングすると、このシリコン酸化
膜６０Ａは、コントロールゲート電極ＣＧ０〜ＣＧ１
５、セレクトゲート電極ＳＧＳ，ＳＧＤ及びフローティ
ングゲート電極ＦＧの側壁のみに残存する。

【０３１７】そして、図４２に示すように、シリコン窒
化膜５８（コントロールゲート電極及びセレクトゲー
ト）及び側壁絶縁膜（スペーサ又はサイドウォール）と
してのシリコン酸化膜６０Ａをマスクにして、セルフア
ラインにより、ｐ型ウェル領域４３にｎ型不純物（例え
ば、リン）をイオン注入し、ｎ型拡散層６１，６１ａ，
６１ｂを形成する。

【０３１８】この後、上述の第１例に示す製造方法と同
様の方法によりＮＡＮＤ型ＥＥＰＲＯＭを完成させる
（図３０〜図４０）。但し、シリコン窒化膜６０の形成
は、行わない。

【０３１９】このように、ｎ型拡散層（ソース／ドレイ
ン）の形成のためのイオン注入工程前に、メモリセル及
びセレクトゲートトランジスタの側壁に所定の厚さを有
する側壁絶縁膜（スペーサ又はサイドウォール）を形成
することにより、メモリセル及びセレクトゲートトラン
ジスタのゲートエッジ部に確実にゲートオフセット領域
を設けることができる。

【０３２０】なお、本例では、側壁絶縁膜としてシリコ
ン酸化膜（ＴＥＯＳ膜）を用いたが、これに代えて、シ
リコン窒化膜を用いてもよい。また、本例においては、
コントロールゲート電極を構成するタングステンシリサ
イド膜の酸化を防止するため、シリコン窒化膜を形成す
る工程を追加してもよい。また、コントロールゲート電
極をポリシリコン膜のみから構成してもよい。

【０３２１】次に、本発明のメモリセル及びセレクトゲ
ートトランジスタを有するＮＡＮＤ型ＥＥＰＲＯＭのメ
モリセルアレイ部の製造方法の第３例について説明す
る。

【０３２２】本例の製造方法の特徴は、ｎ型拡散層（ソ
ース／ドレイン）の形成のためのイオン注入工程後に行
われるフローティングゲート電極及びコントロールゲー
ト電極の酸化工程（いわゆる後酸化と呼ばれる）を利用
し、メモリセル及びセレクトゲートトランジスタのゲー
トエッジ部にゲートオフセット領域を設ける点にある。

【０３２３】ＮＡＮＤ型ＥＥＰＲＯＭでは、フローティ
ングゲート電極及びコントロールゲート電極がそれぞれ
ポリシリコン膜から構成される場合、例えば、フローテ
ィングゲート電極のエッジ部を丸めて局所的な電界集中
を緩和するなどの目的のため、熱酸化によりフローティ
ングゲート電極及びコントロールゲート電極を酸化する
酸化工程が行われる。

【０３２４】この酸化工程では、フローティングゲート
電極及びコントロールゲート電極のエッジ部に、バーズ
ビーク状にシリコン酸化膜が形成される。よって、フロ
ーティングゲート電極の基板側のエッジ部のシリコン酸
化膜の厚さを制御することにより、いわゆるゲートオフ
セット領域を形成できる。

【０３２５】まず、シリコン基板４０上に、コントロー
ルゲート電極ＣＧ０〜ＣＧ１５、セレクトゲート電極Ｓ
ＧＳ，ＳＧＤ及びフローティングゲート電極ＦＧを形成
するまでを、上述の第１例と同様の製造方法により実行
する（図１１〜図２８）。但し、フローティングゲート
電極及びコントロールゲート電極は、それぞれポリシリ
コン膜７０，７１のみから構成されるものとする（図４
３及び図４４参照）。

【０３２６】次に、図４３に示すように、シリコン窒化
膜５８（コントロールゲート電極及びセレクトゲート）
をマスクにして、セルフアラインにより、ｐ型ウェル領
域４３にｎ型不純物（例えば、リン）をイオン注入し、
ｎ型拡散層６１，６１ａ，６１ｂを形成する。

【０３２７】次に、図４４に示すように、熱酸化を行
い、フローティングゲート電極（ポリシリコン膜）７０
及びコントロールゲート電極（ポリシリコン膜）７１を
酸化し、例えば、厚さが約１０ｎｍのシリコン酸化膜７
３を形成する。ここで、フローティングゲート電極７０
及びコントロールゲート電極７１のエッジ部は、バーズ
ビーク状に酸化されるため、シリコン酸化膜７３の厚さ
は、フローティングゲート電極７０及びコントロールゲ
ート電極７１のエッジ部で最も厚くなる。

【０３２８】従って、フローティングゲート電極７０及
びコントロールゲート電極７１の酸化工程における条件
を調節し、フローティングゲート電極７０の基板４０側
のエッジ部のシリコン酸化膜７３の厚さを制御すること
により、容易に、ゲートオフセット領域を形成すること
ができる。

【０３２９】この後、上述の第１例に示す製造方法と同
様の方法によりＮＡＮＤ型ＥＥＰＲＯＭを完成させる
（図３０〜図４０）。

【０３３０】このように、ｎ型拡散層（ソース／ドレイ
ン）の形成のためのイオン注入工程後に行われるフロー
ティングゲート電極及びコントロールゲート電極の酸化
工程を利用しても、メモリセル及びセレクトゲートトラ
ンジスタのゲートエッジ部にゲートオフセット領域を設
けることができる。

【０３３１】次に、本発明のメモリセル及びセレクトゲ
ートトランジスタを有するＮＡＮＤ型ＥＥＰＲＯＭのメ
モリセルアレイ部の製造方法の第４例について説明す
る。

【０３３２】本例の製造方法の特徴は、ｎ型拡散層（ソ
ース／ドレイン）の形成のためのイオン注入工程前に、
いわゆるチャネルインプラ時に使用したイオンと同様の
効果を生じるｐ型不純物を予め所定量だけ注入しておく
ことで、メモリセル及びセレクトゲートトランジスタの
ゲートエッジ部にゲートオフセット領域を設ける点にあ
る。

【０３３３】まず、シリコン基板４０上に、コントロー
ルゲート電極ＣＧ０〜ＣＧ１５、セレクトゲート電極Ｓ
ＧＳ，ＳＧＤ及びフローティングゲート電極ＦＧを形成
するまでを、上述の第１例と同様の製造方法により実行
する（図１１〜図２８）。

【０３３４】次に、図４５に示すように、シリコン窒化
膜５８（コントロールゲート電極及びセレクトゲート電
極）をマスクにして、セルフアラインにより、ｐ型ウェ
ル領域４３にｐ型不純物（例えば、ホウ素）を所定量だ
け、例えば、２×１０^１３ｃｍ^−２のドーズ量でイオン
注入する。

【０３３５】次に、図４６に示すように、シリコン窒化
膜５８（コントロールゲート電極及びセレクトゲート）
をマスクにして、セルフアラインにより、ｐ型ウェル領
域４３にｎ型不純物（例えば、リン）をイオン注入す
る。この後、シリコン基板４０中の不純物の熱拡散工程
を行うと、予めソース／ドレイン部に注入しておいたｐ
型不純物がメモリセル及びセレクトゲートトランジスタ
のチャネル部に拡散する。その結果、メモリセル及びセ
レクトゲートトランジスタのゲートエッジ部の閾値が増
大し、実質的に、ｎ型拡散層６１，６１ａ，６１ｂとゲ
ートエッジ部の間に、ゲートオフセット領域が形成され
る。

【０３３６】この後、上述の第１例に示す製造方法と同
様の方法によりＮＡＮＤ型ＥＥＰＲＯＭを完成させる
（図３０〜図４０）。

【０３３７】本例の製造方法においては、各イオンの注
入条件や熱拡散工程の条件などにより、メモリセル及び
セレクトゲートトランジスタにゲートオフセット領域が
形成されたり又はされなかったりする。即ち、本例で
は、各イオンの注入条件や熱拡散工程の条件などを、ゲ
ートオフセット領域が形成されるような最適な値に制御
する必要がある。

【０３３８】本例の製造方法によりゲートオフセット領
域が形成される場合は、微細化及び多値化に対しても誤
書き込みが生じない高性能なＮＡＮＤ型ＥＥＰＲＯＭを
提供できる。また、ゲートオフセット領域の抵抗が小さ
いため、大きな読み出し電流を得ることができ、高速読
み出しが可能となる。

【０３３９】次に、本発明のメモリセル及びセレクトゲ
ートトランジスタを有するＮＡＮＤ型ＥＥＰＲＯＭのメ
モリセルアレイ部の製造方法の第５例について説明す
る。

【０３４０】本例は、上述の製造方法の第２例と第４例
を組み合わせたものである。即ち、まず、上述の第４例
の製造方法に示すように、いわゆるチャネルインプラと
同一の効果を生じるイオン、例えば、ホウ素（Ｂ）を、
ソース／ドレイン部に２×１０^１３ｃｍ^−２のドーズ量
でイオン注入する。この後、上述の第２例の製造方法に
示すように、側壁絶縁膜（スペーサ又はサイドウォー
ル）を形成する。そして、コントロールゲート電極及び
側壁絶縁膜をマスクにして、セルフアラインにより、ｐ
型ウェル領域にｎ型不純物（例えば、リン）を、例え
ば、加速電圧１５［ＫｅＶ］、ドーズ量２×１０^１３ｃ
ｍ^−２でイオン注入し、ｎ型拡散層（ソース／ドレイ
ン）を形成する。

【０３４１】この後、上述の第１例に示す製造方法と同
様の方法によりＮＡＮＤ型ＥＥＰＲＯＭを完成させる
（図３０〜図４０）。

【０３４２】このような製造方法においても、容易に、
ゲートオフセット領域を形成することができる。よっ
て、微細化及び多値化が進行しても、書き込み時に、小
さなＶｐａｓｓで容易にゲートオフセット領域の寄生ト
ランジスタをオフ状態にすることができる。このため、
Ｖｐａｓｓが印加されるメモリセルに対する誤書き込み
を防止できる。一方、選択ワード線に接続され、“０”
書き込みを行わないメモリセルのチャネルは、Ｖｐｐに
より十分に上昇させることができる。このため、Ｖｐｐ
が印加される“０”書き込みを行わないメモリセルに対
する誤書き込みも防止できる。

【０３４３】次に、本発明のメモリセル及びセレクトゲ
ートトランジスタを有するＮＡＮＤ型ＥＥＰＲＯＭのメ
モリセルアレイ部の製造方法の第６例について説明す
る。

【０３４４】本例の製造方法の特徴は、フローティング
ゲート電極の加工時に、フローティングゲート電極の側
壁が逆テーパ形状（又はオーバーハング形状）となるよ
うな条件でエッチングを行い、この後、ソース／ドレイ
ン領域のためのイオン注入を行うことで、ゲートオフセ
ット領域を設ける点にある。

【０３４５】まず、シリコン窒化膜５８をマスクにし
て、ＲＩＥにより、タングステンシリサイド膜５７、ポ
リシリコン膜５６，５５及びいわゆるインターポリ絶縁
膜（ＯＮＯ膜）５４を順次エッチングするまでを、上述
の第１例と同様の製造方法により実行する（図１１〜図
２８）。

【０３４６】次に、図４７に示すように、等方性エッチ
ング、例えば、ウエットエッチングにより、ポリシリコ
ン膜５０，４５をエッチングする。このエッチングは、
ポリシリコン膜（フローティングゲート電極）５０，４
５の側壁が逆テーパ形状（又はオーバーハング形状）と
なるような条件で行われる。その結果、メモリセル及び
セレクトゲートトランジスタの実際のゲート長は、予め
設定されたワード線（コントロールゲート線）及びセレ
クトゲート線の幅よりも狭くなっている。

【０３４７】次に、図４８に示すように、シリコン窒化
膜５８（コントロールゲート電極及びセレクトゲート電
極）をマスクにして、セルフアラインにより、ｐ型ウェ
ル領域４３にｎ型不純物（例えば、リン）をイオン注入
し、ｎ型拡散層６１，６１ａ，６１ｂを形成する。この
時、ポリシリコン膜（フローティングゲート電極）５
０，４５の側壁が逆テーパ形状（又はオーバーハング形
状）となっているため、メモリセル及びセレクトゲート
トランジスタのゲートエッジ部には、ゲートオフセット
領域が形成される。

【０３４８】この後、上述の第１例に示す製造方法と同
様の方法によりＮＡＮＤ型ＥＥＰＲＯＭを完成させる
（図３０〜図４０）。

【０３４９】このような製造方法においても、容易に、
ゲートオフセット領域を形成することができる。よっ
て、微細化及び多値化が進行しても、書き込み時に、小
さなＶｐａｓｓで容易にゲートオフセット領域の寄生ト
ランジスタをオフ状態にすることができる。このため、
Ｖｐａｓｓが印加されるメモリセルに対する誤書き込み
を防止できる。一方、選択ワード線に接続され、“０”
書き込みを行わないメモリセルのチャネルは、Ｖｐｐに
より十分に上昇させることができる。このため、Ｖｐｐ
が印加される“０”書き込みを行わないメモリセルに対
する誤書き込みも防止できる。

【０３５０】次に、本発明のメモリセル及びセレクトゲ
ートトランジスタを有するＮＡＮＤ型ＥＥＰＲＯＭのメ
モリセルアレイ部の製造方法の第７例について説明す
る。

【０３５１】本例の製造方法の特徴は、ソース／ドレイ
ン領域のためのイオン注入をシリコン基板の表面に対し
て斜め方向から行い（通常は垂直方向から行う）、メモ
リセル及びセレクトゲートトランジスタのドレイン側の
ゲートエッジ部にゲートオフセット領域を形成した点に
ある。

【０３５２】即ち、本例は、図７に示すメモリセル及び
セレクトゲートトランジスタの製造方法に関する。

【０３５３】まず、シリコン基板４０上に、コントロー
ルゲート電極ＣＧ０〜ＣＧ１５、セレクトゲート電極Ｓ
ＧＳ，ＳＧＤ及びフローティングゲート電極ＦＧを形成
するまでを、上述の第１例と同様の製造方法により実行
する（図１１〜図２８）。

【０３５４】次に、図４９に示すように、シリコン窒化
膜５８（コントロールゲート電極及びセレクトゲート電
極）をマスクにして、セルフアラインにより、ｐ型ウェ
ル領域４３にｎ型不純物（例えば、リン）をイオン注入
し、ｎ型拡散層６１，６１ａ，６１ｂを形成する。この
時、イオン注入は、シリコン基板４０の表面に対して垂
直方向から行うのではなく、斜め方向から行うようにし
ている。例えば、シリコン基板４０の表面に垂直な方向
に対してソース側に７°程度傾けた方向からイオン注入
を行う。この場合、メモリセル及びセレクトゲートトラ
ンジスタのドレイン側のゲートエッジ部には、ゲートオ
フセット領域が形成される。

【０３５５】この後、上述の第１例に示す製造方法と同
様の方法によりＮＡＮＤ型ＥＥＰＲＯＭを完成させる
（図３０〜図４０）。

【０３５６】このような製造方法においても、容易に、
ゲートオフセット領域を形成することができる。よっ
て、微細化及び多値化が進行しても、書き込み時に、小
さなＶｐａｓｓで容易にゲートオフセット領域の寄生ト
ランジスタをオフ状態にすることができる。このため、
Ｖｐａｓｓが印加されるメモリセルに対する誤書き込み
を防止できる。一方、選択ワード線に接続され、“０”
書き込みを行わないメモリセルのチャネルは、Ｖｐｐに
より十分に上昇させることができる。このため、Ｖｐｐ
が印加される“０”書き込みを行わないメモリセルに対
する誤書き込みも防止できる。

【０３５７】

【発明の効果】本発明によれば、メモリセルとセレクト
ゲートトランジスタのゲートエッジ部或いはメモリセル
又はセレクトゲートトランジスタとのゲートエッジ部
に、読み出し動作に大きな影響を与えない程度の高抵抗
のオフセット領域を設けること、又は、通常の拡散領域
（ソース／ドレイン、チャネル部など）とは異なる不純
物プロファイルを形成することにより、これらメモリセ
ル及びセレクトゲートトランジスタに寄生した、これら
トランジスタの閾値よりも大きな閾値を有する寄生トラ
ンジスタを形成することができる。

【０３５８】この寄生トランジスタは、セルフブースト
やローカルセルフブーストなどの書き込み方式において
カットオフトランジスタとして作用する。このカットオ
フトランジスタとしての作用は、従来の誤書き込みが生
じ易いとされるケースになればなるほど大きくなるた
め、書き込み動作時における誤書き込み防止対策に非常
に有効である。

【０３５９】また、寄生トランジスタの存在により、書
き込み動作時に、選択ワード線に接続される消去状態を
維持するメモリセルのチャネルをフローティング状態に
できるため、通常のセルフブースト書き込み方式の電位
関係においても、擬似的にローカルセルフブースト書き
込み方式の状態を作り出すことができる。

【０３６０】このような構造のメモリセルを用いること
によって、ＮＡＮＤ型ＥＥＰＲＯＭのセルフブーストや
ローカルセルフブースト書き込み方式による書き込み動
作時に、選択ワード線及び非選択ビット線に接続されて
いるメモリセルのチャネル電位を非常に大きくすること
ができ、誤書き込み特性を極めて大きく改善することが
できる。

【０３６１】また、本発明のメモリセル及びセレクトゲ
ートトランジスタは、ゲート長の微細化が進むにつれて
問題となる短チャネル効果に起因する様々な問題を抑制
する。この問題とは、例えば、書き込み特性のばらつ
き、書き込み／読み出し時間の増大、読み出し時のデー
タ保持特性の劣化などである。

【０３６２】また、本発明は、特に、０．２５μｍルー
ル以下のデザインルールでデバイス設計され、かつ、１
つのメモリセルに３つ以上のデータを記憶する多値メモ
リにおいて、その効力を発揮する。つまり、従来の多値
メモリでは、書き込み閾値が大きくなると、セルフブー
スト方式又はローカルセルフブースト方式による書き込
み時に誤書き込みが多くなり、これがメモリの多値化及
び微細化を妨げていた。ところが、本発明のメモリセル
は、閾値が高いほどカットオフ特性が改善されるので、
誤書き込みなしに、多値化及び微細化を達成できる。

【０３６３】また、本発明のメモリセルの構造は、従
来、提案されている誤書き込みを改善するためのメモリ
セル構造（ブースタープレート、チャネルブーストキャ
パシタンス（ＣＢＣ）ゲートなど）よりも非常に簡単で
あり、製作し易く、コストの増大もほとんどない。

【０３６４】従って、本発明は、特に、２５６メガビッ
ト以上のメモリ容量を有するＮＡＮＤ型ＥＥＰＲＯＭに
おいて、４値、８値などメモリの多値化が進み、誤書き
込みが多発するような可能性のあるものに非常に有効で
あり、本発明を適用すれば、誤書き込みがない高信頼性
のＮＡＮＤ型ＥＥＰＲＯＭを提供できる。

【０３６５】このように、本発明のメモリセルは、今後
のＮＡＮＤ型ＥＥＰＲＯＭの微細化、多値化に最も適し
たものといえる。

【図面の簡単な説明】

【図１】本発明が適用されるＥＥＰＲＯＭの一例を示す
図。

【図２】本発明のＮＡＮＤセルユニットの等価回路図。

【図３】本発明のメモリセル及びセレクトゲートトラン
ジスタの等価回路図。

【図４】本発明のメモリセル及びセレクトゲートトラン
ジスタについて基板バイアス効果を示す図。

【図５】本発明のメモリセルの等価回路図。

【図６】本発明及び従来のメモリセルの特性を示す図。

【図７】本発明のメモリセル及びセレクトゲートトラン
ジスタの等価回路図。

【図８】本発明のメモリセルのデバイス構造の一例を示
す図。

【図９】本発明のメモリセルのデバイス構造の一例を示
す図。

【図１０】本発明のメモリセル及びセレクトゲートトラ
ンジスタのデバイス構造の一例を示す図。

【図１１】本発明の製造方法の第１例の一工程を示す断
面図。

【図１２】本発明の製造方法の第１例の一工程を示す断
面図。

【図１３】本発明の製造方法の第１例の一工程を示す断
面図。

【図１４】本発明の製造方法の第１例の一工程を示す断
面図。

【図１５】本発明の製造方法の第１例の一工程を示す断
面図。

【図１６】本発明の製造方法の第１例の一工程を示す断
面図。

【図１７】本発明の製造方法の第１例の一工程を示す断
面図。

【図１８】本発明の製造方法の第１例の一工程を示す断
面図。

【図１９】本発明の製造方法の第１例の一工程を示す断
面図。

【図２０】本発明の製造方法の第１例の一工程を示す断
面図。

【図２１】本発明の製造方法の第１例の一工程を示す平
面図。

【図２２】本発明の製造方法の第１例の一工程を示す平
面図。

【図２３】本発明の製造方法の第１例の一工程を示す断
面図。

【図２４】本発明の製造方法の第１例の一工程を示す平
面図。

【図２５】本発明の製造方法の第１例の一工程を示す平
面図。

【図２６】本発明の製造方法の第１例の一工程を示す断
面図。

【図２７】図２４のＸＸＶＩＩ−ＸＸＶＩＩ線に沿う断
面図。

【図２８】図２５のＸＸＶＩＩＩ−ＸＸＶＩＩＩ線に沿
う断面図。

【図２９】本発明の製造方法の第１例の一工程を示す断
面図。

【図３０】本発明の製造方法の第１例の一工程を示す断
面図。

【図３１】本発明の製造方法の第１例の一工程を示す平
面図。

【図３２】本発明の製造方法の第１例の一工程を示す平
面図。

【図３３】本発明の製造方法の第１例の一工程を示す断
面図。

【図３４】図３１のＸＸＸＩＶ−ＸＸＸＩＶ線に沿う断
面図。

【図３５】図３１のＸＸＸＶ−ＸＸＸＶ線に沿う断面
図。

【図３６】図３２のＸＸＸＶＩ−ＸＸＸＶＩ線に沿う断
面図。

【図３７】図３２のＸＸＸＶＩＩ−ＸＸＸＶＩＩ線に沿
う断面図。

【図３８】本発明の製造方法の第１例の一工程を示す平
面図。

【図３９】本発明の製造方法の第１例の一工程を示す平
面図。

【図４０】本発明の製造方法の第１例の一工程を示す断
面図。

【図４１】本発明の製造方法の第２例の一工程を示す断
面図。

【図４２】本発明の製造方法の第２例の一工程を示す断
面図。

【図４３】本発明の製造方法の第３例の一工程を示す断
面図。

【図４４】本発明の製造方法の第３例の一工程を示す断
面図。

【図４５】本発明の製造方法の第４例の一工程を示す断
面図。

【図４６】本発明の製造方法の第４例の一工程を示す断
面図。

【図４７】本発明の製造方法の第６例の一工程を示す断
面図。

【図４８】本発明の製造方法の第６例の一工程を示す断
面図。

【図４９】本発明の製造方法の第７例の一工程を示す断
面図。

【図５０】ＮＡＮＤ型ＥＥＰＲＯＭの等価回路図。

【図５１】従来のＮＡＮＤセルユニットのデバイス構造
を示す断面図。

【図５２】従来のＮＡＮＤセルの誤書き込みの問題を説
明するための図。

【図５３】メモリセルに寄生する容量について示す図。

【図５４】従来のＮＡＮＤ型ＥＥＰＲＯＭのデバイス構
造の一例を示す平面図。

【図５５】図５４のＬＶ−ＬＶ線に沿う断面図。

【図５６】図５４のＬＶＩ−ＬＶＩ線に沿う断面図。

【図５７】ＮＡＮＤ型ＥＥＰＲＯＭのデバイス構造の他
の例を示す平面図。

【図５８】ＮＡＮＤ型ＥＥＰＲＯＭのデバイス構造の他
の例を示す平面図。

【図５９】セルフブースト書き込み時の電位関係につい
て示すタイミング図。

【図６０】従来のメモリセルの特性について示す図。

【図６１】ＣＢＣゲート構造を有するＮＡＮＤ型ＥＥＰ
ＲＯＭを示す平面図。

【図６２】図６１のＬＸＩＩ−ＬＸＩＩ線に沿う断面
図。

【図６３】ローカルセルフブースト書き込み時の電位関
係について示す図。

【符号の説明】

２：素子領域、３ａ：素子分離領域、４：ゲート絶縁膜、５：フローティングゲート
電極、６：インターポリ絶縁膜、７：コントロールゲート電
極、８：層間絶縁膜、９：ビット線、１０：Ｐ型シリコン基板、１１：Ｎ型ウェル、１２：Ｐ型ウェル、１ａ，１ｂ，１ｃ，１３，１３ａ，１３ｂ：Ｎ型拡散
層、１４：ビット線コンタクト
部、１５：ソース線、１６：ソース線コンタクト
部、１７：ＣＢＣゲート電極、１８：コンタクト部、４０：Ｐ型シリコン基板、４１ａ：シリコン酸化膜、４２：Ｎ型ウェル領域、４３：Ｐ型ウェル領域、４４：Ｐ型フィールド領
域、４５，５０，５５，５６，７０，７１：ポリシリコン
膜、４６，５１，５２，５８，６０：シリコン窒化膜、４７，５９，６０Ａ：シリコン酸化膜、４８：トレンチ、４９：素子分離膜（ＳＴ
Ｉ）、６４，９２，９４：ＴＥＯＳ膜、５３：スリット、５４：絶縁膜（ＯＮＯ
膜）、５７：タングステンシリサ
イド膜、６１：ｎ型拡散層、６１ａ：ソース拡散層、６１ｂ：ドレイン拡散層、６２：ＢＰＳＧ膜、６６：タングステン膜、６５，６８：バリアメタル（Ｔｉ
／ＴｉＮ）、６９：金属膜、７２：Ｐ型拡散層、７３：シリコン酸化膜、９１，９３：シリコン窒化膜（エ
ッチングストッパ）、１１１：メモリセルアレイ、１１２：ＮＡＮＤセルユニッ
ト、１１３：ロウデコーダ、１１４：配線群（コントロー
ルゲート線、セレクトゲート線）、１１５：セレクトゲートドラ
イバ、１１６：コントロールゲート
ドライバ、１１７，１１９：スイッチ回路、１１８：Ｖｃｃ／ＧＮＤ供給
回路、１２０：ラッチ機能を持つセ
ンスアンプ回路、１２１：カラムデコーダ、１２２：カラム選択回路、１２３：Ｉ／Ｏバッファ。

フロントページの続きＦターム(参考） 5B025 AA03 AB01 AC01 AE08 5F001 AA25 AA43 AB03 AB08 AC02 AD12 AD41 AD44 AD53 AD61 AD62 AE02 AE08 AF06 AF20 AG02 AG10 AG12 AG21 AG40 5F083 EP02 EP23 EP33 EP34 EP35 EP55 EP76 ER03 ER09 ER14 ER19 ER21 ER22 ER23 GA09 GA15 GA30 JA04 JA36 KA01 LA03 LA04 LA05 LA10 LA16 NA01 NA02 PR12 PR21 PR37 PR40 PR43 PR44 PR46 PR53 PR54 PR56 ZA21 ZA28

Claims

【特許請求の範囲】

【請求項１】複数のＮＡＮＤセルユニットを有し、各
ＮＡＮＤセルユニットは、直列接続された複数のメモリ
セルからなるＮＡＮＤセル列と、前記ＮＡＮＤセル列に
接続されるセレクトゲートトランジスタとを備えた不揮
発性半導体メモリにおいて、前記複数のメモリセルの各
々又は前記セレクトゲートトランジスタは、ゲート電極
を共有する直列接続されたメイントランジスタと少なく
とも一つの寄生トランジスタにより等価的に表され、前
記メイントランジスタは、前記ゲート電極の中央部に形
成され、前記少なくとも一つの寄生トランジスタは、前
記ゲート電極のソース側及びドレイン側のエッジ部の少
なくとも一方に形成され、前記少なくとも一つの寄生ト
ランジスタの閾値は、前記メイントランジスタの閾値よ
りも高いことを特徴とする不揮発性半導体メモリ。
【請求項２】前記少なくとも一つの寄生トランジスタ
は、前記ゲート電極のソース側及びドレイン側のエッジ
部の双方に形成されることを特徴とする請求項１記載の
不揮発性半導体メモリ。
【請求項３】前記ゲート電極のエッジ部とソース／ド
レイン領域の間のスペースからなるオフセット領域が設
けられ、前記少なくとも一つの寄生トランジスタは、前
記オフセット領域に形成されることを特徴とする請求項
１記載の不揮発性半導体メモリ。
【請求項４】前記複数のメモリセルの各々又は前記セ
レクトゲートトランジスタは、前記ゲート電極の側壁部
にスペーサを有し、前記オフセット領域は、前記スペー
サの直下に設けられることを特徴とする請求項３記載の
不揮発性半導体メモリ。
【請求項５】前記複数のメモリセルの各々又は前記セ
レクトゲートトランジスタは、前記ゲート電極のエッジ
部にバーズビーク状の酸化膜を有し、前記オフセット領
域は、前記バーズビーク状の酸化膜の直下に設けられる
ことを特徴とする請求項３記載の不揮発性半導体メモ
リ。
【請求項６】前記複数のメモリセルの各々又は前記セ
レクトゲートトランジスタは、前記ゲート電極の側壁が
オーバーハング形状を有し、前記オフセット領域は、前
記ゲート電極の前記オーバーハング形状の部分の直下に
設けられることを特徴とする請求項３記載の不揮発性半
導体メモリ。
【請求項７】ワード線に書き込み電位又は転送電位が
印加される書き込み動作時、前記複数のメモリセルのう
ち消去状態のメモリセルは、チャネルが接地電位のとき
にオン状態、チャネルが所定の正電位以上のときにオフ
状態であることを特徴とする請求項１記載の不揮発性半
導体メモリ。
【請求項８】前記書き込み動作時、選択ワード線に接
続された書き込みを禁止するメモリセルのチャネル電位
は、前記書き込み電位及び前記転送電位によって昇圧さ
れ、かつ、前記チャネルが前記所定の正電位になった後
は前記書き込み電位によって最大値まで昇圧されること
を特徴とする請求項７記載の不揮発性半導体メモリ。
【請求項９】前記書き込み動作時、選択ワード線が最
もビット線側にあり、前記選択ワード線に接続された書
き込みを禁止するメモリセルのソース線側に隣接するメ
モリセルが書き込み状態である場合、前記選択ワード線
に接続された書き込みを禁止するメモリセルのチャネル
電位は、前記書き込み電位によって最大値まで昇圧され
ることを特徴とする請求項７記載の不揮発性半導体メモ
リ。
【請求項１０】前記複数のメモリセルに対しては、前
記選択ワード線に接続された書き込みを禁止するメモリ
セルのチャネルを、少なくともそのメモリセルのゲート
電極とチャネルの間の容量カップリングにより上昇させ
る書き込み方式が適用されることを特徴とする請求項７
又は８又は９記載の不揮発性半導体メモリ。
【請求項１１】前記少なくとも一つの寄生トランジス
タの基板バイアス効果は、前記メイントランジスタの基
板バイアス効果よりも大きいことを特徴とする請求項１
記載の不揮発性半導体メモリ。
【請求項１２】前記複数のメモリセルの各々又は前記
セレクトゲートトランジスタは、前記メイントランジス
タのみを備えるメモリセル又はセレクトゲートトランジ
スタに比べて、閾値が高く、かつ、基板バイアス効果が
大きくなっていることを特徴とする請求項１記載の不揮
発性半導体メモリ。
【請求項１３】前記複数のメモリセルの各々又は前記
セレクトゲートトランジスタは、所定のチャネル電位よ
りも高いチャネル電位の範囲では、前記所定のチャネル
電位よりも低いチャネル電位の範囲よりも、基板バイア
ス効果が大きくなっていることを特徴とする請求項１記
載の不揮発性半導体メモリ。
【請求項１４】複数のＮＡＮＤセルユニットを有し、
各ＮＡＮＤセルユニットは、直列接続された複数のメモ
リセルからなるＮＡＮＤセル列と、前記ＮＡＮＤセル列
に接続されるセレクトゲートトランジスタとを備える不
揮発性半導体メモリにおいて、前記複数のメモリセルの
各々又は前記セレクトゲートトランジスタは、所定のチ
ャネル電位よりも高いチャネル電位の範囲では、前記所
定のチャネル電位よりも低いチャネル電位の範囲より
も、基板バイアス効果が大きくなっていることを特徴と
する不揮発性半導体メモリ。
【請求項１５】複数のＮＡＮＤセルユニットを有し、
各ＮＡＮＤセルユニットは、直列接続された複数のメモ
リセルからなるＮＡＮＤセル列と、前記ＮＡＮＤセル列
に接続されるセレクトゲートトランジスタとを備える不
揮発性半導体メモリにおいて、前記複数のメモリセルの
各々又は前記セレクトゲートトランジスタは、ゲート電
極のエッジ部とソース／ドレイン領域の間のスペースか
らなるオフセット領域を有していることを特徴とする不
揮発性半導体メモリ。
【請求項１６】直列接続された複数のメモリセルから
なるＮＡＮＤセル列と前記ＮＡＮＤセル列の一端又は両
端に接続されるセレクトゲートトランジスタとを有する
不揮発性半導体メモリの製造方法において、第１導電型
の半導体基板上に前記複数のメモリセル及び前記セレク
トゲートトランジスタのゲート電極を形成する工程と、
前記複数のメモリセル又は前記セレクトゲートトランジ
スタのゲート電極をマスクにして前記半導体基板中に第
１導電型の不純物をイオン注入した後、前記複数のメモ
リセル又は前記セレクトゲートトランジスタのゲート電
極をマスクにして前記半導体基板中に第２導電型の不純
物をイオン注入し、前記複数のメモリセル又は前記セレ
クトゲートトランジスタのソース／ドレイン領域を形成
する工程とを具備することを特徴とする不揮発性半導体
メモリの製造方法。
【請求項１７】直列接続された複数のメモリセルから
なるＮＡＮＤセル列と前記ＮＡＮＤセル列の一端又は両
端に接続されるセレクトゲートトランジスタとを有する
不揮発性半導体メモリの製造方法において、等方性エッ
チングにより前記半導体基板上に側壁がオーバーハング
形状の前記複数のメモリセル又は前記セレクトゲートト
ランジスタのゲート電極を形成する工程と、前記複数の
メモリセル又は前記セレクトゲートトランジスタのゲー
ト電極をマスクにして前記半導体基板中に第２導電型の
不純物をイオン注入し、前記複数のメモリセル又は前記
セレクトゲートトランジスタのソース／ドレイン領域を
形成すると共に、前記ゲート電極の前記オーバーハング
形状の部分に前記ゲート電極のエッジ部と前記ソース／
ドレイン領域の間のスペースからなるオフセット領域を
形成する工程とを具備することを特徴とする不揮発性半
導体メモリの製造方法。
【請求項１８】直列接続された複数のメモリセルから
なるＮＡＮＤセル列と前記ＮＡＮＤセル列の一端又は両
端に接続されるセレクトゲートトランジスタとを有する
不揮発性半導体メモリの製造方法において、第１導電型
の半導体基板上に前記複数のメモリセル及び前記セレク
トゲートトランジスタのゲート電極を形成する工程と、
前記複数のメモリセル又は前記セレクトゲートトランジ
スタのゲート電極をマスクにして、前記半導体基板の表
面に対して斜め方向から前記半導体基板中に第２導電型
の不純物をイオン注入し、前記複数のメモリセル又は前
記セレクトゲートトランジスタのソース／ドレイン領域
を形成すると共に、前記ゲート電極のソース側又はドレ
イン側のエッジ部と前記ソース／ドレイン領域の間のス
ペースからなるオフセット領域を形成する工程とを具備
することを特徴とする不揮発性半導体メモリの製造方
法。