JP2000269366A5

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Publication number: JP2000269366A5
Application number: JP1999076061A
Authority: JP
Filing date: 1999-03-19
Publication date: 2005-07-07

Claims

複数のＮＡＮＤセルユニットを有し、各ＮＡＮＤセルユニットは、直列接続された複数のメモリセルからなるＮＡＮＤセル列と、前記ＮＡＮＤセル列に接続されるセレクトゲートトランジスタとを備えた不揮発性半導体メモリにおいて、前記複数のメモリセルの各々又は前記セレクトゲートトランジスタは、ゲート電極を共有する直列接続されたメイントランジスタと少なくとも一つの寄生トランジスタにより等価的に表され、前記メイントランジスタは、前記ゲート電極の中央部に形成され、前記少なくとも一つの寄生トランジスタは、前記ゲート電極のソース側及びドレイン側のエッジ部の少なくとも一方に形成され、前記少なくとも一つの寄生トランジスタの閾値は、前記メイントランジスタの閾値よりも高いことを特徴とする不揮発性半導体メモリ。
前記少なくとも一つの寄生トランジスタは、前記ゲート電極のソース側及びドレイン側のエッジ部の双方に形成されることを特徴とする請求項１記載の不揮発性半導体メモリ。
前記ゲート電極のエッジ部とソース／ドレイン領域の間のスペースからなるオフセット領域が設けられ、前記少なくとも一つの寄生トランジスタは、前記オフセット領域に形成されることを特徴とする請求項１記載の不揮発性半導体メモリ。
前記複数のメモリセルの各々又は前記セレクトゲートトランジスタは、前記ゲート電極の側壁部にスペーサを有し、前記オフセット領域は、前記スペーサの直下に設けられることを特徴とする請求項３記載の不揮発性半導体メモリ。
前記複数のメモリセルの各々又は前記セレクトゲートトランジスタは、前記ゲート電極のエッジ部にバーズビーク状の酸化膜を有し、前記オフセット領域は、前記バーズビーク状の酸化膜の直下に設けられることを特徴とする請求項３記載の不揮発性半導体メモリ。
前記複数のメモリセルの各々又は前記セレクトゲートトランジスタは、前記ゲート電極の側壁がオーバーハング形状を有し、前記オフセット領域は、前記ゲート電極の前記オーバーハング形状の部分の直下に設けられることを特徴とする請求項３記載の不揮発性半導体メモリ。
ワード線に書き込み電位又は転送電位が印加される書き込み動作時、前記複数のメモリセルのうち消去状態のメモリセルは、チャネルが接地電位のときにオン状態、チャネルが所定の正電位以上のときにオフ状態であることを特徴とする請求項１記載の不揮発性半導体メモリ。
前記書き込み動作時、選択ワード線に接続された書き込みを禁止するメモリセルのチャネル電位は、前記書き込み電位及び前記転送電位によって昇圧され、かつ、前記チャネルが前記所定の正電位になった後は前記書き込み電位によって最大値まで昇圧されることを特徴とする請求項７記載の不揮発性半導体メモリ。
前記書き込み動作時、選択ワード線が最もビット線側にあり、前記選択ワード線に接続された書き込みを禁止するメモリセルのソース線側に隣接するメモリセルが書き込み状態である場合、前記選択ワード線に接続された書き込みを禁止するメモリセルのチャネル電位は、前記書き込み電位によって最大値まで昇圧されることを特徴とする請求項７記載の不揮発性半導体メモリ。
前記複数のメモリセルに対しては、前記選択ワード線に接続された書き込みを禁止するメモリセルのチャネルを、少なくともそのメモリセルのゲート電極とチャネルの間の容量カップリングにより上昇させる書き込み方式が適用されることを特徴とする請求項７又は８又は９記載の不揮発性半導体メモリ。
前記少なくとも一つの寄生トランジスタの基板バイアス効果は、前記メイントランジスタの基板バイアス効果よりも大きいことを特徴とする請求項１記載の不揮発性半導体メモリ。
前記複数のメモリセルの各々又は前記セレクトゲートトランジスタは、前記メイントランジスタのみを備えるメモリセル又はセレクトゲートトランジスタに比べて、閾値が高く、かつ、基板バイアス効果が大きくなっていることを特徴とする請求項１記載の不揮発性半導体メモリ。
前記複数のメモリセルの各々又は前記セレクトゲートトランジスタは、所定のチャネル電位よりも高いチャネル電位の範囲では、前記所定のチャネル電位よりも低いチャネル電位の範囲よりも、基板バイアス効果が大きくなっていることを特徴とする請求項１記載の不揮発性半導体メモリ。
複数のＮＡＮＤセルユニットを有し、各ＮＡＮＤセルユニットは、直列接続された複数のメモリセルからなるＮＡＮＤセル列と、前記ＮＡＮＤセル列に接続されるセレクトゲートトランジスタとを備える不揮発性半導体メモリにおいて、前記複数のメモリセルの各々又は前記セレクトゲートトランジスタは、所定のチャネル電位よりも高いチャネル電位の範囲では、前記所定のチャネル電位よりも低いチャネル電位の範囲よりも、基板バイアス効果が大きくなっていることを特徴とする不揮発性半導体メモリ。
複数のＮＡＮＤセルユニットを有し、各ＮＡＮＤセルユニットは、直列接続された複数のメモリセルからなるＮＡＮＤセル列と、前記ＮＡＮＤセル列に接続されるセレクトゲートトランジスタとを備える不揮発性半導体メモリにおいて、前記複数のメモリセルの各々又は前記セレクトゲートトランジスタは、ゲート電極のエッジ部とソース／ドレイン領域の間のスペースからなるオフセット領域を有していることを特徴とする不揮発性半導体メモリ。
直列接続された複数のメモリセルからなるＮＡＮＤセル列と、前記ＮＡＮＤセル列の一端とビット線との間に接続される第１セレクトゲートトランジスタと、前記ＮＡＮＤセル列の他端とソース線との間に接続される第２セレクトゲートトランジスタとを具備し、
前記複数のメモリセルの各々は、メイントランジスタと、前記メイントランジスタを挟み込む複数の寄生トランジスタとから構成され、
前記メイントランジスタと前記複数の寄生トランジスタは、ゲート電極を共有し、前記複数の寄生トランジスタの閾値は、前記メイントランジスタの閾値よりも高いことを特徴とする不揮発性半導体メモリ。
直列接続された複数のメモリセルからなるＮＡＮＤセル列と、前記ＮＡＮＤセル列の一端とビット線との間に接続される第１セレクトゲートトランジスタと、前記ＮＡＮＤセル列の他端とソース線との間に接続される第２セレクトゲートトランジスタとを具備し、
前記複数のメモリセルの各々は、直列接続されたメイントランジスタと寄生トランジスタとから構成され、
前記メイントランジスタと前記寄生トランジスタは、ゲート電極を共有し、前記寄生トランジスタの閾値は、前記メイントランジスタの閾値よりも高いことを特徴とする不揮発性半導体メモリ。
直列接続された複数のメモリセルからなるＮＡＮＤセル列と、前記ＮＡＮＤセル列の一端とビット線との間に接続される第１セレクトゲートトランジスタと、前記ＮＡＮＤセル列の他端とソース線との間に接続される第２セレクトゲートトランジスタとを具備し、
前記第１及び第２セレクトゲートトランジスタの少なくとも１つは、メイントランジスタと、前記メイントランジスタを挟み込む複数の寄生トランジスタとから構成され、
前記メイントランジスタと前記複数の寄生トランジスタは、ゲート電極を共有し、前記複数の寄生トランジスタの閾値は、前記メイントランジスタの閾値よりも高いことを特徴とする不揮発性半導体メモリ。
直列接続された複数のメモリセルからなるＮＡＮＤセル列と、前記ＮＡＮＤセル列の一端とビット線との間に接続される第１セレクトゲートトランジスタと、前記ＮＡＮＤセル列の他端とソース線との間に接続される第２セレクトゲートトランジスタとを具備し、
前記第１及び第２セレクトゲートトランジスタの少なくとも１つは、直列接続されたメイントランジスタと寄生トランジスタとから構成され、
前記メイントランジスタと前記寄生トランジスタは、ゲート電極を共有し、前記寄生トランジスタの閾値は、前記メイントランジスタの閾値よりも高いことを特徴とする不揮発性半導体メモリ。
直列接続された複数のメモリセルからなるＮＡＮＤセル列と前記ＮＡＮＤセル列の一端又は両端に接続されるセレクトゲートトランジスタとを有する不揮発性半導体メモリの製造方法において、第１導電型の半導体基板上に前記複数のメモリセル及び前記セレクトゲートトランジスタのゲート電極を形成する工程と、前記複数のメモリセル又は前記セレクトゲートトランジスタのゲート電極をマスクにして前記半導体基板中に第１導電型の不純物をイオン注入した後、前記複数のメモリセル又は前記セレクトゲートトランジスタのゲート電極をマスクにして前記半導体基板中に第２導電型の不純物をイオン注入し、前記複数のメモリセル又は前記セレクトゲートトランジスタのソース／ドレイン領域を形成する工程とを具備することを特徴とする不揮発性半導体メモリの製造方法。
直列接続された複数のメモリセルからなるＮＡＮＤセル列と前記ＮＡＮＤセル列の一端又は両端に接続されるセレクトゲートトランジスタとを有する不揮発性半導体メモリの製造方法において、等方性エッチングにより前記半導体基板上に側壁がオーバーハング形状の前記複数のメモリセル又は前記セレクトゲートトランジスタのゲート電極を形成する工程と、前記複数のメモリセル又は前記セレクトゲートトランジスタのゲート電極をマスクにして前記半導体基板中に第２導電型の不純物をイオン注入し、前記複数のメモリセル又は前記セレクトゲートトランジスタのソース／ドレイン領域を形成すると共に、前記ゲート電極の前記オーバーハング形状の部分に前記ゲート電極のエッジ部と前記ソース／ドレイン領域の間のスペースからなるオフセット領域を形成する工程とを具備することを特徴とする不揮発性半導体メモリの製造方法。
直列接続された複数のメモリセルからなるＮＡＮＤセル列と前記ＮＡＮＤセル列の一端又は両端に接続されるセレクトゲートトランジスタとを有する不揮発性半導体メモリの製造方法において、第１導電型の半導体基板上に前記複数のメモリセル及び前記セレクトゲートトランジスタのゲート電極を形成する工程と、前記複数のメモリセル又は前記セレクトゲートトランジスタのゲート電極をマスクにして、前記半導体基板の表面に対して斜め方向から前記半導体基板中に第２導電型の不純物をイオン注入し、前記複数のメモリセル又は前記セレクトゲートトランジスタのソース／ドレイン領域を形成すると共に、前記ゲート電極のソース側又はドレイン側のエッジ部と前記ソース／ドレイン領域の間のスペースからなるオフセット領域を形成する工程とを具備することを特徴とする不揮発性半導体メモリの製造方法。