JP2000269487A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2000269487A JP2000269487A JP11068073A JP6807399A JP2000269487A JP 2000269487 A JP2000269487 A JP 2000269487A JP 11068073 A JP11068073 A JP 11068073A JP 6807399 A JP6807399 A JP 6807399A JP 2000269487 A JP2000269487 A JP 2000269487A
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- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
- H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
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- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】スイッチング損失を低減し、かつ耐圧を向上さ
せることができ、さらに低オン抵抗化も可能な半導体装
置及びその製造方法を提供する。 【解決手段】ｎ＋半導体基板２上にはｎ−エピタキシャ
ル層４が形成され、このｎ−エピタキシャル層４上には
ベース領域（ｐ形領域）６が形成されている。ベース領
域６の上部にはソース領域（ｎ＋領域）８が形成され、
ベース領域６内にはソース領域８を突ら抜き、ベース領
域６の層厚より浅いトレンチ１０が形成されている。ト
レンチ１０の底面下には、トレンチの底面１０ａからｎ
−エピタキシャル層４に達するように、ｎ−エピタキシ
ャル層４以上の濃度のｎ形領域１２が形成されている。
そして、トレンチ１０の側面上及び底面上には、ゲート
絶縁膜１４が形成され、このゲート絶縁膜１４上にはゲ
ート電極１６が形成されている。
せることができ、さらに低オン抵抗化も可能な半導体装
置及びその製造方法を提供する。 【解決手段】ｎ＋半導体基板２上にはｎ−エピタキシャ
ル層４が形成され、このｎ−エピタキシャル層４上には
ベース領域（ｐ形領域）６が形成されている。ベース領
域６の上部にはソース領域（ｎ＋領域）８が形成され、
ベース領域６内にはソース領域８を突ら抜き、ベース領
域６の層厚より浅いトレンチ１０が形成されている。ト
レンチ１０の底面下には、トレンチの底面１０ａからｎ
−エピタキシャル層４に達するように、ｎ−エピタキシ
ャル層４以上の濃度のｎ形領域１２が形成されている。
そして、トレンチ１０の側面上及び底面上には、ゲート
絶縁膜１４が形成され、このゲート絶縁膜１４上にはゲ
ート電極１６が形成されている。
Description
【０００１】
【発明の属する技術分野】この発明は、電力分野などで
利用される半導体装置及びその製造方法に係わり、特に
制御電極へのバイアス印加によってスイッチング動作を
制御するパワーＭＯＳＦＥＴ及びその製造方法に関する
ものである。
利用される半導体装置及びその製造方法に係わり、特に
制御電極へのバイアス印加によってスイッチング動作を
制御するパワーＭＯＳＦＥＴ及びその製造方法に関する
ものである。
【０００２】
【従来の技術】近年、電力変換や電力制御が行われる場
合、パワー半導体装置が不可欠なデバイスであり、なか
でもパワー半導体装置の一種であるパワーＭＯＳＦＥＴ
は、その優れた高速スイッチング性能が注目され、スイ
ッチング電源分野などでキーデバイスとして用いられて
いる。
合、パワー半導体装置が不可欠なデバイスであり、なか
でもパワー半導体装置の一種であるパワーＭＯＳＦＥＴ
は、その優れた高速スイッチング性能が注目され、スイ
ッチング電源分野などでキーデバイスとして用いられて
いる。
【０００３】以下に従来のパワーＭＯＳＦＥＴの中のト
レンチ型ｎチャネルパワーＭＯＳＦＥＴの構成を図面を
用いて説明する。
レンチ型ｎチャネルパワーＭＯＳＦＥＴの構成を図面を
用いて説明する。
【０００４】図９は、従来のトレンチ型パワーＭＯＳＦ
ＥＴの構造を示す断面図である。半導体層内にはほぼＵ
字形状の溝（以下トレンチと記す）が形成されており、
トレンチ型パワーＭＯＳＦＥＴはこのトレンチ内に制御
電極であるゲート電極が埋め込まれた構造を有してい
る。
ＥＴの構造を示す断面図である。半導体層内にはほぼＵ
字形状の溝（以下トレンチと記す）が形成されており、
トレンチ型パワーＭＯＳＦＥＴはこのトレンチ内に制御
電極であるゲート電極が埋め込まれた構造を有してい
る。
【０００５】図９に示すように、ｎ＋半導体基板１０２
上にはｎ−エピタキシャル層１０４が形成され、このｎ
−エピタキシャル層１０４上にはベース領域（ｐ形領
域）１０６が形成されている。さらに、ベース領域１０
６の上部には、ソース領域（ｎ＋領域）１０８が形成さ
れている。前記ｎ＋半導体基板１０２及びｎ−エピタキ
シャル層１０４はドレイン領域である。
上にはｎ−エピタキシャル層１０４が形成され、このｎ
−エピタキシャル層１０４上にはベース領域（ｐ形領
域）１０６が形成されている。さらに、ベース領域１０
６の上部には、ソース領域（ｎ＋領域）１０８が形成さ
れている。前記ｎ＋半導体基板１０２及びｎ−エピタキ
シャル層１０４はドレイン領域である。
【０００６】また、前記ソース領域１０８及びベース領
域１０６を貫いてｎ−エピタキシャル層１０４に突き出
すようにトレンチ１１０が形成されており、このトレン
チ１１０内にはゲート絶縁膜１１２とゲート電極１１４
が形成されている。ゲート電極１１４上には層間絶縁膜
１１６が形成され、さらに全面にはソース領域１０８と
ベース領域１０６に電気的に接続するように形成された
ソース電極１１８が設けられている。また、前記ゲート
電極１１４、ソース電極１１８、及びｎ＋半導体基板１
０２（ドレイン領域）には、それぞれゲート端子ＴＧ、
ソース端子ＴＳ、及びドレイン端子ＴＤが接続されてい
る。以上のような構造を、従来のトレンチ型パワーＭＯ
ＳＦＥＴは有している。
域１０６を貫いてｎ−エピタキシャル層１０４に突き出
すようにトレンチ１１０が形成されており、このトレン
チ１１０内にはゲート絶縁膜１１２とゲート電極１１４
が形成されている。ゲート電極１１４上には層間絶縁膜
１１６が形成され、さらに全面にはソース領域１０８と
ベース領域１０６に電気的に接続するように形成された
ソース電極１１８が設けられている。また、前記ゲート
電極１１４、ソース電極１１８、及びｎ＋半導体基板１
０２（ドレイン領域）には、それぞれゲート端子ＴＧ、
ソース端子ＴＳ、及びドレイン端子ＴＤが接続されてい
る。以上のような構造を、従来のトレンチ型パワーＭＯ
ＳＦＥＴは有している。
【０００７】
【発明が解決しようとする課題】前述したような構造を
有するトレンチ型パワーＭＯＳＦＥＴでは、本来、トレ
ンチ１１０の深さはベース領域１０６の底面と同一面上
に一致するのが特性上最もよいが、製造装置によるプロ
セスのばらつき等、プロセスマージンを考慮して必要以
上にベース領域１０６からトレンチ１１０が突き出すよ
うな構造にしている。
有するトレンチ型パワーＭＯＳＦＥＴでは、本来、トレ
ンチ１１０の深さはベース領域１０６の底面と同一面上
に一致するのが特性上最もよいが、製造装置によるプロ
セスのばらつき等、プロセスマージンを考慮して必要以
上にベース領域１０６からトレンチ１１０が突き出すよ
うな構造にしている。
【０００８】しかしながら、ベース領域１０６からトレ
ンチ１１０の突き出し量が多くなると、ゲート電極１１
４とｎ−エピタキシャル層１０４（ドレイン領域）との
対向する面積が多くなり、ゲート電極とドレイン領域と
の間の容量（以下ゲート−ドレイン容量と記す）が非常
に大きくなってしまう。ゲート−ドレイン容量が大きい
場合、高速スイッチング動作が必要な用途においては、
スイッチング速度の低下や電力損失などが大きくなり、
スイッチング損失が増大するという問題が発生する。さ
らに、トレンチ１１０の突き出し量が多いと、トレンチ
底部のコーナ近傍において電界集中が発生し、ドレイン
領域とベース領域との間の耐圧が低下してしまう。
ンチ１１０の突き出し量が多くなると、ゲート電極１１
４とｎ−エピタキシャル層１０４（ドレイン領域）との
対向する面積が多くなり、ゲート電極とドレイン領域と
の間の容量（以下ゲート−ドレイン容量と記す）が非常
に大きくなってしまう。ゲート−ドレイン容量が大きい
場合、高速スイッチング動作が必要な用途においては、
スイッチング速度の低下や電力損失などが大きくなり、
スイッチング損失が増大するという問題が発生する。さ
らに、トレンチ１１０の突き出し量が多いと、トレンチ
底部のコーナ近傍において電界集中が発生し、ドレイン
領域とベース領域との間の耐圧が低下してしまう。
【０００９】そこでこの発明は、前記課題に鑑みてなさ
れたものであり、スイッチング損失を低減し、かつ耐圧
を向上させることができ、さらに低オン抵抗化も可能な
半導体装置及びその製造方法を提供することを目的とす
る。
れたものであり、スイッチング損失を低減し、かつ耐圧
を向上させることができ、さらに低オン抵抗化も可能な
半導体装置及びその製造方法を提供することを目的とす
る。
【００１０】
【課題を解決するための手段】前記目的を達成するため
に、この発明に係る半導体装置は、半導体基板上に形成
された第１導電形の第１の半導体領域と、前記第１の半
導体領域上に形成された第２導電形の第２の半導体領域
と、前記第２の半導体領域内に形成された第１導電形の
第３の半導体領域と、前記第２の半導体領域内に前記第
３の半導体領域を突ら抜いて形成された、前記第２の半
導体領域の層厚より浅いトレンチと、前記トレンチの底
面下に、前記トレンチの底面から前記第１の半導体領域
に達するように形成された、第１導電形で前記第１の半
導体領域以上の濃度の第４の半導体領域と、前記トレン
チの側面上及び底面上に形成されたゲート絶縁膜と、前
記ゲート絶縁膜上に形成されたゲート電極とを具備する
ことを特徴とする。
に、この発明に係る半導体装置は、半導体基板上に形成
された第１導電形の第１の半導体領域と、前記第１の半
導体領域上に形成された第２導電形の第２の半導体領域
と、前記第２の半導体領域内に形成された第１導電形の
第３の半導体領域と、前記第２の半導体領域内に前記第
３の半導体領域を突ら抜いて形成された、前記第２の半
導体領域の層厚より浅いトレンチと、前記トレンチの底
面下に、前記トレンチの底面から前記第１の半導体領域
に達するように形成された、第１導電形で前記第１の半
導体領域以上の濃度の第４の半導体領域と、前記トレン
チの側面上及び底面上に形成されたゲート絶縁膜と、前
記ゲート絶縁膜上に形成されたゲート電極とを具備する
ことを特徴とする。
【００１１】また、この発明に係る半導体装置は、半導
体基板上に形成された第１導電形の第１の半導体領域
と、前記第１の半導体領域上に形成された第２導電形の
第２の半導体領域と、前記第２の半導体領域内に形成さ
れた第１導電形の第３の半導体領域と、前記第２の半導
体領域内に前記第３の半導体領域を突ら抜いて形成され
た、前記第２の半導体領域の層厚より浅いトレンチと、
前記トレンチの底面下の前記第２の半導体領域に形成さ
れた、第１導電形で前記第１の半導体領域以上の濃度の
第４の半導体領域と、前記トレンチの側面上及び底面上
に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形
成されたゲート電極とを具備することを特徴とする。
体基板上に形成された第１導電形の第１の半導体領域
と、前記第１の半導体領域上に形成された第２導電形の
第２の半導体領域と、前記第２の半導体領域内に形成さ
れた第１導電形の第３の半導体領域と、前記第２の半導
体領域内に前記第３の半導体領域を突ら抜いて形成され
た、前記第２の半導体領域の層厚より浅いトレンチと、
前記トレンチの底面下の前記第２の半導体領域に形成さ
れた、第１導電形で前記第１の半導体領域以上の濃度の
第４の半導体領域と、前記トレンチの側面上及び底面上
に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形
成されたゲート電極とを具備することを特徴とする。
【００１２】また、この発明に係る半導体装置は、半導
体基板上に形成された第１導電形の第１の半導体領域
と、前記第１の半導体領域上に形成された、第２導電形
の第２の半導体領域と、前記第２の半導体領域内に形成
された第１導電形の第３の半導体領域と、前記第２の半
導体領域内に前記第３の半導体領域を突ら抜いて形成さ
れた、前記第２の半導体領域の層厚より浅いトレンチ
と、前記トレンチの底面下の前記第２の半導体領域及び
この第２の半導体領域下の第１の半導体領域に形成され
た、第１導電形で前記第１の半導体領域以上の濃度の第
４の半導体領域と、前記トレンチの側面上及び底面上に
形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成
されたゲート電極とを具備することを特徴とする。
体基板上に形成された第１導電形の第１の半導体領域
と、前記第１の半導体領域上に形成された、第２導電形
の第２の半導体領域と、前記第２の半導体領域内に形成
された第１導電形の第３の半導体領域と、前記第２の半
導体領域内に前記第３の半導体領域を突ら抜いて形成さ
れた、前記第２の半導体領域の層厚より浅いトレンチ
と、前記トレンチの底面下の前記第２の半導体領域及び
この第２の半導体領域下の第１の半導体領域に形成され
た、第１導電形で前記第１の半導体領域以上の濃度の第
４の半導体領域と、前記トレンチの側面上及び底面上に
形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成
されたゲート電極とを具備することを特徴とする。
【００１３】また、この発明に係る半導体装置の製造方
法は、半導体基板上に第１導電形の第１の半導体領域を
形成する工程と、前記第１の半導体領域の上部に、第２
導電形の第２の半導体領域を形成する工程と、前記第２
の半導体領域の上部に、第１導電形の第３の半導体領域
を形成する工程と、前記第２の半導体領域内に、前記第
３の半導体領域を突ら抜くように前記第２の半導体領域
の層厚より浅いトレンチを形成する工程と、前記トレン
チの底面下に、前記トレンチの底面から前記第１の半導
体領域に達するように第１導電形で前記第１の半導体領
域以上の濃度の第４の半導体領域を形成する工程と、前
記トレンチの側面上及び底面上にゲート絶縁膜を形成す
る工程と、前記ゲート絶縁膜の内面上にゲート電極を形
成する工程とを具備することを特徴とする。
法は、半導体基板上に第１導電形の第１の半導体領域を
形成する工程と、前記第１の半導体領域の上部に、第２
導電形の第２の半導体領域を形成する工程と、前記第２
の半導体領域の上部に、第１導電形の第３の半導体領域
を形成する工程と、前記第２の半導体領域内に、前記第
３の半導体領域を突ら抜くように前記第２の半導体領域
の層厚より浅いトレンチを形成する工程と、前記トレン
チの底面下に、前記トレンチの底面から前記第１の半導
体領域に達するように第１導電形で前記第１の半導体領
域以上の濃度の第４の半導体領域を形成する工程と、前
記トレンチの側面上及び底面上にゲート絶縁膜を形成す
る工程と、前記ゲート絶縁膜の内面上にゲート電極を形
成する工程とを具備することを特徴とする。
【００１４】また、この発明に係る半導体装置の製造方
法は、半導体基板上に第１導電形の第１の半導体領域を
形成する工程と、前記第１の半導体領域の上部に、第２
導電形の第２の半導体領域を形成する工程と、前記第２
の半導体領域の上部に、第１導電形の第３の半導体領域
を形成する工程と、前記第２の半導体領域内に、前記第
３の半導体領域を突ら抜くように前記第２の半導体領域
の層厚より浅いトレンチを形成する工程と、前記トレン
チの底面下の前記第２の半導体領域に、第１導電形で前
記第１の半導体領域以上の濃度の第４の半導体領域を形
成する工程と、前記トレンチの側面上及び底面上にゲー
ト絶縁膜を形成する工程と、前記ゲート絶縁膜の内面上
にゲート電極を形成する工程とを具備することを特徴と
する。
法は、半導体基板上に第１導電形の第１の半導体領域を
形成する工程と、前記第１の半導体領域の上部に、第２
導電形の第２の半導体領域を形成する工程と、前記第２
の半導体領域の上部に、第１導電形の第３の半導体領域
を形成する工程と、前記第２の半導体領域内に、前記第
３の半導体領域を突ら抜くように前記第２の半導体領域
の層厚より浅いトレンチを形成する工程と、前記トレン
チの底面下の前記第２の半導体領域に、第１導電形で前
記第１の半導体領域以上の濃度の第４の半導体領域を形
成する工程と、前記トレンチの側面上及び底面上にゲー
ト絶縁膜を形成する工程と、前記ゲート絶縁膜の内面上
にゲート電極を形成する工程とを具備することを特徴と
する。
【００１５】また、この発明に係る半導体装置の製造方
法は、半導体基板上に第１導電形の第１の半導体領域を
形成する工程と、前記第１の半導体領域の上部に、第２
導電形の第２の半導体領域を形成する工程と、前記第２
の半導体領域の上部に、第１導電形の第３の半導体領域
を形成する工程と、前記第２の半導体領域内に、前記第
３の半導体領域を突ら抜くように前記第２の半導体領域
の層厚より浅いトレンチを形成する工程と、前記トレン
チの底面下の前記第２の半導体領域及びこの第２の半導
体領域下の第１の半導体領域に、第１導電形で前記第１
の半導体領域以上の濃度の第４の半導体領域を形成する
工程と、前記トレンチの側面上及び底面上にゲート絶縁
膜を形成する工程と、前記ゲート絶縁膜の内面上にゲー
ト電極を形成する工程とを具備することを特徴とする。
法は、半導体基板上に第１導電形の第１の半導体領域を
形成する工程と、前記第１の半導体領域の上部に、第２
導電形の第２の半導体領域を形成する工程と、前記第２
の半導体領域の上部に、第１導電形の第３の半導体領域
を形成する工程と、前記第２の半導体領域内に、前記第
３の半導体領域を突ら抜くように前記第２の半導体領域
の層厚より浅いトレンチを形成する工程と、前記トレン
チの底面下の前記第２の半導体領域及びこの第２の半導
体領域下の第１の半導体領域に、第１導電形で前記第１
の半導体領域以上の濃度の第４の半導体領域を形成する
工程と、前記トレンチの側面上及び底面上にゲート絶縁
膜を形成する工程と、前記ゲート絶縁膜の内面上にゲー
ト電極を形成する工程とを具備することを特徴とする。
【００１６】
【発明の実施の形態】以下、この発明の実施の形態の半
導体装置として、トレンチ型パワーＭＯＳＦＥＴについ
て説明する。このトレンチ型パワーＭＯＳＦＥＴでは、
半導体層に形成されたほぼＵ字形状の溝（トレンチ）内
に制御電極であるゲート電極が形成されており、トレン
チ底部の半導体層には不純物がイオン注入された所定の
拡散領域が形成される。ここでは、このトレンチ型パワ
ーＭＯＳＦＥＴの耐圧を３０Ｖ程度に想定し、各部の条
件を述べる。
導体装置として、トレンチ型パワーＭＯＳＦＥＴについ
て説明する。このトレンチ型パワーＭＯＳＦＥＴでは、
半導体層に形成されたほぼＵ字形状の溝（トレンチ）内
に制御電極であるゲート電極が形成されており、トレン
チ底部の半導体層には不純物がイオン注入された所定の
拡散領域が形成される。ここでは、このトレンチ型パワ
ーＭＯＳＦＥＴの耐圧を３０Ｖ程度に想定し、各部の条
件を述べる。
【００１７】図１は、この発明の第１の実施の形態のト
レンチ型パワーＭＯＳＦＥＴの構造を示す断面図であ
る。
レンチ型パワーＭＯＳＦＥＴの構造を示す断面図であ
る。
【００１８】図１に示すように、高濃度のｎ形半導体基
板（ｎ＋半導体基板）２上には低濃度のｎ形エピタキシ
ャル層（ｎ−エピタキシャル層）４が厚さ３μｍ程度形
成され、このｎ−エピタキシャル層４上にはｐ形領域か
らなるベース領域６が厚さ２μｍ程度形成されている。
このベース領域６の上層には、高濃度のｎ形領域（ｎ＋
領域）からなるソース領域８が深さ０．３μｍ〜０．４
μｍ程度形成されている。なお、前記ｎ＋半導体基板２
には、不純物濃度（キャリア濃度）が１．０×１０18〜
１．０×１０19［ｃｍ-3］程度の基板が用いられ、また
ｎ−エピタキシャル層４の不純物濃度は２．０×１０15
［ｃｍ-3］程度とする。前記ｎ＋半導体基板２及びｎ−
エピタキシャル層４はドレイン領域である。
板（ｎ＋半導体基板）２上には低濃度のｎ形エピタキシ
ャル層（ｎ−エピタキシャル層）４が厚さ３μｍ程度形
成され、このｎ−エピタキシャル層４上にはｐ形領域か
らなるベース領域６が厚さ２μｍ程度形成されている。
このベース領域６の上層には、高濃度のｎ形領域（ｎ＋
領域）からなるソース領域８が深さ０．３μｍ〜０．４
μｍ程度形成されている。なお、前記ｎ＋半導体基板２
には、不純物濃度（キャリア濃度）が１．０×１０18〜
１．０×１０19［ｃｍ-3］程度の基板が用いられ、また
ｎ−エピタキシャル層４の不純物濃度は２．０×１０15
［ｃｍ-3］程度とする。前記ｎ＋半導体基板２及びｎ−
エピタキシャル層４はドレイン領域である。
【００１９】また、前記ソース領域８の表面からベース
領域６内に亘って、トレンチ１０が表面から１．８μｍ
程度の深さで形成されている。このトレンチ１０は、そ
の底面１０ａがｎ−エピタキシャル層４に到達しないよ
うに、ベース領域６内に留まるように形成される。この
トレンチ１０の底面１０ａ下のベース領域６及びｎ−エ
ピタキシャル層４には、図１に示すように、ｎ−エピタ
キシャル層４と同程度か、あるいはこれより若干高い濃
度のｎ形領域１２が層厚０．５μｍ程度形成されてい
る。このｎ形領域１２は、デバイスのオン時にはチャネ
ル領域６ａとｎ−エピタキシャル層４との間の電流通路
となるため、低抵抗、すなわち高濃度のほうがよい。し
かし、ｎ形領域１２は、デバイスのオフ時には耐圧を維
持するための空乏層が形成される領域であり、濃度が高
すぎると空乏層ができにくくなるため、耐圧が低下す
る。したがって、ｎ形領域１２の濃度は、ｎ−エピタキ
シャル層４と同程度か、あるいは耐圧が問題にならない
範囲内で高濃度に設定する。ここでは、ｎ形領域１２の
不純物濃度は２．０×１０15〜４．０×１０15［ｃ
ｍ-3］程度とする。
領域６内に亘って、トレンチ１０が表面から１．８μｍ
程度の深さで形成されている。このトレンチ１０は、そ
の底面１０ａがｎ−エピタキシャル層４に到達しないよ
うに、ベース領域６内に留まるように形成される。この
トレンチ１０の底面１０ａ下のベース領域６及びｎ−エ
ピタキシャル層４には、図１に示すように、ｎ−エピタ
キシャル層４と同程度か、あるいはこれより若干高い濃
度のｎ形領域１２が層厚０．５μｍ程度形成されてい
る。このｎ形領域１２は、デバイスのオン時にはチャネ
ル領域６ａとｎ−エピタキシャル層４との間の電流通路
となるため、低抵抗、すなわち高濃度のほうがよい。し
かし、ｎ形領域１２は、デバイスのオフ時には耐圧を維
持するための空乏層が形成される領域であり、濃度が高
すぎると空乏層ができにくくなるため、耐圧が低下す
る。したがって、ｎ形領域１２の濃度は、ｎ−エピタキ
シャル層４と同程度か、あるいは耐圧が問題にならない
範囲内で高濃度に設定する。ここでは、ｎ形領域１２の
不純物濃度は２．０×１０15〜４．０×１０15［ｃ
ｍ-3］程度とする。
【００２０】さらに、トレンチ１０の側面上及び底面１
０ａ（ｎ形領域１２）上にはシリコン酸化膜等からなる
ゲート絶縁膜１４が厚さ５００Å〜１０００Å程度形成
され、このゲート絶縁膜１４の内面上にはトレンチ１０
を埋め込むようにポリシリコン膜からなるゲート電極１
６が形成されている。前記ゲート電極１６上には層間絶
縁膜１８が厚さ０．６μｍ〜１μｍ程度形成され、この
層間絶縁膜１８上を含むベース領域６上及びソース領域
８上にはソース領域８とベース領域６に電気的に接続さ
れたソース電極（Ａｌ等）２０が形成されている。
０ａ（ｎ形領域１２）上にはシリコン酸化膜等からなる
ゲート絶縁膜１４が厚さ５００Å〜１０００Å程度形成
され、このゲート絶縁膜１４の内面上にはトレンチ１０
を埋め込むようにポリシリコン膜からなるゲート電極１
６が形成されている。前記ゲート電極１６上には層間絶
縁膜１８が厚さ０．６μｍ〜１μｍ程度形成され、この
層間絶縁膜１８上を含むベース領域６上及びソース領域
８上にはソース領域８とベース領域６に電気的に接続さ
れたソース電極（Ａｌ等）２０が形成されている。
【００２１】また、ｎ＋半導体基板（ドレイン領域）２
の裏面上には、ニッケル（Ｎｉ）、金（Ａｕ）等からな
るドレイン電極２２がｎ＋半導体基板２と電気的に接続
されるように形成されている。さらに、前記ゲート電極
１６はゲート端子ＴＧに電気的に接続され、ソース電極
２０はソース端子ＴＳに、ドレイン電極２２はドレイン
端子ＴＤに電気的に接続されている。
の裏面上には、ニッケル（Ｎｉ）、金（Ａｕ）等からな
るドレイン電極２２がｎ＋半導体基板２と電気的に接続
されるように形成されている。さらに、前記ゲート電極
１６はゲート端子ＴＧに電気的に接続され、ソース電極
２０はソース端子ＴＳに、ドレイン電極２２はドレイン
端子ＴＤに電気的に接続されている。
【００２２】次に、前記第１の実施の形態のトレンチ型
パワーＭＯＳＦＥＴの動作について説明する。まず、ソ
ース端子ＴＳに対してゲート端子ＴＧに正の電圧を印加
する。例えば、ソース端子ＴＳに負電圧あるいはアース
電位を印加し、ゲート端子ＴＧに正電圧を印加する。す
ると、ゲート絶縁膜１４近傍のチャネル領域６ａに反転
層（チャネル）が誘起される。さらに、ソース端子ＴＳ
に対してドレイン端子ＴＤにも正の電圧を印加すると、
このパワーＭＯＳＦＥＴはオン状態となり、電子電流が
ソース領域８から反転層（チャネル領域６ａ）、ｎ形領
域１２を通ってｎ−エピタキシャル層（ドレイン領域）
４に流れる。すなわち、ドレイン端子ＴＤからソース端
子ＴＳに向かって電流が流れる。
パワーＭＯＳＦＥＴの動作について説明する。まず、ソ
ース端子ＴＳに対してゲート端子ＴＧに正の電圧を印加
する。例えば、ソース端子ＴＳに負電圧あるいはアース
電位を印加し、ゲート端子ＴＧに正電圧を印加する。す
ると、ゲート絶縁膜１４近傍のチャネル領域６ａに反転
層（チャネル）が誘起される。さらに、ソース端子ＴＳ
に対してドレイン端子ＴＤにも正の電圧を印加すると、
このパワーＭＯＳＦＥＴはオン状態となり、電子電流が
ソース領域８から反転層（チャネル領域６ａ）、ｎ形領
域１２を通ってｎ−エピタキシャル層（ドレイン領域）
４に流れる。すなわち、ドレイン端子ＴＤからソース端
子ＴＳに向かって電流が流れる。
【００２３】一方、ゲート端子ＴＧをソース端子ＴＳと
短絡させるか、またはソース端子ＴＳに対して、ゲート
端子ＴＧに負の電圧を印加すると、チャネル領域６ａの
反転層は消滅し、このパワーＭＯＳＦＥＴはオフ状態と
なり電流が遮断される。
短絡させるか、またはソース端子ＴＳに対して、ゲート
端子ＴＧに負の電圧を印加すると、チャネル領域６ａの
反転層は消滅し、このパワーＭＯＳＦＥＴはオフ状態と
なり電流が遮断される。
【００２４】以上のように、このトレンチ型パワーＭＯ
ＳＦＥＴは、ベース領域６内に形成されたトレンチ１０
と、このトレンチ１０内にゲート絶縁膜１４を介して形
成されたゲート電極１６を有し、ゲート電極１６に正の
バイアスを印加することによりゲート絶縁膜１４に接す
るトレンチ側壁近傍のベース領域（チャネル領域６ａ）
にチャネルが形成されるように構成されている。前記ト
レンチ１０は、チャネルが形成されるベース領域より浅
く形成され、さらにトレンチ１０底部にはｎ−エピタキ
シャル層４に到達し突き出すようにベース領域６とは反
対の導電形（ｎ形）で、かつｎ−エピタキシャル層４と
同程度あるいはこれより高い濃度のｎ形領域１２が形成
されている。このようにトレンチの深さとトレンチ底部
に形成される拡散領域がこの第１の実施の形態の特徴部
分である。
ＳＦＥＴは、ベース領域６内に形成されたトレンチ１０
と、このトレンチ１０内にゲート絶縁膜１４を介して形
成されたゲート電極１６を有し、ゲート電極１６に正の
バイアスを印加することによりゲート絶縁膜１４に接す
るトレンチ側壁近傍のベース領域（チャネル領域６ａ）
にチャネルが形成されるように構成されている。前記ト
レンチ１０は、チャネルが形成されるベース領域より浅
く形成され、さらにトレンチ１０底部にはｎ−エピタキ
シャル層４に到達し突き出すようにベース領域６とは反
対の導電形（ｎ形）で、かつｎ−エピタキシャル層４と
同程度あるいはこれより高い濃度のｎ形領域１２が形成
されている。このようにトレンチの深さとトレンチ底部
に形成される拡散領域がこの第１の実施の形態の特徴部
分である。
【００２５】ところで、図９に示した従来のトレンチ型
パワーＭＯＳＦＥＴにおけるトレンチは、ベース領域を
突き抜けてｎ−エピタキシャル層に突き出すように形成
されており、しかもｎ−エピタキシャル層への突き出し
量は製造装置によるプロセスのばらつき等、プロセスマ
ージンを考慮し、深めに設定されている。ベース領域よ
り突き出したｎ−エピタキシャル層内のトレンチ部分で
は、トレンチ内に形成されたゲート電極とドレイン領域
（ｎ−エピタキシャル層）とで対向することとなり、こ
の対向部分はゲート−ドレイン間の容量として形成され
ることになる。すなわち、従来のトレンチ型パワーＭＯ
ＳＦＥＴでは、製造装置によるプロセスのばらつき等、
プロセスマージンを考慮するがゆえに必要以上にゲート
−ドレイン間の容量が大きくなっており、これによりス
イッチング損失が増大している。
パワーＭＯＳＦＥＴにおけるトレンチは、ベース領域を
突き抜けてｎ−エピタキシャル層に突き出すように形成
されており、しかもｎ−エピタキシャル層への突き出し
量は製造装置によるプロセスのばらつき等、プロセスマ
ージンを考慮し、深めに設定されている。ベース領域よ
り突き出したｎ−エピタキシャル層内のトレンチ部分で
は、トレンチ内に形成されたゲート電極とドレイン領域
（ｎ−エピタキシャル層）とで対向することとなり、こ
の対向部分はゲート−ドレイン間の容量として形成され
ることになる。すなわち、従来のトレンチ型パワーＭＯ
ＳＦＥＴでは、製造装置によるプロセスのばらつき等、
プロセスマージンを考慮するがゆえに必要以上にゲート
−ドレイン間の容量が大きくなっており、これによりス
イッチング損失が増大している。
【００２６】これに対して、この第１の実施の形態で
は、ベース領域からのトレンチの突き出しをなくして、
ゲート電極がｎ−エピタキシャル層内に入り込まないよ
うにし、さらにトレンチの底部に形成される拡散領域
を、ｎ−エピタキシャル層（ドレイン領域）と同じ導電
形で同程度の濃度になるように形成している。これによ
り、ゲート−ドレイン間の容量を小さくできるため、ス
イッチング損失を低減することができる。さらに、デバ
イスのオフ時にトレンチ底部のコーナ付近に発生する電
界集中を緩和できるため、ドレイン−ソース間の耐圧を
向上させることができる。また、トレンチの底部に形成
される前記拡散領域を、耐圧が低下しない範囲内でｎ−
エピタキシャル層より高濃度に形成すれば、素子オン抵
抗を低減（低オン抵抗化）することも可能である。
は、ベース領域からのトレンチの突き出しをなくして、
ゲート電極がｎ−エピタキシャル層内に入り込まないよ
うにし、さらにトレンチの底部に形成される拡散領域
を、ｎ−エピタキシャル層（ドレイン領域）と同じ導電
形で同程度の濃度になるように形成している。これによ
り、ゲート−ドレイン間の容量を小さくできるため、ス
イッチング損失を低減することができる。さらに、デバ
イスのオフ時にトレンチ底部のコーナ付近に発生する電
界集中を緩和できるため、ドレイン−ソース間の耐圧を
向上させることができる。また、トレンチの底部に形成
される前記拡散領域を、耐圧が低下しない範囲内でｎ−
エピタキシャル層より高濃度に形成すれば、素子オン抵
抗を低減（低オン抵抗化）することも可能である。
【００２７】以上説明したようにこの第１の実施の形態
によれば、トレンチをベース領域からドレイン領域に突
き出さないように形成し、トレンチ底部のベース領域に
ｎ−エピタキシャル層（ドレイン領域）と同じ導電形で
同濃度の拡散領域を形成することにより、スイッチング
損失を低減し、耐圧を向上させた高周波動作に適した素
子を提供することができる。また、トレンチ底部の前記
拡散領域を、耐圧が低下しない範囲内でｎ−エピタキシ
ャル層（ドレイン領域）より高濃度に形成することによ
り、素子オン抵抗を低減した素子を提供することができ
る。
によれば、トレンチをベース領域からドレイン領域に突
き出さないように形成し、トレンチ底部のベース領域に
ｎ−エピタキシャル層（ドレイン領域）と同じ導電形で
同濃度の拡散領域を形成することにより、スイッチング
損失を低減し、耐圧を向上させた高周波動作に適した素
子を提供することができる。また、トレンチ底部の前記
拡散領域を、耐圧が低下しない範囲内でｎ−エピタキシ
ャル層（ドレイン領域）より高濃度に形成することによ
り、素子オン抵抗を低減した素子を提供することができ
る。
【００２８】次に、この発明の第２の実施の形態のトレ
ンチ型パワーＭＯＳＦＥＴについて説明する。
ンチ型パワーＭＯＳＦＥＴについて説明する。
【００２９】図２は、第２の実施の形態のトレンチ型パ
ワーＭＯＳＦＥＴの構造を示す断面図である。
ワーＭＯＳＦＥＴの構造を示す断面図である。
【００３０】図２に示すように、高濃度のｎ形半導体基
板（ｎ＋半導体基板）２上には低濃度のｎ形エピタキシ
ャル層（ｎ−エピタキシャル層）４が厚さ３μｍ程度形
成され、このｎ−エピタキシャル層４上にはｐ形領域か
らなるベース領域６が厚さ２μｍ程度形成されている。
このベース領域６の上層には、高濃度のｎ形領域（ｎ＋
領域）からなるソース領域８が深さ０．３μｍ〜０．４
μｍ程度形成されている。なお、前記ｎ＋半導体基板２
には、不純物濃度（キャリア濃度）が１．０×１０18〜
１．０×１０19［ｃｍ-3］程度の基板が用いられ、また
ｎ−エピタキシャル層４の不純物濃度は２．０×１０15
［ｃｍ-3］程度とする。前記ｎ＋半導体基板２及びｎ−
エピタキシャル層４はドレイン領域である。
板（ｎ＋半導体基板）２上には低濃度のｎ形エピタキシ
ャル層（ｎ−エピタキシャル層）４が厚さ３μｍ程度形
成され、このｎ−エピタキシャル層４上にはｐ形領域か
らなるベース領域６が厚さ２μｍ程度形成されている。
このベース領域６の上層には、高濃度のｎ形領域（ｎ＋
領域）からなるソース領域８が深さ０．３μｍ〜０．４
μｍ程度形成されている。なお、前記ｎ＋半導体基板２
には、不純物濃度（キャリア濃度）が１．０×１０18〜
１．０×１０19［ｃｍ-3］程度の基板が用いられ、また
ｎ−エピタキシャル層４の不純物濃度は２．０×１０15
［ｃｍ-3］程度とする。前記ｎ＋半導体基板２及びｎ−
エピタキシャル層４はドレイン領域である。
【００３１】また、前記ソース領域８の表面からベース
領域６内に亘って、トレンチ３０が表面から１．７μｍ
程度の深さで形成されている。このトレンチ３０は、そ
の底面３０ａがｎ−エピタキシャル層４に到達しないよ
うに、ベース領域６内に留まるように形成される。この
トレンチ３０の底面３０ａ下のベース領域６には、図２
に示すように、ｎ−エピタキシャル層４と同程度か、あ
るいはこれより若干高い濃度のｎ形領域３２が層厚０．
３μｍ程度形成されている。このｎ形領域３２は、ｎ−
エピタキシャル層４と接し、ｎ−エピタキシャル層４内
に突き出さないように形成される。このｎ形領域３２
は、デバイスのオン時にはチャネル領域６ａとｎ−エピ
タキシャル層４との間の電流通路となるため、低抵抗、
すなわち高濃度のほうがよい。しかし、ｎ形領域３２
は、デバイスのオフ時には耐圧を維持するための空乏層
が形成される領域であり、濃度が高すぎると空乏層がで
きにくくなるため、耐圧が低下する。したがって、ｎ形
領域３２の濃度は、ｎ−エピタキシャル層４と同程度
か、あるいは耐圧が問題にならない範囲内で高濃度に設
定する。ここでは、ｎ形領域１２の不純物濃度は２．０
×１０15〜４．０×１０15［ｃｍ-3］程度とする。
領域６内に亘って、トレンチ３０が表面から１．７μｍ
程度の深さで形成されている。このトレンチ３０は、そ
の底面３０ａがｎ−エピタキシャル層４に到達しないよ
うに、ベース領域６内に留まるように形成される。この
トレンチ３０の底面３０ａ下のベース領域６には、図２
に示すように、ｎ−エピタキシャル層４と同程度か、あ
るいはこれより若干高い濃度のｎ形領域３２が層厚０．
３μｍ程度形成されている。このｎ形領域３２は、ｎ−
エピタキシャル層４と接し、ｎ−エピタキシャル層４内
に突き出さないように形成される。このｎ形領域３２
は、デバイスのオン時にはチャネル領域６ａとｎ−エピ
タキシャル層４との間の電流通路となるため、低抵抗、
すなわち高濃度のほうがよい。しかし、ｎ形領域３２
は、デバイスのオフ時には耐圧を維持するための空乏層
が形成される領域であり、濃度が高すぎると空乏層がで
きにくくなるため、耐圧が低下する。したがって、ｎ形
領域３２の濃度は、ｎ−エピタキシャル層４と同程度
か、あるいは耐圧が問題にならない範囲内で高濃度に設
定する。ここでは、ｎ形領域１２の不純物濃度は２．０
×１０15〜４．０×１０15［ｃｍ-3］程度とする。
【００３２】さらに、トレンチ３０の側面上及び底面３
０ａ（ｎ形領域３２）上にはシリコン酸化膜等からなる
ゲート絶縁膜１４が厚さ５００Å〜１０００Å程度形成
され、このゲート絶縁膜１４の内面上にはトレンチ３０
を埋め込むようにポリシリコン膜からなるゲート電極１
６が形成されている。前記ゲート電極１６上には層間絶
縁膜１８が厚さ０．６μｍ〜１μｍ程度形成され、この
層間絶縁膜１８上を含むベース領域６上及びソース領域
８上にはソース領域８とベース領域６に電気的に接続さ
れたソース電極（Ａｌ等）２０が形成されている。
０ａ（ｎ形領域３２）上にはシリコン酸化膜等からなる
ゲート絶縁膜１４が厚さ５００Å〜１０００Å程度形成
され、このゲート絶縁膜１４の内面上にはトレンチ３０
を埋め込むようにポリシリコン膜からなるゲート電極１
６が形成されている。前記ゲート電極１６上には層間絶
縁膜１８が厚さ０．６μｍ〜１μｍ程度形成され、この
層間絶縁膜１８上を含むベース領域６上及びソース領域
８上にはソース領域８とベース領域６に電気的に接続さ
れたソース電極（Ａｌ等）２０が形成されている。
【００３３】また、ｎ＋半導体基板（ドレイン領域）２
の裏面上には、ニッケル（Ｎｉ）、金（Ａｕ）等からな
るドレイン電極２２がｎ＋半導体基板２と電気的に接続
されるように形成されている。さらに、前記ゲート電極
１６はゲート端子ＴＧに電気的に接続され、ソース電極
２０はソース端子ＴＳに、ドレイン電極２２はドレイン
端子ＴＤに電気的に接続されている。
の裏面上には、ニッケル（Ｎｉ）、金（Ａｕ）等からな
るドレイン電極２２がｎ＋半導体基板２と電気的に接続
されるように形成されている。さらに、前記ゲート電極
１６はゲート端子ＴＧに電気的に接続され、ソース電極
２０はソース端子ＴＳに、ドレイン電極２２はドレイン
端子ＴＤに電気的に接続されている。
【００３４】すなわち、このトレンチ型パワーＭＯＳＦ
ＥＴでは、トレンチ３０はチャネルが形成されるベース
領域より浅く形成され、さらにトレンチ３０底部にはｎ
−エピタキシャル層４に接しｎ−エピタキシャル層４内
に突き出さないように、ドレイン領域と反対の導電形
（ｎ形）で、かつｎ−エピタキシャル層４と同程度ある
いはこれより高い濃度のｎ形領域３２が形成されてい
る。このようにトレンチの深さと、ｎ−エピタキシャル
層４に接するようにトレンチ底部に形成された拡散領域
がこの第２の実施の形態の特徴部分である。
ＥＴでは、トレンチ３０はチャネルが形成されるベース
領域より浅く形成され、さらにトレンチ３０底部にはｎ
−エピタキシャル層４に接しｎ−エピタキシャル層４内
に突き出さないように、ドレイン領域と反対の導電形
（ｎ形）で、かつｎ−エピタキシャル層４と同程度ある
いはこれより高い濃度のｎ形領域３２が形成されてい
る。このようにトレンチの深さと、ｎ−エピタキシャル
層４に接するようにトレンチ底部に形成された拡散領域
がこの第２の実施の形態の特徴部分である。
【００３５】このように構成された第２の実施の形態に
おける作用及び効果については、前記第１の実施の形態
と同様であるため、詳細な説明は省略する。
おける作用及び効果については、前記第１の実施の形態
と同様であるため、詳細な説明は省略する。
【００３６】以上説明したようにこの第２の実施の形態
によれば、トレンチをベース領域からドレイン領域に突
き出さないように形成し、トレンチ底部のベース領域に
ｎ−エピタキシャル層（ドレイン領域）と同じ導電形で
同濃度の拡散領域を形成することにより、スイッチング
損失を低減し、耐圧を向上させた高周波動作に適した素
子を提供することができる。また、トレンチ底部の前記
拡散領域を、耐圧が低下しない範囲内でｎ−エピタキシ
ャル層（ドレイン領域）より高濃度に形成することによ
り、素子オン抵抗を低減した素子を提供することができ
る。
によれば、トレンチをベース領域からドレイン領域に突
き出さないように形成し、トレンチ底部のベース領域に
ｎ−エピタキシャル層（ドレイン領域）と同じ導電形で
同濃度の拡散領域を形成することにより、スイッチング
損失を低減し、耐圧を向上させた高周波動作に適した素
子を提供することができる。また、トレンチ底部の前記
拡散領域を、耐圧が低下しない範囲内でｎ−エピタキシ
ャル層（ドレイン領域）より高濃度に形成することによ
り、素子オン抵抗を低減した素子を提供することができ
る。
【００３７】次に、この発明の第３の実施の形態のトレ
ンチ型パワーＭＯＳＦＥＴについて説明する。
ンチ型パワーＭＯＳＦＥＴについて説明する。
【００３８】図３は、第３の実施の形態のトレンチ型パ
ワーＭＯＳＦＥＴの構造を示す断面図である。
ワーＭＯＳＦＥＴの構造を示す断面図である。
【００３９】図３に示すように、高濃度のｎ形半導体基
板（ｎ＋半導体基板）２上には低濃度のｎ形エピタキシ
ャル層（ｎ−エピタキシャル層）４が厚さ３μｍ程度形
成され、このｎ−エピタキシャル層４上にはｐ形領域か
らなるベース領域６が厚さ２μｍ程度形成されている。
このベース領域６の上層には、高濃度のｎ形領域（ｎ＋
領域）からなるソース領域８が深さ０．３μｍ〜０．４
μｍ程度形成されている。なお、前記ｎ＋半導体基板２
には、不純物濃度（キャリア濃度）が１．０×１０18〜
１．０×１０19［ｃｍ-3］程度の基板が用いられ、また
ｎ−エピタキシャル層４の不純物濃度は２．０×１０15
［ｃｍ-3］程度とする。前記ｎ＋半導体基板２及びｎ−
エピタキシャル層４はドレイン領域である。
板（ｎ＋半導体基板）２上には低濃度のｎ形エピタキシ
ャル層（ｎ−エピタキシャル層）４が厚さ３μｍ程度形
成され、このｎ−エピタキシャル層４上にはｐ形領域か
らなるベース領域６が厚さ２μｍ程度形成されている。
このベース領域６の上層には、高濃度のｎ形領域（ｎ＋
領域）からなるソース領域８が深さ０．３μｍ〜０．４
μｍ程度形成されている。なお、前記ｎ＋半導体基板２
には、不純物濃度（キャリア濃度）が１．０×１０18〜
１．０×１０19［ｃｍ-3］程度の基板が用いられ、また
ｎ−エピタキシャル層４の不純物濃度は２．０×１０15
［ｃｍ-3］程度とする。前記ｎ＋半導体基板２及びｎ−
エピタキシャル層４はドレイン領域である。
【００４０】また、前記ソース領域８の表面からベース
領域６及びｎ−エピタキシャル層４内に亘って、トレン
チ４０が表面から２．４μｍ程度の深さで形成されてい
る。このトレンチ４０は、その底面４０ａがベース領域
６を突き抜けてｎ−エピタキシャル層４に突き出すよう
に形成される。このトレンチ４０の底面４０ａ下のｎ−
エピタキシャル層４には、図３に示すように、ｎ−エピ
タキシャル層４より若干高濃度のｎ形領域４２が層厚
０．３μｍ程度形成されている。このｎ形領域４２は、
デバイスのオン時には電流通路となるため、低抵抗、す
なわち高濃度のほうがよい。しかし、ｎ形領域４２は、
デバイスのオフ時には耐圧を維持するための空乏層が形
成される領域であり、濃度が高すぎると空乏層ができに
くくなるため、耐圧が低下する。したがって、ｎ形領域
４２の濃度は、耐圧が問題にならない範囲内でｎ−エピ
タキシャル層４より高濃度に設定する。ここでは、ｎ形
領域４２の不純物濃度は３．０×１０15〜４．０×１０
15［ｃｍ-3］程度とする。
領域６及びｎ−エピタキシャル層４内に亘って、トレン
チ４０が表面から２．４μｍ程度の深さで形成されてい
る。このトレンチ４０は、その底面４０ａがベース領域
６を突き抜けてｎ−エピタキシャル層４に突き出すよう
に形成される。このトレンチ４０の底面４０ａ下のｎ−
エピタキシャル層４には、図３に示すように、ｎ−エピ
タキシャル層４より若干高濃度のｎ形領域４２が層厚
０．３μｍ程度形成されている。このｎ形領域４２は、
デバイスのオン時には電流通路となるため、低抵抗、す
なわち高濃度のほうがよい。しかし、ｎ形領域４２は、
デバイスのオフ時には耐圧を維持するための空乏層が形
成される領域であり、濃度が高すぎると空乏層ができに
くくなるため、耐圧が低下する。したがって、ｎ形領域
４２の濃度は、耐圧が問題にならない範囲内でｎ−エピ
タキシャル層４より高濃度に設定する。ここでは、ｎ形
領域４２の不純物濃度は３．０×１０15〜４．０×１０
15［ｃｍ-3］程度とする。
【００４１】さらに、トレンチ４０の側面上及び底面４
０ａ（ｎ形領域４２）上にはシリコン酸化膜等からなる
ゲート絶縁膜１４が厚さ５００Å〜１０００Å程度形成
され、このゲート絶縁膜１４の内面上にはトレンチ４０
を埋め込むようにポリシリコン膜からなるゲート電極１
６が形成されている。前記ゲート電極１６上には層間絶
縁膜１８が厚さ０．６μｍ〜１μｍ程度形成され、この
層間絶縁膜１８上を含むベース領域６上及びソース領域
８上にはソース領域８とベース領域６に電気的に接続さ
れたソース電極（Ａｌ等）２０が形成されている。
０ａ（ｎ形領域４２）上にはシリコン酸化膜等からなる
ゲート絶縁膜１４が厚さ５００Å〜１０００Å程度形成
され、このゲート絶縁膜１４の内面上にはトレンチ４０
を埋め込むようにポリシリコン膜からなるゲート電極１
６が形成されている。前記ゲート電極１６上には層間絶
縁膜１８が厚さ０．６μｍ〜１μｍ程度形成され、この
層間絶縁膜１８上を含むベース領域６上及びソース領域
８上にはソース領域８とベース領域６に電気的に接続さ
れたソース電極（Ａｌ等）２０が形成されている。
【００４２】また、ｎ＋半導体基板（ドレイン領域）２
の裏面上には、ニッケル（Ｎｉ）、金（Ａｕ）等からな
るドレイン電極２２がｎ＋半導体基板２と電気的に接続
されるように形成されている。さらに、前記ゲート電極
１６はゲート端子ＴＧに電気的に接続され、ソース電極
２０はソース端子ＴＳに、ドレイン電極２２はドレイン
端子ＴＤに電気的に接続されている。
の裏面上には、ニッケル（Ｎｉ）、金（Ａｕ）等からな
るドレイン電極２２がｎ＋半導体基板２と電気的に接続
されるように形成されている。さらに、前記ゲート電極
１６はゲート端子ＴＧに電気的に接続され、ソース電極
２０はソース端子ＴＳに、ドレイン電極２２はドレイン
端子ＴＤに電気的に接続されている。
【００４３】次に、前記第３の実施の形態のトレンチ型
パワーＭＯＳＦＥＴの動作について説明する。まず、ソ
ース端子ＴＳに対して、ゲート端子ＴＧに正の電圧を印
加する。例えば、ソース端子ＴＳに負電圧あるいはアー
ス電位を印加し、ゲート端子ＴＧに正電圧を印加する。
すると、ゲート絶縁膜１４近傍のチャネル領域６ｂに反
転層（チャネル）が誘起される。さらに、ソース端子Ｔ
Ｓに対して、ドレイン端子ＴＤにも正の電圧を印加する
と、このパワーＭＯＳＦＥＴはオン状態となり、電子電
流がソース領域８から反転層（チャネル領域６ｂ）を通
ってｎ−エピタキシャル層（ドレイン領域）４に流れ、
この電子電流の一部はｎ形領域４２を通ってｎ＋半導体
基板２に流れる。すなわち、ドレイン端子ＴＤからソー
ス端子ＴＳに向かって電流が流れる。
パワーＭＯＳＦＥＴの動作について説明する。まず、ソ
ース端子ＴＳに対して、ゲート端子ＴＧに正の電圧を印
加する。例えば、ソース端子ＴＳに負電圧あるいはアー
ス電位を印加し、ゲート端子ＴＧに正電圧を印加する。
すると、ゲート絶縁膜１４近傍のチャネル領域６ｂに反
転層（チャネル）が誘起される。さらに、ソース端子Ｔ
Ｓに対して、ドレイン端子ＴＤにも正の電圧を印加する
と、このパワーＭＯＳＦＥＴはオン状態となり、電子電
流がソース領域８から反転層（チャネル領域６ｂ）を通
ってｎ−エピタキシャル層（ドレイン領域）４に流れ、
この電子電流の一部はｎ形領域４２を通ってｎ＋半導体
基板２に流れる。すなわち、ドレイン端子ＴＤからソー
ス端子ＴＳに向かって電流が流れる。
【００４４】一方、ゲート端子ＴＧをソース端子ＴＳと
短絡させるか、またはソース端子ＴＳに対して、ゲート
端子ＴＧに負の電圧を印加すると、チャネル領域６ｂの
反転層は消滅し、このパワーＭＯＳＦＥＴはオフ状態と
なり電流が遮断される。
短絡させるか、またはソース端子ＴＳに対して、ゲート
端子ＴＧに負の電圧を印加すると、チャネル領域６ｂの
反転層は消滅し、このパワーＭＯＳＦＥＴはオフ状態と
なり電流が遮断される。
【００４５】以上のように、このトレンチ型パワーＭＯ
ＳＦＥＴは、ベース領域６及びｎ−エピタキシャル層４
内に形成されたトレンチ４０と、このトレンチ４０内に
ゲート絶縁膜１４を介して形成されたゲート電極１６を
有し、ゲート電極１６に正のバイアスを印加することに
よりゲート絶縁膜１４に接するトレンチ側壁近傍のベー
ス領域（チャネル領域６ａ）にチャネルが形成されるよ
うに構成されている。前記トレンチ４０は、ベース領域
６を突き抜けてｎ−エピタキシャル層４に突き出すよう
に形成され、さらにトレンチ４０底部のｎ−エピタキシ
ャル層４にはｎ−エピタキシャル層４と同じ導電形（ｎ
形）で、かつｎ−エピタキシャル層４より高濃度のｎ形
領域４２が形成されている。このようにトレンチの深さ
とトレンチ底部に形成される拡散領域がこの第３の実施
の形態の特徴部分である。
ＳＦＥＴは、ベース領域６及びｎ−エピタキシャル層４
内に形成されたトレンチ４０と、このトレンチ４０内に
ゲート絶縁膜１４を介して形成されたゲート電極１６を
有し、ゲート電極１６に正のバイアスを印加することに
よりゲート絶縁膜１４に接するトレンチ側壁近傍のベー
ス領域（チャネル領域６ａ）にチャネルが形成されるよ
うに構成されている。前記トレンチ４０は、ベース領域
６を突き抜けてｎ−エピタキシャル層４に突き出すよう
に形成され、さらにトレンチ４０底部のｎ−エピタキシ
ャル層４にはｎ−エピタキシャル層４と同じ導電形（ｎ
形）で、かつｎ−エピタキシャル層４より高濃度のｎ形
領域４２が形成されている。このようにトレンチの深さ
とトレンチ底部に形成される拡散領域がこの第３の実施
の形態の特徴部分である。
【００４６】この第３の実施の形態では、トレンチの底
部に形成される拡散領域を、耐圧が問題にならない範囲
内でｎ−エピタキシャル層より高濃度に形成することに
より、素子オン抵抗を低減できる。
部に形成される拡散領域を、耐圧が問題にならない範囲
内でｎ−エピタキシャル層より高濃度に形成することに
より、素子オン抵抗を低減できる。
【００４７】以上説明したようにこの第３の実施の形態
によれば、トレンチ底部に、ドレイン領域と同じ導電形
で、耐圧が問題にならない範囲内でｎ−エピタキシャル
層（ドレイン領域）の濃度より高濃度な拡散領域を形成
することにより、素子オン抵抗を低減した素子を提供す
ることができる。
によれば、トレンチ底部に、ドレイン領域と同じ導電形
で、耐圧が問題にならない範囲内でｎ−エピタキシャル
層（ドレイン領域）の濃度より高濃度な拡散領域を形成
することにより、素子オン抵抗を低減した素子を提供す
ることができる。
【００４８】次に、この発明の前記第１の実施の形態の
トレンチ型パワーＭＯＳＦＥＴの製造方法について説明
する。
トレンチ型パワーＭＯＳＦＥＴの製造方法について説明
する。
【００４９】図４〜図８は、前述した第１の実施の形態
のトレンチ型パワーＭＯＳＦＥＴの製造方法を示す各工
程の断面図である。
のトレンチ型パワーＭＯＳＦＥＴの製造方法を示す各工
程の断面図である。
【００５０】まず、図４に示すように、不純物濃度が
１．０×１０18〜１．０×１０19［ｃｍ-3］程度のｎ＋
半導体基板２上に、エピタキシャル成長法により不純物
濃度が２．０×１０15［ｃｍ-3］程度のｎ−エピタキシ
ャル層４を厚さ５μｍ程度形成する。このｎ−エピタキ
シャル層４に、図５に示すように、イオン注入法により
ボロン（Ｂ）など導入し、その後１１００℃〜１２００
℃程度の熱処理を行って、ｐ形領域からなるベース領域
６を表面から深さ２μｍ程度まで形成する。続いて、前
記ベース領域６の上層に、イオン注入法によりヒ素（Ａ
ｓ）あるいはリン（Ｐ）など導入し、その後９００℃〜
１０００℃程度の熱処理を行って、ｎ＋領域からなるソ
ース領域８を深さ０．３μｍ〜０．４μｍ程度形成す
る。
１．０×１０18〜１．０×１０19［ｃｍ-3］程度のｎ＋
半導体基板２上に、エピタキシャル成長法により不純物
濃度が２．０×１０15［ｃｍ-3］程度のｎ−エピタキシ
ャル層４を厚さ５μｍ程度形成する。このｎ−エピタキ
シャル層４に、図５に示すように、イオン注入法により
ボロン（Ｂ）など導入し、その後１１００℃〜１２００
℃程度の熱処理を行って、ｐ形領域からなるベース領域
６を表面から深さ２μｍ程度まで形成する。続いて、前
記ベース領域６の上層に、イオン注入法によりヒ素（Ａ
ｓ）あるいはリン（Ｐ）など導入し、その後９００℃〜
１０００℃程度の熱処理を行って、ｎ＋領域からなるソ
ース領域８を深さ０．３μｍ〜０．４μｍ程度形成す
る。
【００５１】次に、図６に示すように、ＲＩＥ法などの
異方性エッチングにより、前記ソース領域８の表面から
ベース領域６内に亘って、表面から１．８μｍ程度の深
さのトレンチ１０を形成する。このとき、トレンチ１０
の底面１０ａがｎ−エピタキシャル層４に到達しないよ
うに、ベース領域６内に留まるようにする。
異方性エッチングにより、前記ソース領域８の表面から
ベース領域６内に亘って、表面から１．８μｍ程度の深
さのトレンチ１０を形成する。このとき、トレンチ１０
の底面１０ａがｎ−エピタキシャル層４に到達しないよ
うに、ベース領域６内に留まるようにする。
【００５２】このトレンチ１０の底面１０ａ下のベース
領域６及びｎ−エピタキシャル層４に、図７に示すよう
に、イオン注入法によりヒ素（Ａｓ）あるいはリン
（Ｐ）など導入し、その後９００℃〜１０００℃程度の
熱処理を行って、ｎ−エピタキシャル層４と同程度か、
あるいはこれより若干高い濃度のｎ形領域１２を層厚
０．５μｍ程度形成する。ここでは、ｎ形領域１２の不
純物濃度を２．０×１０15〜４．０×１０15［ｃｍ-3］
程度に設定する。
領域６及びｎ−エピタキシャル層４に、図７に示すよう
に、イオン注入法によりヒ素（Ａｓ）あるいはリン
（Ｐ）など導入し、その後９００℃〜１０００℃程度の
熱処理を行って、ｎ−エピタキシャル層４と同程度か、
あるいはこれより若干高い濃度のｎ形領域１２を層厚
０．５μｍ程度形成する。ここでは、ｎ形領域１２の不
純物濃度を２．０×１０15〜４．０×１０15［ｃｍ-3］
程度に設定する。
【００５３】さらに、図８に示すように、トレンチ１０
の側面上及び底面１０ａ（ｎ形領域１２）上に、シリコ
ン酸化膜等からなるゲート絶縁膜１４を厚さ５００Å〜
１０００Å程度形成する。このゲート絶縁膜１４の内面
上に、トレンチ１０を埋め込むようにＣＶＤ法によりポ
リシリコン膜からなるゲート電極１６を形成する。その
後、全面に絶縁膜を厚さ０．６μｍ〜１μｍ程度形成
し、パターニングを行って図１に示すように、前記ゲー
ト電極１６上に層間絶縁膜１８を形成する。続いて、全
面にアルミニウム（Ａｌ）等からなる金属膜を形成し、
パターニングを行ってソース領域８とベース領域６に電
気的に接続されたソース電極２０を形成する。さらに、
ｎ＋半導体基板（ドレイン領域）２の裏面上に、ニッケ
ル（Ｎｉ）、金（Ａｕ）等からなるドレイン電極２２を
ｎ＋半導体基板２と電気的に接続されるように形成す
る。以上により、第１の実施の形態のトレンチ型パワー
ＭＯＳＦＥＴが製造できる。
の側面上及び底面１０ａ（ｎ形領域１２）上に、シリコ
ン酸化膜等からなるゲート絶縁膜１４を厚さ５００Å〜
１０００Å程度形成する。このゲート絶縁膜１４の内面
上に、トレンチ１０を埋め込むようにＣＶＤ法によりポ
リシリコン膜からなるゲート電極１６を形成する。その
後、全面に絶縁膜を厚さ０．６μｍ〜１μｍ程度形成
し、パターニングを行って図１に示すように、前記ゲー
ト電極１６上に層間絶縁膜１８を形成する。続いて、全
面にアルミニウム（Ａｌ）等からなる金属膜を形成し、
パターニングを行ってソース領域８とベース領域６に電
気的に接続されたソース電極２０を形成する。さらに、
ｎ＋半導体基板（ドレイン領域）２の裏面上に、ニッケ
ル（Ｎｉ）、金（Ａｕ）等からなるドレイン電極２２を
ｎ＋半導体基板２と電気的に接続されるように形成す
る。以上により、第１の実施の形態のトレンチ型パワー
ＭＯＳＦＥＴが製造できる。
【００５４】以上説明したような製造方法によれば、図
１に示した前記第１の実施の形態のトレンチ型パワーＭ
ＯＳＦＥＴを容易に製造することができる。さらに、上
述の製造方法において、トレンチを形成するためのＲＩ
Ｅ法の製造条件、拡散層を形成するためのイオン注入時
の条件などを適宜設定すれば、図２、図３に示した前記
第２、第３の実施の形態のトレンチ型パワーＭＯＳＦＥ
Ｔも容易に製造することができる。
１に示した前記第１の実施の形態のトレンチ型パワーＭ
ＯＳＦＥＴを容易に製造することができる。さらに、上
述の製造方法において、トレンチを形成するためのＲＩ
Ｅ法の製造条件、拡散層を形成するためのイオン注入時
の条件などを適宜設定すれば、図２、図３に示した前記
第２、第３の実施の形態のトレンチ型パワーＭＯＳＦＥ
Ｔも容易に製造することができる。
【００５５】
【発明の効果】以上述べたようにこの発明によれば、ス
イッチング損失を低減し、かつ耐圧を向上させることが
でき、さらに低オン抵抗化も可能な半導体装置及びその
製造方法を提供することが可能である。
イッチング損失を低減し、かつ耐圧を向上させることが
でき、さらに低オン抵抗化も可能な半導体装置及びその
製造方法を提供することが可能である。
【図１】この発明の第１の実施の形態のトレンチ型パワ
ーＭＯＳＦＥＴの構造を示す断面図である。
ーＭＯＳＦＥＴの構造を示す断面図である。
【図２】この発明の第２の実施の形態のトレンチ型パワ
ーＭＯＳＦＥＴの構造を示す断面図である。
ーＭＯＳＦＥＴの構造を示す断面図である。
【図３】この発明の第３の実施の形態のトレンチ型パワ
ーＭＯＳＦＥＴの構造を示す断面図である。
ーＭＯＳＦＥＴの構造を示す断面図である。
【図４】前記第１の実施の形態のトレンチ型パワーＭＯ
ＳＦＥＴの製造方法を示す各工程の断面図である。
ＳＦＥＴの製造方法を示す各工程の断面図である。
【図５】前記第１の実施の形態のトレンチ型パワーＭＯ
ＳＦＥＴの製造方法を示す各工程の断面図である。
ＳＦＥＴの製造方法を示す各工程の断面図である。
【図６】前記第１の実施の形態のトレンチ型パワーＭＯ
ＳＦＥＴの製造方法を示す各工程の断面図である。
ＳＦＥＴの製造方法を示す各工程の断面図である。
【図７】前記第１の実施の形態のトレンチ型パワーＭＯ
ＳＦＥＴの製造方法を示す各工程の断面図である。
ＳＦＥＴの製造方法を示す各工程の断面図である。
【図８】前記第１の実施の形態のトレンチ型パワーＭＯ
ＳＦＥＴの製造方法を示す各工程の断面図である。
ＳＦＥＴの製造方法を示す各工程の断面図である。
【図９】従来のトレンチ型パワーＭＯＳＦＥＴの構造を
示す断面図である。
示す断面図である。
２…高濃度のｎ形半導体基板（ｎ＋半導体基板） ４…低濃度のｎ形エピタキシャル層（ｎ−エピタキシャ
ル層） ６…ベース領域（ｐ形領域） ６ａ…チャネル領域 ６ｂ…チャネル領域 ８…ソース領域（ｎ＋領域） １０…トレンチ（Ｕ字形状の溝） １０ａ…トレンチ底面 １２…ｎ形領域 １４…ゲート絶縁膜 １６…ゲート電極 １８…層間絶縁膜 ２０…ソース電極（Ａｌ等） ２２…ドレイン電極 ３０…トレンチ（Ｕ字形状の溝） ３０ａ…トレンチ底面 ４０…トレンチ（Ｕ字形状の溝） ４０ａ…トレンチ底面 ＴＧ…ゲート端子 ＴＳ…ソース端子 ＴＤ…ドレイン端子
ル層） ６…ベース領域（ｐ形領域） ６ａ…チャネル領域 ６ｂ…チャネル領域 ８…ソース領域（ｎ＋領域） １０…トレンチ（Ｕ字形状の溝） １０ａ…トレンチ底面 １２…ｎ形領域 １４…ゲート絶縁膜 １６…ゲート電極 １８…層間絶縁膜 ２０…ソース電極（Ａｌ等） ２２…ドレイン電極 ３０…トレンチ（Ｕ字形状の溝） ３０ａ…トレンチ底面 ４０…トレンチ（Ｕ字形状の溝） ４０ａ…トレンチ底面 ＴＧ…ゲート端子 ＴＳ…ソース端子 ＴＤ…ドレイン端子
Claims (7)
- 【請求項１】 半導体基板上に形成された第１導電形の
第１の半導体領域と、 前記第１の半導体領域上に形成された第２導電形の第２
の半導体領域と、 前記第２の半導体領域内に形成された第１導電形の第３
の半導体領域と、 前記第２の半導体領域内に前記第３の半導体領域を突ら
抜いて形成された、前記第２の半導体領域の層厚より浅
いトレンチと、 前記トレンチの底面下に、前記トレンチの底面から前記
第１の半導体領域に達するように形成された、第１導電
形で前記第１の半導体領域以上の濃度の第４の半導体領
域と、 前記トレンチの側面上及び底面上に形成されたゲート絶
縁膜と、 前記ゲート絶縁膜上に形成されたゲート電極と、 を具備することを特徴とする半導体装置。 - 【請求項２】 半導体基板上に形成された第１導電形の
第１の半導体領域と、 前記第１の半導体領域上に形成された第２導電形の第２
の半導体領域と、 前記第２の半導体領域内に形成された第１導電形の第３
の半導体領域と、 前記第２の半導体領域内に前記第３の半導体領域を突ら
抜いて形成された、前記第２の半導体領域の層厚より浅
いトレンチと、 前記トレンチの底面下の前記第２の半導体領域に形成さ
れた、第１導電形で前記第１の半導体領域以上の濃度の
第４の半導体領域と、 前記トレンチの側面上及び底面上に形成されたゲート絶
縁膜と、 前記ゲート絶縁膜上に形成されたゲート電極と、 を具備することを特徴とする半導体装置。 - 【請求項３】 半導体基板上に形成された第１導電形の
第１の半導体領域と、 前記第１の半導体領域上に形成された第２導電形の第２
の半導体領域と、 前記第２の半導体領域内に形成された第１導電形の第３
の半導体領域と、 前記第２の半導体領域内に前記第３の半導体領域を突ら
抜いて形成された、前記第２の半導体領域の層厚より浅
いトレンチと、 前記トレンチの底面下の前記第２の半導体領域及びこの
第２の半導体領域下の第１の半導体領域に形成された、
第１導電形で前記第１の半導体領域以上の濃度の第４の
半導体領域と、 前記トレンチの側面上及び底面上に形成されたゲート絶
縁膜と、 前記ゲート絶縁膜上に形成されたゲート電極と、 を具備することを特徴とする半導体装置。 - 【請求項４】 前記第４の半導体領域の濃度は、耐圧の
低下を招かない範囲内で設定されることを特徴とする請
求項１乃至３のいずれかに記載の半導体装置。 - 【請求項５】 半導体基板上に第１導電形の第１の半導
体領域を形成する工程と、 前記第１の半導体領域の上部に、第２導電形の第２の半
導体領域を形成する工程と、 前記第２の半導体領域の上部に、第１導電形の第３の半
導体領域を形成する工程と、 前記第２の半導体領域内に、前記第３の半導体領域を突
ら抜いて前記第２の半導体領域の層厚より浅いトレンチ
を形成する工程と、 前記トレンチの底面下に、前記トレンチの底面から前記
第１の半導体領域に達するように第１導電形で前記第１
の半導体領域以上の濃度の第４の半導体領域を形成する
工程と、 前記トレンチの側面上及び底面上にゲート絶縁膜を形成
する工程と、 前記ゲート絶縁膜の内面上にゲート電極を形成する工程
と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項６】 半導体基板上に第１導電形の第１の半導
体領域を形成する工程と、 前記第１の半導体領域の上部に、第２導電形の第２の半
導体領域を形成する工程と、 前記第２の半導体領域の上部に、第１導電形の第３の半
導体領域を形成する工程と、 前記第２の半導体領域内に、前記第３の半導体領域を突
ら抜いて前記第２の半導体領域の層厚より浅いトレンチ
を形成する工程と、 前記トレンチの底面下の前記第２の半導体領域に、第１
導電形で前記第１の半導体領域以上の濃度の第４の半導
体領域を形成する工程と、 前記トレンチの側面上及び底面上にゲート絶縁膜を形成
する工程と、 前記ゲート絶縁膜の内面上にゲート電極を形成する工程
と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項７】 半導体基板上に第１導電形の第１の半導
体領域を形成する工程と、 前記第１の半導体領域の上部に、第２導電形の第２の半
導体領域を形成する工程と、 前記第２の半導体領域の上部に、第１導電形の第３の半
導体領域を形成する工程と、 前記第２の半導体領域内に、前記第３の半導体領域を突
ら抜いて前記第２の半導体領域の層厚より浅いトレンチ
を形成する工程と、 前記トレンチの底面下の前記第２の半導体領域及びこの
第２の半導体領域下の第１の半導体領域に、第１導電形
で前記第１の半導体領域以上の濃度の第４の半導体領域
を形成する工程と、 前記トレンチの側面上及び底面上にゲート絶縁膜を形成
する工程と、 前記ゲート絶縁膜の内面上にゲート電極を形成する工程
と、 を具備することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11068073A JP2000269487A (ja) | 1999-03-15 | 1999-03-15 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11068073A JP2000269487A (ja) | 1999-03-15 | 1999-03-15 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000269487A true JP2000269487A (ja) | 2000-09-29 |
Family
ID=13363244
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11068073A Pending JP2000269487A (ja) | 1999-03-15 | 1999-03-15 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000269487A (ja) |
Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP6032337B1 (ja) * | 2015-09-28 | 2016-11-24 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
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