JPH09213954A - 縦型ｍｏｓトランジスタ及び静電誘導トランジスタ及びトレンチ構造のｍｏｓトランジスタ、及び、縦型半導体装置の製造方法 - Google Patents
縦型ｍｏｓトランジスタ及び静電誘導トランジスタ及びトレンチ構造のｍｏｓトランジスタ、及び、縦型半導体装置の製造方法Info
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- JPH09213954A JPH09213954A JP8015618A JP1561896A JPH09213954A JP H09213954 A JPH09213954 A JP H09213954A JP 8015618 A JP8015618 A JP 8015618A JP 1561896 A JP1561896 A JP 1561896A JP H09213954 A JPH09213954 A JP H09213954A
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- H10D30/66—Vertical DMOS [VDMOS] FETs
- H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D62/142—Anode regions of thyristors or collector regions of gated bipolar-mode devices
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D84/141—VDMOS having built-in components
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【課題】 縦型半導体装置のオン抵抗の低減を図る。
【解決手段】 半導体基板３の表面のドリフト層２と、
ドリフト層２の表面に形成されたＰ型不純物領域４と、
Ｐ型不純物領域４内に形成されたソース領域５と、ソー
ス領域５とドリフト層２間のＰ型不純物領域４の表面に
形成された酸化膜６と、酸化膜６の表面に形成されたゲ
ート電極７と、ドレイン領域１とを備えた縦型ＭＯＳト
ランジスタで、Ｐ型不純物領域４間のドリフト層２の表
面に、ゲート電極７に電気的に接続されたＰ型不純物拡
散領域２３を形成した。
ドリフト層２の表面に形成されたＰ型不純物領域４と、
Ｐ型不純物領域４内に形成されたソース領域５と、ソー
ス領域５とドリフト層２間のＰ型不純物領域４の表面に
形成された酸化膜６と、酸化膜６の表面に形成されたゲ
ート電極７と、ドレイン領域１とを備えた縦型ＭＯＳト
ランジスタで、Ｐ型不純物領域４間のドリフト層２の表
面に、ゲート電極７に電気的に接続されたＰ型不純物拡
散領域２３を形成した。
Description
【０００１】
【発明の属する技術分野】本発明は、縦型ＭＯＳトラン
ジスタ及び静電誘導トランジスタ及びトレンチ構造のＭ
ＯＳトランジスタの構造、及び、縦型半導体装置の製造
方法に関するものである。
ジスタ及び静電誘導トランジスタ及びトレンチ構造のＭ
ＯＳトランジスタの構造、及び、縦型半導体装置の製造
方法に関するものである。
【０００２】
【従来の技術】図７の断面図に基づいて従来の縦型ＭＯ
Ｓトランジスタの一例について説明する。図に示すよう
に、従来の縦型ＭＯＳトランジスタは、高濃度の第１導
電型（Ｎ型）のドレイン領域１と、ドレイン領域１上に
形成された、低濃度の第１導電型（Ｎ型）のドリフト層
２とで構成された半導体基板３で、ドリフト層２の表面
に高濃度の第２導電型のＰ型不純物領域４が形成され、
そのＰ型不純物領域４内に高濃度の第１導電型（Ｎ型）
のソース領域５が形成され、ソース領域５とドリフト層
２間のＰ型不純物領域４上にゲート酸化膜６を介してゲ
ート電極７が形成された構造となっている。
Ｓトランジスタの一例について説明する。図に示すよう
に、従来の縦型ＭＯＳトランジスタは、高濃度の第１導
電型（Ｎ型）のドレイン領域１と、ドレイン領域１上に
形成された、低濃度の第１導電型（Ｎ型）のドリフト層
２とで構成された半導体基板３で、ドリフト層２の表面
に高濃度の第２導電型のＰ型不純物領域４が形成され、
そのＰ型不純物領域４内に高濃度の第１導電型（Ｎ型）
のソース領域５が形成され、ソース領域５とドリフト層
２間のＰ型不純物領域４上にゲート酸化膜６を介してゲ
ート電極７が形成された構造となっている。
【０００３】図７に示す従来の縦型ＭＯＳトランジスタ
では、ゲート電極７に正電圧を印加してチャネルを形成
すれば、チャネル及びドリフト層２を通してキャリアで
ある電子が伝達されるために電流が流れる。この場合、
キャリアは電子のみなので、従来の縦型ＭＯＳトランジ
スタのオン抵抗は、ドリフト層２の不純物濃度によると
ころが大きい。つまり、低いオン抵抗を実現するために
は、ドリフト層２の不純物濃度を高く設定しなければな
らない。
では、ゲート電極７に正電圧を印加してチャネルを形成
すれば、チャネル及びドリフト層２を通してキャリアで
ある電子が伝達されるために電流が流れる。この場合、
キャリアは電子のみなので、従来の縦型ＭＯＳトランジ
スタのオン抵抗は、ドリフト層２の不純物濃度によると
ころが大きい。つまり、低いオン抵抗を実現するために
は、ドリフト層２の不純物濃度を高く設定しなければな
らない。
【０００４】図８の断面図に基づいて従来の静電誘導ト
ランジスタの一例について説明する。図に示すように、
従来の静電誘導トランジスタは、高濃度の第１導電型
（Ｎ型）のドレイン領域８と、ドレイン領域８上に形成
された、低濃度の第１導電型（Ｎ型）のドリフト層９と
で構成された半導体基板１０で、ドリフト層９の表面
に、所定の間隔で第２導電型（Ｐ型）のゲート領域１１
が形成され、そのゲート領域１１間に第１導電型（Ｎ
型）のソース領域１２が形成された構造となっている。
ランジスタの一例について説明する。図に示すように、
従来の静電誘導トランジスタは、高濃度の第１導電型
（Ｎ型）のドレイン領域８と、ドレイン領域８上に形成
された、低濃度の第１導電型（Ｎ型）のドリフト層９と
で構成された半導体基板１０で、ドリフト層９の表面
に、所定の間隔で第２導電型（Ｐ型）のゲート領域１１
が形成され、そのゲート領域１１間に第１導電型（Ｎ
型）のソース領域１２が形成された構造となっている。
【０００５】図８に示す従来の静電誘導トランジスタで
は、ゲート領域１１に正電圧を印加してゲート領域１１
間に形成される電位障壁を小さくすることによりチャネ
ルを形成し、ソース領域１２からチャネル及びドリフト
層を通してキャリアである電子が伝達されるために電流
が流れる。この場合、キャリアは電子のみなので、従来
の静電誘導トランジスタのオン抵抗は、ドリフト層９の
不純物濃度によるところが大きい。つまり、低いオン抵
抗を実現しようとすればドリフト層９の不純物濃度を高
く設定しなければならない。
は、ゲート領域１１に正電圧を印加してゲート領域１１
間に形成される電位障壁を小さくすることによりチャネ
ルを形成し、ソース領域１２からチャネル及びドリフト
層を通してキャリアである電子が伝達されるために電流
が流れる。この場合、キャリアは電子のみなので、従来
の静電誘導トランジスタのオン抵抗は、ドリフト層９の
不純物濃度によるところが大きい。つまり、低いオン抵
抗を実現しようとすればドリフト層９の不純物濃度を高
く設定しなければならない。
【０００６】図９の断面図に基づいて従来のトレンチ構
造のＭＯＳトランジスタの一例について説明する。図に
示すように、従来のトレンチ構造のＭＯＳトランジスタ
は、高濃度の第１導電型（Ｎ型）のドレイン領域１３
と、ドレイン領域１３上に形成された、低濃度の第１導
電型（Ｎ型）のドリフト層１４とで構成された半導体基
板１５で、ドリフト層１４の表面に、低濃度の第２導電
型（Ｐ型）のＰ型不純物層１６を形成し、そのＰ型不純
物層１６内に、ドリフト層１４に達するトレンチ溝１７
を形成し、そのトレンチ溝１７中に、酸化膜１８を介し
てゲート電極１９を形成し、そのトレンチ溝１７を囲む
ように、Ｐ型不純物層１６の表面にソース領域２０を形
成したものである。
造のＭＯＳトランジスタの一例について説明する。図に
示すように、従来のトレンチ構造のＭＯＳトランジスタ
は、高濃度の第１導電型（Ｎ型）のドレイン領域１３
と、ドレイン領域１３上に形成された、低濃度の第１導
電型（Ｎ型）のドリフト層１４とで構成された半導体基
板１５で、ドリフト層１４の表面に、低濃度の第２導電
型（Ｐ型）のＰ型不純物層１６を形成し、そのＰ型不純
物層１６内に、ドリフト層１４に達するトレンチ溝１７
を形成し、そのトレンチ溝１７中に、酸化膜１８を介し
てゲート電極１９を形成し、そのトレンチ溝１７を囲む
ように、Ｐ型不純物層１６の表面にソース領域２０を形
成したものである。
【０００７】図９に示す従来のトレンチ構造のＭＯＳト
ランジスタでは、ゲート電極１９に正電圧を印加して、
Ｐ型不純物層１６にチャネルを形成し、ソース領域２０
からチャネル及びドリフト領域１４を通してキャリアで
ある電子が伝達されるために電流が流れる。この場合、
キャリアは電子のみなので、従来のトレンチ構造のＭＯ
Ｓトランジスタのオン抵抗は、ドリフト領域１４の不純
物濃度によるところが大きい。つまり、低いオン抵抗を
実現しようとすれば、ドリフト領域１４の不純物濃度は
高く設定しなければならない。
ランジスタでは、ゲート電極１９に正電圧を印加して、
Ｐ型不純物層１６にチャネルを形成し、ソース領域２０
からチャネル及びドリフト領域１４を通してキャリアで
ある電子が伝達されるために電流が流れる。この場合、
キャリアは電子のみなので、従来のトレンチ構造のＭＯ
Ｓトランジスタのオン抵抗は、ドリフト領域１４の不純
物濃度によるところが大きい。つまり、低いオン抵抗を
実現しようとすれば、ドリフト領域１４の不純物濃度は
高く設定しなければならない。
【０００８】図１０に基づいて、図７〜図９に示した従
来の半導体装置に用いられる半導体基板の構造とその不
純物濃度分布について説明する。図で、（ａ）は半導体
基板の断面図、（ｂ）は半導体基板の深さ方向の不純物
濃度分布を示す線図である。従来の半導体基板を製造す
る場合、高不純物濃度の半導体層２１の表面にドリフト
層２２をエピタキシャル成長させて形成する。従って、
図に示すように、ドリフト層２２の不純物濃度は一定で
ある。
来の半導体装置に用いられる半導体基板の構造とその不
純物濃度分布について説明する。図で、（ａ）は半導体
基板の断面図、（ｂ）は半導体基板の深さ方向の不純物
濃度分布を示す線図である。従来の半導体基板を製造す
る場合、高不純物濃度の半導体層２１の表面にドリフト
層２２をエピタキシャル成長させて形成する。従って、
図に示すように、ドリフト層２２の不純物濃度は一定で
ある。
【０００９】以上に説明したように、従来の、縦型ＭＯ
Ｓトランジスタまたは静電誘導トランジスタまたはトレ
ンチ構造のＭＯＳトランジスタは、電子のみをキャリア
として電流が流れるユニポーラデバイスであり、ドリフ
ト層で電圧降下を生じる。また、低いオン抵抗を実現す
るためにドリフト層を薄く、高濃度にすると耐圧が低く
なり、要求される耐圧を得るためには、その耐圧に応じ
たドリフト層の厚みと濃度が必要な構造の半導体装置で
あった。
Ｓトランジスタまたは静電誘導トランジスタまたはトレ
ンチ構造のＭＯＳトランジスタは、電子のみをキャリア
として電流が流れるユニポーラデバイスであり、ドリフ
ト層で電圧降下を生じる。また、低いオン抵抗を実現す
るためにドリフト層を薄く、高濃度にすると耐圧が低く
なり、要求される耐圧を得るためには、その耐圧に応じ
たドリフト層の厚みと濃度が必要な構造の半導体装置で
あった。
【００１０】
【発明が解決しようとする課題】図７に示した静電誘導
トランジスタ、図８に示した縦型ＭＯＳトランジスタ、
図９に示したトレンチ構造のＭＯＳトランジスタの抵抗
成分は、ドリフト層の抵抗成分が占める割合が高いの
で、低オン抵抗とするには、ドリフト層での電圧降下を
小さくするために、ドリフト層の不純物濃度を高くする
必要があるが、耐圧が低下するために大幅なオン抵抗の
低減は期待できないという問題点があった。
トランジスタ、図８に示した縦型ＭＯＳトランジスタ、
図９に示したトレンチ構造のＭＯＳトランジスタの抵抗
成分は、ドリフト層の抵抗成分が占める割合が高いの
で、低オン抵抗とするには、ドリフト層での電圧降下を
小さくするために、ドリフト層の不純物濃度を高くする
必要があるが、耐圧が低下するために大幅なオン抵抗の
低減は期待できないという問題点があった。
【００１１】本発明は、上記問題点に鑑みなされたもの
で、その目的とするところは、ドリフト層に少数キャリ
アである正孔を注入することによってオン抵抗の低減が
図れる、縦型ＭＯＳトランジスタまたは静電誘導トラン
ジスタまたはトレンチ構造のＭＯＳトランジスタの構造
を提供する、または、表面側ほど不純物濃度が低くなる
ようドリフト層に濃度勾配を設けドリフト層に電導度変
調領域を形成することによってオン抵抗の低減が図れる
縦型半導体装置の製造方法を提供することにある。
で、その目的とするところは、ドリフト層に少数キャリ
アである正孔を注入することによってオン抵抗の低減が
図れる、縦型ＭＯＳトランジスタまたは静電誘導トラン
ジスタまたはトレンチ構造のＭＯＳトランジスタの構造
を提供する、または、表面側ほど不純物濃度が低くなる
ようドリフト層に濃度勾配を設けドリフト層に電導度変
調領域を形成することによってオン抵抗の低減が図れる
縦型半導体装置の製造方法を提供することにある。
【００１２】
【課題を解決するための手段】上記目的を達成するた
め、請求項１記載の縦型ＭＯＳトランジスタは、高濃度
の第１導電型の半導体基板の表面に形成された、低濃度
の第１導電型のドリフト層と、そのドリフト層の表面
に、所定の間隔で形成された第２導電型不純物拡散領域
と、その第２導電型不純物拡散領域内に形成された第１
導電型のソース領域と、そのソース領域と前記ドリフト
層間の、前記第２導電型不純物拡散領域の表面に形成さ
れた酸化膜と、その酸化膜の表面に形成されたゲート電
極と、高濃度の第１導電型のドレイン領域とを備えた縦
型ＭＯＳトランジスタにおいて、前記第２導電型不純物
拡散領域間の前記ドリフト層の表面に、前記ゲート電極
に電気的に接続された第２導電型の不純物拡散領域を形
成したことを特徴とするものである。
め、請求項１記載の縦型ＭＯＳトランジスタは、高濃度
の第１導電型の半導体基板の表面に形成された、低濃度
の第１導電型のドリフト層と、そのドリフト層の表面
に、所定の間隔で形成された第２導電型不純物拡散領域
と、その第２導電型不純物拡散領域内に形成された第１
導電型のソース領域と、そのソース領域と前記ドリフト
層間の、前記第２導電型不純物拡散領域の表面に形成さ
れた酸化膜と、その酸化膜の表面に形成されたゲート電
極と、高濃度の第１導電型のドレイン領域とを備えた縦
型ＭＯＳトランジスタにおいて、前記第２導電型不純物
拡散領域間の前記ドリフト層の表面に、前記ゲート電極
に電気的に接続された第２導電型の不純物拡散領域を形
成したことを特徴とするものである。
【００１３】請求項２記載の縦型ＭＯＳトランジスタ
は、高濃度の第１導電型の半導体基板の表面に形成され
た、低濃度の第１導電型のドリフト層と、そのドリフト
層の表面に、所定の間隔で形成された第２導電型不純物
拡散領域と、その第２導電型不純物拡散領域間に形成さ
れた第１導電型のソース領域と、そのソース領域と前記
ドリフト層間の、前記第２導電型不純物拡散領域の表面
に形成された酸化膜と、その酸化膜の表面に形成された
ゲート電極と、高濃度の第１導電型のドレイン領域とを
備えた縦型ＭＯＳトランジスタにおいて、前記第２導電
型不純物拡散領域間の前記ドリフト層内に、前記ゲート
電極に電気的に接続された第２導電型の埋め込み層を形
成したことを特徴とするものである。
は、高濃度の第１導電型の半導体基板の表面に形成され
た、低濃度の第１導電型のドリフト層と、そのドリフト
層の表面に、所定の間隔で形成された第２導電型不純物
拡散領域と、その第２導電型不純物拡散領域間に形成さ
れた第１導電型のソース領域と、そのソース領域と前記
ドリフト層間の、前記第２導電型不純物拡散領域の表面
に形成された酸化膜と、その酸化膜の表面に形成された
ゲート電極と、高濃度の第１導電型のドレイン領域とを
備えた縦型ＭＯＳトランジスタにおいて、前記第２導電
型不純物拡散領域間の前記ドリフト層内に、前記ゲート
電極に電気的に接続された第２導電型の埋め込み層を形
成したことを特徴とするものである。
【００１４】請求項３記載の静電誘導トランジスタは、
高濃度の第１導電型の半導体基板の表面に形成された、
低濃度の第１導電型のドリフト層と、そのドリフト層の
表面に、所定の間隔で形成された第２導電型のゲート領
域と、そのゲート領域間に形成された第１導電型のソー
ス領域と、高濃度の第１導電型のドレイン領域とを備え
た静電誘導トランジスタにおいて、前記ゲート領域間の
前記ドリフト層内に、前記ゲート領域に電気的に接続さ
れた第２導電型の埋め込み層を形成したことを特徴とす
るものである。
高濃度の第１導電型の半導体基板の表面に形成された、
低濃度の第１導電型のドリフト層と、そのドリフト層の
表面に、所定の間隔で形成された第２導電型のゲート領
域と、そのゲート領域間に形成された第１導電型のソー
ス領域と、高濃度の第１導電型のドレイン領域とを備え
た静電誘導トランジスタにおいて、前記ゲート領域間の
前記ドリフト層内に、前記ゲート領域に電気的に接続さ
れた第２導電型の埋め込み層を形成したことを特徴とす
るものである。
【００１５】請求項４記載のトレンチ構造のＭＯＳトラ
ンジスタは、高濃度の第１導電型の半導体基板の表面に
形成された、低濃度の第１導電型のドリフト層と、その
ドリフト層の表面に形成された、低濃度の第２導電型不
純物拡散層と、その第２導電型不純物拡散層の表面から
前記ドリフト層に達するトレンチ溝の中に形成され、そ
のトレンチ溝内に形成された酸化膜を介して前記第２導
電型不純物拡散層に接するゲート領域と、前記トレンチ
溝を囲むように、前記第２導電型不純物拡散層の表面に
形成された第１導電型のソース領域と、高濃度の第１導
電型のドレイン領域とを備えたトレンチ構造のＭＯＳト
ランジスタにおいて、前記ゲート領域直下に、前記ゲー
ト領域と電気的に接続された、第２導電型の不純物拡散
領域を形成したことを特徴とするものである。
ンジスタは、高濃度の第１導電型の半導体基板の表面に
形成された、低濃度の第１導電型のドリフト層と、その
ドリフト層の表面に形成された、低濃度の第２導電型不
純物拡散層と、その第２導電型不純物拡散層の表面から
前記ドリフト層に達するトレンチ溝の中に形成され、そ
のトレンチ溝内に形成された酸化膜を介して前記第２導
電型不純物拡散層に接するゲート領域と、前記トレンチ
溝を囲むように、前記第２導電型不純物拡散層の表面に
形成された第１導電型のソース領域と、高濃度の第１導
電型のドレイン領域とを備えたトレンチ構造のＭＯＳト
ランジスタにおいて、前記ゲート領域直下に、前記ゲー
ト領域と電気的に接続された、第２導電型の不純物拡散
領域を形成したことを特徴とするものである。
【００１６】請求項５記載の縦型半導体装置の製造方法
は、高濃度の第１導電型の半導体基板の表面に形成され
た、低濃度の第１導電型のドリフト層と、そのドリフト
層内に少数キャリアを注入することにより得られる電導
度変調効果を利用する縦型半導体装置の製造方法におい
て、前記半導体基板の表面に前記ドリフト層をエピタキ
シャル成長させる際、表面側ほど不純物濃度が低くなる
ように、段階的に不純物濃度を変化させてエピタキシャ
ル成長させることを特徴とするものである。
は、高濃度の第１導電型の半導体基板の表面に形成され
た、低濃度の第１導電型のドリフト層と、そのドリフト
層内に少数キャリアを注入することにより得られる電導
度変調効果を利用する縦型半導体装置の製造方法におい
て、前記半導体基板の表面に前記ドリフト層をエピタキ
シャル成長させる際、表面側ほど不純物濃度が低くなる
ように、段階的に不純物濃度を変化させてエピタキシャ
ル成長させることを特徴とするものである。
【００１７】請求項６記載の縦型半導体装置の製造方法
は、高濃度の第１導電型の半導体基板の表面に形成され
た、低濃度の第１導電型のドリフト層と、そのドリフト
層内に少数キャリアを注入することにより得られる電導
度変調効果を利用する縦型半導体装置の製造方法におい
て、深くなるにしたがって不純物濃度が高くなるよう
に、前記ドリフト層に高エネルギーイオン注入を行うこ
とを特徴とするものである。
は、高濃度の第１導電型の半導体基板の表面に形成され
た、低濃度の第１導電型のドリフト層と、そのドリフト
層内に少数キャリアを注入することにより得られる電導
度変調効果を利用する縦型半導体装置の製造方法におい
て、深くなるにしたがって不純物濃度が高くなるよう
に、前記ドリフト層に高エネルギーイオン注入を行うこ
とを特徴とするものである。
【００１８】
【発明の実施の形態】図１に基づいて本発明の縦型ＭＯ
Ｓトランジスタの一実施形態について説明する。図は、
縦型ＭＯＳトランジスタのセル部断面図である。但し、
図７に示した構成と同等構成については同符号を付すこ
ととする。図１に示す縦型ＭＯＳトランジスタは、図７
に示した従来の縦型ＭＯＳトランジスタに、少数キャリ
ア注入用のＰ型不純物領域を付加したものである。つま
り、オーミックコンタクト層を兼ねる、高濃度の第１導
電型（Ｎ型）のドレイン領域１上に、低濃度の第１導電
型（Ｎ型）のドリフト層２を形成した半導体基板３で、
ドリフト層２の表面領域に、第２導電型不純物拡散領域
であるＰ型不純物領域４が形成され、さらに、Ｐ型不純
物領域４内に、高濃度の第１導電型（Ｎ型）のソース領
域５が形成され、ソース領域５とドリフト領域２間のＰ
型不純物領域４の表面にゲート酸化膜６を介してゲート
電極７が形成され、Ｐ型不純物領域４間のドリフト層２
の表面にゲート電極７に電気的に接続された、少数キャ
リア注入用の第２導電型の不純物拡散領域である、Ｐ型
不純物拡散領域２３が形成されている（但し、図ではＰ
型不純物拡散領域２３とゲート電極７を接続する構成の
図示を省略している）。
Ｓトランジスタの一実施形態について説明する。図は、
縦型ＭＯＳトランジスタのセル部断面図である。但し、
図７に示した構成と同等構成については同符号を付すこ
ととする。図１に示す縦型ＭＯＳトランジスタは、図７
に示した従来の縦型ＭＯＳトランジスタに、少数キャリ
ア注入用のＰ型不純物領域を付加したものである。つま
り、オーミックコンタクト層を兼ねる、高濃度の第１導
電型（Ｎ型）のドレイン領域１上に、低濃度の第１導電
型（Ｎ型）のドリフト層２を形成した半導体基板３で、
ドリフト層２の表面領域に、第２導電型不純物拡散領域
であるＰ型不純物領域４が形成され、さらに、Ｐ型不純
物領域４内に、高濃度の第１導電型（Ｎ型）のソース領
域５が形成され、ソース領域５とドリフト領域２間のＰ
型不純物領域４の表面にゲート酸化膜６を介してゲート
電極７が形成され、Ｐ型不純物領域４間のドリフト層２
の表面にゲート電極７に電気的に接続された、少数キャ
リア注入用の第２導電型の不純物拡散領域である、Ｐ型
不純物拡散領域２３が形成されている（但し、図ではＰ
型不純物拡散領域２３とゲート電極７を接続する構成の
図示を省略している）。
【００１９】図に示す縦型ＭＯＳトランジスタでは、導
通状態とするために正のしきい値電圧をゲート電極７に
印加する。従来の縦型ＭＯＳトランジスタの場合、ゲー
ト電極７に、しきい値電圧より大きな正電圧を印加する
と、ゲート電極７の下方のＰ型不純物領域４にチャネル
が形成されて、ソース領域５から電子がチャネルを通し
てドレイン領域１へ流れる。これに対して、図１に示す
縦型ＭＯＳトランジスタでは、ゲート電極７に正電圧を
印加すると、Ｐ型不純物拡散領域２３がゲート電極７と
接続されているので、Ｐ型不純物拡散領域２３からドリ
フト層２へ小数キャリアである正孔が注入される。ドリ
フト層２内の正孔が注入された部分は、正孔と電子によ
り電流が流れる電導度変調領域となる。電導度変調領域
では、正孔と電子によるバイポーラモードにより動作し
ているので、電圧降下は小さい。従って、図１に示す縦
型ＭＯＳトランジスタの場合、電子と正孔により電流が
流れるバイポーラモードで動作するためオン抵抗を小さ
くすることができる。
通状態とするために正のしきい値電圧をゲート電極７に
印加する。従来の縦型ＭＯＳトランジスタの場合、ゲー
ト電極７に、しきい値電圧より大きな正電圧を印加する
と、ゲート電極７の下方のＰ型不純物領域４にチャネル
が形成されて、ソース領域５から電子がチャネルを通し
てドレイン領域１へ流れる。これに対して、図１に示す
縦型ＭＯＳトランジスタでは、ゲート電極７に正電圧を
印加すると、Ｐ型不純物拡散領域２３がゲート電極７と
接続されているので、Ｐ型不純物拡散領域２３からドリ
フト層２へ小数キャリアである正孔が注入される。ドリ
フト層２内の正孔が注入された部分は、正孔と電子によ
り電流が流れる電導度変調領域となる。電導度変調領域
では、正孔と電子によるバイポーラモードにより動作し
ているので、電圧降下は小さい。従って、図１に示す縦
型ＭＯＳトランジスタの場合、電子と正孔により電流が
流れるバイポーラモードで動作するためオン抵抗を小さ
くすることができる。
【００２０】図２に基づいて本発明の縦型ＭＯＳトラン
ジスタの異なる実施形態について説明する。図は、縦型
ＭＯＳトランジスタのセル部断面図である。但し、図１
に示した構成と同等構成については同符号を付すことと
する。図２に示す縦型ＭＯＳトランジスタは、図１に示
した縦型ＭＯＳトランジスタに対して、小数キャリア注
入用のＰ型不純物拡散領域を、Ｐ型不純物領域４間のド
リフト層２内に埋め込んで、埋め込み層であるＰ型不純
物拡散領域２４を形成したものである。Ｐ型不純物拡散
領域２４を形成するためには、例えば、オーミックコン
タクト層を兼ねるドレイン領域１上に、ドリフト層２の
一部をエピタキシャル成長により形成した後、フォトリ
ソグラフィ法により形成したマスクを介してＰ型不純物
拡散領域２４を形成する箇所に選択的にＰ型不純物を注
入し、熱拡散によりＰ型不純物拡散領域２４を形成し、
さらにエピタキシャル成長させてドリフト層２を形成す
る。
ジスタの異なる実施形態について説明する。図は、縦型
ＭＯＳトランジスタのセル部断面図である。但し、図１
に示した構成と同等構成については同符号を付すことと
する。図２に示す縦型ＭＯＳトランジスタは、図１に示
した縦型ＭＯＳトランジスタに対して、小数キャリア注
入用のＰ型不純物拡散領域を、Ｐ型不純物領域４間のド
リフト層２内に埋め込んで、埋め込み層であるＰ型不純
物拡散領域２４を形成したものである。Ｐ型不純物拡散
領域２４を形成するためには、例えば、オーミックコン
タクト層を兼ねるドレイン領域１上に、ドリフト層２の
一部をエピタキシャル成長により形成した後、フォトリ
ソグラフィ法により形成したマスクを介してＰ型不純物
拡散領域２４を形成する箇所に選択的にＰ型不純物を注
入し、熱拡散によりＰ型不純物拡散領域２４を形成し、
さらにエピタキシャル成長させてドリフト層２を形成す
る。
【００２１】図２に示した縦型ＭＯＳトランジスタの場
合も、図１に示した縦型ＭＯＳトランジスタと同様に、
Ｐ型不純物拡散領域２４は、ゲート電極７と電気的に接
続されている。（但し、図ではＰ型不純物拡散領域２４
とゲート電極７を接続する構成の図示を省略してい
る）。埋め込んだＰ型不純物拡散領域２４とゲート電極
７とのコンタクトのとり方は、例えば、ドリフト層２を
異方性エッチング等により、埋め込んだＰ型不純物拡散
領域２４まで掘り込んで、アルミ配線により接続する。
以上のように構成することによって、図２に示す縦型Ｍ
ＯＳトランジスタは、図１に示した縦型ＭＯＳトランジ
スタと同様の効果があり、オン抵抗を小さくすることが
できる。
合も、図１に示した縦型ＭＯＳトランジスタと同様に、
Ｐ型不純物拡散領域２４は、ゲート電極７と電気的に接
続されている。（但し、図ではＰ型不純物拡散領域２４
とゲート電極７を接続する構成の図示を省略してい
る）。埋め込んだＰ型不純物拡散領域２４とゲート電極
７とのコンタクトのとり方は、例えば、ドリフト層２を
異方性エッチング等により、埋め込んだＰ型不純物拡散
領域２４まで掘り込んで、アルミ配線により接続する。
以上のように構成することによって、図２に示す縦型Ｍ
ＯＳトランジスタは、図１に示した縦型ＭＯＳトランジ
スタと同様の効果があり、オン抵抗を小さくすることが
できる。
【００２２】図３に基づいて本発明の静電誘導トランジ
スタの一実施形態について説明する。図は、静電誘導ト
ランジスタのセル部断面図である。但し、図９に示した
構成と同等構成については同符号を付すこととする。図
に示す静電誘導トランジスタは、図９に示した従来の静
電誘導トランジスタに、小数キャリア注入用の埋め込み
層として、Ｐ型不純物拡散領域２５を付加した構成であ
る。つまり、ドリフト層１４内にＰ型不純物拡散領域２
５を埋め込んだ半導体基板２６を用いて、図９に示した
静電誘導トランジスタと同様の方法を用いて形成する。
スタの一実施形態について説明する。図は、静電誘導ト
ランジスタのセル部断面図である。但し、図９に示した
構成と同等構成については同符号を付すこととする。図
に示す静電誘導トランジスタは、図９に示した従来の静
電誘導トランジスタに、小数キャリア注入用の埋め込み
層として、Ｐ型不純物拡散領域２５を付加した構成であ
る。つまり、ドリフト層１４内にＰ型不純物拡散領域２
５を埋め込んだ半導体基板２６を用いて、図９に示した
静電誘導トランジスタと同様の方法を用いて形成する。
【００２３】図に示す静電誘導トランジスタは、高濃度
の第１導電型（Ｎ型）のドレイン領域８と、ドレイン領
域８上に形成された、低濃度の第１導電型（Ｎ型）のド
リフト層９とで構成された半導体基板１０で、ソース領
域１２を形成する箇所の下方のドリフト層９内に、小数
キャリア注入用のＰ型不純物拡散領域２５を形成し、ド
リフト層９の表面に、所定の間隔で第２導電型（Ｐ型）
のゲート領域１１を形成し、そのゲート領域１１間に第
１導電型（Ｎ型）のソース領域１２を形成した構造とな
っている。
の第１導電型（Ｎ型）のドレイン領域８と、ドレイン領
域８上に形成された、低濃度の第１導電型（Ｎ型）のド
リフト層９とで構成された半導体基板１０で、ソース領
域１２を形成する箇所の下方のドリフト層９内に、小数
キャリア注入用のＰ型不純物拡散領域２５を形成し、ド
リフト層９の表面に、所定の間隔で第２導電型（Ｐ型）
のゲート領域１１を形成し、そのゲート領域１１間に第
１導電型（Ｎ型）のソース領域１２を形成した構造とな
っている。
【００２４】ドリフト層９内に埋め込んだＰ型不純物拡
散領域２５の真上にソース領域１２が配置されるように
形成する。また、Ｐ型不純物拡散領域２５とゲート領域
１１は電気的に接続されている（但し図では、Ｐ型不純
物拡散領域２５とゲート領域１１を電気的に接続する構
成の図示は省略している）。埋め込んだＰ型不純物拡散
領域２５を形成する方法、埋め込んだＰ型不純物拡散領
域２５とゲート領域１１との接続方法は、例えば、図２
に示した縦型ＭＯＳトランジスタの場合の方法と同様の
製法が適用できる。
散領域２５の真上にソース領域１２が配置されるように
形成する。また、Ｐ型不純物拡散領域２５とゲート領域
１１は電気的に接続されている（但し図では、Ｐ型不純
物拡散領域２５とゲート領域１１を電気的に接続する構
成の図示は省略している）。埋め込んだＰ型不純物拡散
領域２５を形成する方法、埋め込んだＰ型不純物拡散領
域２５とゲート領域１１との接続方法は、例えば、図２
に示した縦型ＭＯＳトランジスタの場合の方法と同様の
製法が適用できる。
【００２５】図８に示した従来の静電誘導トランジスタ
は、ゲート領域１１に正電圧を印加すると、ソース領域
１２直下のドリフト層９にチャネルが形成されて、ソー
ス領域１２から電子がチャネルを通してドレイン領域８
へ流れる。これに対して、図に示す静電誘導トランジス
タでは、ゲート領域１１に正電圧を印加すると、Ｐ型不
純物拡散領域２５がゲート領域１１と接続されているの
で、Ｐ型不純物拡散領域２５からドリフト層９へ少数キ
ャリアである正孔が注入される。ドリフト層９内の正孔
が注入された部分は、正孔と電子により電流が流れる電
導度変調領域となる。電導度変調領域では、正孔と電子
によるバイポーラモードにより動作しているので、電圧
降下は小さい。従って、図に示す静電誘導トランジスタ
は、電子と正孔により電流が流れるバイポーラモードで
動作するためオン抵抗を小さくすることができる。
は、ゲート領域１１に正電圧を印加すると、ソース領域
１２直下のドリフト層９にチャネルが形成されて、ソー
ス領域１２から電子がチャネルを通してドレイン領域８
へ流れる。これに対して、図に示す静電誘導トランジス
タでは、ゲート領域１１に正電圧を印加すると、Ｐ型不
純物拡散領域２５がゲート領域１１と接続されているの
で、Ｐ型不純物拡散領域２５からドリフト層９へ少数キ
ャリアである正孔が注入される。ドリフト層９内の正孔
が注入された部分は、正孔と電子により電流が流れる電
導度変調領域となる。電導度変調領域では、正孔と電子
によるバイポーラモードにより動作しているので、電圧
降下は小さい。従って、図に示す静電誘導トランジスタ
は、電子と正孔により電流が流れるバイポーラモードで
動作するためオン抵抗を小さくすることができる。
【００２６】図４に基づいて本発明のトレンチ構造のＭ
ＯＳトランジスタの一実施形態について説明する。図
は、トレンチ構造のＭＯＳトランジスタのセル部断面図
である。但し、図９に示した構成と同等構成については
同符号を付すこととする。図に示すトレンチ構造のＭＯ
Ｓトランジスタは、図９に示した従来のトレンチ構造の
ＭＯＳトランジスタに、小数キャリア注入用の第２導電
型の不純物拡散領域（Ｐ型不純物拡散領域２６）を付加
した構成である。つまり、ゲート領域１９形成用に形成
されたトレンチ溝１７の底部に、ドリフト層１４の表面
に形成されたＰ型不純物拡散領域２６が露出するように
構成し、トレンチ溝１７の底部で、Ｐ型不純物拡散領域
２６とゲート領域１９とが接触するように形成したもの
である。少数キャリア注入用のＰ型不純物拡散領域２６
とゲート領域１９とのコンタクトのとり方は、例えば、
パターニングされたマスクを介しドライエッチング等に
より、Ｐ型不純物層１６の表面からドリフト層１４に達
するトレンチ溝１７を形成し、トレンチ溝１７の底部に
Ｐ型不純物を注入し熱拡散させて少数キャリア注入用の
Ｐ型不純物拡散領域２６を形成する。その後、熱酸化等
によりトレンチ溝１７の内部に酸化膜１８を形成し、マ
スクを介しトレンチ溝１７の底部に形成された酸化膜１
８のみをドライエッチング等によりエッチングした後
に、ゲート領域１９（ゲート電極）を形成する。
ＯＳトランジスタの一実施形態について説明する。図
は、トレンチ構造のＭＯＳトランジスタのセル部断面図
である。但し、図９に示した構成と同等構成については
同符号を付すこととする。図に示すトレンチ構造のＭＯ
Ｓトランジスタは、図９に示した従来のトレンチ構造の
ＭＯＳトランジスタに、小数キャリア注入用の第２導電
型の不純物拡散領域（Ｐ型不純物拡散領域２６）を付加
した構成である。つまり、ゲート領域１９形成用に形成
されたトレンチ溝１７の底部に、ドリフト層１４の表面
に形成されたＰ型不純物拡散領域２６が露出するように
構成し、トレンチ溝１７の底部で、Ｐ型不純物拡散領域
２６とゲート領域１９とが接触するように形成したもの
である。少数キャリア注入用のＰ型不純物拡散領域２６
とゲート領域１９とのコンタクトのとり方は、例えば、
パターニングされたマスクを介しドライエッチング等に
より、Ｐ型不純物層１６の表面からドリフト層１４に達
するトレンチ溝１７を形成し、トレンチ溝１７の底部に
Ｐ型不純物を注入し熱拡散させて少数キャリア注入用の
Ｐ型不純物拡散領域２６を形成する。その後、熱酸化等
によりトレンチ溝１７の内部に酸化膜１８を形成し、マ
スクを介しトレンチ溝１７の底部に形成された酸化膜１
８のみをドライエッチング等によりエッチングした後
に、ゲート領域１９（ゲート電極）を形成する。
【００２７】図に示すトレンチ構造のＭＯＳトランジス
タでは、導通状態とするために正のしきい値電圧をゲー
ト領域１９に印加する。図９に示した従来のトレンチ構
造のＭＯＳトランジスタの場合、ゲート領域１９にしき
い値電圧より大きな正電圧を印加すると、ソース領域２
０直下のＰ型不純物層１６にチャネルが形成されて、ソ
ース領域２０から電子がチャネルを通してドレイン領域
１３へ流れる。これに対して、図に示すトレンチ構造の
ＭＯＳトランジスタでは、ゲート領域１９に正電圧を印
加すると、Ｐ型不純物拡散領域２６がゲート領域１９と
接続されているので、Ｐ型不純物拡散領域２６からドリ
フト層１４へ少数キャリアである正孔が注入される。ド
リフト層１４内の正孔が注入された部分は、正孔と電子
により電流が流れる電導度変調領域となる。電導度変調
領域では、正孔と電子によるバイポーラモードで動作し
ているので、電圧降下は小さい。従って、図に示すトレ
ンチ構造のＭＯＳトランジスタは、電子と正孔により電
流が流れるバイポーラモードで動作するため、オン抵抗
を小さくすることができる。
タでは、導通状態とするために正のしきい値電圧をゲー
ト領域１９に印加する。図９に示した従来のトレンチ構
造のＭＯＳトランジスタの場合、ゲート領域１９にしき
い値電圧より大きな正電圧を印加すると、ソース領域２
０直下のＰ型不純物層１６にチャネルが形成されて、ソ
ース領域２０から電子がチャネルを通してドレイン領域
１３へ流れる。これに対して、図に示すトレンチ構造の
ＭＯＳトランジスタでは、ゲート領域１９に正電圧を印
加すると、Ｐ型不純物拡散領域２６がゲート領域１９と
接続されているので、Ｐ型不純物拡散領域２６からドリ
フト層１４へ少数キャリアである正孔が注入される。ド
リフト層１４内の正孔が注入された部分は、正孔と電子
により電流が流れる電導度変調領域となる。電導度変調
領域では、正孔と電子によるバイポーラモードで動作し
ているので、電圧降下は小さい。従って、図に示すトレ
ンチ構造のＭＯＳトランジスタは、電子と正孔により電
流が流れるバイポーラモードで動作するため、オン抵抗
を小さくすることができる。
【００２８】図５に基づいて本発明の縦型半導体装置の
製造方法の一実施形態について説明する。（ａ）は縦型
半導体装置を形成する半導体基板の断面図、（ｂ）は、
半導体基板の深さ方向の不純物濃度分布を示す線図であ
る。図で、２７は高濃度の第１導電型の半導体層２１、
２８は半導体層２１の表面に形成された、低濃度の第１
導電型のドリフト層である。半導体層２１、ドリフト層
２８によって半導体基板２９が構成されている。
製造方法の一実施形態について説明する。（ａ）は縦型
半導体装置を形成する半導体基板の断面図、（ｂ）は、
半導体基板の深さ方向の不純物濃度分布を示す線図であ
る。図で、２７は高濃度の第１導電型の半導体層２１、
２８は半導体層２１の表面に形成された、低濃度の第１
導電型のドリフト層である。半導体層２１、ドリフト層
２８によって半導体基板２９が構成されている。
【００２９】図５に示すドリフト層２８は、半導体層２
１の表面に、不純物濃度の異なる複数のエピタキシャル
層を順次エピタキシャル成長させて形成する。この場
合、ドリフト層の表面側ほど不純物濃度が低くなるよう
に、段階的に不純物濃度を変化させて複数のエピタキシ
ャル層を形成する。つまり、ドリフト層２８の表面側ほ
ど不純物濃度が低濃度となるようにする。このように半
導体基板２９を構成し、半導体基板２９のドリフト層２
８に少数キャリアを注入した場合、ドリフト層２８の不
純物濃度が低いほど、その拡散長は長くなるので電導度
変調領域が広い範囲で形成され、オン抵抗が小さくでき
る。しかし、ドリフト層２８の不必要な部分の不純物濃
度まで下げると、逆にオン抵抗は高くなる。従って、図
１〜図４に示した、ドリフト層２８内に少数キャリアを
注入することにより得られる電導度変調効果を利用する
各縦型半導体装置を、図５に示す半導体基板２９に形成
すれば、低オン抵抗の縦型半導体装置を形成することが
できる。
１の表面に、不純物濃度の異なる複数のエピタキシャル
層を順次エピタキシャル成長させて形成する。この場
合、ドリフト層の表面側ほど不純物濃度が低くなるよう
に、段階的に不純物濃度を変化させて複数のエピタキシ
ャル層を形成する。つまり、ドリフト層２８の表面側ほ
ど不純物濃度が低濃度となるようにする。このように半
導体基板２９を構成し、半導体基板２９のドリフト層２
８に少数キャリアを注入した場合、ドリフト層２８の不
純物濃度が低いほど、その拡散長は長くなるので電導度
変調領域が広い範囲で形成され、オン抵抗が小さくでき
る。しかし、ドリフト層２８の不必要な部分の不純物濃
度まで下げると、逆にオン抵抗は高くなる。従って、図
１〜図４に示した、ドリフト層２８内に少数キャリアを
注入することにより得られる電導度変調効果を利用する
各縦型半導体装置を、図５に示す半導体基板２９に形成
すれば、低オン抵抗の縦型半導体装置を形成することが
できる。
【００３０】図６に基づいて本発明の縦型半導体装置の
製造方法の異なる実施形態について説明する。（ａ）は
縦型半導体装置を形成する半導体基板の断面図、（ｂ）
は、半導体基板の深さ方向の不純物濃度分布を示す線図
である。但し、図５に示した構成と同等構成については
同符号を付すこととする。図で、２７は高濃度の第１導
電型の半導体層２１、２８は半導体層２１の表面に形成
された、低濃度の第１導電型のドリフト層である。半導
体層２１、ドリフト層２８によって半導体基板２９が構
成されている。ドリフト層２８は、深くなるにしたがっ
て不純物濃度が高くなるように構成されている。
製造方法の異なる実施形態について説明する。（ａ）は
縦型半導体装置を形成する半導体基板の断面図、（ｂ）
は、半導体基板の深さ方向の不純物濃度分布を示す線図
である。但し、図５に示した構成と同等構成については
同符号を付すこととする。図で、２７は高濃度の第１導
電型の半導体層２１、２８は半導体層２１の表面に形成
された、低濃度の第１導電型のドリフト層である。半導
体層２１、ドリフト層２８によって半導体基板２９が構
成されている。ドリフト層２８は、深くなるにしたがっ
て不純物濃度が高くなるように構成されている。
【００３１】図６に示す半導体基板２９の製造方法は、
半導体層２１の表面にドリフト層２８をエピタキシャル
成長させて半導体基板２９を形成し、その半導体基板２
９に、高エネルギーイオン注入により、第１導電型（Ｎ
型）の不純物をドリフト層２８の深い部分に注入し、ア
ニールすることにより形成できる。これにより、図５に
示した縦型半導体装置の製造方法と同様の効果が得られ
る。
半導体層２１の表面にドリフト層２８をエピタキシャル
成長させて半導体基板２９を形成し、その半導体基板２
９に、高エネルギーイオン注入により、第１導電型（Ｎ
型）の不純物をドリフト層２８の深い部分に注入し、ア
ニールすることにより形成できる。これにより、図５に
示した縦型半導体装置の製造方法と同様の効果が得られ
る。
【００３２】なお、以上に説明した各縦型半導体装置の
構造、縦型半導体装置の製造方法は、実施形態に限定さ
れるものではなく、少数キャリアを注入する構成を組み
合わせて用いてもよい。また、縦型半導体装置の各領域
の導電型が逆となるように構成してもよい。
構造、縦型半導体装置の製造方法は、実施形態に限定さ
れるものではなく、少数キャリアを注入する構成を組み
合わせて用いてもよい。また、縦型半導体装置の各領域
の導電型が逆となるように構成してもよい。
【００３３】
【発明の効果】以上に述べたように、本発明の縦型半導
体装置によれば、第１導電型のドリフト層に、ゲート領
域（ゲート電極）と電気的に接続された第２導電型の不
純物領域（または埋め込み層）を形成することにより、
ドリフト層に電導度変調領域を形成することができる。
この電導度変調領域では、電子、正孔の２種類のキャリ
アによって電流が流れるので、少数キャリアの注入のな
いドリフト層に比べてほとんど電圧降下がない。これに
より、オン抵抗の低減が図れる。
体装置によれば、第１導電型のドリフト層に、ゲート領
域（ゲート電極）と電気的に接続された第２導電型の不
純物領域（または埋め込み層）を形成することにより、
ドリフト層に電導度変調領域を形成することができる。
この電導度変調領域では、電子、正孔の２種類のキャリ
アによって電流が流れるので、少数キャリアの注入のな
いドリフト層に比べてほとんど電圧降下がない。これに
より、オン抵抗の低減が図れる。
【図１】本発明の縦型ＭＯＳトランジスタの一実施形態
を示す断面図である。
を示す断面図である。
【図２】本発明の縦型ＭＯＳトランジスタの異なる実施
形態を示す断面図である。
形態を示す断面図である。
【図３】本発明の静電誘導トランジスタの一実施形態を
示す断面図である。
示す断面図である。
【図４】本発明のトレンチ構造のＭＯＳトランジスタの
一実施形態を示す断面図である。
一実施形態を示す断面図である。
【図５】本発明の縦型半導体装置の製造方法の一実施形
態を示す図で、（ａ）は断面図、（ｂ）は不純物濃度分
布を示す線図である。
態を示す図で、（ａ）は断面図、（ｂ）は不純物濃度分
布を示す線図である。
【図６】本発明の縦型半導体装置の製造方法の異なる実
施形態を示す図で、（ａ）は断面図、（ｂ）は不純物濃
度分布を示す線図である。
施形態を示す図で、（ａ）は断面図、（ｂ）は不純物濃
度分布を示す線図である。
【図７】従来の縦型ＭＯＳトランジスタの一例を示す断
面図である。
面図である。
【図８】従来の静電誘導トランジスタの一例を示す断面
図である。
図である。
【図９】従来のトレンチ構造のＭＯＳトランジスタの一
例を示す断面図である。
例を示す断面図である。
【図１０】従来の縦型半導体装置の製造方法の一例を示
す図で、（ａ）は断面図、（ｂ）は不純物濃度分布を示
す線図である。
す図で、（ａ）は断面図、（ｂ）は不純物濃度分布を示
す線図である。
１ ドレイン領域 ２，９，１４，２８ ドリフト層 ３，１０，１５ 半導体基板 ４ Ｐ型不純物領域（第２導電型不純
物拡散領域） ５ ソース領域 ６ 酸化膜 ７ ゲート電極 ８ ドレイン領域 １１，１９ ゲート領域 １２，２０ ソース領域 １３ ドレイン領域 １６ Ｐ型不純物層（第２導電型不純物
拡散層） １７ トレンチ溝 １８ 酸化膜 ２３ Ｐ型不純物拡散領域（不純物拡散
領域） ２４ Ｐ型不純物拡散領域（埋め込み
層） ２５ Ｐ型不純物拡散領域（埋め込み
層） ２６ 不純物拡散領域 ２７ 半導体層
物拡散領域） ５ ソース領域 ６ 酸化膜 ７ ゲート電極 ８ ドレイン領域 １１，１９ ゲート領域 １２，２０ ソース領域 １３ ドレイン領域 １６ Ｐ型不純物層（第２導電型不純物
拡散層） １７ トレンチ溝 １８ 酸化膜 ２３ Ｐ型不純物拡散領域（不純物拡散
領域） ２４ Ｐ型不純物拡散領域（埋め込み
層） ２５ Ｐ型不純物拡散領域（埋め込み
層） ２６ 不純物拡散領域 ２７ 半導体層
Claims (6)
- 【請求項１】 高濃度の第１導電型の半導体基板の表面
に形成された、低濃度の第１導電型のドリフト層と、そ
のドリフト層の表面に、所定の間隔で形成された第２導
電型不純物拡散領域と、その第２導電型不純物拡散領域
内に形成された高濃度の第１導電型のソース領域と、そ
のソース領域と前記ドリフト層間の、前記第２導電型不
純物拡散領域の表面に形成された酸化膜と、その酸化膜
の表面に形成されたゲート電極と、高濃度の第１導電型
のドレイン領域とを備えた縦型ＭＯＳトランジスタにお
いて、前記第２導電型不純物拡散領域間の前記ドリフト
層の表面に、前記ゲート電極に電気的に接続された第２
導電型の不純物拡散領域を形成したことを特徴とする縦
型ＭＯＳトランジスタ。 - 【請求項２】 高濃度の第１導電型の半導体基板の表面
に形成された、低濃度の第１導電型のドリフト層と、そ
のドリフト層の表面に、所定の間隔で形成された第２導
電型不純物拡散領域と、その第２導電型不純物拡散領域
間に形成された第１導電型のソース領域と、そのソース
領域と前記ドリフト層間の、前記第２導電型不純物拡散
領域の表面に形成された酸化膜と、その酸化膜の表面に
形成されたゲート電極と、高濃度の第１導電型のドレイ
ン領域とを備えた縦型ＭＯＳトランジスタにおいて、前
記第２導電型不純物拡散領域間の前記ドリフト層内に、
前記ゲート電極に電気的に接続された第２導電型の埋め
込み層を形成したことを特徴とする縦型ＭＯＳトランジ
スタ。 - 【請求項３】 高濃度の第１導電型の半導体基板の表面
に形成された、低濃度の第１導電型のドリフト層と、そ
のドリフト層の表面に、所定の間隔で形成された第２導
電型のゲート領域と、そのゲート領域間に形成された第
１導電型のソース領域と、高濃度の第１導電型のドレイ
ン領域とを備えた静電誘導トランジスタにおいて、前記
ゲート領域間の前記ドリフト層内に、前記ゲート領域に
電気的に接続された第２導電型の埋め込み層を形成した
ことを特徴とする静電誘導トランジスタ。 - 【請求項４】 高濃度の第１導電型の半導体基板の表面
に形成された、低濃度の第１導電型のドリフト層と、そ
のドリフト層の表面に形成された、低濃度の第２導電型
不純物拡散層と、その第２導電型不純物拡散層の表面か
ら前記ドリフト層に達するトレンチ溝の中に形成され、
そのトレンチ溝内に形成された酸化膜を介して前記第２
導電型不純物拡散層に接するゲート領域と、前記トレン
チ溝を囲むように、前記第２導電型不純物拡散層の表面
に形成された第１導電型のソース領域と、高濃度の第１
導電型のドレイン領域とを備えたトレンチ構造のＭＯＳ
トランジスタにおいて、前記ゲート領域直下に、前記ゲ
ート領域と電気的に接続された、第２導電型の不純物拡
散領域を形成したことを特長とするトレンチ構造のＭＯ
Ｓトランジスタ。 - 【請求項５】 高濃度の第１導電型の半導体層の表面
に、低濃度の第１導電型のドリフト層を備え、そのドリ
フト層内に少数キャリアを注入することにより得られる
電導度変調効果を利用する縦型半導体装置の製造方法に
おいて、前記半導体基板の表面に前記ドリフト層をエピ
タキシャル成長させる際、表面側ほど不純物濃度が低く
なるように、段階的に不純物濃度を変化させてエピタキ
シャル成長させることを特徴とする縦型半導体装置の製
造方法。 - 【請求項６】 高濃度の第１導電型の半導体層の表面
に、低濃度の第１導電型のドリフト層を備え、そのドリ
フト層内に少数キャリアを注入することにより得られる
電導度変調効果を利用する縦型半導体装置の製造方法に
おいて、深くなるにしたがって不純物濃度が高くなるよ
うに、前記ドリフト層に高エネルギーイオン注入を行う
ことを特徴とする縦型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8015618A JPH09213954A (ja) | 1996-01-31 | 1996-01-31 | 縦型ｍｏｓトランジスタ及び静電誘導トランジスタ及びトレンチ構造のｍｏｓトランジスタ、及び、縦型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8015618A JPH09213954A (ja) | 1996-01-31 | 1996-01-31 | 縦型ｍｏｓトランジスタ及び静電誘導トランジスタ及びトレンチ構造のｍｏｓトランジスタ、及び、縦型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09213954A true JPH09213954A (ja) | 1997-08-15 |
Family
ID=11893706
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8015618A Pending JPH09213954A (ja) | 1996-01-31 | 1996-01-31 | 縦型ｍｏｓトランジスタ及び静電誘導トランジスタ及びトレンチ構造のｍｏｓトランジスタ、及び、縦型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09213954A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003031585A (ja) * | 2001-07-16 | 2003-01-31 | Denso Corp | 半導体装置の製造方法 |
| JP2006019553A (ja) * | 2004-07-02 | 2006-01-19 | Matsushita Electric Ind Co Ltd | 縦型半導体装置 |
| CN111180576A (zh) * | 2018-11-09 | 2020-05-19 | 艾普凌科有限公司 | 半导体装置 |
| CN112117332A (zh) * | 2020-11-02 | 2020-12-22 | 上海华虹宏力半导体制造有限公司 | Ldmos器件及工艺方法 |
| CN120321987A (zh) * | 2025-06-16 | 2025-07-15 | 杭州谱析光晶半导体科技有限公司 | 一种用于极端环境下的耐高温vdmos功率晶体管及制备方法 |
-
1996
- 1996-01-31 JP JP8015618A patent/JPH09213954A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003031585A (ja) * | 2001-07-16 | 2003-01-31 | Denso Corp | 半導体装置の製造方法 |
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| CN111180576A (zh) * | 2018-11-09 | 2020-05-19 | 艾普凌科有限公司 | 半导体装置 |
| CN112117332A (zh) * | 2020-11-02 | 2020-12-22 | 上海华虹宏力半导体制造有限公司 | Ldmos器件及工艺方法 |
| CN112117332B (zh) * | 2020-11-02 | 2023-08-22 | 上海华虹宏力半导体制造有限公司 | Ldmos器件及工艺方法 |
| CN120321987A (zh) * | 2025-06-16 | 2025-07-15 | 杭州谱析光晶半导体科技有限公司 | 一种用于极端环境下的耐高温vdmos功率晶体管及制备方法 |
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