JP2000269750A - 半導体回路 - Google Patents
半導体回路Info
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- JP2000269750A JP2000269750A JP11075609A JP7560999A JP2000269750A JP 2000269750 A JP2000269750 A JP 2000269750A JP 11075609 A JP11075609 A JP 11075609A JP 7560999 A JP7560999 A JP 7560999A JP 2000269750 A JP2000269750 A JP 2000269750A
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Abstract
(57)【要約】
【課題】電力増幅用に一般に用いられているプッシュプ
ル型出力回路は、前段回路への流出電流が大きく、出力
インピーダンスの高い前段回路とは直接接続できないと
いう問題があった。流出電流の小さいプッシュプル型出
力回路の半導体回路を提供することを目的とする。 【解決手段】従来の一部のダイオードに代えて、ｐｎｐ
トランジスタＱ６を用い、Ｑ６エミッタをＤ１アノード
に接続し、入力端子２に接続したＱ６ベースをＱ２ベー
スに接続する。Ｑ６コレクタをＧＮＤに接続することに
より、電流源用トランジスタＱ３よりダイオードＤ１を
流れる電流ＩＱはＧＮＤに流出するので前段回路へは流
出しなくなり、前段回路とでも直接接続できるようにな
る。
ル型出力回路は、前段回路への流出電流が大きく、出力
インピーダンスの高い前段回路とは直接接続できないと
いう問題があった。流出電流の小さいプッシュプル型出
力回路の半導体回路を提供することを目的とする。 【解決手段】従来の一部のダイオードに代えて、ｐｎｐ
トランジスタＱ６を用い、Ｑ６エミッタをＤ１アノード
に接続し、入力端子２に接続したＱ６ベースをＱ２ベー
スに接続する。Ｑ６コレクタをＧＮＤに接続することに
より、電流源用トランジスタＱ３よりダイオードＤ１を
流れる電流ＩＱはＧＮＤに流出するので前段回路へは流
出しなくなり、前段回路とでも直接接続できるようにな
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体を使った出
力回路における、特にプッシュシュプル型の出力形態を
もつ半導体回路に関する。
力回路における、特にプッシュシュプル型の出力形態を
もつ半導体回路に関する。
【０００２】
【従来の技術】出力回路は、低出力インピーダンスであ
ることが求められている。これは、負荷抵抗や負荷容量
によって出力波形が影響を受けないためである。
ることが求められている。これは、負荷抵抗や負荷容量
によって出力波形が影響を受けないためである。
【０００３】低出力インピーダンスの出力回路として、
図７に示すように電力増幅用に一般に用いられているプ
ッシュプル型出力回路が知られている（Ｐａｕｌ Ｒ．
Ｇｒａｙ、Ｒｏｂｅｒｔ Ｇ．Ｍｅｙｅｒ著、Ａｎａｌ
ｙｓｉｓ ａｎｄ Ｄｅｓｉｇｎ ｏｆ Ａｎａｌｏｇ
Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ）。同図に
おいて、ｎｐｎトランジスタＱ１１とｐｎｐトランジス
タＱ１２とでプッシュプルペアを成している。トランジ
スタＱ１１とＱ１２にバイアス電圧を与えるため、トラ
ンジスタＱ１１のベースとトランジスタＱ１２のベース
間にダイオードＤ３、Ｄ４を直列に接続している。定電
流源としてのｐｎｐトランジスタＱ１３でダイオードＤ
３、Ｄ４にバイアス電流ＩＱを与えている。エミッタ接
地のｎｐｎトランジスタＱ１５と定電流用ｐｎｐトラン
ジスタＱ１４でコモンエミッタ型増幅回路ａを成してい
る。コモンエミッタ型増幅回路ａと出力回路との接続に
は、インピーダンス変換のため、バッファトランジスタ
ｂとしてｐｎｐトランジスタＱ１６を挿入している。コ
モンエミッタ型増幅回路ａとバッファトランジスタｂに
より前段回路を構成している。６は出力回路の入力端
子、５は出力端子、＋Ｖｃｃは高電位側電源電圧、−Ｖ
ｃｃは低電位側電源電圧、ＢｉａｓはトランジスタＱ１
３、Ｑ１４のベース電圧、Ｖｉは前段回路の入力電圧、
Ｖ0 は負荷の両端の電圧である。
図７に示すように電力増幅用に一般に用いられているプ
ッシュプル型出力回路が知られている（Ｐａｕｌ Ｒ．
Ｇｒａｙ、Ｒｏｂｅｒｔ Ｇ．Ｍｅｙｅｒ著、Ａｎａｌ
ｙｓｉｓ ａｎｄ Ｄｅｓｉｇｎ ｏｆ Ａｎａｌｏｇ
Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ）。同図に
おいて、ｎｐｎトランジスタＱ１１とｐｎｐトランジス
タＱ１２とでプッシュプルペアを成している。トランジ
スタＱ１１とＱ１２にバイアス電圧を与えるため、トラ
ンジスタＱ１１のベースとトランジスタＱ１２のベース
間にダイオードＤ３、Ｄ４を直列に接続している。定電
流源としてのｐｎｐトランジスタＱ１３でダイオードＤ
３、Ｄ４にバイアス電流ＩＱを与えている。エミッタ接
地のｎｐｎトランジスタＱ１５と定電流用ｐｎｐトラン
ジスタＱ１４でコモンエミッタ型増幅回路ａを成してい
る。コモンエミッタ型増幅回路ａと出力回路との接続に
は、インピーダンス変換のため、バッファトランジスタ
ｂとしてｐｎｐトランジスタＱ１６を挿入している。コ
モンエミッタ型増幅回路ａとバッファトランジスタｂに
より前段回路を構成している。６は出力回路の入力端
子、５は出力端子、＋Ｖｃｃは高電位側電源電圧、−Ｖ
ｃｃは低電位側電源電圧、ＢｉａｓはトランジスタＱ１
３、Ｑ１４のベース電圧、Ｖｉは前段回路の入力電圧、
Ｖ0 は負荷の両端の電圧である。
【０００４】図７の回路は、トランジスタＱ１２のベー
スに入力された信号と同一波形をトランジスタＱ１１、
Ｑ１２のエミッタから低出力インピーダンスで負荷ＲＬ
に出力するように働く。
スに入力された信号と同一波形をトランジスタＱ１１、
Ｑ１２のエミッタから低出力インピーダンスで負荷ＲＬ
に出力するように働く。
【０００５】
【発明が解決しようとする課題】上記構成において、バ
イアス電流ＩＱはダイオードＤ３、Ｄ４を通って入力端
子４から前段回路に流れる。このため、前段回路は低出
力インピーダンスでなければならず、コモンエミッタ型
増幅回路ａなど高出力インピーダンスの回路とは直接接
続することができなかった。
イアス電流ＩＱはダイオードＤ３、Ｄ４を通って入力端
子４から前段回路に流れる。このため、前段回路は低出
力インピーダンスでなければならず、コモンエミッタ型
増幅回路ａなど高出力インピーダンスの回路とは直接接
続することができなかった。
【０００６】コモンエミッタ型増幅回路ａと出力回路を
接続するためには、出力回路から前段回路に流れ出す電
流が大きいので、ｐｎｐトランジスタＱ１６を介してい
る。すなわち、バッファトランジスタｂを余分に必要と
し、またダイオードＤ３、Ｄ４、トランジスタＱ１３、
Ｑ１６のデバイスをオフさせないために、電源電圧は最
低でもベース・エミッタ間電圧ＶBEが素子４個分必要と
なり、さらに半導体チップのマスクスペースも増えるこ
とになる。
接続するためには、出力回路から前段回路に流れ出す電
流が大きいので、ｐｎｐトランジスタＱ１６を介してい
る。すなわち、バッファトランジスタｂを余分に必要と
し、またダイオードＤ３、Ｄ４、トランジスタＱ１３、
Ｑ１６のデバイスをオフさせないために、電源電圧は最
低でもベース・エミッタ間電圧ＶBEが素子４個分必要と
なり、さらに半導体チップのマスクスペースも増えるこ
とになる。
【０００７】したがって、本発明は、余分なバッファト
ランジスタを必要としない出力回路をもつ半導体回路を
提供することを目的としている。
ランジスタを必要としない出力回路をもつ半導体回路を
提供することを目的としている。
【０００８】
【課題を解決するための手段】本発明はこの問題を解決
するために、図７のダイオードＤ４及びバッファトラン
ジスタｂの代わりに、例えばｐｎｐトランジスタのベー
ス−エミッタ間ｐｎ接合にダイオードＤ４の作用をさせ
て、前段回路に接続したものである。
するために、図７のダイオードＤ４及びバッファトラン
ジスタｂの代わりに、例えばｐｎｐトランジスタのベー
ス−エミッタ間ｐｎ接合にダイオードＤ４の作用をさせ
て、前段回路に接続したものである。
【０００９】請求項１記載の半導体回路は、コレクタを
回路高電位に接続した第１のｎｐｎトランジスタと、コ
レクタを回路低電位に接続し、エミッタを第１のｎｐｎ
トランジスタのエミッタに接続した第１のｐｎｐトラン
ジスタと、コレクタを回路低電位に接続し、ベースを第
１のｐｎｐトランジスタのベースに接続した第２のｐｎ
ｐトランジスタと、第１のｎｐｎトランジスタのベース
にアノードを接続し、第２のｐｎｐトランジスタのエミ
ッタにカソードを接続したダイオードと、ダイオードの
アノードに接続した電流供給手段とを備え、第２のｐｎ
ｐトランジスタのベースを入力部とし、第１のｐｎｐト
ランジスタのエミッタを出力部としたものである。
回路高電位に接続した第１のｎｐｎトランジスタと、コ
レクタを回路低電位に接続し、エミッタを第１のｎｐｎ
トランジスタのエミッタに接続した第１のｐｎｐトラン
ジスタと、コレクタを回路低電位に接続し、ベースを第
１のｐｎｐトランジスタのベースに接続した第２のｐｎ
ｐトランジスタと、第１のｎｐｎトランジスタのベース
にアノードを接続し、第２のｐｎｐトランジスタのエミ
ッタにカソードを接続したダイオードと、ダイオードの
アノードに接続した電流供給手段とを備え、第２のｐｎ
ｐトランジスタのベースを入力部とし、第１のｐｎｐト
ランジスタのエミッタを出力部としたものである。
【００１０】請求項１記載の半導体回路によれば、電流
供給手段の電流は第２のｐｎｐトランジスタを通して回
路低電位に流れるので、入力部に接続される前段回路へ
の流出電流を少なくできる。このように、前段回路への
流出電流が少なくなるので、抵抗負荷のコモンエミッタ
型増幅回路等の出力インピーダンスの高い前段回路と、
バッファトランジスタを介することなく直接接続できる
という有利な効果が得られる。
供給手段の電流は第２のｐｎｐトランジスタを通して回
路低電位に流れるので、入力部に接続される前段回路へ
の流出電流を少なくできる。このように、前段回路への
流出電流が少なくなるので、抵抗負荷のコモンエミッタ
型増幅回路等の出力インピーダンスの高い前段回路と、
バッファトランジスタを介することなく直接接続できる
という有利な効果が得られる。
【００１１】請求項２記載の半導体回路は、コレクタを
回路低電位に接続した第１のｐｎｐトランジスタと、コ
レクタを回路高電位に接続し、エミッタを第１のｐｎｐ
トランジスタのエミッタに接続した第１のｎｐｎトラン
ジスタと、コレクタを回路高電位に接続し、ベースを第
１のｎｐｎトランジスタのベースに接続した第２のｎｐ
ｎトランジスタと、第１のｐｎｐトランジスタのベース
にカソードを接続し、第２のｎｐｎトランジスタのエミ
ッタにアノードを接続したダイオードと、ダイオードの
カソードに接続した電流供給手段とを備え、第２のｎｐ
ｎトランジスタのベースを入力部とし、第１のｐｎｐト
ランジスタのエミッタを出力部としたものである。
回路低電位に接続した第１のｐｎｐトランジスタと、コ
レクタを回路高電位に接続し、エミッタを第１のｐｎｐ
トランジスタのエミッタに接続した第１のｎｐｎトラン
ジスタと、コレクタを回路高電位に接続し、ベースを第
１のｎｐｎトランジスタのベースに接続した第２のｎｐ
ｎトランジスタと、第１のｐｎｐトランジスタのベース
にカソードを接続し、第２のｎｐｎトランジスタのエミ
ッタにアノードを接続したダイオードと、ダイオードの
カソードに接続した電流供給手段とを備え、第２のｎｐ
ｎトランジスタのベースを入力部とし、第１のｐｎｐト
ランジスタのエミッタを出力部としたものである。
【００１２】請求項２記載の半導体回路によれば、前段
回路からの流入電流が少ないので、請求項１と同様な効
果がある。
回路からの流入電流が少ないので、請求項１と同様な効
果がある。
【００１３】請求項３記載の半導体回路は、請求項１に
おいて、第１のｐｎｐトランジスタのコレクタ層および
ベース層がそれぞれ第２のｐｎｐトランジスタのコレク
タ層およびベース層を兼ね、ベース層内に第１のｐｎｐ
トランジスタのエミッタ層と第２のｐｎｐトランジスタ
のエミッタ層を別々に設けたものである。
おいて、第１のｐｎｐトランジスタのコレクタ層および
ベース層がそれぞれ第２のｐｎｐトランジスタのコレク
タ層およびベース層を兼ね、ベース層内に第１のｐｎｐ
トランジスタのエミッタ層と第２のｐｎｐトランジスタ
のエミッタ層を別々に設けたものである。
【００１４】請求項３記載の半導体回路によれば、請求
項１と同様な効果のほか、小さな面積で半導体回路を構
成できる。
項１と同様な効果のほか、小さな面積で半導体回路を構
成できる。
【００１５】請求項４記載の半導体回路は、請求項２に
おいて、第１のｎｐｎトランジスタのコレクタ層および
ベース層がそれぞれ第２のｎｐｎトランジスタのコレク
タ層およびベース層を兼ね、ベース層内に第１のｎｐｎ
トランジスタのエミッタ層と第２のｎｐｎトランジスタ
のエミッタ層を別々に設けたものである。
おいて、第１のｎｐｎトランジスタのコレクタ層および
ベース層がそれぞれ第２のｎｐｎトランジスタのコレク
タ層およびベース層を兼ね、ベース層内に第１のｎｐｎ
トランジスタのエミッタ層と第２のｎｐｎトランジスタ
のエミッタ層を別々に設けたものである。
【００１６】請求項４記載の半導体回路によれば、請求
項２と同様な効果のほか、小さな面積で半導体回路を構
成できる。
項２と同様な効果のほか、小さな面積で半導体回路を構
成できる。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図１〜図６を参照しながら説明する。
て、図１〜図６を参照しながら説明する。
【００１８】（実施の形態１）本発明の第１の実施の形
態を図１により説明する。すなわち、この半導体回路
は、図１に示すように、ｎｐｎトランジスタＱ１、ｐｎ
ｐトランジスタＱ２で出力回路のプッシュプルペアを成
している。トランジスタＱ１のコレクタは回路内高電位
である電源電圧（以降、Ｖccと呼ぶ）に接続され、トラ
ンジスタＱ２のコレクタは回路内低電位であるグランド
（以降、ＧＮＤと呼ぶ）に接続されている。トランジス
タＱ１、Ｑ２のエミッタは互いに接続されて、出力端子
１となる。
態を図１により説明する。すなわち、この半導体回路
は、図１に示すように、ｎｐｎトランジスタＱ１、ｐｎ
ｐトランジスタＱ２で出力回路のプッシュプルペアを成
している。トランジスタＱ１のコレクタは回路内高電位
である電源電圧（以降、Ｖccと呼ぶ）に接続され、トラ
ンジスタＱ２のコレクタは回路内低電位であるグランド
（以降、ＧＮＤと呼ぶ）に接続されている。トランジス
タＱ１、Ｑ２のエミッタは互いに接続されて、出力端子
１となる。
【００１９】ｐｎｐトランジスタＱ６のベースをトラン
ジスタＱ２のベースに接続し、ダイオードＤ１のカソー
ドをトランジスタＱ６のエミッタに接続し、ダイオード
Ｄ１のアノードをトランジスタＱ１のベースに接続する
ことで、トランジスタＱ１のベースにトランジスタＱ２
のベースよりベース・エミッタ間電圧ＶBEが素子２個分
高いバイアス電圧を与えている。Ｑ３は電流源（電流供
給手段）としてのｐｎｐトランジスタであり、ダイオー
ドＤ１へ電流を供給している。前段回路を接続する入力
端子２はトランジスタＱ２のベース，およびトランジス
タＱ６のベースに接続されている。トランジスタＱ２の
コレクタ、およびトランジスタＱ６のコレクタはＧＮＤ
に接続している。前段回路は図７の定電流用ｐｎｐトラ
ンジスタＱ１４に相当するトランジスタＱ４と、図７の
エミッタ接地のｎｐｎトランジスタＱ１５に相当するト
ランジスタＱ５とでコモンエミッタ型増幅回路ａを、図
７と同様の結線で構成している。
ジスタＱ２のベースに接続し、ダイオードＤ１のカソー
ドをトランジスタＱ６のエミッタに接続し、ダイオード
Ｄ１のアノードをトランジスタＱ１のベースに接続する
ことで、トランジスタＱ１のベースにトランジスタＱ２
のベースよりベース・エミッタ間電圧ＶBEが素子２個分
高いバイアス電圧を与えている。Ｑ３は電流源（電流供
給手段）としてのｐｎｐトランジスタであり、ダイオー
ドＤ１へ電流を供給している。前段回路を接続する入力
端子２はトランジスタＱ２のベース，およびトランジス
タＱ６のベースに接続されている。トランジスタＱ２の
コレクタ、およびトランジスタＱ６のコレクタはＧＮＤ
に接続している。前段回路は図７の定電流用ｐｎｐトラ
ンジスタＱ１４に相当するトランジスタＱ４と、図７の
エミッタ接地のｎｐｎトランジスタＱ１５に相当するト
ランジスタＱ５とでコモンエミッタ型増幅回路ａを、図
７と同様の結線で構成している。
【００２０】トランジスタＱ６のエミッタ−ベース間ｐ
ｎ接合が図７のダイオードＤ４に相当するので、図１の
動作原理は図７と同じである。
ｎ接合が図７のダイオードＤ４に相当するので、図１の
動作原理は図７と同じである。
【００２１】上記構成において、トランジスタＱ３から
の供給電流ＩＱはダイオードＤ１を流れた後、トランジ
スタＱ６のコレクタを通ってＧＮＤに流れるので、前段
回路には流れない。正確にはトランジスタＱ６のベース
電流分だけ流れるが、これは図７のエミッタフォロワＱ
１６のベースから流れ出る電流と同レベルである。すな
わち、バッファトランジスタｂを用いることなくバッフ
ァトランジスタｂと同等の低い流出電流を達成してい
る。
の供給電流ＩＱはダイオードＤ１を流れた後、トランジ
スタＱ６のコレクタを通ってＧＮＤに流れるので、前段
回路には流れない。正確にはトランジスタＱ６のベース
電流分だけ流れるが、これは図７のエミッタフォロワＱ
１６のベースから流れ出る電流と同レベルである。すな
わち、バッファトランジスタｂを用いることなくバッフ
ァトランジスタｂと同等の低い流出電流を達成してい
る。
【００２２】また、従来例ではダイオードＤ３、Ｄ４、
トランジスタＱ１３、Ｑ１６のデバイスをオフさせない
ために、電源電圧は最低でもトランジスタのベース・エ
ミッタ間電圧ＶBEが素子４個分必要であったのに対し、
本発明では、トランジスタＱ１６が不要になる分ベース
・エミッタ間電圧ＶBEが素子１個分低い電源電圧で動作
できるようになる。さらに、図７のエミッタフォロワＱ
１６が不要になることで、回路素子数が少なくなった分
だけ出力回路を小さな面積で実現できるという効果もあ
り、回路の小型化が実現できる。
トランジスタＱ１３、Ｑ１６のデバイスをオフさせない
ために、電源電圧は最低でもトランジスタのベース・エ
ミッタ間電圧ＶBEが素子４個分必要であったのに対し、
本発明では、トランジスタＱ１６が不要になる分ベース
・エミッタ間電圧ＶBEが素子１個分低い電源電圧で動作
できるようになる。さらに、図７のエミッタフォロワＱ
１６が不要になることで、回路素子数が少なくなった分
だけ出力回路を小さな面積で実現できるという効果もあ
り、回路の小型化が実現できる。
【００２３】（実施の形態２）本発明の第２の実施の形
態を図２により説明する。本発明の半導体回路は、図１
のｎｐｎトランジスタとｐｎｐトランジスタを入れ替え
た図２の構成に変えても良いのは当然である。すなわ
ち、ｎｐｎトランジスタＱ７、ｐｎｐトランジスタＱ８
で出力回路のプッシュプルペアを成し、ｎｐｎトランジ
スタＱ７のベース、およびトランジスタＱ１０のベース
を入力端子４としたものである。トランジスタＱ７とト
ランジスタＱ１０の各コレクタは回路内高電位Ｖccに接
続している。トランジスタＱ１０のベースをトランジス
タＱ７のベースに接続し、トランジスタＱ１０のエミッ
タをダイオードＤ２のアノードに接続し、ダイオードＤ
２のカソードをトランジスタＱ８のベースに接続するこ
とにより、トランジスタＱ７のベースにトランジスタＱ
８のベースよりベース・エミッタ間電圧ＶBEが素子２個
分高いバイアス電圧を与えている。
態を図２により説明する。本発明の半導体回路は、図１
のｎｐｎトランジスタとｐｎｐトランジスタを入れ替え
た図２の構成に変えても良いのは当然である。すなわ
ち、ｎｐｎトランジスタＱ７、ｐｎｐトランジスタＱ８
で出力回路のプッシュプルペアを成し、ｎｐｎトランジ
スタＱ７のベース、およびトランジスタＱ１０のベース
を入力端子４としたものである。トランジスタＱ７とト
ランジスタＱ１０の各コレクタは回路内高電位Ｖccに接
続している。トランジスタＱ１０のベースをトランジス
タＱ７のベースに接続し、トランジスタＱ１０のエミッ
タをダイオードＤ２のアノードに接続し、ダイオードＤ
２のカソードをトランジスタＱ８のベースに接続するこ
とにより、トランジスタＱ７のベースにトランジスタＱ
８のベースよりベース・エミッタ間電圧ＶBEが素子２個
分高いバイアス電圧を与えている。
【００２４】ダイオードＤ２へのバイアス電流ＩＱは、
電流源用トランジスタＱ９で与えている。３は出力端
子、ＢｉａｓはトランジスタＱ９のベース電圧である。
電流源用トランジスタＱ９で与えている。３は出力端
子、ＢｉａｓはトランジスタＱ９のベース電圧である。
【００２５】第２の実施の形態によれば、前段回路から
入力端子４を通して流入する流入電流を、第１の実施の
形態と同様に少なくできる。
入力端子４を通して流入する流入電流を、第１の実施の
形態と同様に少なくできる。
【００２６】（実施の形態３）本発明の第３の実施の形
態を図３および図４により説明する。図１のｐｎｐトラ
ンジスタＱ２、Ｑ６は通常は個別に作られた素子が用い
られるが、互いにコレクタとベースが共通であることを
利用して、図３のように構成し、省スペース化を図れる
ようになった。
態を図３および図４により説明する。図１のｐｎｐトラ
ンジスタＱ２、Ｑ６は通常は個別に作られた素子が用い
られるが、互いにコレクタとベースが共通であることを
利用して、図３のように構成し、省スペース化を図れる
ようになった。
【００２７】すなわち図３は、図１のトランジスタＱ１
〜Ｑ６、ダイオードＤ１をモノリシックに構成した集積
回路上面のうちのトランジスタＱ２、Ｑ６の部分のみを
表した平面図である。ｎ型エピタキシャル層３１の周囲
にｐ型分離層３２を設け、トランジスタＱ２、Ｑ６を他
の素子と電気的に分離している。エピタキシャル層３１
内にｐ型コレクタ層３３を設け、コレクタ層３３内にｎ
型ベース層３４を設けている。ベース層３４内にトラン
ジスタＱ２用のエミッタ層３５とトランジスタＱ６用の
エミッタ層３６の二つのエミッタ層を設けている。
〜Ｑ６、ダイオードＤ１をモノリシックに構成した集積
回路上面のうちのトランジスタＱ２、Ｑ６の部分のみを
表した平面図である。ｎ型エピタキシャル層３１の周囲
にｐ型分離層３２を設け、トランジスタＱ２、Ｑ６を他
の素子と電気的に分離している。エピタキシャル層３１
内にｐ型コレクタ層３３を設け、コレクタ層３３内にｎ
型ベース層３４を設けている。ベース層３４内にトラン
ジスタＱ２用のエミッタ層３５とトランジスタＱ６用の
エミッタ層３６の二つのエミッタ層を設けている。
【００２８】図３のＡ−Ａ’線での断面図を図４に示
す。ｐ型基板４１上に設けた一つのエピタキシャル層３
１内に一つのベース層３４と二つのエミッタ層３５、３
６が存在している。
す。ｐ型基板４１上に設けた一つのエピタキシャル層３
１内に一つのベース層３４と二つのエミッタ層３５、３
６が存在している。
【００２９】これにより、半導体回路装置の小型が達成
できる。
できる。
【００３０】（実施の形態４）本発明の第４の実施の形
態を図５および図６により説明する。図２のｎｐｎトラ
ンジスタＱ７、Ｑ１０は通常は個別に作られた素子が用
いられるが、互いにコレクタとベースが共通であること
を利用して、図５のように構成し、省スペース化を図れ
るようになった。
態を図５および図６により説明する。図２のｎｐｎトラ
ンジスタＱ７、Ｑ１０は通常は個別に作られた素子が用
いられるが、互いにコレクタとベースが共通であること
を利用して、図５のように構成し、省スペース化を図れ
るようになった。
【００３１】すなわち図５は、図２のトランジスタＱ７
〜Ｑ１０、およびダイオードＤ２をモノリシックに構成
した集積回路上面のうちのトランジスタＱ７、Ｑ１０の
部分のみを表した平面図である。ｎ型エピタキシャル層
５１の周囲にｐ型分離層５２を設け、トランジスタＱ
７、Ｑ１０を他の素子と電気的に分離している。コレク
タ層となるエピタキシャル層５１内にｐ型ベース層５３
を設け、ベース層５３内にトランジスタＱ７用のエミッ
タ層５４とトランジスタＱ１０用のエミッタ層５５の二
つのエミッタ層を設けている。
〜Ｑ１０、およびダイオードＤ２をモノリシックに構成
した集積回路上面のうちのトランジスタＱ７、Ｑ１０の
部分のみを表した平面図である。ｎ型エピタキシャル層
５１の周囲にｐ型分離層５２を設け、トランジスタＱ
７、Ｑ１０を他の素子と電気的に分離している。コレク
タ層となるエピタキシャル層５１内にｐ型ベース層５３
を設け、ベース層５３内にトランジスタＱ７用のエミッ
タ層５４とトランジスタＱ１０用のエミッタ層５５の二
つのエミッタ層を設けている。
【００３２】図５のＢ−Ｂ’線での断面図を図６に示
す。ｐ型基板６１上に設けた一つのエピ層５１内に一つ
のベース層５３と二つのエミッタ層５４、５５が存在し
ている。
す。ｐ型基板６１上に設けた一つのエピ層５１内に一つ
のベース層５３と二つのエミッタ層５４、５５が存在し
ている。
【００３３】これにより、半導体回路装置の小型が達成
できる。
できる。
【００３４】
【発明の効果】請求項１記載の半導体回路によれば、電
流供給手段の電流は第２のｐｎｐトランジスタを通して
回路低電位に流れるので、入力部に接続される前段回路
への流出電流を少なくできる。このように、前段回路へ
の流出電流が少なくなるので、抵抗負荷のコモンエミッ
タ型増幅回路等の出力インピーダンスの高い前段回路
と、バッファトランジスタを介することなく直接接続で
きるという有利な効果が得られる。
流供給手段の電流は第２のｐｎｐトランジスタを通して
回路低電位に流れるので、入力部に接続される前段回路
への流出電流を少なくできる。このように、前段回路へ
の流出電流が少なくなるので、抵抗負荷のコモンエミッ
タ型増幅回路等の出力インピーダンスの高い前段回路
と、バッファトランジスタを介することなく直接接続で
きるという有利な効果が得られる。
【００３５】請求項２記載の半導体回路によれば、前段
回路からの流入電流が少ないので、請求項１と同様な効
果がある。
回路からの流入電流が少ないので、請求項１と同様な効
果がある。
【００３６】請求項３記載の半導体回路によれば、請求
項１と同様な効果のほか、小さな面積で半導体回路を構
成できる。
項１と同様な効果のほか、小さな面積で半導体回路を構
成できる。
【００３７】請求項４記載の半導体回路によれば、請求
項２と同様な効果のほか、小さな面積で半導体回路を構
成できる。
項２と同様な効果のほか、小さな面積で半導体回路を構
成できる。
【図１】本発明の第１の実施の形態による半導体回路を
示す回路図である。
示す回路図である。
【図２】本発明の第２の実施の形態による半導体回路を
示す回路図である。
示す回路図である。
【図３】本発明の第３の実施の形態による半導体回路の
一部のトランジスタの部分を示す平面構造図である。
一部のトランジスタの部分を示す平面構造図である。
【図４】そのＡ−Ａ′線で切断した断面構造図である。
【図５】本発明の第４の実施例の形態による半導体回路
の一部のトランジスタの部分を示す平面構造図である。
の一部のトランジスタの部分を示す平面構造図である。
【図６】そのＢ−Ｂ′線で切断した断面構造図である。
【図７】従来の半導体回路を示す回路図である。
Ｑ１、Ｑ７、Ｑ１１ 第１のｎｐｎトランジスタ Ｑ２、Ｑ８、Ｑ１２ 第１のｐｎｐトランジスタ Ｑ６ 第２のｐｎｐトランジスタ Ｑ３、Ｑ９、Ｑ１３ 電流供給手段用トランジスタ Ｑ４、Ｑ１４ 電流供給手段用トランジスタ Ｑ５、Ｑ１５ ｎｐｎトランジスタ Ｑ１０ 第２のｎｐｎトランジスタ １、３、５ 出力端子 ２、４、６ 入力端子 Ｄ１、Ｄ２、Ｄ３、Ｄ４ ダイオード ３３ 第１のｐｎｐトランジスタのコレクタ層 ３４ 第１のｐｎｐトランジスタのベース層 ３５ 第１のｐｎｐトランジスタのエミッタ層 ３６ 第２のｐｎｐトランジスタのエミッタ層 ５１ 第１のｎｐｎトランジスタのコレクタ層 ５３ 第１のｎｐｎトランジスタのベース層 ５４ 第１のｎｐｎトランジスタのエミッタ層 ５５ 第２のｎｐｎトランジスタのエミッタ層
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F082 AA03 AA08 BA02 BC04 BC11 FA13 GA02 GA04 5J091 AA01 AA18 CA36 FA04 HA08 HA19 HA25 MA24 QA02 QA03 UW07
Claims (4)
- 【請求項１】 コレクタを回路高電位に接続した第１の
ｎｐｎトランジスタと、コレクタを回路低電位に接続
し、エミッタを前記第１のｎｐｎトランジスタのエミッ
タに接続した第１のｐｎｐトランジスタと、コレクタを
前記回路低電位に接続し、ベースを前記第１のｐｎｐト
ランジスタのベースに接続した第２のｐｎｐトランジス
タと、前記第１のｎｐｎトランジスタのベースにアノー
ドを接続し、前記第２のｐｎｐトランジスタのエミッタ
にカソードを接続したダイオードと、前記ダイオードの
アノードに接続した電流供給手段とを備え、前記第２の
ｐｎｐトランジスタのベースを入力部とし、前記第１の
ｐｎｐトランジスタのエミッタを出力部とした半導体回
路。 - 【請求項２】 コレクタを回路低電位に接続した第１の
ｐｎｐトランジスタと、コレクタを回路高電位に接続
し、エミッタを前記第１のｐｎｐトランジスタのエミッ
タに接続した第１のｎｐｎトランジスタと、コレクタを
回路高電位に接続し、ベースを前記第１のｎｐｎトラン
ジスタのベースに接続した第２のｎｐｎトランジスタ
と、前記第１のｐｎｐトランジスタのベースにカソード
を接続し、前記第２のｎｐｎトランジスタのエミッタに
アノードを接続したダイオードと、前記ダイオードのカ
ソードに接続した電流供給手段とを備え、前記第２のｎ
ｐｎトランジスタのベースを入力部とし、前記第１のｐ
ｎｐトランジスタのエミッタを出力部とした半導体回
路。 - 【請求項３】 第１のｐｎｐトランジスタのコレクタ層
およびベース層がそれぞれ第２のｐｎｐトランジスタの
コレクタ層およびベース層を兼ね、前記ベース層内に前
記第１のｐｎｐトランジスタのエミッタ層と前記第２の
ｐｎｐトランジスタのエミッタ層を別々に設けた請求項
１記載の半導体回路。 - 【請求項４】 第１のｎｐｎトランジスタのコレクタ層
およびベース層がそれぞれ第２のｎｐｎトランジスタの
コレクタ層およびベース層を兼ね、前記ベース層内に前
記第１のｎｐｎトランジスタのエミッタ層と前記第２の
ｎｐｎトランジスタのエミッタ層を別々に設けた請求項
２記載の半導体回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07560999A JP3370946B2 (ja) | 1999-03-19 | 1999-03-19 | 半導体回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07560999A JP3370946B2 (ja) | 1999-03-19 | 1999-03-19 | 半導体回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000269750A true JP2000269750A (ja) | 2000-09-29 |
| JP3370946B2 JP3370946B2 (ja) | 2003-01-27 |
Family
ID=13581135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07560999A Expired - Fee Related JP3370946B2 (ja) | 1999-03-19 | 1999-03-19 | 半導体回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3370946B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015046823A (ja) * | 2013-08-29 | 2015-03-12 | 株式会社デンソー | 演算増幅器 |
-
1999
- 1999-03-19 JP JP07560999A patent/JP3370946B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015046823A (ja) * | 2013-08-29 | 2015-03-12 | 株式会社デンソー | 演算増幅器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3370946B2 (ja) | 2003-01-27 |
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