JP2000270328A - 動きベクトル検出装置 - Google Patents

Abstract

(57)【要約】 【課題】 ハードウェア量を増大させることなく、高精
度でかつ高速に動きベクトルを検出する。 【解決手段】 要素プロセッサ（ＰＥ００−ＰＥ３Ｆ）
に対応して配置されるシフトレジスタ（ＳＲ００−ＳＲ
３Ｆ）とシフトレジスタ列（ＳＲＬ０−ＳＲＬ３）に対
応して設けられる遅延バッファ（ＤＬＢ０−ＤＬＢ３）
の間のデータ転送経路をサブサンプリングレート情報に
応じて変更する。この遅延バッファおよびシフトレジス
タ列によりサーチウィンドウブロック画素データ（ＳＷ
Ｄ）が転送される。要素プロセッサにはテンプレートブ
ロック画素データが格納される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、動画像の動き補
償に用いられる動きベクトルを検出するための装置に関
し、特に、ブロックマッチング法に従って動きベクトル
を検出するための動きベクトル検出装置に関する。

【０００２】

【従来の技術】膨大なデータ量を有する画像信号の伝送
または蓄積のためには、データ量を削減するデータ圧縮
技術が必要不可欠となる。画像データは、近隣画素間の
相関関係および人間の知覚特性などに起因するかなりの
冗長度を備える。この画像データの冗長度を抑圧して伝
送データ量を削減するデータ圧縮技術は、高能率符号化
と呼ばれる。この高能率符号化方式の１つに、フレーム
（フィールド）間予測符号化方式がある。このフレーム
（フィールド）間予測符号化方式においては、以下の処
理が実行される。

【０００３】符号化対象の現フレーム（またはフィール
ド）の画素データと参照する時間的に前または後のフレ
ーム（またはフィールド）の同じ位置にある画素データ
の差分である予測誤差を各画素ごとに算出する。この算
出された予測誤差を以降の符号化に用いる。この方式に
従えば、動きの少ない画像に関しては、フレーム（また
はフィールド）間の相関が大きいため予測誤差値は小さ
く、高能率な符号化を行なうことができる。しかしなが
ら、動きの大きな画像については、フレーム（またはフ
ィールド）間の相関が小さいため、誤差が大きくなり、
逆に伝送されるデータ量が増加するという欠点が生じ
る。このような問題点を解決する方法として、動き補償
付フレーム（またはフィールド）間予測符号化方式があ
る。

【０００４】図５０は、従来の予測符号化回路の構成を
概略的に示す図である。図５０において、この予測符号
化回路は、前段の前処理回路から与えられる画像信号に
対して動きベクトルを検出し、かつこの動きベクトルに
従って動き補償された参照画像を生成する動き補償予測
器９２０と、動き補償予測器９２０から読出された参照
画像画素データに対してフィルタ処理を行なうループフ
ィルタ９２２と、入力画像信号とループフィルタ９２２
の出力信号の差分を求める減算器９２４と、減算器９２
４の出力信号（データ）に直交変換を行なう直交変換器
９２６と、直交変換器９２６の出力データを量子化する
量子化器９２８を含む。

【０００５】動き補償予測器９２０は、先行フレーム
（またはフィールド）の画素データを格納するためのフ
レームメモリを有し、この先行フレームの画素データと
入力画像信号データとに従って動き補償された参照画像
画素データを生成しかつこの生成された動き補償参照画
像画素データを別のバッファメモリに格納する。ループ
フィルタ９２２は、画質を改善するために設けられる。

【０００６】直交変換器９２６は、所定のサイズ（通
常、８×８画素）のブロック単位で減算器９２４から与
えられたデータにＤＣＴ変換などの直交変換を行なう。
量子化器９２０は、この直交変換された画素データを量
子化する。

【０００７】動き補償予測器９２０および減算器９２４
は、動き補償のために、フレーム間予測（またはフィー
ルド間予測）を行ない、動画像の時間的な冗長度を低減
する。また、直交変換器９２６による直交変換により、
動画像における空間的な冗長度が低減される。

【０００８】この符号化回路は、さらに、量子化器９２
８により量子化されたデータを元の信号状態に変換する
ための逆量子化器９３０と、逆量子化器９３０の出力デ
ータに逆直交変換を行なう逆直交変換器９３２と、ルー
プフィルタ９２２の出力データと逆直交変換器９３２の
出力データを加算する加算器９３４を含む。逆量子化器
９３０および逆直交変換器９３２により、後続のフレー
ム（またはフィールド）のためのフレーム（フィール
ド）間予測に用いられる画像データが生成される。すな
わち、この逆直交変換器から、送信される差分値コード
が生成される。加算器９３４により、ループフィルタ９
２２の出力データと逆直交変換器９３２からのフレーム
（フィールド）間差分データを加算することにより、現
フレーム（フィールド）の画像データが再生される。こ
の加算器９３４の出力データは、動き補償予測器９２０
に含まれるフレームバッファに書込まれる。次に、この
動き補償予測器９２０における動きベクトルｍｖを検出
する方法について説明する。

【０００９】今、図５１に示すように、画像９５０が、
３５２ドット（画素）×２８８行で構成される場合を考
える。この画像９５０は、各々が１６×１６画素を含む
グループ単位で複数のブロックに分割される。動きベク
トルは、ブロック単位で検出される。動きベクトルを探
索する範囲を示すサーチエリアが、画素ブロック９５６
で構成されると仮定する。この画素ブロック（サーチエ
リア）９５６は、画面上水平および垂直方向において、
ブロック９５５に対して±１６画素分大きい。ブロック
９５４は、対象ブロック（テンプレートブロック）９５
２と同じ位置にある。テンプレートブロック９５２が、
現画像ブロックであり、このテンプレートブロック９５
２に対し、動きベクトルが検出される。この動きベクト
ルの探索方法は、以下の手順で行なわれる。

【００１０】図５１において、ベクトル（ｉ，ｊ）で示
すブロックは、テンプレートブロック９５２に対し、変
位（ｉ，ｊ）を有し、このベクトル（ｉ，ｊ）が、動き
ベクトル候補である。テンプレートブロック９５２の各
画素データと変位ベクトル（ｉ，ｊ）を有するブロック
の各画素（同じ位置にある画素）の差分絶対値和（また
は差分二乗和）のような評価関数値が求められる。この
評価関数値を求める操作が、ベクトル（ｉ，ｊ）の（−
１６，−１６）から（＋１６，＋１６）の範囲のすべて
の変位について実行される。このサーチエリア９５６内
の画像ブロック（サーチウィンドウブロック）のすべて
のブロック（予測画像ブロック）に対して評価関数値が
求められると、最小評価関数値を有する予測画像ブロッ
クが検出される。この最小評価関数値を有する予測画像
ブロックが有するブロック９５４に対する変位が、この
テンプレートブロック９５２に対する動きベクトルとし
て決定される。

【００１１】この動きベクトル検出は、予測誤差を算出
する前に行なわれる。予測画像は、現フレーム（または
フィールド）と時間的に前または後のフレーム（または
フィールド）である。この算出された動きベクトルに従
って、参照するフレーム（またはフィールド）の予測画
像を移動させる。すなわち、参照するフレーム（または
フィールド）の動きベクトルだけずれた位置の画像デー
タを参照画像とし、この参照画像の各画素を予測値とし
て用いる。移動後の参照フレーム（またはフィールド）
と現フレーム（またはフィールド）の同一位置の画素間
の予測誤差を算出し、この算出された予測誤差を動きベ
クトルとともに伝送する。

【００１２】

【発明が解決しようとする課題】現画像および参照画像
をブロック分割し、この参照画像ブロックと最も相関度
の高い参照画像ブロックを求める方法をブロックマッチ
ング法と称す。このブロックマッチング法に従えば、画
素ブロック単位で最も相関度の高い参照画像ブロックを
検出することができ、予測誤差を小さくすることがで
き、高能率の符号化を実現することができる。この動き
ベクトルは、各画素ブロックごとに伝送する必要があ
る。ブロックサイズが小さい場合には、ブロック数が増
大し、応じて伝送情報量が増大する。一方、ブロックサ
イズが大きい場合には、効果的な動き検出を行なうこと
ができない。したがって、上述のように、一般にこの画
素ブロックは、１６・１６画素の大きさに設定される。

【００１３】動きベクトルの探索範囲は、探索範囲が広
い場合には、より相関度の高い参照画素ブロックを検出
することができ、動きベクトルの検出精度が高くなる。
しかしながら、このサーチエリアを広くした場合、動き
ベクトル候補の数が多くなり、動きベクトル検出に要す
る時間が長くなる。１画素ブロックが、上述のように、
１６・１６画素で構成される場合、２５６画素の差分絶
対値を求め、これらの総和を求める必要がある。この総
和演算により、１つの動きベクトル候補に対する評価値
を求めることができる。この評価値が、サーチエリア内
の各ブロックについて求められて、最小値を与える参照
画像ブロックが求められる。したがって、最適動きベク
トルを求めるために、サーチエリアを拡張した場合、高
速で動きベクトルを検出することができず、応じて高速
で画像データを符号化することができなくなるという問
題が生じる。

【００１４】それゆえ、この発明の目的は、高速かつ高
精度で動きベクトルを検出することのできる動きベクト
ル検出装置を提供することである。

【００１５】この発明の他の目的は、異なるサイズのサ
ーチエリアに対し容易に対応することのできる動きベク
トル検出装置を提供することである。

【００１６】この発明のさらに他の目的は、容易に、異
なるサブサンプリングレートで入力画素データをサブサ
ンプリングして動きベクトルを高速で検出することので
きる動きベクトル検出装置を提供することである。

【００１７】

【課題を解決するための手段】請求項１に係る動きベク
トル検出装置は、テンプレートブロック画素データおよ
びサーチエリア画素データを入力し、入力画素データを
サブサンプリングして出力する画像データ入力手段と、
この画像データ入力手段からのテンプレートブロック画
素データおよびサーチエリア画素データを受け、テンプ
レートブロックに対するブロックマッチング法に従った
動きベクトルの候補を示す評価値を算出する演算手段
と、この演算手段からの評価値を受け、該受けた評価値
に従ってテンプレートブロックに対する動きベクトルを
決定する動きベクトル決定手段を備える。

【００１８】この演算手段は、一方方向に画素データを
転送するシフトレジスタを含み、画像データ入力手段か
ら与えられたサーチエリア画素データを転送しかつ格納
するためのシフトレジスタ回路と、シフトレジスタに対
応して設けられる複数の要素プロセッサとを含む。これ
ら複数の要素プロセッサの各々は、画像データ入力手段
から与えられるテンプレートブロック画素データを格納
するデータレジスタ回路と、このデータレジスタ回路の
格納データと対応のシフトレジスタの格納データとを受
けて所定の演算処理を施して評価値成分として出力する
計算手段とを含む。複数の要素プロセッサのデータレジ
スタ回路においては同一のテンプレートブロックに関し
て異なる画素データが格納される。

【００１９】請求項１に係る動きベクトル検出装置は、
さらに、サブサンプリングレート情報に応じてシフトレ
ジスタ回路のデータ転送経路を変更するための経路設定
手段を備える。

【００２０】請求項２に係る動きベクトル検出装置は、
請求項１の演算手段が、各々が行列状に配列される複数
の要素プロセッサを含む複数の演算ユニットを含む。シ
フトレジスタ回路は、要素プロセッサの列に対応してそ
れぞれ配置される複数の遅延バッファ回路を含む。シフ
トレジスタは要素プロセッサの行列に応じて行列状に配
列される。また、経路設定手段が、複数の遅延バッファ
回路とシフトレジスタ列との接続経路を変更することに
より、シフトレジスタ回路におけるサーチエリア画素デ
ータの転送経路を変更する。

【００２１】請求項３に係る動きベクトル検出装置は、
請求項１の装置において、演算手段が、各々が行列状に
配列される複数の要素プロセッサを含む複数の演算ユニ
ットを含む。シフトレジスタ回路は、所定数の演算ユニ
ットに共通にそれぞれ設けられる複数のシフトユニット
を含む。これら複数のシフトユニットの各々には、対応
の演算ユニットの要素プロセッサに対応してシフトレジ
スタが行列状に配列される。このシフトレジスタ回路
は、さらに、各シフトユニットに対応して設けられ、各
々が対応のシフトユニットのシフトレジスタ列に対応し
て設けられる複数の遅延バッファを含む複数のバッファ
回路を含む。

【００２２】経路設定手段は、サブサンプリングレート
情報に従って、複数のデータバッファ回路間の接続およ
び複数のデータバッファ回路と対応のシフトユニットと
の間の接続を設定するための手段を含む。シフトレジス
タ回路には、サーチエリア画素データのサンプリングレ
ートに応じた画素数の画素データが格納される。また、
データバッファ回路およびシフトレジスタ回路を介して
一方方向にサーチエリア画素データが転送される。

【００２３】請求項４に係る動きベクトル検出装置は、
請求項１の装置において、各要素プロセッサのデータレ
ジスタ回路が、互いに異なる複数のテンプレートブロッ
クの同一位置の画素データを格納する複数のデータレジ
スタを含む。計算手段は、時分割態様で複数のデータレ
ジスタに格納された画素データと与えられたサーチエリ
ア画素データとの所定の計算を行なう手段を含む。

【００２４】請求項５に係る動きベクトル検出装置は、
請求項１の装置において、演算手段が、各々がｐ行ｑ列
に配列される要素プロセッサを含む第１ないし第４の演
算ユニットを含む。シフトレジスタ回路が、第１および
第２の演算ユニットに共有されかつｐ行ｑ列に配列され
て一方方向に画素データを伝達するための複数のシフト
レジスタを含む第１のシフトユニットと、第３および第
４の演算ユニットに共有されかつｐ行ｑ列に配列されて
一方方向に画素データを転送するための複数のシフトレ
ジスタを含む第２のシフトユニットと、第１のシフトユ
ニットの各シフトレジスタ列に対応して設けられ、各々
が与えられた画素データを遅延して互いに並列に出力す
る複数の遅延バッファを含む第１のデータバッファ回路
と、第２のシフトユニットの各シフトレジスタ列に対応
して設けられ、各々が与えられた画素データを遅延して
互いに並列に出力する複数の遅延バッファを含む第２の
データバッファ回路を含む。

【００２５】経路設定手段は、第２のシフトユニットと
第１および第２のデータバッファ回路との間に設けら
れ、サブサンプリングレート情報に従って第１および第
２のデータバッファ回路からの画素データを選択的に第
２のシフトユニットへ与えるための第１の選択回路と、
第２のデータバッファ回路からの並列画素データの組と
第１のシフトユニットの第１から第（ｑ−１）列のシフ
トレジスタ列の最終段のシフトレジスタおよび第２のシ
フトユニットの第ｑ列の最終段のシフトレジスタの出力
画素データの組の一方をサブサンプリングレート情報に
従って第１のデータバッファ回路へ与えるための第２の
選択回路とを含む。

【００２６】第１のデータバッファ回路の出力画素デー
タは、また、第１のシフトユニットへも与えられる。第
２のデータバッファ回路の遅延バッファ各々は、第２の
シフトユニットの対応の列の１列前のシフトレジスタ列
の最終段のシフトレジスタの出力画素データを並列に受
けかつ最初の列の遅延バッファは画像データ入力手段か
らのサーチエリア画素データを受ける。

【００２７】請求項６に係る動きベクトル検出装置は、
請求項１の画像データ入力手段が、入力したテンプレー
トブロック画素データおよびサーチエリア画素データを
受ける係数２ⁿ の水平フィルタを備える。係数２ⁿ はサ
ブサンプリングレートに対応する。

【００２８】請求項７に係る動きベクトル検出装置は、
請求項６の水平フィルタが、活性化時係数２ⁿ で所定の
フィルタ処理を行ないかつ非活性化時２ⁿ 個の画素デー
タの１つを選択して出力する手段を含む。

【００２９】請求項８に係る動きベクトル検出装置は、
請求項１の画像データ入力手段が、サブサンプリングさ
れた画素データに所定の演算処理を施してこの出力デー
タの精度を低くする手段を含む。

【００３０】請求項９に係る動きベクトル検出装置は、
請求項１の画像データ入力手段が、サブサンプリングさ
れた画素データを格納するためのバッファメモリをさら
に有する。このバッファメモリから読出された画素デー
タが演算手段へ与えられる。

【００３１】請求項１０に係る動きベクトル検出装置
は、請求項１の演算手段が、複数の予測モードに従った
評価値を並列に生成する手段を含む。

【００３２】請求項１１に係る動きベクトル検出装置
は、請求項１の演算手段に含まれる要素プロセッサの数
は、テンプレートブロックに含まれる画面上の画素数と
等しい。

【００３３】サブサンプリングレートに応じてシフトレ
ジスタ回路のデータ転送経路を切換えることにより、要
素プロセッサに対応するシフトレジスタにサブサンプリ
ングされたサーチエリア画素データを格納することがで
きる。要素プロセッサに対しても、サブサンプリングさ
れたテンプレートブロック画素データを格納する。この
とき、また、演算手段には、サブサンプリングレートに
応じた数のテンプレートブロックの画素データを格納す
る。これにより、演算手段内において、並列してサブサ
ンプリングレートに応じたテンプレートブロックに対す
る評価値算出を行なうことができ、サーチエリアを拡張
しても演算処理時間を増大させることなく動きベクトル
を検出することができる。また、単にシフトレジスタ回
路のデータ転送経路を切換えるだけであり、ハードウェ
ア量の増大を抑制しつつ複数のサブサンプリングレート
に対応することができる。また、複数のサブサンプリン
グレートに対応することができることにより、用途に応
じて最適なサーチエリアを設定することができる。

【００３４】

【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１に従う動きベクトル検出装置の全体の
構成を概略的に示す図である。図１において、動きベク
トル検出装置１は、入力画像データを受け、所定のサブ
サンプリングレートでサブサンプリングしてテンプレー
トブロックデータＴＢＤおよびサーチウィンドウ画素デ
ータＳＷＤを生成する入力部２と、入力部２から与えら
れるテンプレートブロック画素データＴＢＤおよびサー
チウィンドウ画素データＳＷＤを受け、所定の演算処理
を行なって、評価値ＥＡＬＬ、ＥＯＤＤおよびＥＥＶＮ
を生成する演算部４と、演算部４からの評価値ＥＡＬ
Ｌ、ＥＯＤＤおよびＥＥＶＮを並列に受け、これらの与
えられた評価値に従って動きベクトルＭＶＴＰ、ＭＶＯ
Ｓ、ＭＶＯＥを生成する比較部６を含む。

【００３５】この図１に示す動きベクトル検出装置１
は、フレームを単位として画素データを符号化する。演
算部４は、後にその構成は詳細に説明するが、要素プロ
セッサアレイを含み、フレーム単位のテンプレートブロ
ックに対する評価値ＥＡＬＬ、奇数フィールドにおける
テンプレートブロックに対する評価値ＥＯＤＤ、および
偶数フィールドにおけるテンプレートブロックに対する
評価値ＥＥＶＮを並列に生成する。比較部６は、これら
の評価値ＥＡＬＬ、ＥＯＤＤおよびＥＥＶＮを受け、テ
ンプレートブロックに対する動きベクトルＭＶＴＰ、奇
数サブテンプレートブロックに対する動きベクトルＭＶ
ＯＳ、および偶数サブテンプレートブロックに対する動
きベクトルＭＶＯＥを生成する。サブテンプレートブロ
ックは、フレーム単位におけるテンプレートブロックに
含まれるフィールド単位のテンプレートブロックを示
す。

【００３６】入力部２へは、サーチウィンドウ画素デー
タおよびテンプレートブロック画素データが並列に別々
のポートを介して与えられてもよく、同じポートを介し
て時分割態様で与えられてもよい。テンプレートブロッ
ク画素データは、たとえばＴＶカメラからの画像データ
がメモリに格納された後、このメモリから所定のシーケ
ンスで与えられる。サーチエリア画素データは、図示し
ないフレームバッファに格納される予測画像データから
生成される。

【００３７】この動きベクトル検出装置１の動作は、制
御部１０により制御される。制御部１０は、またこの動
きベクトル検出装置１と同じチップ上に形成されてもよ
く、また別のチップに形成され、他の画像データ符号化
制御部に含まれてもよい。この図１に示す動きベクトル
検出装置１は、パイプライン的にクロック信号（図示せ
ず）に従って演算操作を行なう。演算部４においては、
その内部構成（サーチウィンドウ画素データ転送経路）
が、制御部１０の制御の下に、サブサンプリングレート
に応じて変更され、サブサンプリング画素データに基づ
いて評価値算出が行なわれる。

【００３８】図２は、図１に示す入力部２の構成を概略
的に示す図である。図２において、入力部２は、与えら
れた画像データに対し所定のフィルタ処理を施して出力
するフィルタ演算器２ａと、フィルタ演算器２ａから出
力されるサーチウィンドウ画素データを順次格納するサ
ーチウィンドウメモリ２ｂと、フィルタ演算器２ａから
与えられるテンプレートブロック画素データを格納する
テンプレートブロックメモリ２ｃを含む。サーチウィン
ドウメモリ２ｂから所定のシーケンスでサーチウィンド
ウ画素データＳＷＤが読出され、テンプレートブロック
メモリ２ｃからテンプレートブロック画素データＴＢＤ
が読出される。

【００３９】フィルタ演算器２ａは、所定のサブサンプ
リングレートで与えられた画像データに含まれる画素デ
ータをサブサンプリングし、処理すべき画素数を低減す
る。このフィルタ演算器２ａの構成については後に詳細
に説明する。フィルタ演算器２ａへは、サーチウィンド
ウ画素データおよびテンプレートブロック画素データが
同じポートを介して与えられるように示される。これ
は、演算部４においては、テンプレートブロック画素デ
ータが、内部に含まれる要素プロセッサに常駐し、一
方、サーチウィンドウ画素データは評価値計算サイクル
ごとに、１画素データずつサーチウィンドウメモリ２ｂ
から読出され、これらのテンプレートブロック画素デー
タおよびサーチウィンドウ画素データは、時分割態様で
フィルタ演算器２ａへ与えられるためである。このフィ
ルタ演算器２ａへは、サーチウィンドウ画素データおよ
びテンプレートブロック画素データがそれぞれ別々のポ
ートを介して与えられるように構成されてもよい。

【００４０】図３は、テンプレートブロックＴＢとサー
チウィンドウの位置関係を示す図である。サーチエリア
９５６は、テンプレートブロックＴＢに対し、所定の水
平および垂直ベクトル成分範囲内に存在する画素を含
む。サーチウィンドウＳＷは、このサーチエリア９５６
内において同じ水平ベクトル成分を有するブロックを含
む。サーチウィンドウＳＷの水平方向の幅は、テンプレ
ートブロックＴＢの水平方向の幅（画素数）と同じであ
る。このサーチウィンドウＳＷに含まれるサーチウィン
ドウブロックとテンプレートブロックＴＢとの間で評価
値の算出が行なわれる。

【００４１】図４は、図２に示すフィルタ演算器２ａの
構成の一例を示す図である。図４において、フィルタ演
算器２ａは、各々が与えられた画素データを１クロック
サイクル期間遅延する縦続接続される遅延回路１２ａ，
１２ｂおよび１２ｃと、入力画素データと遅延回路１２
ａの出力画素データを加算する加算器１２ｄと、遅延回
路１２ｂおよび１２ｃの出力画素データを加算する加算
器１２ｅと、加算器１２ｄの出力データを１ビット下位
方向にシフトするシフタ１２ｆと、加算器１２ｅの出力
データを１ビット下位方向にシフトするシフタ１２ｇ
と、シフタ１２ｆおよび１２ｇの出力データを加算する
加算器１２ｈと、加算器１２ｈの出力データを１ビット
下位方向にシフトするシフタ１２ｉと、選択信号φＳＥ
Ｌに従ってシフタ１２ｆおよび１２ｉの出力データの一
方を選択するセレクタ１２ｊと、セレクタ１２ｊから出
力されるデータのビット幅を調整し、サブサンプリング
された画素データの精度を少し低くする精度調整回路１
２ｋを含む。この精度調整回路１２ｋの出力データＤ
が、図２に示すサーチウィンドウメモリ２ｂまたはテン
プレートブロックメモリ２ｃに与えられて格納される。

【００４２】シフタ１２ｆおよび１２ｇは、画素データ
の転送クロック信号の周波数ｆの２倍の周期（周波数が
ｆ／２）で活性化されてシフト動作を行なう。シフタ１
２ｉは、この転送クロック信号の４倍の周期（周波数が
１／４）で活性化されて加算器１２ｈの出力データのシ
フトを行なう。これらのシフタ１２ｆ，１２ｇおよび１
２ｉは、その１ビットシフト動作により、係数２で除算
する割算器として作用する。この図４に示すフィルタ演
算器２ａは、サブサンプリングレートの４：１または
２：１に対応して動作する。セレクタ１２ａは、サブサ
ンプリングレート指示信号φＳＥＬに従ってシフタ１２
ｆおよび１２ｉの出力データの一方を選択する。

【００４３】精度調整回路１２ｋは、たとえば画素デー
タが８ビットデータのとき、このセレクタ１２ｊから与
えられるデータをたとえば７ビットのデータに変換す
る。この精度調整回路１２ｋは、下位ビットを切り捨て
る回路であってもよく、また切上げを行なう回路であっ
てもよく、また所定値との比較による丸め処理を行なう
回路であってもよい。この精度調整回路１２ｋは、サブ
サンプリングされた画素データの精度（ビット数）を低
下させる機能を備えていればよい。この精度調整回路１
２ｋによるデータビット幅調整により、サーチウィンド
ウメモリ２ｂおよびテンプレートブロックメモリ２ｃに
おける格納画素データビット数を低減し、応じてこれら
のメモリ２ｂおよび２ｃの記憶容量が増大するのを抑制
する。次に、図４に示すフィルタ演算器２ａの動作につ
いて説明する。

【００４４】画素データＰは、図５に示すように、現画
像メモリ１４ａおよび参照画像メモリ１４ｂから与えら
れる。現画像メモリ１４ａは、符号化対象となる現画像
の画素データを格納し、参照画像メモリ１４ｂは、この
現画像に対する時間的に前または後の参照画像の画素デ
ータを格納する。この現画像メモリ１４ａおよび参照画
像メモリ１４ｂは、動きベクトル検出装置１の外部に設
けられ、制御部１０の制御の下に、画素データの書込／
読出が実行される。

【００４５】図６（Ａ）および（Ｂ）は、入力画素デー
タＰの入力シーケンスを概略的に示す図である。図６
（Ａ）および（Ｂ）に示すように、テンプレートブロッ
クＴＢａの画素データは演算部に１演算サイクルの間常
駐する。ここで、１演算サイクルは、このテンプレート
ブロックＴＢａに対する動きベクトルを検出するサイク
ルを示す。したがって、この１演算サイクル内において
は、図２に示すテンプレートブロックメモリ２ｃから演
算部２へ、テンプレートブロック画素データＴＢＤを転
送する必要はない。一方、サーチウィンドウ画素データ
ＳＷＤは、評価値算出ごとに１画素サーチウィンドウメ
モリ２ｂから読出されて演算部へ与えられる（この構成
については後に詳細に説明する）。

【００４６】このサーチウィンドウメモリ２ｂへのデー
タ読出と交互に、サーチエリア内のサーチウィンドウの
画素データが入力されて、サーチウィンドウメモリ２ｂ
に格納される。サーチエリアＳＥ内の画素データがすべ
て入力されて、サーチウィンドウブロックメモリ２ｂに
格納されると、次に処理されるテンプレートブロックＴ
Ｂｂの画素データが入力される。したがって、サーチエ
リアＳＥの画素データとテンプレートブロックＴＢの画
素データは、時分割態様で与えられるため、１つのポー
トを介して、フィルタ演算器２ａへ画素データが与えら
れる。

【００４７】また、これに代えて、図６（Ｂ）に示すよ
うに、サーチウィンドウＳＷ単位で画素データが入力さ
れ、このサーチウィンドウＳＷの画素データ入力と交互
に次に処理されるテンプレートブロックＴＢの画素デー
タが入力されてもよい。この場合においても、サーチウ
ィンドウＳＷの画素データと次に処理されるテンプレー
トブロックＴＢの画素データが時分割態様で与えられる
ため、入力部に対する画素データ入力ポートをテンプレ
ートブロック画素データおよびサーチエリア画素データ
に対し共用することができる。この図６（Ａ）および
（Ｂ）に示す画素データ入力シーケンスのいずれが用い
られてもよい。サーチウィンドウメモリの記憶容量に応
じて適当なシーケンスが定められればよい。この入力シ
ーケンスに応じて、入力部２においては、サーチウィン
ドウメモリ２ｂおよびテンプレートブロックメモリ２ｃ
へサブサンプリングされた画素データが入力される。

【００４８】今、図７（Ａ）に示すように、入力部２に
おいては、２：１のサブサンプリングが行なわれる場合
の動作について説明する。２：１のサブサンプリングレ
ートの場合、選択信号φＳＥＬに従って、図４に示すセ
レクタ１２ｊは、シフタ１２ｆの出力データを選択す
る。このとき、また遅延回路１２ｂおよび１２ｃ、加算
器１２ｅ、シフタ１２ｇおよび１２ｉ、ならびに加算器
１２ｈは非作動状態とされる。この非作動状態の設定
は、単に電源電圧の供給を停止すれぱ容易に実現され
る。

【００４９】図７（Ａ）に示すように、入力画素データ
ｐ０，ｐ１，ｐ２，…が、クロック信号ＣＬＫに同期し
て入力される場合の動作を考える。遅延回路１２ａは、
入力画素データをこのクロック信号ＣＬＫの１周期Ｔ遅
延して出力する。加算器１２ｄおよびシフタ１２ｆは、
このクロック信号ＣＬＫの１／２の周波数ｆ／２で動作
する。したがって、遅延回路１２ａから画素データＰ１
が入力されると、このシフタ１２ｆから（Ｐ０＋Ｐ１）
／２の画素データが出力され、２クロックサイクル期間
この画素データがシフタ１２ｆにおいて保持される。こ
の２クロックサイクル期間の保持は、シフタ１２ｆの出
力部に、たとえば、周波数ｆ／２で動作するラッチ回路
が設けられていれば容易に実現される。また、これに代
えて、加算器１２ｄの入力部に、周波数ｆ／２で動作す
るラッチ回路が設けられていてもよい。このセレクタ１
２ｊにより選択された画素データ（Ｐ０＋Ｐ１）／２
は、精度調整回路１２ｋへ与えられ、精度低減（ビット
幅調整）が行なわれ、データＤ０が生成される。以降、
２クロックサイクルごとに、シフタ１２ｆの画素データ
が変化する。したがって、周期２ＴでデータＤ０，Ｄ
１，Ｄ２，Ｄ３が生成される。

【００５０】すなわち、図７（Ｂ）に示すように、入力
画素データＰ０，Ｐ１，…は、２画素データを単位とし
て、１画素データにサブサンプリングされる。すなわ
ち、画素データＰ０およびＰ１からサブサンプリングさ
れた画素データＤ０が生成され、画素データＰ２および
Ｐ３からサブサンプリングされた画素データＤ１が生成
され、画素データＰ４およびＰ５からサブサンプリング
された画素データＤ２が生成される。サブサンプリング
された画素データＤ０，Ｄ１，Ｄ２，…を用いて以下に
詳細に説明する評価値算出が行なわれる。したがって、
たとえばテンプレートブロックのサイズが１６×１６画
素の場合、水平方向において２：１のサブサンプリング
が行なわれた場合、テンプレートブロックのサイズは１
６行・８列画素となる。演算部において、テンプレート
ブロックサイズに対応する要素プロセッサを配置した場
合、このサブサンプリングされた画素データを利用する
ことにより、２つのテンプレートブロックを格納するこ
とができ、２つのテンプレートブロックに対し同時に評
価値算出を行なうことができる。したがって、水平方向
の探索範囲が２倍に拡張された場合においても、２つの
テンプレートブロックについて同時に評価値算出が行な
われ、また評価点も低減されるため、演算時間は増大せ
ず、高速な動きベクトル検出が実現される。

【００５１】次に、４：１サブサンプリングの場合に
は、図４に示すセレクタ１２ｊは、シフタ１２ｉの出力
データを選択する。この４：１サブサンプリングレート
の場合には図４に示すフィルタ演算器の構成要素はすべ
て動作する。図８（Ａ）に示すように、クロック信号Ｃ
ＬＫに同期して画素データＰ０，Ｐ１，…が入力され
る。２クロックサイクルごとに、シフタ１２ｆの出力デ
ータが確定する。これにより、２クロックサイクルごと
に、隣接２画素のデータの平均値がシフタ１２ｆから出
力される。シフタ１２ｇは、遅延回路１２ｃの入力およ
び出力画素データの加算値の加算器１２ｅを介して受け
る。したがって、シフタ１２ｇからは、シフタ１２ｆの
出力データを２クロックサイクル遅延した画素データが
出力される。シフタ１２ｆおよび１２ｇの出力データは
加算器１２ｈにおいて加算される。この加算器１２ｈの
加算データは、シフタ１２ｉへ与えられる。加算器１２
ｈおよびシフタ１２ｉは、周波数ｆ／４で動作する。し
たがって、シフタ１２ｉの出力データは４クロックサイ
クルごとに変化する。シフタ１２ｉは、この加算器１２
ｈの出力データを１ビット下位方向にシフトしており、
係数２で除算している。したがって、シフタ１２ｉから
は、４つの隣接画素の平均値が出力される。このシフタ
１２ｉの出力データはセレクタ１２ｊを介して精度調整
回路１２ｋへ与えられる。したがって、４クロックサイ
クルごとに、精度が調整されたデータＤ０，Ｄ１が、順
次出力される。

【００５２】すなわち、図８（Ｂ）に示すように、４隣
接画素データＰ０−Ｐ４により、サブサンプリング画素
データＤ０が生成され、次の４隣接画素データＰ４−Ｐ
７により、次のサブサンプリング画素データＤ１が生成
される。４画素データから１つの画素データが生成され
ており、４：１のサブサンプリングが実行されている。
これにより、テンプレートブロックの画素数を、１／４
に低減することができる。

【００５３】［フィルタ演算器の変更例］図９（Ａ）
は、図２に示すフィルタ演算器２ａの変更例の構成を概
略的に示す図である。図９（Ａ）において、フィルタ演
算器２ａは、画素データＰを一方入力に受ける加算器１
６ａと、加算器１６ａの出力データを格納するレジスタ
１６ｂと、レジスタ１６ｂの出力データをラッチする出
力ラッチ１６ｃと、出力ラッチ１６ｃの出力ラッチデー
タと係数１／２ⁿ とを乗算する乗算器１６ｄを含む。加
算器１６ａは、入力画素データＰとレジスタ１６ｂに格
納された画素データを加算する。レジスタ１６ｂは、リ
セット信号φＲＳＴに従ってその格納データが“０”に
リセットされる。出力ラッチ１６ｃは、ラッチ指示信号
φＬＴＨに従ってレジスタ１６ｂの出力データを取込む
スルー状態およびレジスタ１６ｂの出力データを無視す
るラッチ状態となる。乗算器１６ｄに与えられる係数１
／２ⁿ は、サブサンプリングレートに応じて設定され
る。この乗算器１６ｄの出力データは、図４に示す精度
調整回路１２ｋへ与えられる。次に、この図９（Ａ）に
示すフィルタ演算器の動作を図９（Ｂ）に示すタイミン
グ図を参照して説明する。

【００５４】クロック信号ＣＬＫに同期して画素データ
Ｐが与えられる。２：１サブサンプリングレートの場
合、リセット信号φＲＳＴが２クロックサイクルごとに
活性化され、また、ラッチ指示信号φＬＴＨも、２クロ
ックサイクルごとに出力ラッチ１６ｃをスルー状態に設
定する。この２：１サブサンプリングレートの場合に
は、レジスタ１６ｂに、２画素のデータの加算値が格納
されると、出力ラッチ１６ｃにラッチされる。この出力
ラッチ１６ｃがラッチ状態となると、レジスタ１６ｄが
リセットされ、その格納データが“０”に設定される。
したがって、レジスタ１６ｂには、２画素単位で加算値
が格納され、出力ラッチ１６ｃには、その２画素データ
の加算値がラッチされる。乗算器１６ｄにおいては、
２：１サブサンプリングレートの場合には、係数１／２
の乗算を行なう。したがって、乗算器１６ｄからは、２
画素の平均値が出力される。

【００５５】一方、４：１サブサンプリングレートの場
合には、ラッチ指示信号φＬＴＨは４クロックサイクル
ごとに出力ラッチ１６ｃをスルー状態に設定して、レジ
スタ１６ｂの出力データを出力ラッチ１６ｃに取込ませ
る。リセット信号φＲＳＴは、このラッチ指示信号φＬ
ＴＨが活性化され、出力ラッチ１６ｃがラッチ状態とな
ると活性化されてレジスタ１６ｂの格納データをリセッ
トする。したがって、レジスタ１６ｂには、４画素デー
タの加算値が格納され、その４画素の加算値が、出力ラ
ッチ１６ｃにラッチされる。乗算器１６ｄは、４：１サ
ブサンプリングレートの場合には係数１／２² で乗算を
行ない、４画素データの平均値を出力する。この図９
（Ａ）に示す累算器の累算サイクルを、サブサンプリン
グレートに応じて設定することにより、容易に、入力画
素データのサブサンプリングを行なうことができる。乗
算器１６ｄは、ビット位置を下位ビット方向へシフトす
るシフタで構成される。このシフタは、シフトレジスタ
回路で構成されてもよく、また単に、配線経路の切換に
より実現されてもよい。入力部の配線と出力部の配線
を、１ビットずらせることにより、２：１サブサンプリ
ングレートのサブサンプリングが実現され、入力部の配
線を２ビット下位ビット方向にシフトさせて出力部の配
線に接続することにより、２ビットシフト動作を実現す
ることができる。この場合、上位ビットの配線には、接
地電位に接続され、“０”のデータを出力する。

【００５６】なお、上述の説明においては、サブサンプ
リングレートとして２：１および４：１を説明してい
る。しかしながら、このサブサンプリングレートとして
は、８：１であってもよく、一般に２ⁿ ：１であればよ
い。

【００５７】また、上述のフィルタ処理においては、入
力画素の平均値がとられている。しかしながら、このフ
ィルタ処理として、処理単位内における画素データの位
置に応じて、その重みが変更されてもよい。たとえば、
４：１サブサンプリングレートの場合、第１画素および
第４画素に対する重みを１／２とし、第２画素および第
３画素に対する重みを“１”とするフィルタ処理が行な
われてもよい。この重みを変更する構成は、図４に示す
構成において加算器の入力部に、重み係数を乗算する乗
算器が設けられていればよい。

【００５８】［フィルタ演算器の変更例２］図１０はフ
ィルタ演算器２ａのさらに他の変更例を示す図である。
図１０において、フィルタ演算器２ａは、活性化信号Ａ
ＣＴの活性化時活性化され、入力画素データＰに対し所
定のフィルタ演算処理を行なうフィルタ演算処理回路１
８ａと、可変分周回路１８ｃからのサンプリングクロッ
ク信号ＳＣＫに応答して入力画素データＰを通過させる
トランスミッションゲート１８ｂと、このトランスミッ
ションゲート１８ｂおよびフィルタ演算処理回路１８ａ
の一方から与えられた画素データに精度調整を行なう精
度調整回路１２ｋを含む。

【００５９】可変分周回路１８ｃは、その分周比がサブ
サンプリングレート情報ＳＳＲに従って決定され、活性
化信号ＺＡＣＴの活性化時活性化され、クロック信号Ｃ
ＬＫに同期して所定の分周比のサンプリングクロック信
号ＳＣＫを生成する。この可変分周回路１８ｃからのサ
ンプリングクロック信号ＳＣＫはまた、インバータ１８
ｄを介してトランスミッションゲート１８ｂへ与えられ
る。

【００６０】可変分周回路１８ｃは、たとえば、リング
状に接続されかつその段数が変更可能なシフトレジスタ
回路で構成される。シフトレジスタの段数は、サブサン
プリングレート情報ＳＳＲに従って設定され、また
“１”に初期設定されるシフトレジスタが設定される。

【００６１】活性化信号ＡＣＴおよびＺＡＣＴは互いに
相補な信号であり、フィルタ演算処理回路１８ａの活性
化時、可変分周回路１８ｃは非活性状態にあり、逆に、
可変分周回路１８ｃの活性化時、フィルタ演算処理回路
１８ａは非活性状態にある。次にこの図１０に示すフィ
ルタ演算器２ａの動作を図１１（Ａ）および（Ｂ）を参
照して説明する。

【００６２】クロック信号ＣＬＫに同期して、画素デー
タＰが入力される。活性化信号ＺＡＣＴがＨレベルの活
性状態のときには、可変分周回路１８ｃが活性化され、
一方フィルタ演算処理回路１８ａは非活性状態にある。
トランスミッションゲート１８ｂは、この可変分周回路
１８ｃからのサンプリングクロック信号ＳＣＫに従って
画素データを通過させる。サブサンプリングレートが
２：１の場合、サンプリングクロック信号ＳＣＫは、ク
ロック信号ＣＬＫの２クロックサイクルごとにＨレベル
に立上がり、トランスミッションゲート１８ｂが、２ク
ロックサイクルごとに導通する。サブサンプリングレー
トが４：１の場合には、このサンプリングクロック信号
ＳＣＫは、４クロックサイクルに１回Ｈレベルとなり、
トランスミッションゲート１８ｂが導通する。したがっ
て、入力画素データＰのうち、サブサンプリング単位に
おいて先頭位置の画素データが選択されて精度調整回路
１２ｋへ与えられる。

【００６３】一方、フィルタ演算処理回路１８ａが所定
のフィルタ演算処理を行なう場合には、活性化信号ＺＡ
ＣＴはＬレベルであり、可変分周回路１８ｃは非活性状
態にある。この状態においては、サンプリングクロック
信号ＳＣＫはＬレベルを維持し、トランスミッションゲ
ート１８ｅは非導通状態にある。このフィルタ演算処理
回路１８ａは、先の図４または図９（Ａ）に示す構成を
備える。したがって、この状態においては、入力画素デ
ータに対し所定のフィルタ演算処理が行なわれてサブサ
ンプリング画素データが生成される。

【００６４】このフィルタ演算処理を行なわずに、入力
画素データを単に選択する場合、フィルタ演算処理を行
なう必要がなく、早いタイミングで、サブサンプリング
画素データを出力することができる（演算時間を省略す
ることができるため）。これにより、高速の処理が可能
となる。

【００６５】なお、この図１０に示すフィルタ演算器の
構成において、精度調整回路１２ｋが、トランスミッシ
ョンゲート１８ｂおよびフィルタ演算処理回路１８ａに
共通に設けられている。しかしながら、この精度調整回
路１２ｋは、フィルタ演算処理回路１８ａ内に設けら
れ、トランスミッションゲート１８ｂからの画素データ
が、そのままメモリ内に格納されてもよい。

【００６６】フィルタ演算処理回路１８ａを選択的に活
性化する構成としては、たとえば、入力部において画素
データＰと活性化信号ＡＣＴを受けるＡＮＤゲートを設
ける。活性化信号ＡＣＴが活性状態のＨレベルのときに
はＡＮＤゲートがバッファ回路として動作して、画素デ
ータＰを通過させる。活性化信号ＡＣＴの非活性化時、
画素データＰの転送が禁止される。可変分周回路１８ｃ
においては、クロック信号ＣＬＫと活性化信号ＺＡＣＴ
をＡＮＤ回路で受けて分周用のクロック信号を生成す
る。

【００６７】図１２は、このフィルタ演算処理回路１８
ａの活性制御部の他の構成を概略的に示す図である。図
１２において、フィルタ演算処理回路１８ａは、所定の
演算処理を行なうフィルタ演算処理部１８ａａと、活性
化信号ＡＣＴを反転するインバータ１８ａｂと、インバ
ータ１８ａｂの出力信号がＬレベルのとき導通し、電源
ノードＶＣＣを、内部電源線１８ａｄに接続するｐチャ
ネルＭＯＳトランジスタ１８ａｃを含む。この内部電源
線１８ａｄ上の電源電圧を、フィルタ演算処理部１８ａ
ａが一方動作電源電圧として受けて所定のフィルタ演算
処理を実行する。

【００６８】この図１２に示す構成の場合、活性化信号
ＡＣＴがＬレベルの非活性状態のときには、インバータ
回路１８ａｂの出力信号がＨレベルであり、ＭＯＳトラ
ンジスタ１８ａｃが非導通状態にある。したがって、内
部電源線１８ａｄは電源ノードＶＣＣから切り離される
ため、この内部電源線１８ａｄは、放電により接地電圧
レベルに放電される。したがって、フィルタ演算処理部
１８ａａは、その内部ノードが接地電圧レベルに固定さ
れ、動作が停止される。この図１２に示すような電源構
成を、可変分周回路１８ｃに対して設けてもよい。図１
２に示すような電源制御部を設けることにより、非活性
化すべき回路部分を確実に非活性状態に保持することが
でき、消費電流を低減することができる。

【００６９】精度調整回路１２ｋは、高速動作のため、
たとえばビット幅縮小回路で構成され、その配線接続に
より、単にデータビット数を低減する（たとえば８ビッ
トデータを７ビットデータに縮小）。精度調整回路１２
ｋは、また、これに代えて、丸め処理、切上げ処理など
を行なって、８ビットデータを７ビットデータに縮小す
る構成が用いられてもよい。

【００７０】［サーチエリアの構成］図１３（Ａ）は、
４：１サブサンプリングモード時におけるサーチエリア
ＳＥの構成を概略的に示す図である。図１３（Ａ）にお
いて、４：１サブサンプリングモード時においては、水
平ベクトル成分−１２８〜＋１２７および垂直ベクトル
成分−４８〜＋４７の範囲に設定する。垂直方向におい
て、９６画素、すなわち９６個の垂直ベクトル成分が存
在する。水平方向においては、２５２の水平ベクトル成
分、すなわち２５２画素（評価点）が存在する。この水
平方向においては、４画素を単位として１つの画素が代
表点として抽出される。ここで、図１３（Ａ）において
＋１２７画素に対し４の倍数として示しているのは、水
平ベクトル成分０から＋１２７の１２８個のうち４の倍
数のベクトル成分が評価されるためである。

【００７１】図１３（Ｂ）は、２：１サブサンプリング
モード時のサーチエリアＳＥの構成を示す図である。
２：１サブサンプリングモード時においては、サーチエ
リアＳＥは、水平ベクトル成分−６４〜＋６３および垂
直ベクトル成分−２４〜＋２３の範囲を有する。２：１
サブサンプリングモード時においては、水平方向におい
て２画素が１画素にサブサンプリングされている。した
がって、この０〜＋６３画素（評価点）の範囲におい
て、２の倍数の水平ベクトル成分を有するブロックが存
在する。

【００７２】図１４は、テンプレートブロックの構成を
示す図である。テンプレートブロックＴＢは、画面上１
６行・１６列に配列される画素を含む。４：１サブサン
プリングモード時においては、水平方向において隣接４
画素が１画素にサブサンプリングされるため、テンプレ
ートブロックは、１６行・４列の画素で構成される。

【００７３】図１５は、２：１サブサンプリングモード
時のテンプレートブロックの構成を示す図である。この
２：１サブサンプリングモード時においては、テンプレ
ートブロックの画素は、隣接２画素が１画素にサブサン
プリングされるため、１６行・８列の画素でテンプレー
トブロックが構成される。これらのサブサンプリングさ
れたサーチウィンドウ画素データおよびテンプレートブ
ロック画素データを用いて動きベクトル検出を行なう。

【００７４】４：１サブサンプリングモード時および
２：１サブサンプリングモードにおいて探索範囲が異な
る。水平ベクトル成分の数がそれぞれ１／４および１／
２に低減されている。したがって、水平方向の探索範囲
が４倍および２倍に増加しても、何ら処理時間が増大す
ることはない。

【００７５】［演算部の構成］図１６は、図１に示す演
算部４の構成を概略的に示す図である。図１６におい
て、演算部４は、それぞれが、行列状に配列される複数
の要素プロセッサを含み、サブサンプリングされた画素
データについて評価値算出を行なう複数の演算ユニット
Ｅ♯０〜Ｅ♯３と、１つの演算ユニットＥ♯０およびＥ
♯２に共有されかつこれらの演算ユニットＥ♯０および
Ｅ♯２に含まれる要素プロセッサに対応して配置される
シフトレジスタを含み、サーチウィンドウ画素データを
一方方向に沿ってシフトするサーチウィンドウデータシ
フトユニットＳ♯０と、演算ユニットＥ♯１およびＥ♯
３の要素プロセッサに対応して配置されるシフトレジス
タを含み、一方方向にサーチウィンドウ画素データを転
送するサーチウィンドウデータシフトユニットＳ♯１
と、サブサンプリングレートに応じてこれらのサーチウ
ィンドウデータシフトユニットＳ♯０およびＳ♯１に選
択的に結合され、サーチウィンドウ画素データを格納し
かつ一方方向に転送するサーチウィンドウデータバッフ
ァ３４を含む。

【００７６】演算ユニットＥ♯０〜Ｅ♯３の各々は、画
面上の水平方向に隣接する複数画素の代表位置（サブサ
ンプリング画素データ位置）に対応して配置される要素
プロセッサに対応の画素データを格納する。要素プロセ
ッサの各々は、格納したテンプレートブロック画素デー
タと対応のシフトレジスタから与えられるサーチウィン
ドウブロック画素データに対し所定の演算処理（本実施
例においては差分絶対値を求める）を行なう。

【００７７】演算ユニットＥ♯０−Ｅ♯３の各々は、さ
らに要素プロセッサでの演算結果値を所定の順序で加算
して、総和を求めることにより、評価値を算出する総和
部を含む。後に説明するが、これらの要素プロセッサ
は、複数のテンプレートブロックの画素データを格納
し、時分割態様で、これら複数のテンプレートブロック
各々と共通のサーチウィンドウブロックとの相関度を示
す評価値成分を算出する。

【００７８】演算ユニットＥ♯０〜Ｅ♯３の要素プロセ
ッサには、このテンプレートブロックに対する動きベク
トルを求めるサイクル（演算サイクル）中、テンプレー
トブロック画素データが常時格納されている。一方、サ
ーチウィンドウ画素データは、サーチウィンドウデータ
バッファ３４を介してサーチウィンドウデータシフトユ
ニットＳ♯０およびＳ♯１内を１画素ずつシフトされ、
垂直ベクトル成分を１ずつシフトする。このサーチウィ
ンドウデータシフトユニットＳ♯０およびＳ♯１ならび
にサーチウィンドウデータバッファ３４におけるサーチ
ウィンドウ画素データの転送経路が、サブサンプリング
レートに応じて設定される。サーチウィンドウデータバ
ッファ３４は、与えられたサーチウィンドウ画素データ
を所定時間遅延して出力する遅延バッファ回路を含む。

【００７９】サーチウィンドウデータバッファ３４内
に、サーチウィンドウのサーチウィンドウブロック（評
価値算出が行なわれているサーチウィンドウのブロッ
ク）を除く領域（サイド領域）の画素データが格納され
る。このサーチウィンドウデータバッファ３４を介して
のサーチウィンドウ画素データの転送経路を切換えるこ
とにより、垂直方向の探索の範囲変更に対処する。水平
方向成分の変更は、サブサンプリングレートの変更によ
り対応する。

【００８０】図１７は、図１６に示す演算ユニットＥ♯
０〜Ｅ♯３の構成を示す図である。図１７において１つ
の演算ユニットＥ♯を代表的に示す。図１７において演
算ユニットＥ♯は、１６行４列に配列される要素プロセ
ッサＰＥ００〜ＰＥ３Ｆを含む。これらの要素プロセッ
サＰＥ００〜ＰＥ３Ｆに対応して、サーチウィンドウデ
ータシフトユニットのシフトレジスタが配置される。シ
フトレジスタの格納データＳＷ００〜ＳＷ３Ｆがそれぞ
れ対応の要素プロセッサＰＥ００〜ＰＥ３Ｆへ与えられ
る。要素プロセッサＰＥ００〜ＰＥ３Ｆへは、データバ
ス３５を介してテンプレートブロック画素データＴＢＤ
がロードされる。１列に整列して配置される要素プロセ
ッサＰＥｉ０〜ＰＥｉＦに対して共通にこのグローバル
データバス３５に接続されるデータバスが配置される。
すなわち、要素プロセッサＰＥ００〜ＰＥ０Ｆには、デ
ータバス３５ａを介してテンプレートブロック画素デー
タがロードされ、要素プロセッサＰＥ１０〜ＰＥ１Ｆに
対してはデータバス３５ｂが共通に配設されて、テンプ
レートブロック画素データが伝達される。要素プロセッ
サＰＥ２０〜ＰＥ２Ｆに対してはデータバス３５ｃを介
してテンプレートブロック画素データが伝達される。要
素プロセッサＰＥ３０〜ＰＥ３Ｆに対してデータバス３
５ｄを介してテンプレートブロック画素データが伝達さ
れる。

【００８１】これらの要素プロセッサＰＥ００〜ＰＥ３
Ｆにおいては、同じテンプレートブロックについて異な
る画素データが格納される。要素プロセッサＰＥ００〜
ＰＥ３Ｆの各々は、この与えられたシフトレジスタから
のサーチウィンドウブロック画素データと格納している
テンプレートブロック画素データとの差分絶対値ＡＥを
求めて出力する。要素プロセッサＰＥ００〜ＰＥ３Ｆか
らの差分絶対値ＡＥ００〜ＡＥ３Ｆは、並列に、加算回
路３６へ与えられる。

【００８２】加算回路３６は、この与えられた差分絶対
値ＡＥ００〜ＡＥ３Ｆを所定の順序で加算し、複数の予
測モードに従う評価値ＭＴＥ、ＭＳＥａおよびＭＳＥｂ
を生成する。評価値ＭＴＥはテンプレートブロックの画
素データすべてについての評価値を示し、テンプレート
ブロックモードと称す。評価値ＭＳＥａは、サブテンプ
レートブロックの画素データを用いて求められた評価値
であり、また評価値ＭＳＥｂは、残りのサブテンプレー
トブロックの画素データを用いて算出された評価値を示
す。後に詳細に説明するが、１つのテンプレートブロッ
クは２つのサブテンプレートブロックを含む。テンプレ
ートブロックがフレーム画素で構成される場合、偶数フ
ィールド画素および奇数フィールド画素の両者をテンプ
レートブロックが含む。またテンプレートブロックがフ
ィールド画素の場合、テンプレートブロックは上半分の
テンプレートブロックおよび下半分のテンプレートブロ
ックに分割することができる。用いられる予測モードに
従って、加算演算が行なわれる。加算回路３６における
加算は、要素プロセッサＰＥ００〜ＰＥ３Ｆからの差分
絶対値（評価値成分）ＡＥ００〜ＡＥ３Ｆを振分けるこ
とにより、実行される。これは、要素プロセッサＰＥ０
０〜ＰＥ３Ｆ配置位置が、テンプレートブロック内の代
表画素位置に対応するためであり、上側サブテンプレー
トブロック、下側サブテンプレートブロック、偶数フィ
ールドサブテンプレートブロックおよび奇数フィールド
サブテンプレートブロックの画素データの分類は、要素
プロセッサの位置により容易に実現される。加算回路３
６における評価値成分の振分けは単に配線を用いて実現
される。

【００８３】図１８は、要素プロセッサＰＥｉｊの構成
を概略的に示す図である。図１８において、要素プロセ
ッサＰＥｉｊは、並列に設けられるテンプレートブロッ
ク画素データ格納用のデータレジスタＴＭＢＲ０〜ＴＭ
ＢＲ３と、選択信号φＣＫに従ってこれらのデータレジ
スタＴＭＢＲ０〜ＴＭＢＲ３および固定値の１つを選択
するセレクタ４０と、図示しない選択信号に従ってサー
チウィンドウブロック画素データＳＷｉｊおよび固定値
の一方を選択するセレクタ４１と、セレクタ４０および
４１から与えられるデータの差分絶対値（誤差絶対値）
を求める差分絶対値回路４２を含む。

【００８４】データレジスタＴＭＢＲ０〜ＴＭＢＲ３に
は、互いに異なるテンプレートブロックの同じ位置の画
素データが格納される。セレクタ４０はこれらのデータ
レジスタＴＭＢＲ０〜ＴＭＢＲ３を選択信号φＣＫに従
って順次選択する。セレクタ４０および４１は、与えら
れたサーチウィンドウブロック画素データＳＷｉｊがた
とえばサーチエリア外部の画素データなどの場合には、
固定値を選択して差分絶対値回路４２へ与える。固定値
が選択された場合、差分絶対値回路４２においては、差
分絶対値は“０”または最大値であり、評価値成分ＡＥ
ｉｊは、評価値に対する寄与はしない。データレジスタ
ＴＭＢＲ０〜ＴＭＢＲ３へは、データバス３５ｂ（３５
ａ−３５ｄ）を介してテンプレートブロック画素データ
ＴＭＤが与えられる。アドレス指定されたデータレジス
タに対しテンプレートブロック画素データＴＭＤが格納
される。

【００８５】図１９（Ａ）は、４つのテンプレートブロ
ックＴＢａ〜ＴＢｄと１つのサーチウィンドウブロック
ＳＷＢの位置関係を概略的に示す図である。サーチエリ
アは、テンプレートブロックよりも十分広い（図１３
（Ａ）および図１３（Ｂ）参照）。したがってテンプレ
ートブロックＴＢａ〜ＴＢｄがサーチエリア内のサーチ
ウィンドウブロックを共有することができる。テンプレ
ートブロックＴＢａ−ＴＢｄは、サーチウィンドウブロ
ックＳＷＢに対し、それぞれ変位ベクトルＤＰａ〜ＤＰ
ｄを有する。共通のサーチウィンドウブロックＳＷＢを
用いて４つのテンプレートブロックに対する評価値を時
分割で算出する。

【００８６】すなわち、図１９（Ｂ）に示すように、ク
ロック信号ＣＬＫの４倍の周波数の選択信号φＣＫを用
いてセレクタ４０を制御する。セレクタ４０は、選択信
号φＣＫに従ってデータレジスタＴＭＢＲ０〜ＴＭＢＲ
３の格納データＴＢａ−ＴＢｄを順次選択する。サーチ
ウィンドウデータＳＷｉｊはクロック信号ＣＬＫに従っ
て転送される。したがって、差分絶対値回路４２におい
ては、これらのテンプレートブロックＴＢａ−ＴＢｄそ
れぞれについての評価値成分ＡＥａ〜ＡＥｄが時分割に
生成される。

【００８７】テンプレートブロックＴＢａ−ＴＢｄのサ
ーチエリアは異なっている（水平方向１６ずつずれ
る）。したがって各テンプレートブロックの動きベクト
ル検出をパイプライン的に検出することができ、高速の
動きベクトル検出を実現することができる。また、共通
のサーチウィンドウブロックＳＷＢを用いて複数のテン
プレートブロックＴＢａ−ＴＢｄの動きベクトル評価値
算出を行なっているため、サーチウィンドウ画素データ
を効率的に利用することができ、高速処理が可能とな
る。

【００８８】図２０は、要素プロセッサへのテンプレー
トブロック画素データ書込の制御部の構成を概略的に示
す図である。図２０において、要素プロセッサＰＥの行
それぞれに対して、ロードクロック信号φ０〜φ１５と
レジスタ選択信号ＲＳを受けるドライブ回路ＤＲ０〜Ｄ
Ｒ１５が設けられる。要素プロセッサＰＥは、テンプレ
ートブロック画素データを格納するためのレジスタＲ０
〜Ｒ３（ＴＭＢＲ０−ＴＭＢＲ３）を含む。レジスタ選
択信号ＲＳは、これらの４つのレジスタＲ０〜Ｒ３の１
つを指定する。ロードクロック信号φ０〜φ１５は、１
６行の要素プロセッサのうち１行の要素プロセッサを指
定する。データバス３５は、４画素のデータ４・ＰＦ
（ＰＦａ−ＰＦｄ）を並列に伝達する。要素プロセッサ
列ＰＥＬ０〜ＰＥＬ３それぞれに対応して設けられるデ
ータバス３５ａ−３５ｄは、それぞれ１画素の画素デー
タＰＸａ−ＰＸｄを伝達する。したがって、レジスタ選
択信号ＲＳとロードクロック信号φ０〜φ１５により選
択された１行の要素プロセッサのうちそれぞれにおいて
４つのレジスタＲ０〜Ｒ３のうち１つのレジスタへの画
素データのロードが行なわれる。図２０においては、第
１行目の要素プロセッサのレジスタＲ０へのテンプレー
トブロック画素データが書込まれる状態を一例として示
す。

【００８９】なお、データバス３５が１画素データを伝
達する場合には、ドライブ回路ＤＲ０〜ＤＲ１５を、要
素プロセッサ列ＰＥＬ０〜ＰＥＬ３それぞれに対応して
設け、要素プロセッサが列選択信号をさらに受けるよう
に構成すれば、１画素単位での書込が実現される。

【００９０】１つの要素プロセッサ内に４つのテンプレ
ートブロック画素データを格納するためのレジスタＲ０
〜Ｒ３（ＴＭＢＲ０〜ＴＭＢＲ３）を設けて、これらの
レジスタを時分割的に選択することにより、図２１に示
すように、テンプレートブロックの動きベクトル検出を
パイプライン的に実行することができる。図２１におい
ては、テンプレートブロックＴＢａ〜ＴＢｄが、パイプ
ライン的に処理される。テンプレートブロックＴＢａの
動きベクトルが検出された後、このテンプレートブロッ
クＴＢａの画素データを格納するレジスタへは、次のテ
ンプレートブロックＴＢｅの画素データが格納される。
１つのテンプレートブロックＴＢに対する１演算サイク
ル自体は、低減されないが、パイプライン的に処理する
ことにより、実効的に、テンプレートブロックの動きベ
クトル検出時間を、１／４に低減することができる（１
演算サイクル終了時にテンプレートブロックの動きベク
トルが検出されているため、１／４演算サイクルごとに
異なるテンプレートブロックの動きベクトルが検出され
る）。

【００９１】［シフトユニットの構成］図２２は、図１
６に示すサーチウィンドウデータシフトユニットおよび
サーチウィンドウデータバッファの構成を示す図であ
る。図２２においては、１つのサーチウィンドウデータ
シフトユニットＳ♯の構成を示す。図２２において、サ
ーチウィンドウデータシフトユニットＳ♯は、行列状に
配列されるシフトレジスタＳＲ００〜ＳＲ３Ｆを含む。
これらのシフトレジスタＳＲ００〜ＳＲ３Ｆは、図１７
に示す演算ユニットＥ♯の要素プロセッサＰＥ００〜Ｐ
Ｅ３Ｆに対応して配置される。したがって、シフトレジ
スタＳＲ００〜ＳＲ３Ｆは、１６行・４列に配置され
る。シフトレジスタＳＲ００〜ＳＲ３Ｆの格納データＳ
Ｗ００〜ＳＷ３Ｆが、対応の演算ユニットの要素プロセ
ッサＰＥ００〜ＰＥ３Ｆへ与えられる。これらのシフト
レジスタＳＲ００〜ＳＲ３Ｆは、一方方向にサーチウィ
ンドウ画素データを転送することができる。

【００９２】サーチウィンドウデータバッファ３４は、
サーチウィンドウデータシフトユニットＳ♯に対応して
設けられるデータバッファ回路３４♯を含む。このデー
タバッファ回路３４♯が、サーチウィンドウデータシフ
トユニットＳ♯０およびＳ♯１それぞれに対して設けら
れる。データバッファ回路３４♯は、サーチウィンドウ
データシフトユニットＳ♯のシフトレジスタ列ＳＲＬ０
〜ＳＲＬ３それぞれに対応して設けられる遅延バッファ
ＤＬＢ０〜ＤＬＢ３を含む。これらの遅延バッファＤＬ
Ｂ０〜ＤＬＢ３は、ファーストイン・ファーストアウト
（ＦＩＦＯ）構成を有し、与えられたサーチウィンドウ
画素データを順次所定時間遅延して出力する。

【００９３】図２２においては、サーチウィンドウデー
タシフトユニットＳ♯に含まれるシフトレジスタＳＲ０
０〜ＳＲ３Ｆと遅延バッファＤＬＢ０〜ＤＬＢ３が、一
方方向に沿って画素データを転送するように接続され
る。すなわち、シフトレジスタ列ＳＲＬ３の最終段のシ
フトレジスタＳＲ３０の出力画素データが次段の遅延バ
ッファＤＬＢ２へ与えられる。シフトレジスタ列ＳＲＬ
２の最終段のシフトレジスタＳＲ２０の出力画素データ
が次段の遅延バッファＤＬＢ１へ与えられる。シフトレ
ジスタ列ＳＲＬ１の最終段のシフトレジスタＳＲ１１の
出力画素データが、遅延バッファＤＬＢ０へ与えられ
る。これらの遅延バッファＤＬＢ０〜ＤＬＢ３の出力画
素データは対応のシフトレジスタ列の初段シフトレジス
タＳＲ０Ｆ〜ＳＲ３Ｆへ与えられる。遅延バッファＤＬ
Ｂ３には、入力部２のサーチウィンドウデータメモリか
らのサーチウィンドウ画素データＳＷＤが与えられる。
演算サイクルにおいては、１クロックサイクルごとに、
１画素のデータのシフトが行なわれる。したがって、演
算ユニットの要素プロセッサには、テンプレートブロッ
クの画素データが常駐し、一方サーチウィンドウデータ
シフトユニットにおいては、サーチウィンドウ画素デー
タが１画素シフトする。この１画素のシフトにより、サ
ーチウィンドウブロックが垂直方向に１画素移動する。
この動作については後に詳細に説明する。

【００９４】この図２２に示すサーチウィンドウデータ
シフトユニットＳ♯のシフトレジスタ列ＳＲＬ０〜ＳＲ
Ｌ３とサーチウィンドウデータバッファ３４♯の遅延バ
ッファＤＬＢ０〜ＤＬＢ３の接続経路を、サブサンプリ
ングレートに応じて変更する。

【００９５】図２３は、サーチウィンドウデータバッフ
ァ３４の構成をより詳細に示す図である。図２３におい
て、サーチウィンドウデータバッファ３４は、サーチウ
ィンドウデータシフトユニットＳ♯０およびＳ♯１それ
ぞれに対応して設けられるデータバッファ回路３４♯０
および３４♯１と、サブサンプリングレート指示信号φ
ＳＳＲに従って、データバッファ回路３４♯０および３
４♯１の一方の出力画素データを選択してサーチウィン
ドウデータシフトユニットＳ♯１へ伝達する選択回路５
０と、サブサンプリングレート指示信号φＳＳＲに従っ
て、データバッファ回路３４♯１の出力データおよびシ
フトユニットＳ♯０およびＳ♯１の出力画素データの一
方を選択してデータバッファ回路３４♯０へ与える選択
回路５２を含む。これらの選択回路５０および５２にお
いて、サブサンプリングレート指示信号φＳＳＲに従っ
て選択経路を切換えることにより、演算部におけるサー
チウィンドウ画素データの転送経路を切換え、応じて、
サブサンプリングレートに従って、サーチウィンドウブ
ロックのサイズを変更する。

【００９６】データバッファ回路３４♯０および３４♯
１の各々は、遅延バッファＤＬＢ０−ＤＬＢ３を含む。
これらの遅延バッファＤＬＢ０−ＤＬＢ３の各々は、た
とえば４８ワードのＦＩＦＯメモリで構成される。１ワ
ードが１画素データに対応する。

【００９７】選択回路５０は、サーチウィンドウデータ
シフトユニットＳ♯１のシフトレジスタ列ＳＲＬ０〜Ｓ
ＲＬ３それぞれに対応して設けられるセレクタ５０ａ−
５０ｄを含む。セレクタ５０ａは、データバッファ３４
♯０および３４♯１の遅延バッファＤＬＢ０の出力デー
タの一方を選択して、シフトユニットＳ♯１のシフトレ
ジスタ列ＳＲＬ０の初段のシフトレジスタＳＲ０Ｆへ与
える。セレクタ５０ｂは、データバッファ３４♯０およ
び３４♯１の遅延バッファＤＬＢ１の出力データの一方
を選択して、シフトユニットＳ♯１のシフトレジスタ列
ＳＲＬ１の初段シフトレジスタＳＲ１Ｆへ与える。セレ
クタ５０ｃは、データバッファ３４♯０および３４♯１
の遅延バッファＤＬＢ２の出力データの一方を選択して
シフトユニットＳ♯１のシフトレジスタ列ＳＲＬ２の初
段シフトレジスタＳＲ２Ｆへ与える。セレクタ５０ａ
は、データバッファ回路３４♯０および３４♯１の出力
データの一方を選択してシフトユニットＳ♯１のシフト
レジスタ列ＳＲＬ３の初段シフトレジスタＳＲ３Ｆへ与
える。

【００９８】選択回路５２は、データバッファ回路３４
♯０の遅延バッファＤＬＢ０−ＤＬＢ３それぞれに対応
して設けられるセレクタ５２ａ−５２ｄを含む。セレク
タ５２ａは、シフトユニットＳ♯０の前列のシフトレジ
スタ列ＳＲＬ１の最終段のシフトレジスタＳＲ１０の出
力データとデータバッファ回路３４♯１の遅延バッファ
ＤＬＢ０の出力データの一方を選択して、データバッフ
ァ回路３４♯０の遅延バッファＤＬＢ０へ与える。セレ
クタ５２ｂは、シフトユニットＳ♯０の前列のシフトレ
ジスタ列ＳＲＬ２の最終段のシフトレジスタＳＲ２０の
出力データとデータバッファ回路３４♯１の遅延バッフ
ァＤＬＢ１の出力データの一方を選択して、データバッ
ファ回路３４♯０の遅延バッファＤＬＢ１へ与える。セ
レクタ５２ｃは、シフトユニットＳ♯０内の前列のシフ
トレジスタ列ＳＲＬ３の最終段シフトレジスタＳＲ３０
の出力データとデータバッファ回路３４♯１の遅延バッ
ファＤＬＢ２の出力データの一方を選択してデータバッ
ファ回路３４♯０の遅延バッファＤＬＢ２へ与える。セ
レクタ５２ｄは、シフトユニットＳ♯１の最終列のシフ
トレジスタ列ＳＲＬ０の最終段シフトレジスタＳＲ００
の出力データとデータバッファ回路３４♯１の遅延バッ
ファＤＬＢ３の出力データの一方を選択してデータバッ
ファ回路３４♯０の遅延バッファＤＬＢ３へ与える。

【００９９】このデータバッファ回路３４♯０の遅延バ
ッファＤＬＢ０〜ＤＬＢ３の出力画素データは、シフト
ユニットＳ♯０の対応のシフトレジスタ列の初段シフト
レジスタＳＲ０Ｆ−ＳＲ３Ｆへも与えられる。

【０１００】データバッファ回路３４♯１において、遅
延バッファＤＬＢ０〜ＤＬＢ２は、シフトユニットＳ♯
１の前列のシフトレジスタ列の最終段のシフトレジスタ
ＳＲ１０，ＳＲ２０およびＳＲ３０の出力画素データを
それぞれ受ける。データバッファ回路３４♯１の遅延バ
ッファＤＬＢ３へは、画素データ入力部からのサーチウ
ィンドウ画素データＳＷＤが与えられる。

【０１０１】図２４は、４：１サブサンプリングモード
時におけるデータバッファおよびシフトユニットの接続
経路を概略的に示す図である。図２４において、４：１
サブサンプリングモード時においては、選択回路５０
が、データバッファ回路３４♯０の出力画素データを選
択してシフトユニットＳ♯１へ与える。選択回路５２
は、データバッファ回路３４♯１の出力画素データを選
択してデータバッファ回路３４♯０へ与える。したがっ
て、図２４に示すように、データバッファ回路３４♯０
および３４♯１において、同じ列に配列される遅延バッ
ファが直列に接続される。データバッファ回路３４♯０
の遅延バッファＤＬＢ０〜ＤＬＢ３の出力画素データは
並列に、シフトユニットＳ♯０およびＳ♯１のシフトレ
ジスタ列ＳＲＬ０〜ＳＲＬ３へそれぞれ与えられる。し
たがって、シフトユニットＳ♯０およびＳ♯１に、同じ
サーチウィンドウ画素データが与えられる。

【０１０２】シフトユニットＳ♯０およびＳ♯１の各々
は、２つの演算ユニットにより共有される。サブサンプ
リングされたテンプレートブロックのサイズは、１６画
素行・４画素列となる。データバッファ回路３４♯０お
よび３４♯１においては、遅延バッファＤＬＢ０−ＤＬ
Ｂ３それぞれが、４８画素データを格納するため、デー
タバッファ回路３４♯０および３４♯１各列において９
６画素のデータが格納される。シフトユニットＳ♯１な
らびにデータバッファ回路３４♯０および３４♯１が、
一方方向に沿ってサーチウィンドウ画素データＳＷＤを
転送する。これは、データバッファ回路３４♯１におい
て、遅延バッファＤＬＢ０−ＤＬＢ２が、それぞれの前
列のシフトレジスタ列ＳＲＬ１−ＳＲＬ３の出力画素デ
ータを受けるためである。

【０１０３】図２５は、２：１サブサンプリングモード
時におけるサーチウィンドウデータバッファ回路および
シフトユニットの接続を概略的に示す図である。２：１
サブサンプリングモード時においては、図２３に示す選
択回路５０は、データバッファ回路３４♯１の出力画素
データを選択してシフトユニットＳ♯１へ与える。選択
回路５２は、シフトユニットＳ♯１の最終列ＳＲ０の出
力データおよびシフトユニットＳ♯０の前列ＳＲＬ１−
ＳＥＬ３の出力データを選択してシフトユニットＳ♯０
へ与える。したがってこの２：１サブサンプリングモー
ド時においては、データバッファ回路３４♯１、シフト
ユニットＳ♯１、データバッファ回路３４♯０およびシ
フトユニットＳ♯０は、サーチウィンドウ画素データＳ
ＷＤを、蛇行して一方方向に転送するように接続され
る。すなわち、シフトレジスタＳＲＬ０−ＳＲＬ３は、
それぞれ次段に設けられた遅延バッファＤＬＢ０−ＤＬ
Ｂ３を介して一方方向にサーチウィンドウ画素データを
転送する。

【０１０４】この図２５に示す接続においては、サーチ
ウィンドウブロックが１６行・８列の画素となる（シフ
トユニットＳ♯０およびＳ♯１には同じサーチウィンド
ウブロックの画素データが格納されてシフトされるた
め）。データバッファ回路３４♯０および３４♯１は、
シフトレジスタ列間に、１つの遅延バッファを介挿す
る。遅延バッファＤＬＢ０−ＤＬＢ３の各々は、４８画
素のデータを格納する。したがって垂直方向探索範囲
は、−２４〜＋２３となる。次に、各サブサンプリング
モード時の動きベクトル検出動作について説明する。

【０１０５】［４：１サブサンプリングモード動作］い
ま、フレーム画像を、図２６に示すように、１６画素・
１６画素のマクロブロックに分割した状態を考える。図
２６においては、水平方向に１６ブロック、垂直方向に
７ブロックに分割された状態が一例として示される。こ
の領域はマクロブロックＴＢ８のサーチエリアに対応す
る。マクロブロックＴＢ８を符号化対象ブロックすなわ
ちテンプレートブロックとする。

【０１０６】図２７に示すように、画面上のテンプレー
トブロックＴＢは、１６画素・１６画素のサイズを備え
る。テンプレートブロックＴＢは、フレーム画素で構成
されており、偶数フィールドおよび奇数フィールドの画
素データを含む。

【０１０７】入力部２により、４：１サブサンプリング
が行なわれると、水平方向の１６画素が４画素にサブサ
ンプリングされる。したがって、演算部に格納されるテ
ンプレートブロックは、水平方向４画素、垂直方向１６
画素のサブサンプリングテンプレートブロックとなる。
このサブサンプリングテンプレートブロックにおいて
は、奇数フィールドＯＤＤの画素データおよび偶数フィ
ールドＥＶＮの画素データが交互に垂直方向に配列され
る。サブサンプリングされたテンプレートブロックのう
ち偶数フィールドの画素で構成される偶数サブテンプレ
ートは８行・４列の画素を備える。一方、奇数フィール
ドＯＤＤの画素で構成される奇数サブテンプレートも同
様、８行・４列の画素で構成される。このテンプレート
ブロック、偶数サブテンプレートブロックＴＢｅおよび
奇数サブテンプレートブロックＴＢｏについて動きベク
トルを並列に検出する。

【０１０８】図２８に示すように、４：１サブサンプリ
ング時においては水平方向は、−１２８〜＋１２７の水
平ベクトル成分の範囲で動きベクトルの探索が行なわれ
る。いま、テンプレートブロックＴＢ８を考えると、水
平方向に整列して配置されるテンプレートブロックＴＢ
１〜ＴＢ１６は、このサーチエリア内に含まれる。これ
らの１６個のテンプレートブロックＴＢ１〜ＴＢ１６に
対し、パイプライン的に、動きベクトルを検出する。演
算ユニットＥ♯０内においては、テンプレートブロック
ＴＢ１−ＴＢ４の画素データが格納され、演算ユニット
Ｅ♯１内においては、テンプレートブロックＴＢ５−Ｔ
Ｂ８の画素データが格納される。演算ユニットＥ♯２内
においてはテンプレートブロックＴＢ９−ＴＢ１２の画
素データが格納され、演算ユニットＥ♯３内においては
テンプレートブロックＴＢ１３−ＴＢ１６の画素データ
が格納される。これら４つのテンプレートブロックの画
素データは、図１８に示すように、各要素プロセッサに
おいて４つのテンプレートブロックデータレジスタＴＭ
ＢＲ０−ＴＭＢＲ３（Ｒ０−Ｒ３）にそれぞれ格納され
る。

【０１０９】４：１サブサンプリング時においてデータ
バッファ回路３４♯０および３４♯１が直列に接続され
る。この直列に接続されるデータバッファ回路３４♯０
および３４♯１には、垂直方向９６画素のデータが格納
される。シフトユニットＳ♯０およびＳ♯１へ同じサー
チウィンドウ画素データが与えられる。シフトユニット
Ｓ♯０およびＳ♯１各々は、１６行４列に配列されるシ
フトレジスタを備える。これらのシフトレジスタにサー
チウィンドウ画素データが格納される。

【０１１０】図２９は、ある時点におけるサーチウィン
ドウデータの演算部内の格納状態を示す図である。図２
９において、テンプレートブロックＴＢ８の真裏のサー
チウィンドウブロックの変位を（０，０）とする。デー
タシフトユニットＳ♯０およびＳ♯１には、変位ベクト
ル（０，−４８）のサーチウィンドウブロックの画素デ
ータが格納される。９６行４列のサーチウィンドウ画素
データがデータバッファ回路３４♯０および３４♯１内
に格納される。サーチウィンドウブロックに対し、テン
プレートブロックＴＢ１−ＴＢ１６は、それぞれ互いに
異なる変位ベクトルを有し、これらのテンプレートブロ
ックＴＢ−ＴＢ１６に対する評価値が算出される。

【０１１１】この図２９に示す状態は、図３０に示すよ
うに、テンプレートブロックＴＢ８に関しては、フレー
ム変位ベクトル（０，−４８）に対応する。偶数サブテ
ンプレートブロックＴＢ８ｅについては、偶数フィール
ドに対するフィールド変位ベクトル（０，−２４）とな
る。また、奇数サブテンプレートブロックＴＢ８ｏにつ
いては、奇数フィールドに対するフィールド変位ベクト
ル（０，−２４）となる。これは、テンプレートブロッ
クの各画素に対応して要素プロセッサが配置されている
ため、偶数フィールドの画素に対応して配置される要素
プロセッサが、偶数フィールドのサーチウィンドウブロ
ック画素データを入力し、また奇数フィールド画素に対
して配置される要素プロセッサは、奇数フィールドのサ
ブサーチウィンドウブロック画素データを受けるためで
ある。

【０１１２】評価値算出は、図２９に示すテンプレート
ブロックＴＢ１−ＴＢ１６について演算ユニットＥ♯０
−Ｅ♯３それぞれにおいて時分割態様で実行される。こ
れらのテンプレートブロックＴＢ１−ＴＢ１６各々は、
画面上１６画素（水平方向）に対応しており、テンプレ
ートブロックの水平方向の変位が１６ずつずれている。

【０１１３】この演算処理においては、サーチウィンド
ウ画素データが４クロックサイクル期間の間各要素プロ
セッサにシフトユニットから与えられる。各クロックサ
イクルにおいて、演算ユニットＥ♯０−Ｅ♯３それぞれ
において異なる４つのテンプレートブロックの評価値の
算出が行なわれる。

【０１１４】サーチウィンドウブロック１つについての
評価値算出サイクルが完了すると、テンプレートブロッ
ク画素データを各要素プロセッサＰＥ内に保持した状態
で、サーチウィンドウ画素データを１画素転送する。す
なわち、入力部２からサーチウィンドウ画素データが１
画素分与えられ、シフトユニットおよびデータバッファ
回路３４♯０および３４♯１において１画素のデータ転
送が実行される。シフトユニットＳ♯０へはシフトユニ
ットＳ♯１と同じサーチウィンドウ画素データが格納さ
れる。シフトユニットＳ♯１ならびにデータバッファ回
路３４♯０および３４♯１では、データ転送経路が連続
的に形成されており、シフトユニットＳ♯0 およびＳ♯
１ならびにデータバッファ回路３４♯０および３４♯１
において同時に１画素のデータ転送が実行される。

【０１１５】データバッファ回路３４♯０からは、対応
のシフトレジスタ列ＳＲＬ０−ＳＲＬ３へ画像データが
転送される。したがって、図２９に示すサーチウィンド
ウブロックにおいて最上行の画素が、転送動作によりデ
ータバッファ回路３４♯１内へ転送され、逆にデータバ
ッファ回路３４♯０から、シフトユニットＳ♯０および
Ｓ♯１へ１画素行のデータが転送される。

【０１１６】図３１に、この１画素転送動作を行なった
ときのサーチウィンドウデータの格納状態を示す。最上
列（最終列）ＳＲＬ０の最終段のシフトレジスタＳＲ０
０の保持していたサーチウィンドウデータはシフトアウ
トされ、一方、１画素データがデータバッファ回路にシ
フトインされる。したがって、このデータバッファ回路
３４♯０および３４♯１の保持するサーチウィンドウ画
素データは、９６画素×４画素である。一方、シフトユ
ニットＳ♯０およびＳ♯１内においては、１画素分、垂
直方向にずれたサーチウィンドウブロックＳＷＢの画素
データが格納される。この状態で、各演算ユニットＥ♯
０−Ｅ♯３において、評価値算出が行なわれる。

【０１１７】図３２は、この図３１に示す状態における
テンプレートブロックＴＢ８の変位を示す図である。サ
ーチウィンドウブロックＳＷＢは、垂直方向に１画素シ
フトしている。したがって、最上行の奇数フィールドＯ
ＤＤの画素がシフトアウトされて、また新たに奇数フィ
ールドＯＤＤの画素データがシフトインされている。テ
ンプレートブロックＴＢ８の画素データは転送されてお
らず、常駐している。したがって、テンプレートブロッ
クＴＢ８のフレーム変位ベクトルは、（０，−４７）と
なる。偶数サブテンプレートブロックＴＢ８ｅは、奇数
フィールドに対するフィールド変位ベクトル（０，−２
３）を有する。一方、奇数サブテンプレートブロックＴ
Ｂ８ｏは、偶数フィールドＥＶＥＮの画素データに対応
しており、この偶数フィールドＥＶＥＮの画素データは
変化していない。したがって先のサイクルの偶数フィー
ルドの変位ベクトルと同じであり、奇数サブテンプレー
トブロックＴＢ８ａは、偶数フィールドに対し変位
（０，−２４）を有する。この変位ベクトルについて、
差分絶対値の演算が各要素プロセッサにおいて行なわ
れ、要素プロセッサからの差分絶対値に対する総和演算
が行なわれ、それぞれの変位ベクトルに対する評価値が
演算される。

【０１１８】このサーチウィンドウ画素データ転送動作
を、１水平変位についての垂直変位分（−４８〜＋４７
の９６変位分）繰返し実行する。この状態において、図
３３に示すように、サーチウィンドウブロックの最も下
の位置のサーチウィンドウブロックがシフトユニットＳ
♯０およびＳ♯１内に格納される。データバッファ回路
３４♯０および３４♯１内においては、次の水平変位ベ
クトル成分に対応するサーチウィンドウ画素データ（９
６画素）が新たにシフトインされ、不要となった画素デ
ータはシフトアウトされる。

【０１１９】この図３３に示す状態は、テンプレートブ
ロックＴＢ８に対してはフレーム変位ベクトルは（０，
４７）であり、偶数サブテンプレートブロックＴＢ８ｅ
および奇数サブテンプレートブロックＴＢ８ａはそれぞ
れ、偶数フィールドおよび奇数フィールドに対するフィ
ールド変位ベクトル（０，＋２３）を有する。この状態
で、評価値算出が実行される。これにより、１水平変位
成分についてのベクトル探索動作が終了する。この探索
動作が終了すると、１６個のサーチウィンドウ画素デー
タをデータバッファ回路内に入力するために、１６サイ
クルサーチウィンドウ画素データの転送が行なわれる。
この１６サイクルの転送動作時においては、評価値演算
処理は実行されない。

【０１２０】図３４は、この１６画素をシフトインした
後のサーチウィンドウ画素データの格納状態を概略的に
示す図である。この図３４に示すように、１６画素シフ
トインすることにより、次の水平ベクトル成分（＋４加
算される）に対応するサーチウィンドウ画素データが演
算ユニット内に格納される。シフトユニットＳ♯０およ
びＳ♯１のシフトレジスタには、テンプレートブロック
ＴＢ８に対し、変位ベクトル（＋４，−４８）のサーチ
ウィンドウブロックの画素データが格納される。残りの
画素データは、データバッファ回路３４♯０および３４
♯１内に格納される。したがって、この１６画素データ
のシフトイン後、同じ処理を繰返すことにより、水平ベ
クトル成分が＋４加算されたサーチウィンドウにおいて
動きベクトル探索を行なうことができる。以降、この動
作をサーチエリア内の変位ベクトルについて実行する。

【０１２１】図３５は、図１７に示す加算回路３６の構
成を概略的に示す図である。図１７に示すように、要素
プロセッサＰＥｉｊは、テンプレートブロックの画素に
対応して配置される。したがって、その配置位置によ
り、各要素プロセッサは、偶数フィールドＥＶＥＮの画
素に対応して配置されているのか、奇数フィールドＯＤ
Ｄの画素に対応して配置されているのかを識別すること
ができる。加算回路３６は、この特徴を利用して、３つ
の予測モードについての評価値を算出する。

【０１２２】図３５において、加算回路３６は、奇数フ
ィールドの画素に対応して配置される要素プロセッサの
出力データ（評価値成分）ＰＥｏ（ＡＥｏ）の総和を求
める総和回路３６ａと、偶数フィールドＥＶＥＮの画素
に対応して配置される要素プロセッサの出力データ（差
分絶対値ＡＥｅ）ＰＥｅの総和を求める総和回路３６ｂ
と、総和回路３６ａおよび３６ｂの出力値を加算する加
算回路３６ｃを含む。総和回路３６ａから奇数サブテン
プレートブロックについての動きベクトルの評価値Σｏ
｜ａ−ｂ｜が出力され、総和回路３６ｂから、偶数サブ
テンプレートブロックについての動きベクトル評価値Σ
ｅ｜ａ−ｂ｜が出力される。加算回路３６ｃから、テン
プレートブロックの評価値Σ｜ａ−ｂ｜が出力される。
したがって、フレーム予測、偶数フィールド予測、およ
び奇数フィールド予測の３つの予測モードに従った評価
値を並行して導出することができる。

【０１２３】要素プロセッサＰＥ内においては、４つの
テンプレートブロックの画素データが格納されている。
これら４つのテンプレートブロックの評価値算出が時分
割的に行なわれる。したがって、４クロックサイクルで
４つのテンプレートブロックについての動きベクトル評
価値が算出される。４クロックサイクルごとに、サーチ
ウィンドウ画素データの転送が行なわれる。

【０１２４】なお、図２６に示す画面分割においては、
水平方向に整列する１６個のテンプレートブロックＴＢ
１−ＴＢ１６を含む領域がサーチエリアとして想定され
ている。このサーチエリアの水平方向が、１画面のサイ
ズと同じである必要はない。画面水平方向が３２分割さ
れ、１６個のテンプレートブロックについて動きベクト
ル検出が行なわれてもよい。

【０１２５】サーチエリア内においての動きベクトル評
価値がすべて算出されると、図１に示す比較部６におい
て、最小の評価値を与えるテンプレートブロックの変位
ベクトルが、各予測モードに対する動きベクトルとして
決定される。比較部６は、単にレジスタと比較器を含
み、与えられる評価値とレジスタに格納された評価値と
の比較を行ない、小さな評価値が与えられるごとにレジ
スタの内容を更新し、そのときの変位ベクトル値を併せ
て格納する構成を備える。同じ評価値成分が与えられる
とき予め定められた優先順位に従って動きベクトル候補
の変位ベクトルの更新が行なわれてもよい。

【０１２６】４：１サブサンプリングデータ時において
は、水平方向において、画素が４：１の割合でサブサン
プリングされており、水平ベクトル成分を４倍に拡張し
ても、算出される評価値の数は、変化せず、広いサーチ
エリアにおいて動きベクトル探索を行なうことができ
る。また、複数のテンプレートブロックについて並行し
て、動きベクトル算出が行なわれるため、高速で、動き
ベクトル検出を行なうことができる。

【０１２７】［２：１サブサンプリングレート時の動
作］２：１サブサンプリングモード時においては、シフ
トユニットＳ♯０およびＳ♯１およびデータバッファ回
路３４♯０および３４♯１は、図２５に示すように、連
続的に一方方向に画素データを転送するように選択回路
５０および５２により接続される。すなわち、シフトユ
ニットＳ♯０およびＳ♯１においては、遅延バッファＤ
ＬＢ０−ＤＬＢ３の有する遅延時間ずれたサーチウィン
ドウ画素データが格納される。また、１フレーム画像
を、図３６に示すように水平方向８個のマクロブロック
に分割する状態を考える。この領域はテンプレートブロ
ックＴＢ４のサーチエリアに対応する。マクロブロック
は、１６画素・１６画素で構成される。

【０１２８】図３７は、２：１サブサンプリングモード
時に演算部で処理されるテンプレートブロックの構成を
概略的に示す図である。２：１サブサンプリングモード
時においては、水平方向の隣接２画素が１画素にサブサ
ンプリングされる。したがって、１６画素・１６画素の
テンプレートブロックＴＢ４は、１６画素行・８画素列
のフレームテンプレートブロックに縮小される。このフ
レームテンプレートブロックは偶数フィールドＥＶＥＮ
および奇数フィールドＯＤＤの画素データを含んでい
る。したがって奇数サブテンプレートブロックは、８画
素行・８画素列で構成され、また偶数サブテンプレート
ブロックも、８画素行・８画素列で構成される。

【０１２９】テンプレートブロックＴＢ４についての動
きベクトルを検出する動作を考える。

【０１３０】図３８は、演算部の配置を概略的に示す図
である。図３８において、シフトユニットＳ♯０および
データバッファ回路３４♯０は、４画素列を転送するサ
ブシフトブロックＳＳＢ０を構成し、シフトユニットＳ
♯１およびデータバッファ回路３４♯１が、４列のサー
チウィンドウ画素データを転送するサブシフトブロック
ＳＳＢ１を構成する。シフトユニットＳ♯１からシフト
アウトされた画素データが、データバッファ回路３４♯
０へ与えられる。演算ユニットＥ♯０には、テンプレー
トブロックＴＢ１〜ＴＢ４それぞれの、左半分の画素デ
ータが格納され、演算ユニットＥ♯１においては、テン
プレートブロックＴＢ１〜ＴＢ４の右半分の画素データ
が格納される。演算ユニットＥ♯２においてはテンプレ
ートブロックＴＢ５〜ＴＢ８それぞれの、左半分の画素
データが格納され、演算ユニットＥ♯３に、テンプレー
トブロックＴＢ５〜ＴＢ８の右半分の画素データが格納
される。データバッファ回路３４♯０および３４♯１そ
れぞれは、水平方向４８画素のサーチウィンドウ画素デ
ータを格納する。２：１サブサンプリングモード時にお
いては、垂直方向の探索範囲は−２４〜＋２３である。
したがって、シフトユニットＳ♯０およびＳ♯１には、
垂直方向に関して同じ位置のサーチウィンドウ画素デー
タが格納される。

【０１３１】図３９は、テンプレートブロックＴＢ４に
対する画素データの格納状態を示す図である。演算ユニ
ットＥ♯０内においては、１６画素行・４画素列のテン
プレートブロックＴＢ４の左半分の画像データが格納さ
れる。演算ユニットＥ♯１内においては、１６行・４列
のテンプレートブロックＴＢ４の右半分のブロックの画
素データが格納される。シフトユニットＳ♯０内におい
ては、１６画素行・４画素列のサーチウィンドウ画素デ
ータが格納され、データバッファ回路３４♯０内におい
て、４８画素行・４画素列のサーチウィンドウ画素デー
タが格納される。

【０１３２】シフトユニットＳ♯１内においては、１６
画素行・４画素列のサーチウィンドウ画素データが格納
され、データバッファ回路３４♯１内においては、４８
画素行・４画素列のサーチウィンドウ画素データが格納
される。サブシフトブロックＳＳＢ０およびＳＳＢ１内
に格納される画素データを合わせると、図３９に示すよ
うに、シフトユニットＳ♯０およびＳ♯１内に１６画素
行・８画素列のサーチウィンドウブロック画素データが
格納され、データバッファ回路３４♯０および３４♯１
内に４８画素行・８画素列のサーチウィンドウ画素デー
タが格納される。したがって、演算ユニットＥ♯０にお
いてはテンプレートブロックＴＢ４の左半分の画素デー
タについての評価値成分を生成し、演算ユニットＥ♯１
内においてテンプレートブロックＴＢ４の右半分の画素
データについての評価値成分を算出する。これらの評価
値成分を加算することにより、テンプレートブロックＴ
Ｂ４の評価値が生成される。

【０１３３】図３９から明らかなように、サーチウィン
ドウ画素データのシフト動作は、４：１サブサンプリン
グモード時と同じように、１画素ずつシフトインして、
サブシフトブロックＳＳＢ０およびＳＳＢ１において１
画素シフトさせることにより行なう。

【０１３４】図３９に示すサブシフトブロックＳＳＢ０
およびＳＳＢ１におけるサーチウィンドウ画素データの
格納状態においては、フレームテンプレートブロックＴ
Ｂ４に対しては、変位ベクトル（０，−２４）であり、
奇数サブテンプレートブロックＴＢ４ｏは、奇数フィー
ルドＯＤＤに対するフィールド変位ベクトル（０，−１
２）となる。偶数サブテンプレートブロックＴＢ４ｅ
は、複数フィールドＥＶＥＮに対するフィールド変位ベ
クトル（０，−１２）となる。これらの変位ベクトルに
対し、各要素プロセッサＰＥｉｊが、シフトユニットの
対応のシフトレジスタＳＲｉｊから出力されるサーチウ
ィンドウ画素データＳＷｉｊと格納するテンプレートブ
ロック画素データとの差分絶対値を求める。この求めら
れた差分絶対値が総和部３６において総和される。すな
わち奇数サブテンプレートブロックＴＢ４ｏについての
差分絶対値の総和、偶数サブテンプレートブロックＴＢ
４ｅについての差分絶対値の総和がそれぞれ求められ
る。その後、これらの総和をさらに加算して、テンプレ
ートブロックＴＢ４に対する差分絶対値の総和が求めら
れる。演算ユニットＥ♯０−Ｅ♯３から出力される差分
絶対値の総和値は、それぞれテンプレートブロックの半
分の画素データの差分絶対値の和である。したがって、
さらに別に設けられた総和部において、これらの各演算
ユニットから出力された変位ベクトルの差分絶対値の総
和がさらに加算される。これにより、テンプレートブロ
ックＴＢ４に対するフレーム予測、偶数フィールド予
測、および奇数フィールド予測の３つの予測モードに従
った評価値が生成される。

【０１３５】要素プロセッサＰＥｉｊにおいては、４つ
のテンプレートブロックの画素データが格納される。こ
れは先の４：１サブサンプリングモード時と同じであ
る。したがって、４クロックサイクル期間サーチウィン
ドウ画素データはシフトレジスタ内に保持され、４つの
テンプレートブロックそれぞれに対する評価値成分の算
出が実行される。４クロックサイクルが経過すると、サ
ーチウィンドウ画素データが１画素シフトされる。

【０１３６】図４０は、１画素シフトした後のサーチウ
ィンドウ画素データのサブシフトブロックＳＳＢ０およ
びＳＳＢ１における格納状態を概略的に示す図である。
図４０において、１画素のサーチウィンドウデータが、
データバッファ回路３４♯内へシフトインされる。これ
により、サブシフトブロックＳＳＢ１およびＳＳＢ０に
おいて、１画素のシフト動作が行なわれる。シフトユニ
ットＳ♯１からシフトアウトされた画素データがデータ
バッファ回路３４♯０にシフトインされる。また、シフ
トユニットＳ♯０から、１画素のデータがシフトアウト
される。サブシフトブロックＳＳＢ０内において、図の
最上行の４画素および下部の４７画素・４画素が格納さ
れる。また、１６画素・４画素のサーチウィンドウブロ
ック画素データがサブシフトブロックＳＳＢ０に格納さ
れる。サブシフトブロックＳＳＢ１において、図４０の
最上行の４画素および下側の４７画素・４画素のサーチ
ウィンドウ画素データが格納される。シフトユニットＳ
♯１内において、１６画素・４画素のサーチウィンドウ
ブロック画素データが格納される。

【０１３７】この状態は、フレームテンプレートブロッ
クＴＢ４に対して、テンプレートブロックのフレーム変
位ベクトル（０，−２３）、奇数サブテンプレートブロ
ックＴＢ４ｏは、偶数フィールドＥＶＥＮに対するフィ
ールド変位ベクトル（０，−１２）、および偶数サブテ
ンプレートブロックＴＢ４ｅは、奇数フィールドＯＤＤ
に対するフィールド変位ベクトル（０，−１１）のサー
チウィンドウブロックがシフトユニットＳ♯０およびＳ
♯１に格納された状態に対応する。シフトユニットＳ♯
０およびＳ♯１に格納されたサーチウィンドウブロック
に対して、上述と同様の差分絶対値および総和演算が行
なわれ、フレーム予測、偶数フィールド予測および奇数
フィールド予測の各予測モードに従った評価値が算出さ
れる。

【０１３８】上述のサーチウィンドウ画素データの転送
動作を、１水平変位についての垂直変位分（−２４〜＋
２３の４８変位分）繰返す。この状態において、図４１
に示すように、サーチウィンドウブロックが、最下部に
移動する。この状態で、テンプレートブロックＴＢ４の
フレーム変位ベクトル（０，２３）、偶数サブテンプレ
ートブロックＴＢ４ｅは、偶数フィールドに対するフィ
ールド変位ベクトル（０，１１）、奇数サブテンプレー
トブロックＴＢ４ｏは、奇数フィールドに対するフィー
ルド変位ベクトル（０，１１）のサーチウィンドウブロ
ックが格納された状態に対応する。データバッファ回路
において、すでに、４８個のサーチウィンドウ画素デー
タが格納されている。この状態で、評価値算出が行なわ
れる。データバッファ回路３４♯０および３４♯１内に
おいては、シフトユニットＳ♯０およびＳ♯１に格納さ
れたサーチウィンドウ画素データと、水平方向について
１サブサンプリング画素ずれた位置のサーチウィンドウ
画素データが格納される。

【０１３９】この演算動作完了後、サーチウィンドウ画
素データの転送のみ（演算は行なわず）の動作を１６回
（１６クロックサイクル）繰返す。この結果、図４２に
示すように、次の水平変位ベクトル（＋２加算）に対す
る最初の垂直変位点についての評価を行なうことのでき
る状態となる。

【０１４０】すなわち、水平方向に１サブサンプリング
画素データずれた位置のサーチウィンドウの画素データ
が演算部に格納される。ここで、１サブサンプリング画
素は、画面上の２画素に対応する。以降、評価値算出動
作を、サーチエリア内の全ベクトルについてすべて実行
する。

【０１４１】この評価値に対し、比較部６においてテン
プレートブロックそれぞれに対する３つの予測モード
（フレーム予測、偶数フィールド予測、および奇数フィ
ールド予測）に対する最小評価値が求められ、これらの
最小評価値に対する変位ベクトルが、テンプレートブロ
ック、奇数サブテンプレートブロックおよび偶数サブテ
ンプレートブロックに対する動きベクトルとして決定さ
れる。

【０１４２】図４３は、加算部の構成を概略的に示す図
である。図４３において、演算ユニットＥ♯０およびＥ
♯１はそれぞれ、加算回路３６を備える。したがって、
演算ユニットＥ♯０およびＥ♯１からは、半分のテンプ
レートブロックについての評価値成分が出力される。こ
れらの演算ユニットＥ♯０およびＥ♯１に対し、サブサ
ンプリングレート指示信号φＳＳＲに従って演算ユニッ
トＥ♯１からの評価値成分ΣＰＨＲと固定値“０”の一
方を選択するセレクタ６０と、セレクタ６０の出力デー
タと演算ユニットＥ♯０からの評価値成分ΣＰＨＬを加
算する加算回路６２が設けられる。加算回路６２の出力
データが比較部６へ与えられる。比較部６は、サブサン
プリングレート指示信号φＳＳＲに従って、演算ユニッ
トＥ♯１から与えられる評価値成分データΣＰＨＲを有
効／無効とする。

【０１４３】４：１サブサンプリングモード時において
は、セレクタ６０は、固定値“０”を選択する。したが
って加算回路６２からは、演算ユニットＥ♯０から与え
られる評価値成分ΣＰＨＬが出力されて比較部６へ与え
る。比較部６は、この４：１サブサンプリングモード時
においては、サブサンプリングモード指示信号φＳＳＲ
に従って加算回路６２の出力データおよび演算ユニット
Ｅ♯１からの出力データをともに有効として、最適動き
ベクトル検出動作を行なう（最小評価値を与える変位ベ
クトルの検出を行なう）。

【０１４４】一方、２：１サブサンプリングモード時に
おいては、セレクタ６０は、演算ユニットＥ♯１からの
評価値成分ΣＰＨＲを選択する。したがって加算回路６
２は、演算ユニットＥ♯０およびＥ♯１からの評価値成
分ΣＰＨＬおよびΣＰＨＲを加算して比較部６へ与え
る。比較部６は、この２：１サブサンプリングモード時
において、加算回路６２の出力データに従って最小評価
値を検出する。このとき比較部６は、演算ユニットＥ♯
１から与えられる評価値成分ΣＰＨＲは無視する。

【０１４５】図４３に示す加算部の構成が、演算ユニッ
トＥ♯２およびＥ♯３に対しても設けられる。なお、図
４３において算ユニットＥ♯０およびＥ♯１から出力さ
れる評価値成分ΣＰＨＬおよびΣＰＨＲは、３つの予測
モードそれぞれに対する評価値成分を代表的に示す。

【０１４６】以上のように、この発明の実施の形態１に
従えば、サブサンプリングレートに応じて、内部のサー
チウィンドウ画素データの転送経路を切換えるように構
成しているため、異なるサブサンプリングレートでの動
きベクトルに対しても柔軟に対応することができ、ハー
ドウェア量を増加させることなく、広範囲な動きベクト
ル探索を行なうことができ、高機能な画像符号化システ
ムを構築することができる。

【０１４７】［実施の形態２］図４４は、この発明の実
施の形態２におけるテンプレートブロックの構成を概略
的に示す図である。図４４に示す実施の形態２において
は、入力画像は、フィールドを単位として構成される。
このフィールド画像におけるテンプレートブロックは１
６画素・１６画素のサイズを有する。フィールドテンプ
レートブロックＴＢは、上側の８画素行・１６画素列の
上側サブテンプレートブロックＵＳＢと、下半分の８画
素行・１６画素列の下側サブテンプレートブロックＬＳ
Ｂとに分割される。このフィールドテンプレートブロッ
クＴＢ、上側サブテンプレートブロックＵＳＢおよび下
側サブテンプレートブロックＬＳＢそれぞれについて評
価値の算出が行なわれる。

【０１４８】図４５は、この発明の実施の形態２におけ
る動きベクトル検出装置の構成を概略的に示す図であ
る。図４５において、動きベクトル検出装置は、入力画
像データを受けて、所定のサブサンプリングレートでサ
ブサンプリングしてサブサンプリングテンプレートブロ
ックデータおよびサブサンプリングサーチウィンドウ画
素データＴＢＤおよびＳＷＤを生成する入力部２と、入
力部２から与えられる画素データＴＢＤおよびＳＷＤに
従って評価値算出を行なう演算部４と、演算部４からの
評価値ＥＡＬＬ、ＥＵＰおよびＥＬＷに従って入力テン
プレートブロックに対する動きベクトルＭＶＴＰ、上側
サブテンプレートブロックに対する動きベクトルＭＶＵ
Ｐ、および下側サブテンプレートブロックに対する動き
ベクトルＭＶＬＷを検出する比較部６を含む。演算部４
は、フィールドテンプレートブロックの評価値ＥＡＬ
Ｌ、上側サブテンプレートブロックに対する評価値ＥＵ
Ｐおよび下側サブテンプレートブロックに対する評価値
ＥＬＷを生成する。

【０１４９】この図４５に示す動きベクトル検出装置の
構成は、図１に示す動きベクトル検出装置の構成と同じ
である。入力画像データがフィールド単位で与えられる
点が、図１に示す動きベクトル検出装置と異なる。した
がって内部構成はすべて同じであって、また、その評価
値算出動作も同じである。すなわち、画面上１６画素・
１６画素のフィールドテンプレートブロックが、４：１
サブサンプリングモード時においては、１６画素行・４
画素列にサブサンプリングされる。応じて、上側サブテ
ンプレートブロックＵＳＢも、８画素行・４画素列にサ
ブサンプリングされる。また下側サブテンプレートブロ
ックＬＳＢも、８画素行・４画素列にサブサンプリング
される。各テンプレートブロックのサイズは、先の実施
の形態１と同じであり、したがって演算部に含まれるシ
フト部の接続は、同じである。要素プロセッサＰＥの出
力する評価値成分の加算回路への振分けが異なる。

【０１５０】図４６は、図４５に示す演算部４に含まれ
る加算回路３６の構成を示す図である。図４６におい
て、加算回路３６は、対応の演算ユニット内の要素プロ
セッサＰＥのうち、上側サブテンプレートブロックに対
応する要素プロセッサからの評価値成分ＰＥｕ（差分絶
対値ＡＥｕ）の総和を求める総和回路３６ｄと、対応の
演算ユニットにおける要素プロセッサのうち、下側サブ
テンプレートブロックの画素に対応して配置される要素
プロセッサからの評価値成分ＰＥｌ（差分絶対値ＡＥ
ｌ）の総和を求める総和回路３６ｅと、総和回路３６ｄ
および３６ｅの出力値を加算する加算回路３６ｆを含
む。総和回路３６ｄから、上側サブテンプレートブロッ
クに対する評価値Σｕ｜ａ−ｂ｜が出力され、総和回路
３６ｅから、下側サブテンプレートブロックＬＳＢに対
する評価値Σｌ｜ａ−ｂ｜が出力される。加算回路３６
ｆから、フィールドテンプレートブロックに対する評価
値Σ｜ａ−ｂ｜が出力される。これらの評価値に従っ
て、比較部６が、最小評価値を与える変位ベクトルを求
める。２：１サブサンプリングモード時に利用される追
加の加算回路は、図４３に示す構成と同様の構成を有す
る。

【０１５１】したがって、この実施の形態２において
も、フィールド単位で画像データを符号化する場合、フ
ィールドテンプレートブロック、上側サブテンプレート
ブロックおよび下側サブテンプレートブロックそれぞれ
を単位として評価値を求める予測モードに対し並列に評
価値を算出することができる。またサブサンプリングレ
ートが異なる場合においても、実施の形態１と同様に対
応することができる。これにより、実施の形態１と同様
の効果を得ることができる。

【０１５２】［実施の形態３］図４７は、この発明の実
施の形態３における要素プロセッサの配列を概略的に示
す図である。図４７において、要素プロセッサＰＥは、
テンプレートブロックの上半分にありかつ奇数フィール
ドの画素に対応する要素プロセッサ群ＰＥ♯ＯＵと、テ
ンプレートブロックの上半分のサブブロックに存在しか
つ偶数フィールドの画素に対応して配置される要素プロ
セッサ群ＰＥ♯ＥＵと、テンプレートブロックの下半分
の奇数フィールドの画素に対応して配置される要素プロ
セッサ群ＰＥ♯ＯＬと、テンプレートブロックの下半分
の偶数フィールドの画素に対応して配置される要素プロ
セッサ群ＰＥ♯ＥＬに分割する。この要素プロセッサＰ
Ｅを４つのグループに分割することにより、入力画像デ
ータに対するフレーム単位およびフィールド単位の符号
化のいずれにも対応することのできる動きベクトル検出
装置を実現する。

【０１５３】図４８は、この発明の実施の形態３に従う
動きベクトル検出装置の全体の構成を概略的に示す図で
ある。図４８において、この動きベクトル検出装置は、
先の実施の形態１および２と同様、入力画像データを受
けてサブサンプリングしてテンプレートブロック画素デ
ータＴＢＤおよびサーチウィンドウ画素データＳＷＤを
生成する入力部２と、これらの画素データＴＢＤおよび
ＳＷＤに従って、３つの予測モードに従って評価値ＥＡ
ＬＬ、ＥＵ／ＯＤ、およびＥＬ／ＥＶを生成する演算部
４と、この演算部４からの評価値に従って３つの予測モ
ードそれぞれに対し、動きベクトルＭＶＴＰ、ＭＶＵ／
ＯＤおよびＭＶＬ／ＥＶを生成する比較部６を含む。

【０１５４】評価値ＥＡＬＬは、テンプレートブロック
の画素すべてを用いて計算された評価値である。評価値
ＥＵ／ＯＤは、上側サブテンプレートブロック予測モー
ドまたは奇数フィールド予測モードに従って生成される
評価値を示す。評価値ＥＬ／ＥＶは、下側サブテンプレ
ートブロック予測モードまたは偶数フィールド予測モー
ドいずれかに従って生成される評価値を示す。動きベク
トルＭＶＴＰは、テンプレートブロックについての動き
ベクトルを示す。動きベクトルＭＶＵ／ＯＤは、上側サ
ブテンプレートブロックまたは奇数フィールドに対する
動きベクトルを示す。動きベクトルＭＶＬ／ＥＶは、下
側サブテンプレートブロックまたは偶数フィールドに対
する動きベクトルを示す。

【０１５５】実施の形態３においては、フレーム単位で
の符号化が行なわれる場合には、フレームテンプレート
ブロック予測モード、偶数フィールド予測モードおよび
奇数フィールド予測モードの３つの予測モードが用いら
れる。符号化がフィールド単位で実行される場合、予測
モードとして、フィールド予測モード、上側サブテンプ
レートブロック予測モード、および下側サブテンプレー
トブロック予測モードが用いられる。これにより、フレ
ーム単位およびフィールド単位いずれに対しても、対応
することのできる動きベクトル検出装置を実現すること
ができる。

【０１５６】図４９は、演算部４に含まれる１つの演算
ユニットにおける加算回路３６の構成を概略的に示す図
である。要素プロセッサＰＥｉｊの配置およびシフト部
の構成は実施の形態１および２と同じである。図４９に
おいて、加算回路３６は、対応の演算ユニット内におい
て上半分ブロックに配置されかつ奇数フィールドの画素
に対応して配置される要素プロセッサ群ＰＥ♯ＯＵから
与えられる評価値成分ＡＥｏｕの総和を求める総和器３
６ｇと、対応の演算ユニットの上半分ブロックの偶数フ
ィールドの画素に対応して配置される要素プロセッサ群
ＰＥ♯ＥＵの出力する評価値成分ＡＥｅｕの総和を求め
る総和器３６ｈと、対応の演算ユニットの下半分ブロッ
クに配置されかつ奇数フィールドの画素に対応して配置
される要素プロセッサ群ＰＥ♯ＯＬからの評価値成分Ａ
Ｅｏｌの総和を求める総和器３６ｉと、対応の演算ユニ
ットの下半分ブロックの偶数フィールドの画素に対応し
て配置される要素プロセッサ群ＰＥ♯ＥＬからの評価値
成分ＡＥｅｌの総和を求める総和器３６ｊと、符号化単
位指示信号φＦＳに従って総和器３６ｈおよび３６ｉの
一方の出力データを選択するセレクタ３６ｋと、符号化
単位指示信号φＦＳに従って総和器３６ｈおよび３６ｉ
の出力信号の一方を選択するセレクタ３６ｌと、総和器
３６ｇの出力データとセレクタ３６ｋの出力データを加
算する加算器３６ｍと、セレクタ３６ｌからの出力デー
タと総和器３６ｊの出力データを加算する加算器３６ｎ
と、加算器３６ｍおよび３６ｎの出力値を加算する加算
器３６ｑを含む。

【０１５７】セレクタ３６ｋはフレーム単位での符号化
時には、総和器３６ｉの出力データを選択し、フィール
ド単位での符号化時には、セレクタ３６ｋは、総和器３
６ｈの出力データを選択する。セレクタ３６ｌはセレク
タ３６ｋと相補な態様で選択動作を行ない、フレーム単
位での符号化時には、セレクタ３６ｌは、総和器３６ｈ
の出力データを選択し、フィールド単位での符号化時に
は、セレクタ３６ｌは、総和器３６ｉの出力データを選
択する。

【０１５８】加算器３６ｍから評価値Σｏ／ｕ｜ａ−ｂ
｜が出力され、加算器３６ｎから評価値Σｅ／ｌ｜ａ−
ｂ｜が出力され、加算器３６ｑから評価値Σ｜ａ−ｂ｜
が出力される。

【０１５９】フレーム単位での符号化時には、セレクタ
３６ｋが総和器３６ｉの出力データを選択し、セレクタ
３６ｌが、総和器３６ｈの出力データを選択する。した
がって、加算器３６ｍからは、奇数フィールドについて
の評価値Σｏ｜ａ−ｂ｜が出力され、加算器３６ｎから
偶数フィールドについての評価値Σｅ｜ａ−ｂ｜が出力
される。加算器３６ｑからは、テンプレートブロックに
ついての評価値が出力される。

【０１６０】フィールド単位での符号化時においては、
セレクタ３６ｋが総和器３６ｈの出力データを選択し、
セレクタ３６ｌが、総和器３６ｉの出力データを選択す
る。したがって、加算器３６ｍからは、上側サブテンプ
レートブロックについての評価値Σｕ｜ａ−ｂ｜が出力
され、加算器３６ｎからは、下側サブテンプレートブロ
ックについての評価値Σｌ｜ａ−ｂ｜が出力される。

【０１６１】各演算ユニットに設けられる加算回路３６
の出力評価値は、さらに、図４３に示すセレクタ６０お
よび加算回路６２へ与えられる。

【０１６２】この図４９に示す加算回路を利用すること
により、要素プロセッサの位置に応じて、各要素プロセ
ッサの出力データの伝達経路を配線により切りわけ、４
つの領域それぞれについて総和を求め、その符号化単位
に応じて、総和の組合せを切換えることにより、フレー
ム予測モード、偶数フィールド予測モードおよび奇数フ
ィールド予測モードの３つの予測モードおよびフィール
ド予測モード、上側サブテンプレートブロック予測モー
ド、および下側サブテンプレートブロック予測モードの
３つの予測モードのいずれにも容易に対応することがで
きる。

【０１６３】以上のように、この発明の実施の形態３に
従えば、要素プロセッサを、その配置位置に応じて４つ
のグループに分割し、符号化単位に応じて、総和をとる
要素プロセッサの組合せを変更しているため、容易に、
フレーム単位での符号化およびフィールド単位での符号
化に対応することのできる動きベクトル検出装置を実現
することができる。また、実施の形態１および２と同様
の効果を得ることができる。

【０１６４】［他の変更例］上述の説明においては、遅
延バッファは、４８ワードの画素データを格納してい
る。しかしながら、この遅延バッファは、垂直方向のサ
ーチエリアに従ってその遅延段数が変更可能にされても
よい。また、演算ユニットの数は、４に限定されない。
最大のサブサンプリングレートに応じて１つの演算ユニ
ット内に含まれる要素プロセッサ列の数を低減し、応じ
て演算ユニットの数が増大されてもよい。

【０１６５】また、遅延バッファの格納画素データ数
は、垂直方向のサーチウィンドウの画素数Ｍ−１６（１
６はテンプレートブロックの垂直方向の画素数）であれ
ばよい。また、２：１サブサンプリングレート時の垂直
方向のサーチエリアと４：１サブサンプリング時の垂直
方向のサーチエリアも、遅延バッファを可変遅延バッフ
ァで構成することにより、任意の値に設定することがで
きる。

【０１６６】

【発明の効果】以上のように、この発明に従えば、ハー
ドウェア量を増加させることなく複数のサブサンプリン
グレートで動きベクトルの検出を行なうことができ、サ
ーチエリアを拡大して高精度で動きベクトルを検出する
ことができる。

【０１６７】すなわち、請求項１に係る発明に従えば、
一方方向にデータを伝達するシフトレジスタ回路および
テンプレート画素に対応して配置される要素プロセッサ
とを有する演算部の内部のサーチウィンドウ画素データ
転送経路をサブサンプリングレートに応じて変更するよ
うに構成しているため、サーチウィンドウブロックサイ
ズをサブサンプリングレートに応じて変更できハードウ
ェア量を増大させることなく複数のサブサンプリングレ
ートに従って動きベクトルの検出を行なうことができ
る。

【０１６８】請求項２に係る発明に従えば、サーチウィ
ンドウブロック画素データを格納するシフトレジスタ列
と残りのサーチウィンドウ画素データを格納する複数の
遅延バッファ回路との接続経路を変更することにより、
サーチエリア画素データの転送経路を変更しているた
め、簡易な回路構成で、容易に内部のサーチウィンドウ
画素データ転送経路を切換えてサーチウィンドウブロッ
クサイズを変更することができ、サーチウィンドウブロ
ックサイズおよびサーチエリアサイズ切換のための構成
を簡略化することができる。

【０１６９】請求項３に係る発明に従えば、一方方向に
サーチウィンドウ画素データを伝達するシフトレジスタ
回路およびデータバッファ回路の接続を、サブサンプリ
ングレート情報に従って変更しているため、複雑な経路
変更を行なうことなく、容易にサーチエリア画素データ
の転送経路を変更して、サブサンプリングレートに応じ
たサーチウィンドウブロック画素データを生成すること
ができる。

【０１７０】請求項４に係る発明に従えば、演算手段に
含まれる要素プロセッサを、テンプレートブロックの画
素に対応して配置させ、かつ複数のテンプレートブロッ
クの同一位置のテンプレートブロック画素データを各要
素プロセッサに格納し、時分割態様で、これらの複数の
テンプレートブロックの評価値成分を計算するように構
成しているため、高速で、動きベクトルの検出を行なう
ことができる。

【０１７１】請求項５に係る発明に従えば、演算手段に
おいて、シフトレジスタを、複数の演算ユニットで共用
し、かつこのシフトレジスタ列と遅延バッファ回路との
接続をサブサンプリングレート情報に応じて変更してい
るため、ハードウェア量を増大させることなく、容易に
演算ユニットに対し、サブサンプリングレートに応じた
サーチウィンドウブロック画素データを供給することが
できる。また、遅延バッファ回路の接続を変更すること
により、サブサンプリングレート情報に応じて、垂直方
向のサーチエリア範囲も容易に変更することができる。

【０１７２】請求項６に係る発明に従えば、テンプレー
トブロック画素データおよびサーチエリア画素データを
係数２ⁿ の水平フィルタを用いてサブサンプリングして
いるため、動きベクトル検出のためのバッファメモリの
記憶容量を低減することができ、また演算部においてサ
ブサンプリングする必要がなく、容易に、サブサンプリ
ングされた画素データに従って動きベクトルの検出を行
なうことができる。また、テンプレートブロックおよび
サーチエリアの両画素を同じ係数でサブサンプリングし
ているため、テンプレートブロックおよびサーチウィン
ドウブロックの画素の対応関係を容易に保持することが
できる。

【０１７３】請求項７に係る発明に従えば、水平フィル
タを活性化時所定のフィルタ処理を行ないかつ非活性化
時画面上の画素に対応する画素データを選択するように
構成しているため、容易に処理用途に応じて、画素デー
タの精度を変更することができる。

【０１７４】請求項８に係る発明に従えば、サブサンプ
リング画素データの精度を低くしているため、サンプリ
ング画素データのビット数を低減することができ、演算
ユニットの規模を増大させることなく、高速で評価値算
出を行なうことができる。

【０１７５】請求項９に係る発明に従えば、サブサンプ
リング画素データをバッファメモリに格納しているた
め、正確に、所定のタイミングおよびシーケンスで必要
なサーチエリア画素データおよびテンプレートブロック
画素データを読出して動きベクトル評価値成分算出を行
なうことができる。

【０１７６】請求項１０に係る発明に従えば、複数の予
測モードに従って評価値を並列に生成するように構成し
ているため、最適な動きベクトルを容易に検出すること
ができる。

【０１７７】請求項１１に係る発明に従えば、演算手段
内に含まれる要素プロセッサの数を、テンプレートブロ
ックの画面上の画素数と等しくしているため、必要最小
限の要素プロセッサで、容易にサブサンプリングされた
テンプレートブロックに要素プロセッサを分類すること
ができる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１に従う動きベクトル
検出装置の全体の構成を概略的に示す図である。

【図２】 図１に示す入力部の構成を概略的に示す図で
ある。

【図３】 サーチエリアおよびテンプレートブロックの
関係を示す図である。

【図４】 図２に示すフィルタ演算器の構成の一例を示
す図である。

【図５】 入力画像データ生成部の構成を概略的に示す
図である。

【図６】 入力画像データ転送シーケンスの一例を示す
図である。

【図７】 （Ａ）は、図４に示すフィルタ演算器の動作
を示すタイミングチャート図であり、（Ｂ）は、入力画
素データおよび出力画素データの対応を示す図である。

【図８】 （Ａ）は、図４に示すフィルタ演算器の４：
１サブサンプリングモード時の動作を示すタイミングチ
ャート図であり、（Ｂ）は、入力画素データと出力画素
データの対応関係を示す図である。

【図９】 （Ａ）は、図２に示すフィルタ演算器の変更
例を示し、（Ｂ）は、（Ａ）に示すフィルタ演算器の動
作を示すタイミングチャート図である。

【図１０】 図２に示すフィルタ演算器のさらに他の構
成を示す図である。

【図１１】 （Ａ）および（Ｂ）は、図１０に示すフィ
ルタ演算器の動作を示すタイミングチャート図である。

【図１２】 図１０に示すフィルタ演算器の活性制御部
の構成を概略的に示す図である。

【図１３】 （Ａ）は、４：１サブサンプリングモード
時のサーチエリアを示し、（Ｂ）は、２：１サブサンプ
リングモード時のサーチエリアを示す図である。

【図１４】 ４：１サブサンプリングモード時のテンプ
レートブロックの構成を概略的に示す図である。

【図１５】 ２：１サブサンプリングモード時のテンプ
レートブロックの構成を概略的に示す図である。

【図１６】 図１に示す演算部の構成を概略的に示す図
である。

【図１７】 図１６に示す演算ユニットの構成を概略的
に示す図である。

【図１８】 図１７に示す要素プロセッサの構成を概略
的に示す図である。

【図１９】 （Ａ）は、図１８に示す要素プロセッサに
格納されるテンプレートブロックとサーチウィンドウブ
ロックとの対応を示し、（Ｂ）は、図１８に示す要素プ
ロセッサの動作を示すタイミングチャート図である。

【図２０】 図１７に示す演算ユニットへのテンプレー
トブロック画素データのロードの態様を示す図である。

【図２１】 図１７に示す演算ユニットの評価値算出シ
ーケンスを概略的に示す図である。

【図２２】 図１６に示すサーチウィンドウデータに対
するシフトユニットおよびデータバッファの構成を概略
的に示す図である。

【図２３】 図２２に示すサーチウィンドウデータバッ
ファの構成を概略的に示す図である。

【図２４】 ４：１サブサンプリングモード時のシフト
レジスタ列および遅延バッファの接続を概略的に示す図
である。

【図２５】 ２：１サブサンプリングモード時のシフト
レジスタ列および遅延バッファの接続を概略的に示す図
である。

【図２６】 ４：１サブサンプリングモード時の画面分
割の構成の一例を示す図である。

【図２７】 ４：１サブサンプリングモード時のサーチ
ウィンドウブロックおよびテンプレートブロックの構成
を概略的に示す図である。

【図２８】 この発明の実施の形態１におけるテンプレ
ートブロック画素の演算ユニットへの格納状態を示す図
である。

【図２９】 ４：１サブサンプリングモード時の演算部
の格納データの状態を概略的に示す図である。

【図３０】 図２９に示す画素データにおける変位ベク
トルを示す図である。

【図３１】 １評価値算出サイクル経過時の演算部に格
納されるサーチウィンドウ画素データの格納状態を示す
図である。

【図３２】 図３１に示す格納データにおける変位ベク
トルを示す図である。

【図３３】 １水平成分に対する評価値算出完了時のサ
ーチウィンドウ画素データの格納状態を示す図である。

【図３４】 次の水平成分に対するサーチウィンドウ画
素データの格納状態を示す図である。

【図３５】 図１６に示す加算回路の構成を概略的に示
す図である。

【図３６】 ２：１サブサンプリングモード時の画面分
割の構成を概略的に示す図である。

【図３７】 ２：１サブサンプリングモード時のテンプ
レートブロックの構成を概略的に示す図である。

【図３８】 ２：１サブサンプリングモード時の演算部
の接続を概略的に示す図である。

【図３９】 ２：１サブサンプリングモード時の画素デ
ータ格納状態を概略的に示す図である。

【図４０】 １評価値算出サイクル経過時のサーチウィ
ンドウ画素データの格納状態を示す図である。

【図４１】 １水平成分についての演算完了時のサーチ
ウィンドウ画素データの格納状態を示す図である。

【図４２】 次の水平成分に対するサーチウィンドウ画
素データの格納状態を示す図である。

【図４３】 演算部の比較部前段の構成を概略的に示す
図である。

【図４４】 この発明の実施の形態２におけるテンプレ
ートブロックの構成を概略的に示す図である。

【図４５】 この発明の実施の形態２における動きベク
トル検出装置の全体の構成を概略的に示す図である。

【図４６】 演算部に含まれる加算回路に対する評価値
成分の分布を概略的に示す図である。

【図４７】 この発明の実施の形態３におけるテンプレ
ートブロックの構成および要素プロセッサの配置を概略
的に示す図である。

【図４８】 この発明の実施の形態３における動きベク
トル検出装置の全体の構成を概略的に示す図である。

【図４９】 この発明の実施の形態３における加算回路
の構成を概略的に示す図である。

【図５０】 従来の画像符号化装置の構成を概略的に示
す図である。

【図５１】 動きベクトル検出を説明するための図であ
る。

【符号の説明】

１ 動きベクトル検出装置、２ 入力部、４ 演算部、
６ 比較部、１０ 制御部、２ａ フィルタ演算器、２
ｂ サーチウィンドウメモリ、２ｃ テンプレートブロ
ックメモリ、ＳＷ サーチウィンドウ、ＴＢ テンプレ
ートブロック、１２ｋ 精度調整回路、１８ａ フィル
タ演算処理回路、１８ｃ 可変分周回路、１８ｂ トラ
ンスミッションゲート、Ｅ♯０〜Ｅ♯３ 演算ユニッ
ト、Ｓ♯０，Ｓ♯１ サーチウィンドウデータシフトユ
ニット、３４ サーチウィンドウデータバッファ、ＰＥ
００−ＰＥ３Ｆ 要素プロセッサ、３５，３５ａ〜３５
ｄデータバス、３６ 加算回路、ＴＭＢＲ０−ＴＭＢＲ
３，Ｒ０−Ｒ３ データレジスタ、４０，４１ セレク
タ、４２ 差分絶対値回路、３４♯０，３４♯１，３４
♯２ データバッファ回路、ＤＬＢ０〜ＤＬＢ３ 遅延
バッファ、ＳＲ００−ＳＲ３Ｆ シフトレジスタ、ＳＲ
Ｌ０−ＳＲＬ３ シフトレジスタ列、５０，５２ 選択
回路、５０ａ−５０ｄ，５２ａ−５２ｄ セレクタ、３
６ａ，３６ｂ総和回路、３６ｃ 加算回路、ＳＳＢ０，
ＳＳＢ１ サブシフトブロック、６０ セレクタ、６２
加算回路、３６ｄ，３６ｅ 総和回路、３６ｆ 加算
回路、３６ｇ−３６ｊ 総和器、３６ｋ，３６ｌ セレ
クタ、３６ｍ，３６ｎ，３６ｑ 加算器。

Claims (11)

【特許請求の範囲】
1. 【請求項１】 テンプレートブロック画素データおよび
   サーチエリア画素データを入力し、該入力した画素デー
   タをサブサンプリングして出力する画像データ入力手
   段、 前記画像データ入力手段からのテンプレートブロック画
   素データおよびサーチエリア画素データを受け、前記テ
   ンプレートブロックに対するブロックマッチング法に従
   った動きベクトルの候補を示す評価値を算出するための
   演算手段、および前記演算手段からの評価値を受け、該
   受けた評価値に従って前記テンプレートブロックに対す
   る動きベクトルを決定するための動きベクトル決定手段
   を備え、 前記演算手段は、 一方方向に画素データを伝達するシフトレジスタを含
   み、前記画像データ入力手段からのサーチエリア画素デ
   ータを順次転送しかつ格納するためのシフトレジスタ回
   路と、 前記シフトレジスタ回路のシフトレジスタに対応して設
   けられる複数の要素プロセッサとを備え、前記複数の要
   素プロセッサの各々は、前記画像データ入力手段から与
   えられるテンプレートブロック画素データを格納するた
   めのデータレジスタと、前記データレジスタに格納され
   た画素データと対応のシフトレジスタの格納データとを
   受けて所定の処理を施して前記評価値の成分を生成して
   出力する計算手段とを含み、前記複数の要素プロセッサ
   は前記テンプレートブロックの互いに異なる画素データ
   を格納し、さらに、 前記サブサンプリングレート情報に応じて前記シフトレ
   ジスタ回路のデータ転送経路を変更するための経路設定
   手段を備える、動きベクトル検出装置。
2. 【請求項２】 前記演算手段は、各々が行列状に配列さ
   れる複数の要素プロセッサを含む複数の演算ユニットを
   含み、 前記シフトレジスタ回路は、前記要素プロセッサの列に
   対応して配置される複数の遅延バッファ回路を含み、前
   記シフトレジスタは前記要素プロセッサの行および列に
   応じて行列状に配列され、 前記経路設定手段は、前記複数の遅延バッファ回路とシ
   フトレジスタ列との接続経路を変更することにより前記
   シフトレジスタ回路におけるサーチエリア画素データの
   転送経路を変更する手段を含む、請求項１記載の動きベ
   クトル検出装置。
3. 【請求項３】 前記演算手段は、各々が行列状に配列さ
   れる複数の前記要素プロセッサを含む複数の演算ユニッ
   トを含み、 前記シフトレジスタ回路は、所定数の前記演算ユニット
   に共通に各々が設けられる複数のシフトユニットを含
   み、前記複数のシフトユニットの各々は、対応の演算ユ
   ニットの要素プロセッサに対応して前記シフトレジスタ
   が行列状に配列され、 前記シフトレジスタ回路は、さらに、前記シフトユニッ
   トそれぞれに対応して設けられ、各々が対応のシフトユ
   ニットのシフトレジスタ列に対応して配置される複数の
   遅延バッファを含む複数のバッファ回路を含み、 前記経路設定手段は、前記サブサンプリングレート情報
   に従って前記複数のバッファ回路間の接続および前記複
   数のバッファ回路と対応のシフトユニットの間の接続を
   設定する手段を含み、前記シフトレジスタ回路には、前
   記サーチエリア画素データの前記サブサンプリングレー
   トに応じた画素数の画素データが格納されかつ前記遅延
   バッファおよびシフトレジスタを介して一方方向に沿っ
   てサーチエリア画素データが転送される、請求項１記載
   の動きベクトル検出装置。
4. 【請求項４】 各前記要素プロセッサのデータレジスタ
   は、互いに異なるテンプレートブロックの同一位置の画
   素データを格納する複数のデータレジスタ回路を含み、 前記計算手段は、時分割態様で前記複数のデータレジス
   タ回路の格納画素データと与えられたサーチエリア画素
   データとの前記所定の処理を行なう手段を含む、請求項
   １記載の動きベクトル検出装置。
5. 【請求項５】 前記演算手段は、各々がｐ行ｑ列に配列
   される前記要素プロセッサを含む第１ないし第４の演算
   ユニットを含み、 前記シフトレジスタ回路は、 前記第１および第２の演算ユニットに共有されかつ前記
   ｐ行ｑ列に配列されて一方方向に与えられた画素データ
   を転送する複数のシフトレジスタを含む第１のシフトユ
   ニットと、 前記第３および第４の演算ユニットに共有されかつ前記
   ｐ行ｑ列に配列されて一方方向に与えられた画素データ
   を転送する複数のシフトレジスタを含む第２のシフトユ
   ニットと、 前記第１のシフトユニットの各列に対応して設けられ、
   各々が与えられた画素データを所定時間遅延して並列に
   遅延画素データを出力する複数の遅延バッファを含む第
   １のデータバッファ回路と、 前記第２のシフトユニットの各列に対応して設けられ、
   各々が与えられた画素データを遅延して互いに並列に出
   力する複数の遅延バッファを含む第２のデータバッファ
   回路とを含み、 前記経路設定手段は、 前記第２のシフトユニットと前記第１および第２のデー
   タバッファ回路との間に設けられ、前記サブサンプリン
   グレート情報に従って前記第１および第２のデータバッ
   ファ回路からの画素データを選択的に前記第２のシフト
   ユニットへ与えるための第１の選択回路と、 前記第２のデータバッファ回路からの並列画素データの
   組と前記第１のシフトユニットの第１から第（ｑ−１）
   列のシフトレジスタ列の最終段のシフトレジスタおよび
   前記第２のシフトユニットの第ｑ列の最終段のシフトレ
   ジスタの出力画素データの組の一方を前記サブサンプリ
   ングレート情報に従って前記第１のデータバッファ回路
   へ与える第２の選択回路とを含み、 前記第１のデータバッファ回路の出力画素データは、ま
   た、前記第１のシフトユニットへ与えられ、 前記第２のデータバッファ回路の遅延バッファは、それ
   ぞれ、前記第２のシフトユニットの対応する列の１列前
   のシフトレジスタ列の最終段のシフトレジスタからの出
   力画素データを受け、かつ最初の列の遅延バッファは前
   記画像データ入力手段からのサーチエリア画素データを
   受ける、請求項１記載の動きベクトル検出装置。
6. 【請求項６】 前記画像データ入力手段は、 前記テンプレートブロック画素データおよび前記サーチ
   エリア画素データを受ける係数２ⁿ の水平フィルタを備
   え、前記係数２ⁿ は、前記サブサンプリングレートに対
   応する、請求項１記載の動きベクトル検出装置。
7. 【請求項７】 前記水平フィルタは、活性化時、前記係
   数で所定のフィルタ処理を行ない、かつ非活性化時２ⁿ
   個の画素データの１つを選択して出力する手段を含む、
   請求項６記載の動きベクトル検出装置。
8. 【請求項８】 前記画像データ入力手段は、入力画素デ
   ータをサブサンプリングするサブサンプリング回路と、
   前記サブサンプリング回路の出力データに所定の演算処
   理を施して前記出力データの精度を低くする手段を含
   む、請求項１記載の動きベクトル検出装置。
9. 【請求項９】 前記画像データ入力手段は、前記サブサ
   ンプリングされた画素データを格納するバッファメモリ
   をさらに有し、前記バッファメモリから読出された画素
   データが前記演算手段へ与えられる、請求項１記載の動
   きベクトル検出装置。
10. 【請求項１０】 前記演算手段は、前記複数の要素プロ
    セッサからの評価値成分を並列に受け、複数の予測モー
    ドに従った評価値を並列に生成する手段を含む、請求項
    １記載の動きベクトル検出装置。
11. 【請求項１１】 前記要素プロセッサの数は前記テンプ
    レートの画面上の画素の数と等しい、請求項１記載の動
    きベクトル検出装置。