JP2000275304A - 論理集積回路およびそれを用いた半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 ディレイのオーバーヘッド、面積のオーバー
ヘッドを小さくすることができる論理集積回路およびそ
れを用いた半導体装置を提供する。 【解決手段】 各ブロック毎に自動診断の枠組みを利用
した階層化ＢＩＳＴ方式によるテストが可能なシステム
ＬＳＩであって、分割された各ＩＰ１，ＩＰ２には内部
論理回路１１の他に、テストの制御を司る制御部１２、
テストパターン発生器１３、テスト出力圧縮器１４、複
数のスキャン用のフリップフロップ回路１５などが設け
られ、ＩＰ１，ＩＰ２間にブロック間バッファ２１が挿
入され、このブロック間バッファ２１は、テスト時に２
系統のＩＰ１，ＩＰ２を独立してスキャンする機能と、
通常時にＩＰ１，ＩＰ２間を素通りする機能とを有し、
前段のＩＰ１に対応するフリップフロップ回路１５ａか
らの出力が後段のＩＰ２に対応するフリップフロップ回
路１５ｂの入力となるように接続されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の論理
集積回路技術に関し、特にＬＳＩの大規模化、システム
ＬＳＩ化に伴うブロック毎の階層化ＢＩＳＴ（Built-In
Self-Test）方式に好適な論理集積回路およびそれを用
いた半導体装置に適用して有効な技術に関する。

【０００２】

【従来の技術】たとえば、本発明者が検討した技術とし
て、システムＬＳＩにおいては、ブロック（ＩＰ：Inte
llectual Property ）毎に分割し、自動診断の枠組みを
利用して各々を階層毎にＢＩＳＴ方式によるテストを行
う技術などが考えられる。

【０００３】なお、このようなシステムＬＳＩなどのテ
ストに関する技術としては、たとえば平成９年５月３０
日、株式会社プレスジャーナル発行の「月刊 Ｓｅｍｉ
ｃｏｎｄｕｃｔｏｒ Ｗｏｒｌｄ 増刊号 ＵＬＳＩテ
スト技術」に記載される技術などが挙げられる。

【０００４】

【発明が解決しようとする課題】ところで、前記のよう
なシステムＬＳＩなどにおいて、ブロック間の接続は、
ブロック間を素通りする機能と、制御信号をラッチする
機能とを実現する必要がある。この際に、ブロック毎に
これらの機能を持つフリップフロップを必要としている
ため、ディレイのオーバーヘッドや、面積のオーバーヘ
ッドが大きくなることが考えられる。

【０００５】たとえば、複数のＩＰからなるＬＳＩにお
いては、図７および図８に示すように、ＩＰ１，ＩＰ２
間にブロック間バッファを挿入し、出力側のＩＰ１のス
キャン用のフリップフロップ回路１５ａと、入力側のＩ
Ｐ２のスキャン用のフリップフロップ回路１５ｂとをコ
ントロール信号Ｃｏｎｔｒｏｌにより接続／切断を制御
する。このため、駆動力の大きいブロック間バッファを
ＩＰ１，ＩＰ２の外部に接続しなければならず、ディレ
イ的にも、面積的にも非常にオーバーヘッドの大きいも
のとなる。

【０００６】そこで、本発明の目的は、ブロック間バッ
ファの構成を工夫し、２系統のブロックを独立してスキ
ャンできるようにすることで、ディレイのオーバーヘッ
ド、面積のオーバーヘッドを小さくすることができる論
理集積回路およびそれを用いた半導体装置を提供するも
のである。

【０００７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【０００９】すなわち、本発明の論理集積回路は、ブロ
ック間を素通りする機能（通常時）に加え、階層化ＢＩ
ＳＴ方式によるテスト時において、２系統のブロックを
独立してスキャンする機能を有するブロック間バッファ
を備えるものである。

【００１０】この構成において、ブロック間バッファ
は、１つのセルに一体化し、さらに出力側のブロックに
取り込むようにしたものである。また、ブロックはＩＰ
からなるものである。

【００１１】具体的に、ブロック間バッファは、入力信
号、スキャン入力信号を入力とし、出力信号、スキャン
出力信号を出力するフリップフロップ回路が２段に縦続
接続され、前段のフリップフロップ回路からの出力信号
が後段のフリップフロップ回路の入力信号となるように
接続したり、前段のフリップフロップ回路からの出力信
号を２段に縦続接続されたラッチ回路の接続ノードから
取り出したり、あるいはデータパスとスキャンパスとを
分離し、入力信号を素通りさせるときは駆動力の大きい
バッファのみを通して伝送するようにしたものである。

【００１２】また、本発明の半導体装置は、前記論理集
積回路を用い、複数のブロックが１個の半導体チップ上
に形成されてなるものである。

【００１３】よって、前記論理集積回路およびそれを用
いた半導体装置によれば、２系統のブロックを独立して
スキャンできるため、ディレイのオーバーヘッド、面積
のオーバーヘッドを小さくすることができる。すなわ
ち、ブロック間バッファ内に２系統のブロックを独立し
てスキャンできる機能を一体化しているため、ディレイ
のオーバーヘッドが小さくなる。さらに、ブロック間バ
ッファも兼ねているため、面積のオーバーヘッドも削減
できる。

【００１４】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一の部材には同一の符号を付
し、その繰り返しの説明は省略する。

【００１５】（実施の形態１）図１は本発明の実施の形
態１である半導体装置の要部を示す概略機能ブロック
図、図２は本実施の形態１の半導体装置において、ブロ
ック間バッファを示す回路図、図３および図４は通常時
とテスト時の動作を示す信号波形図である。

【００１６】まず、図１により、本実施の形態１の半導
体装置の構成の一例を説明する。

【００１７】本実施の形態１の半導体装置は、たとえば
各ブロック毎に自動診断の枠組みを利用した階層化ＢＩ
ＳＴ方式によるテストが可能なシステムＬＳＩとされ、
分割された複数のＩＰ１，ＩＰ２からなり、各ＩＰ１，
ＩＰ２には内部論理回路１１の他に、テストの制御を司
る制御部１２、テストパターンを発生するテストパター
ン発生器１３、テスト出力を回収して圧縮するテスト出
力圧縮器１４、順序回路を構成する複数のスキャン用の
フリップフロップ回路１５などが設けられている。図１
においては、例示的に２つのＩＰ１，ＩＰ２を示してい
る。

【００１８】たとえば、図１のように、ＩＰ１，ＩＰ２
間にスキャン用のフリップフロップ回路１５などからな
るブロック間バッファ２１が挿入され、出力側のＩＰ１
に対応するスキャン用のフリップフロップ回路１５ａ
と、入力側のＩＰ２に対応するスキャン用のフリップフ
ロップ回路１５ｂとが１つのセルに一体化され、出力側
のＩＰ１に取り込まれている。すなわち、ＩＰ１とＩＰ
２とを結ぶ２つのフリップフロップ回路１５ａ，１５ｂ
が一体化されている。

【００１９】このブロック間バッファ２１は、テスト時
に２系統のＩＰ１，ＩＰ２を独立してスキャンする機能
と、通常時にＩＰ１，ＩＰ２間を素通りする機能とを有
し、たとえば図２に示すように、入力信号、スキャン入
力信号を入力とし、出力信号、スキャン出力信号を出力
するフリップフロップ回路１５ａ，１５ｂが２段に縦続
接続され、前段のＩＰ１に対応するフリップフロップ回
路１５ａからの出力信号が後段のＩＰ２に対応するフリ
ップフロップ回路１５ｂの入力信号となるように接続さ
れている。

【００２０】ＩＰ１に対応するフリップフロップ回路１
５ａは、入力信号Ｄ、反転スキャン入力信号／ＳｉＤ１
がそれぞれ入力され、スキャンテスト用クロック信号Ｍ
１，ＳＷｉによりそれぞれ制御される入力制御付きイン
バータＡ１，Ａ２と、このインバータＡ１，Ａ２に接続
されるラッチ回路Ｌ１と、このラッチ回路Ｌ１に接続さ
れ、スキャンテスト用クロック信号Ｃ２，／Ｃ２により
それぞれ制御されるパストランジスタＰＴ１と、このパ
ストランジスタＰＴ１に接続されるラッチ回路Ｌ２と、
このラッチ回路Ｌ２に接続され、反転スキャン出力信号
／ＳｏＤ１を出力するバッファＢ１などから構成されて
いる。入力制御付きインバータＡ１はスキャンテスト用
クロック信号Ｍ１＝“Ｈ”の時、入力制御付きインバー
タＡ２はスキャンテスト用クロック信号ＳＷｉ＝“Ｈ”
の時にそれぞれインバータ出力する。

【００２１】ＩＰ２に対応するフリップフロップ回路１
５ｂは、ＩＰ１に対応するフリップフロップ回路１５ａ
からの出力信号による入力信号、反転スキャン入力信号
／ＳｉＤ２がそれぞれ入力され、ＩＰ１，ＩＰ２間を素
通りさせるコントロール信号Ｃｏｎｔｒｏｌ、スキャン
テスト用クロック信号ＳＷｉによりそれぞれ制御される
入力制御付きインバータＡ３，Ａ４と、このインバータ
Ａ３，Ａ４に接続されるラッチ回路Ｌ３と、このラッチ
回路Ｌ３に接続され、スキャンテスト用クロック信号Ｃ
２，／Ｃ２によりそれぞれ制御されるパストランジスタ
ＰＴ２と、このパストランジスタＰＴ２に接続されるラ
ッチ回路Ｌ４と、このラッチ回路Ｌ４に接続され、反転
スキャン出力信号／ＳｏＤ２、反転出力信号／Ｑをそれ
ぞれ出力するバッファＢ２，Ｂ３などから構成されてい
る。入力制御付きインバータＡ３はコントロール信号Ｃ
ｏｎｔｒｏｌ＝“Ｈ”の時、入力制御付きインバータＡ
４はスキャンテスト用クロック信号ＳＷｉ＝“Ｈ”の時
にそれぞれインバータ出力する。また、反転出力信号／
Ｑを出力するバッファＢ３は、伝送のために駆動力が大
きい高駆動のものが用いられる。

【００２２】次に、本実施の形態１の作用について、図
３および図４により、通常時とテスト時の動作の一例を
説明する。

【００２３】通常時（図３）の使用状態では、ＩＰ１か
らの出力をＩＰ２に渡すため、素通りする必要がある。
このため、ＩＰ１に対応するフリップフロップ回路１５
ａ、ＩＰ２に対応するフリップフロップ回路１５ｂにお
いては、スキャンテスト用クロック信号Ｍ１＝“Ｈ”、
ＳＷｉ＝“Ｌ”、Ｃ２＝“Ｈ”とし、またコントロール
信号Ｃｏｎｔｒｏｌ＝“Ｈ”とすることで実現できる。

【００２４】この各信号の設定状態において、ＩＰ１に
対応するフリップフロップ回路１５ａにおいては、入力
された入力信号Ｄを入力制御付きインバータＡ１により
インバータ出力し、さらにラッチ回路Ｌ１、パストラン
ジスタＰＴ１、ラッチ回路Ｌ２を介して、ＩＰ２に対応
するフリップフロップ回路１５ｂに出力する。

【００２５】さらに、ＩＰ２に対応するフリップフロッ
プ回路１５ｂにおいては、ＩＰ１に対応するフリップフ
ロップ回路１５ａからの出力信号を入力信号とし、この
入力信号を入力制御付きインバータＡ３によりインバー
タ出力し、さらにラッチ回路Ｌ３、パストランジスタＰ
Ｔ２、ラッチ回路Ｌ４を介して通過した反転出力信号／
Ｑを高駆動のバッファＢ３を介して出力する。この反転
出力信号／Ｑは、入力信号Ｄに対して遅延された反転信
号となる。

【００２６】この際に、反転スキャン入力信号／ＳｉＤ
１，／ＳｉＤ２は“Ｄｏｎ’ｔ Ｃａｒｅ”であり、反
転スキャン出力信号／ＳｏＤ１は入力信号Ｄに対して遅
延された信号、反転スキャン出力信号／ＳｏＤ２はさら
に遅延された反転信号となる。この反転スキャン出力信
号／ＳｏＤ２は、反転出力信号／Ｑと同じ位相で同じタ
イミングの信号である。

【００２７】テスト時（図４）には、ＩＰ１とＩＰ２の
それぞれのブロックを自動診断の枠組みを利用して階層
化ＢＩＳＴによりテストを行う。このとき、ＩＰ１，Ｉ
Ｐ２のそれぞれのスキャンチェーンは独立に動作する必
要がある。このため、コントロール信号Ｃｏｎｔｒｏｌ
＝“Ｌ”とすることで、２系統のブロックを独立してス
キャン信号によりスキャンすることができる。

【００２８】すなわち、ＩＰ１に対応するフリップフロ
ップ回路１５ａ、ＩＰ２に対応するフリップフロップ回
路１５ｂにおいては、スキャンテスト用クロック信号Ｍ
１，ＳＷｉ，Ｃ２として所定のクロック信号をそれぞれ
印加し、またコントロール信号Ｃｏｎｔｒｏｌ＝“Ｌ”
とすることで実現できる。ここでは、スキャンテスト用
クロック信号Ｍ１，ＳＷｉ，Ｃ２をそれぞれ、４クロッ
クの時間幅に対応する１周期で１クロック、３クロッ
ク、４クロックの各クロック信号を発生させ、Ｍ１のク
ロックが発生していない部分でＳＷｉのクロックが発生
されるようになっている。

【００２９】この各信号の設定状態において、ＩＰ１に
対応するフリップフロップ回路１５ａにおいては、入力
された反転スキャン入力信号／ＳｉＤ１を入力制御付き
インバータＡ２によりインバータ出力し、さらにラッチ
回路Ｌ１によりラッチし、パストランジスタＰＴ１を介
して通過させた後にラッチ回路Ｌ２によりラッチし、こ
のラッチされた反転スキャン出力信号／ＳｏＤ１を出力
する。

【００３０】この際に、反転スキャン入力信号／ＳｉＤ
１と反転スキャン出力信号／ＳｏＤ１とのタイミング関
係は、スキャンテスト用クロック信号ＳＷｉの各立ち上
がり（黒塗り丸印）に対応する反転スキャン入力信号／
ＳｉＤ１が、スキャンテスト用クロック信号Ｃ２の各立
ち上がり（白抜き丸印）で反転スキャン出力信号／Ｓｏ
Ｄ１として出力され、またスキャンテスト用クロック信
号Ｍ１の立ち上がりで確定された入力信号Ｄ（他のタイ
ミングでは“Ｄｏｎ’ｔ Ｃａｒｅ”）が、スキャンテ
スト用クロック信号Ｃ２の立ち上がりで反転スキャン出
力信号／ＳｏＤ１として出力される。

【００３１】同様に、ＩＰ２に対応するフリップフロッ
プ回路１５ｂにおいても、入力された反転スキャン入力
信号／ＳｉＤ２を入力制御付きインバータＡ４によりイ
ンバータ出力し、さらにラッチ回路Ｌ３によりラッチ
し、パストランジスタＰＴ２を介して通過させた後にラ
ッチ回路Ｌ４によりラッチし、このラッチされた反転ス
キャン出力信号／ＳｏＤ２を出力する。

【００３２】この際に、反転スキャン入力信号／ＳｉＤ
２と反転スキャン出力信号／ＳｏＤ２とのタイミング関
係は、入力信号Ｄに依存することなく、全てスキャンテ
スト用クロック信号ＳＷｉの各立ち上がりに対応する反
転スキャン入力信号／ＳｉＤ２が、スキャンテスト用ク
ロック信号Ｃ２の各立ち上がりで反転スキャン出力信号
／ＳｏＤ２として出力される。

【００３３】これにより、ＩＰ１に対応するフリップフ
ロップ回路１５ａ、ＩＰ２に対応するフリップフロップ
回路１５ｂの、２系統のブロックを独立して各反転スキ
ャン入力信号／ＳｉＤ１，／ＳｉＤ２によりスキャンす
ることができる。以上のようにして、各ＩＰはスキャン
用フリップフロップ回路によりスキャンデータをシフ
ト、または入力される入力信号をシフトさせてＢＩＳＴ
の制御部１２に制御パターンを送信し、また制御部１２
より結果などのデータをスキャンシフトさせてデータを
伝達することにより、各ブロック毎にテストを行うこと
ができる。

【００３４】従って、本実施の形態１の半導体装置によ
れば、ＩＰ１に対応するフリップフロップ回路１５ａ、
ＩＰ２に対応するフリップフロップ回路１５ｂのよう
に、ＩＰ間にスキャン用フリップフロップ回路などから
なるブロック間バッファ２１が挿入され、このブロック
間バッファ２１内に２系統のブロックを独立してスキャ
ンできる機能を一体化しているため、ディレイのオーバ
ーヘッドを小さくすることができる。さらに、ブロック
間バッファ２１も兼ねているため、面積のオーバーヘッ
ドも削減することができる。

【００３５】（実施の形態２）図５は本発明の実施の形
態２である半導体装置において、ブロック間バッファを
示す回路図である。

【００３６】本実施の形態２の半導体装置は、前記実施
の形態１と同様に各ブロック毎に自動診断の枠組みを利
用した階層化ＢＩＳＴ方式によるテストが可能なシステ
ムＬＳＩとされ、分割された複数のＩＰ１，ＩＰ２から
なり、前記実施の形態１との相違点は、ＩＰ１，ＩＰ２
間に挿入されるスキャン用のフリップフロップ回路１５
などからなるブロック間バッファ２１ａの接続形態が異
なり、前段のフリップフロップ回路１５ａからの出力信
号を２段に縦続接続されたラッチ回路の接続ノードから
取り出すようにした点である。

【００３７】すなわち、本実施の形態２のブロック間バ
ッファ２１ａは、たとえば図５に示すように、ＩＰ１に
対応するフリップフロップ回路１５ａのラッチ回路Ｌ１
の出力をＩＰ２に対応するフリップフロップ回路１５ｂ
のラッチ回路Ｌ３の入力につなぎ、さらにＩＰ２に対応
するフリップフロップ回路１５ｂの入力制御付きインバ
ータＡ３をパストランジスタＰＴ３で置き換えた構成と
なっている。

【００３８】この構成においても、テスト時には、コン
トロール信号Ｃｏｎｔｒｏｌを“Ｌ”とすることで、Ｉ
Ｐ１に対応するフリップフロップ回路１５ａにおいて
は、入力された反転スキャン入力信号／ＳｉＤ１に対し
て反転スキャン出力信号／ＳｏＤ１を出力し、同様に、
ＩＰ２に対応するフリップフロップ回路１５ｂにおいて
も、入力された反転スキャン入力信号／ＳｉＤ２に対し
て反転スキャン出力信号／ＳｏＤ２を出力することがで
きる。

【００３９】従って、本実施の形態２の半導体装置によ
れば、前記実施の形態１と同様に、ブロック間バッファ
２１ａ内に２系統のブロックを独立してスキャンできる
機能を一体化しているため、ディレイおよび面積のオー
バーヘッドを小さくすることができる。特に、前記実施
の形態１に比べて、ラッチ回路Ｌ１の出力をラッチ回路
Ｌ３の入力につなぐことで、さらにインバータ２段分の
ディレイのオーバーヘッドを小さくでき、また入力制御
付きインバータＡ３をパストランジスタＰＴ３で置き換
えることにより、面積のオーバーヘッドもさらに小さく
することができる。

【００４０】（実施の形態３）図６は本発明の実施の形
態３である半導体装置において、ブロック間バッファを
示す回路図である。

【００４１】本実施の形態３の半導体装置は、前記実施
の形態１，２と同様に各ブロック毎に自動診断の枠組み
を利用した階層化ＢＩＳＴ方式によるテストが可能なシ
ステムＬＳＩとされ、分割された複数のＩＰ１，ＩＰ２
からなり、前記実施の形態１，２との相違点は、ＩＰ
１，ＩＰ２間に挿入されるスキャン用のフリップフロッ
プ回路１５などからなるブロック間バッファ２１ｂの接
続形態が異なり、データパスとスキャンパスとが分離さ
れ、入力信号を素通りさせるときは駆動力の大きいバッ
ファのみを通して伝送させるようにした点である。

【００４２】すなわち、本実施の形態３のブロック間バ
ッファ２１ｂは、たとえば図６に示すように、ＩＰ１に
対応するフリップフロップ回路１５ａにおいて、入力信
号Ｄの入力制御付きインバータＡ１の入力と、ラッチ回
路Ｌ２の出力に接続された入力制御付きバッファＢ４の
出力との間に高駆動力の入力制御付きバッファＢ５を接
続して、入力信号Ｄの入力から出力への信号経路を構成
し、さらにこの信号経路をＩＰ２に対応するフリップフ
ロップ回路１５ｂの入力制御付きインバータＡ３の入
力、入力制御付きバッファＢ６の出力に接続して、スキ
ャンパスと分離されたデータパスが構成されている。入
力制御付きバッファＢ４〜Ｂ６は、それぞれコントロー
ル信号Ｃｔｒｌ１〜Ｃｔｒｌ３が“Ｈ”のときにバッフ
ァとして機能する。

【００４３】この構成において、ＩＰ１からのデータを
ＩＰ２に素通りさせる通常時には、コントロール信号Ｃ
ｔｒｌ１＝“Ｈ”、Ｃｔｒｌ２＝“Ｌ”、Ｃｔｒｌ３＝
“Ｌ”とし、データは入力制御付きバッファＢ５の駆動
力の大きいバッファのみを通り、ＩＰ２に伝送する。こ
れにより、途中に余計なバッファを通過しない分、ディ
レイを最小限に抑えることができる。また、テストデー
タをスキャンするときは、コントロール信号Ｃｔｒｌ１
＝“Ｌ”、Ｃｔｒｌ２＝“Ｈ”、Ｃｔｒｌ３＝“Ｌ”と
することで、ブロック毎に独立に反転スキャン入力信号
／ＳｉＤ１，／ＳｉＤ２から反転スキャン出力信号／Ｓ
ｏＤ１，／ＳｏＤ２にそれぞれスキャンすることができ
る。

【００４４】従って、本実施の形態３の半導体装置によ
れば、前記実施の形態１，２と同様に、ブロック間バッ
ファ２１ｂ内に２系統のブロックを独立してスキャンで
きる機能を一体化しているため、ディレイおよび面積の
オーバーヘッドを小さくすることができる。特に、前記
実施の形態１，２に比べて、データパスとスキャンパス
とを分離し、通常時にはデータを入力制御付きバッファ
Ｂ５のみを通して伝送することで、余計なバッファを通
過しない分だけディレイを最小限に抑えることができ
る。

【００４５】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。たとえば、本発明は、特に大規模なシステムＬＳＩ
に効果的であるが、さらに階層化ＢＩＳＴ方式を用いた
ＬＳＩ全般に広く適用することができる。

【００４６】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００４７】(1).ブロック間を素通りする機能に加え、
２系統のブロックを独立してスキャンする機能を有する
ブロック間バッファを備えることで、２系統のブロック
を独立してスキャンすることができるので、ディレイの
オーバーヘッドを小さくすることが可能となる。

【００４８】(2).前記(1) において、２系統のブロック
を独立してスキャンする機能はブロック間バッファも兼
ねているので、面積のオーバーヘッドを小さくすること
が可能となる。

【００４９】(3).前記(1),(2) により、大規模化、シス
テムＬＳＩ化に伴うブロック毎の階層化ＢＩＳＴ方式に
よる半導体装置において、ディレイおよび面積のオーバ
ーヘッドの低減を実現することが可能となる。

【図面の簡単な説明】

【図１】本発明の実施の形態１である半導体装置の要部
を示す概略機能ブロック図である。

【図２】本発明の実施の形態１の半導体装置において、
ブロック間バッファを示す回路図である。

【図３】本発明の実施の形態１の半導体装置において、
通常時の動作を示す信号波形図である。

【図４】本発明の実施の形態１の半導体装置において、
テスト時の動作を示す信号波形図である。

【図５】本発明の実施の形態２である半導体装置におい
て、ブロック間バッファを示す回路図である。

【図６】本発明の実施の形態３である半導体装置におい
て、ブロック間バッファを示す回路図である。

【図７】本発明の前提となる半導体装置の要部を示す概
略機能ブロック図である。

【図８】本発明の前提となる半導体装置において、ブロ
ック間バッファを示す回路図である。

【符号の説明】

１，２ ＩＰ １１ 内部論理回路 １２ 制御部 １３ テストパターン発生器 １４ テスト出力圧縮器 １５，１５ａ，１５ｂ フリップフロップ回路 ２１，２１ａ，２１ｂ ブロック間バッファ Ａ１〜Ａ４ 入力制御付きインバータ Ｌ１〜Ｌ４ ラッチ回路 ＰＴ１〜ＰＴ３ パストランジスタ Ｂ１〜Ｂ３ バッファ Ｂ４〜Ｂ６ 入力制御付きバッファ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 池谷 豊人 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 佐藤 康夫 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 2G032 AA01 AA04 AC10 AK12 AK16 AK19 5B048 AA20 CC11 CC18 DD10 5F038 CD08 CD09 DF14 DF16 DT02 DT04 DT06 DT07 DT08 DT18 EZ20 5J056 AA00 BB51 BB60 CC00 CC14 DD00 FF07 HH04 9A001 BB05 LZ05

Claims (8)

【特許請求の範囲】
1. 【請求項１】 分割された複数のブロックからなり、各
   ブロック毎に自動診断の枠組みを利用したＢＩＳＴ方式
   によるテストが可能な論理集積回路であって、２系統の
   前記ブロックを独立してスキャンする機能と、前記ブロ
   ック間を素通りする機能とを有するブロック間バッファ
   を備えてなることを特徴とする論理集積回路。
2. 【請求項２】 請求項１記載の論理集積回路であって、
   前記ブロック間バッファは、１つのセルに一体化されて
   なることを特徴とする論理集積回路。
3. 【請求項３】 請求項２記載の論理集積回路であって、
   前記ブロック間バッファは、出力側の前記ブロックに取
   り込まれてなることを特徴とする論理集積回路。
4. 【請求項４】 請求項１記載の論理集積回路であって、
   前記ブロックは、ＩＰからなることを特徴とする論理集
   積回路。
5. 【請求項５】 請求項１記載の論理集積回路であって、
   前記ブロック間バッファは、入力信号、スキャン入力信
   号を入力とし、出力信号、スキャン出力信号を出力する
   フリップフロップ回路が２段に縦続接続され、前段のフ
   リップフロップ回路からの出力信号が後段のフリップフ
   ロップ回路の入力信号となるように接続されてなること
   を特徴とする論理集積回路。
6. 【請求項６】 請求項５記載の論理集積回路であって、
   前記前段のフリップフロップ回路からの出力信号は、２
   段に縦続接続されたラッチ回路の接続ノードから取り出
   されてなることを特徴とする論理集積回路。
7. 【請求項７】 請求項１記載の論理集積回路であって、
   前記ブロック間バッファは、データパスとスキャンパス
   とが分離され、入力信号を素通りさせるときは駆動力の
   大きいバッファのみを通して伝送されてなることを特徴
   とする論理集積回路。
8. 【請求項８】 請求項１、２、３、４、５、６または７
   記載の論理集積回路を用いた半導体装置であって、前記
   複数のブロックは、１個の半導体チップ上に形成されて
   なることを特徴とする半導体装置。