JPH05232196A - テスト回路 - Google Patents
テスト回路Info
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- JPH05232196A JPH05232196A JP4037584A JP3758492A JPH05232196A JP H05232196 A JPH05232196 A JP H05232196A JP 4037584 A JP4037584 A JP 4037584A JP 3758492 A JP3758492 A JP 3758492A JP H05232196 A JPH05232196 A JP H05232196A
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- JP
- Japan
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- circuit
- latch circuit
- input
- terminal
- output
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318541—Scan latches or cell details
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】 複数のスキャンラッチ回路を有する並列レジ
スタよりなるテスト回路において、テスト回路の回路規
模を削減する。 【構成】 スキャンラッチ回路を構成するマスタースレ
ーブ式のラッチ回路において、マスター側のラッチ回路
にスタティック型ラッチ回路８を用い、スレーブ側のラ
ッチ回路にダイナミック型ラッチ回路１０を用いる。コ
ントロール信号Ｃに基づいて、第１の回路部部から入力
した信号ＤＩ1 と前段のスキャンラッチ回路から入力し
た信号ＤＩ2 のうち一方をスタティック型ラッチ回路８
に保持する。信号ＤＩ1 は出力端子ｄから第２の回路部
分に対して出力される。信号ＤＩ2はダイナミック型ラ
ッチ回路１０を通って出力端子ＳO から次段のスキャン
ラッチ回路に出力される。 【効果】 スレーブ側のラッチ回路をダイナミック型ラ
ッチ回路にすることによりテスト回路の素子数を削減す
ることができ、テスト回路の占有面積を縮小することが
できる。
スタよりなるテスト回路において、テスト回路の回路規
模を削減する。 【構成】 スキャンラッチ回路を構成するマスタースレ
ーブ式のラッチ回路において、マスター側のラッチ回路
にスタティック型ラッチ回路８を用い、スレーブ側のラ
ッチ回路にダイナミック型ラッチ回路１０を用いる。コ
ントロール信号Ｃに基づいて、第１の回路部部から入力
した信号ＤＩ1 と前段のスキャンラッチ回路から入力し
た信号ＤＩ2 のうち一方をスタティック型ラッチ回路８
に保持する。信号ＤＩ1 は出力端子ｄから第２の回路部
分に対して出力される。信号ＤＩ2はダイナミック型ラ
ッチ回路１０を通って出力端子ＳO から次段のスキャン
ラッチ回路に出力される。 【効果】 スレーブ側のラッチ回路をダイナミック型ラ
ッチ回路にすることによりテスト回路の素子数を削減す
ることができ、テスト回路の占有面積を縮小することが
できる。
Description
【０００１】
【産業上の利用分野】この発明は、ＬＳＩ等の大規模な
回路を構成する複数の回路部分のテストを行うために回
路中に組み込まれたテスト回路に関し、特にテスト回路
の回路規模を縮小するための技術に関する。
回路を構成する複数の回路部分のテストを行うために回
路中に組み込まれたテスト回路に関し、特にテスト回路
の回路規模を縮小するための技術に関する。
【０００２】
【従来の技術】ＬＳＩ等の回路規模の増大に伴い、ＬＳ
Ｉ等の回路設計が複雑になってくるにつれて、そのテス
トも複雑になっている。このような場合、回路を幾つか
の部分に分割し、分割した各回路部分の間にテスト回路
を組み込んでおいて、各回路部分を一つの単位として適
宜テストを行うことができるようにすることがある。
Ｉ等の回路設計が複雑になってくるにつれて、そのテス
トも複雑になっている。このような場合、回路を幾つか
の部分に分割し、分割した各回路部分の間にテスト回路
を組み込んでおいて、各回路部分を一つの単位として適
宜テストを行うことができるようにすることがある。
【０００３】図４は、各回路部分のテストを行うため
に、各回路部分のあいだに組み込まれたスキャンレジス
タ方式の従来のテスト回路を示すブロック図である。
に、各回路部分のあいだに組み込まれたスキャンレジス
タ方式の従来のテスト回路を示すブロック図である。
【０００４】このテスト回路によって回路のテストを行
うときには、テストを行おうとする所望の回路部分にそ
の回路部分の入力端子に接続された並列レジスタからテ
ストデータを入力し、その回路部分により処理されてそ
の回路部分の出力端子より出力されたデータを、その回
路部分の出力端子に接続された並列レジスタを通して回
路の外部に出力することにより、その回路部分の出力デ
ータの検証を行う。また、回路のテストを行わないとき
は、複数の回路部分からなる回路全体が通常の動作を行
うように並列レジスタを通してデータが各回路部分に伝
達されるよう構成されている。
うときには、テストを行おうとする所望の回路部分にそ
の回路部分の入力端子に接続された並列レジスタからテ
ストデータを入力し、その回路部分により処理されてそ
の回路部分の出力端子より出力されたデータを、その回
路部分の出力端子に接続された並列レジスタを通して回
路の外部に出力することにより、その回路部分の出力デ
ータの検証を行う。また、回路のテストを行わないとき
は、複数の回路部分からなる回路全体が通常の動作を行
うように並列レジスタを通してデータが各回路部分に伝
達されるよう構成されている。
【０００５】図４において、回路を構成する第１、第２
及び第３の回路部分１ａ，２ａ，３ａはそれぞれｎ本の
入力端子１１，２１，３１とｎ本の出力端子１２，２
２，３２とを有している。テスト回路は、第１の回路部
分１ａと第２の回路部分２ａとの間に配置されたｎ個の
スキャンラッチ回路９1 〜９n を有する並列レジスタ
と、第２の回路部分２ａと第３の回路部分３ａとの間に
配置されたｎ個のスキャンラッチ回路９n+1 〜９2nを有
する並列レジスタとから構成されている。
及び第３の回路部分１ａ，２ａ，３ａはそれぞれｎ本の
入力端子１１，２１，３１とｎ本の出力端子１２，２
２，３２とを有している。テスト回路は、第１の回路部
分１ａと第２の回路部分２ａとの間に配置されたｎ個の
スキャンラッチ回路９1 〜９n を有する並列レジスタ
と、第２の回路部分２ａと第３の回路部分３ａとの間に
配置されたｎ個のスキャンラッチ回路９n+1 〜９2nを有
する並列レジスタとから構成されている。
【０００６】このスキャンラッチ回路９1 〜９2nは、第
１の入力端子ａ、第２の入力端子ｂ、制御端子ｃ、出力
端子ｄ及び出力端子ＳO を有している。そして、制御端
子ｃに入力されるコントロール信号Ｃによって、第１の
入力端子ａに入力された信号または第２の入力端子ｂに
入力された信号が選択的に出力端子ｄ，ＳO に出力され
るように構成されている。
１の入力端子ａ、第２の入力端子ｂ、制御端子ｃ、出力
端子ｄ及び出力端子ＳO を有している。そして、制御端
子ｃに入力されるコントロール信号Ｃによって、第１の
入力端子ａに入力された信号または第２の入力端子ｂに
入力された信号が選択的に出力端子ｄ，ＳO に出力され
るように構成されている。
【０００７】次に、回路全体の構成としては、１段目か
らｎ段目のスキャンラッチ回路９1〜９n の第１の入力
端子ａは第１の回路部分１ａの出力端子１２にそれぞれ
接続され、出力端子ｄは第２の回路部分２ａの入力端子
２１にそれぞれ接続され、出力端子ＳO はそれぞれ次段
のスキャンラッチ回路９2 〜９n+1 の第２の入力端子ｂ
に接続されている。そして、スキャンラッチ回路９1 〜
９n の出力端子ｄはそれぞれ対応する第２の回路部分２
ａの入力端子２１に接続している。また、（ｎ＋１）段
目から２ｎ段目のスキャンラッチ回路９n+1 〜９2nの第
１の入力端子ａは第２の回路部分２ａの出力端子２２に
それぞれ接続されている。また、（ｎ＋１）段目から
（２ｎ−１）段目のスキャンラッチ回路９n+1 〜９2n-1
の出力端子ＳO はそれぞれ次段のスキャンラッチ回路９
n+2 〜９2nの第２の入力端子ｂに接続されている。そし
て、全てのスキャンラッチ回路９1 〜９2nの制御端子ｃ
は共通に接続され、制御端子ｃにはコントロール信号Ｃ
が入力される。
らｎ段目のスキャンラッチ回路９1〜９n の第１の入力
端子ａは第１の回路部分１ａの出力端子１２にそれぞれ
接続され、出力端子ｄは第２の回路部分２ａの入力端子
２１にそれぞれ接続され、出力端子ＳO はそれぞれ次段
のスキャンラッチ回路９2 〜９n+1 の第２の入力端子ｂ
に接続されている。そして、スキャンラッチ回路９1 〜
９n の出力端子ｄはそれぞれ対応する第２の回路部分２
ａの入力端子２１に接続している。また、（ｎ＋１）段
目から２ｎ段目のスキャンラッチ回路９n+1 〜９2nの第
１の入力端子ａは第２の回路部分２ａの出力端子２２に
それぞれ接続されている。また、（ｎ＋１）段目から
（２ｎ−１）段目のスキャンラッチ回路９n+1 〜９2n-1
の出力端子ＳO はそれぞれ次段のスキャンラッチ回路９
n+2 〜９2nの第２の入力端子ｂに接続されている。そし
て、全てのスキャンラッチ回路９1 〜９2nの制御端子ｃ
は共通に接続され、制御端子ｃにはコントロール信号Ｃ
が入力される。
【０００８】また、第１の回路部分１ａの入力端子１１
はそれぞれ回路のデータ入力端子Ｉ1 〜Ｉn に接続され
ている。そして、第３の回路部分３ａの出力端子３２は
それぞれ回路のデータ出力端子Ｏ1 〜Ｏn に接続されて
いる。
はそれぞれ回路のデータ入力端子Ｉ1 〜Ｉn に接続され
ている。そして、第３の回路部分３ａの出力端子３２は
それぞれ回路のデータ出力端子Ｏ1 〜Ｏn に接続されて
いる。
【０００９】図５は、図４に示したスキャンラッチ回路
９1 〜９2nの構成の一例を示すブロック図である。この
スキャンラッチ回路９1 〜９2nは、インバータ４及び２
つのトランスミッションゲート５，６からなるマルチプ
レクサ７と、２つのスタティック型ラッチ回路８とから
構成されている。このマルチプレクサ７には、制御端子
ｃより入力されたコントロール信号Ｃがインバータ４の
入力端子及びトランスミッションゲート６の制御電極に
入力し、第１の入力端子ａから入力した信号ＤＩ1 がト
ランスミッションゲート５の一方電極に入力し、第２の
入力端子ａから入力した信号ＤＩ2 がトランスミッショ
ンゲート６の一方電極に入力している。このマルチプレ
クサ７においては、コントロール信号Ｃが“Ｌ”レベル
のとき、トランスミッションゲート５がオン状態とな
り、トランスミッションゲート６がオフ状態となるの
で、信号ＤＩ1 がスタティック型ラッチ回路８に転送さ
れる。一方、コントロール信号Ｃが“Ｈ”レベルのと
き、トランスミッションゲート５がオフ状態となり、ト
ランスミッションゲート６がオン状態となるので、信号
ＤＩ2 がスタティック型ラッチ回路８に転送される。
９1 〜９2nの構成の一例を示すブロック図である。この
スキャンラッチ回路９1 〜９2nは、インバータ４及び２
つのトランスミッションゲート５，６からなるマルチプ
レクサ７と、２つのスタティック型ラッチ回路８とから
構成されている。このマルチプレクサ７には、制御端子
ｃより入力されたコントロール信号Ｃがインバータ４の
入力端子及びトランスミッションゲート６の制御電極に
入力し、第１の入力端子ａから入力した信号ＤＩ1 がト
ランスミッションゲート５の一方電極に入力し、第２の
入力端子ａから入力した信号ＤＩ2 がトランスミッショ
ンゲート６の一方電極に入力している。このマルチプレ
クサ７においては、コントロール信号Ｃが“Ｌ”レベル
のとき、トランスミッションゲート５がオン状態とな
り、トランスミッションゲート６がオフ状態となるの
で、信号ＤＩ1 がスタティック型ラッチ回路８に転送さ
れる。一方、コントロール信号Ｃが“Ｈ”レベルのと
き、トランスミッションゲート５がオフ状態となり、ト
ランスミッションゲート６がオン状態となるので、信号
ＤＩ2 がスタティック型ラッチ回路８に転送される。
【００１０】この２つのスタティック型ラッチ回路８
は、クロック信号φに同期したマスタースレーブ式のラ
ッチ回路を構成している。そして、クロック信号φが
“Ｈ”レベルのとき、マルチプレクサ７からのデータＤ
Ｉを前段のスタティック型ラッチ回路８に取り込み、ク
ロック信号φが“Ｌ”レベルになったとき、前段のスタ
ティック型ラッチ回路８に取り込んだデータＤＩを保持
するとともに、次のスタティック型ラッチ回路８にデー
タＤＩを取り込み出力する。すなわち、スキャンラッチ
回路９1 〜９2nは、コントロール信号Ｃが“Ｌ”レベル
のとき、第１の入力端子ａに入力されている信号ＤＩ1
を取り込み、出力端子ｄ及び出力端子Ｓｏから出力す
る。一方、コントロール信号Ｃが“Ｈ”レベルのとき、
第２の入力端子ｂに入力されている信号ＤＩ2 を取り込
み、出力端子ｄ及び出力端子Ｓｏから出力する。
は、クロック信号φに同期したマスタースレーブ式のラ
ッチ回路を構成している。そして、クロック信号φが
“Ｈ”レベルのとき、マルチプレクサ７からのデータＤ
Ｉを前段のスタティック型ラッチ回路８に取り込み、ク
ロック信号φが“Ｌ”レベルになったとき、前段のスタ
ティック型ラッチ回路８に取り込んだデータＤＩを保持
するとともに、次のスタティック型ラッチ回路８にデー
タＤＩを取り込み出力する。すなわち、スキャンラッチ
回路９1 〜９2nは、コントロール信号Ｃが“Ｌ”レベル
のとき、第１の入力端子ａに入力されている信号ＤＩ1
を取り込み、出力端子ｄ及び出力端子Ｓｏから出力す
る。一方、コントロール信号Ｃが“Ｈ”レベルのとき、
第２の入力端子ｂに入力されている信号ＤＩ2 を取り込
み、出力端子ｄ及び出力端子Ｓｏから出力する。
【００１１】図６にスタティック型ラッチ回路８の回路
図を示す。図６において、ＴＧn はＮ型ＭＯＳトランジ
スタで形成されたトランスミッションゲート、ＴＧp は
Ｐ型ＭＯＳトランジスタで形成されたトランスミッショ
ンゲート、ＩＮ１〜ＩＮ４はインバータ、φinはスタテ
ィック型ラッチ回路８を動作させるクロック信号、ＤＩ
はスタティック型ラッチ回路８に入力している信号であ
る。
図を示す。図６において、ＴＧn はＮ型ＭＯＳトランジ
スタで形成されたトランスミッションゲート、ＴＧp は
Ｐ型ＭＯＳトランジスタで形成されたトランスミッショ
ンゲート、ＩＮ１〜ＩＮ４はインバータ、φinはスタテ
ィック型ラッチ回路８を動作させるクロック信号、ＤＩ
はスタティック型ラッチ回路８に入力している信号であ
る。
【００１２】図６（ａ）に示したスタティック型ラッチ
回路は、制御電極にクロック信号φinを入力しているト
ランスミッションゲートＴＧn の一方端子からデータＤ
Ｉを入力し、トランスミッションゲートＴＧn の他方端
子にインバータＩＮ１の入力端子を接続し、インバータ
ＩＮ２の入力端子にインバータＩＮ１の出力端子を接続
し、インバータＩＮ２の出力端子よりデータＤＯを出力
する。また、トランスミッションゲートＴＧp の制御電
極にクロック信号φinを入力し、トランスミッションゲ
ートＴＧp の一方電極にインバータＩＮ２の出力端子を
接続し、トランスミッションゲートＴＧp の他方電極に
インバータＩＮ１の入力端子を接続してデータを保持す
るよう構成している。
回路は、制御電極にクロック信号φinを入力しているト
ランスミッションゲートＴＧn の一方端子からデータＤ
Ｉを入力し、トランスミッションゲートＴＧn の他方端
子にインバータＩＮ１の入力端子を接続し、インバータ
ＩＮ２の入力端子にインバータＩＮ１の出力端子を接続
し、インバータＩＮ２の出力端子よりデータＤＯを出力
する。また、トランスミッションゲートＴＧp の制御電
極にクロック信号φinを入力し、トランスミッションゲ
ートＴＧp の一方電極にインバータＩＮ２の出力端子を
接続し、トランスミッションゲートＴＧp の他方電極に
インバータＩＮ１の入力端子を接続してデータを保持す
るよう構成している。
【００１３】図６（ｂ）に示したスタティック型ラッチ
回路は、制御電極にクロック信号φinを入力しているト
ランスミッションゲートＴＧn の一方端子からデータＤ
Ｉを入力し、トランスミッションゲートＴＧn の他方端
子にインバータＩＮ１の入力端子を接続し、インバータ
ＩＮ２の入力端子にインバータＩＮ１の出力端子を接続
し、インバータＩＮ２の出力端子よりデータＤＯを出力
する。また、このスタティック型ラッチ回路は、インバ
ータＩＮ１の出力端子にＩＮ３の入力端子を接続し、イ
ンバータＩＮ１の入力端子にＩＮ３の出力端子を接続し
てデータを保持するよう構成している。
回路は、制御電極にクロック信号φinを入力しているト
ランスミッションゲートＴＧn の一方端子からデータＤ
Ｉを入力し、トランスミッションゲートＴＧn の他方端
子にインバータＩＮ１の入力端子を接続し、インバータ
ＩＮ２の入力端子にインバータＩＮ１の出力端子を接続
し、インバータＩＮ２の出力端子よりデータＤＯを出力
する。また、このスタティック型ラッチ回路は、インバ
ータＩＮ１の出力端子にＩＮ３の入力端子を接続し、イ
ンバータＩＮ１の入力端子にＩＮ３の出力端子を接続し
てデータを保持するよう構成している。
【００１４】図６（ｃ）に示したスタティック型ラッチ
回路は、インバータＩＮ４にクロック信号φinを入力し
てその反転信号を第１のトランスミッションゲートＴＧ
p の制御電極に出力しており、制御電極にクロック信号
φinを入力しているトランスミッションゲートＴＧn 及
び制御電極にクロック信号φinの反転信号を入力してい
る第１のトランスミッションゲートＴＧp の一方端子か
らデータＤＩを入力し、トランスミッションゲートＴＧ
n ，ＴＧp の他方端子にインバータＩＮ１の入力端子を
接続し、インバータＩＮ２の入力端子にインバータＩＮ
１の出力端子を接続し、インバータＩＮ２の出力端子よ
りデータＤＯを出力する。また、このスタティック型ラ
ッチ回路は、第２のトランスミッションゲートＴＧp の
制御電極にクロック信号φinを入力し、第２のトランス
ミッションゲートＴＧn の制御電極にクロック信号φin
の反転信号を入力し、第２のトランスミッションゲート
ＴＧp ，ＴＧn の一方電極にインバータＩＮ２の出力端
子を接続し、第２のトランスミッションゲートＴＧp ，
ＴＧn の他方電極にインバータＩＮ１の入力端子を接続
してデータを保持するよう構成している。
回路は、インバータＩＮ４にクロック信号φinを入力し
てその反転信号を第１のトランスミッションゲートＴＧ
p の制御電極に出力しており、制御電極にクロック信号
φinを入力しているトランスミッションゲートＴＧn 及
び制御電極にクロック信号φinの反転信号を入力してい
る第１のトランスミッションゲートＴＧp の一方端子か
らデータＤＩを入力し、トランスミッションゲートＴＧ
n ，ＴＧp の他方端子にインバータＩＮ１の入力端子を
接続し、インバータＩＮ２の入力端子にインバータＩＮ
１の出力端子を接続し、インバータＩＮ２の出力端子よ
りデータＤＯを出力する。また、このスタティック型ラ
ッチ回路は、第２のトランスミッションゲートＴＧp の
制御電極にクロック信号φinを入力し、第２のトランス
ミッションゲートＴＧn の制御電極にクロック信号φin
の反転信号を入力し、第２のトランスミッションゲート
ＴＧp ，ＴＧn の一方電極にインバータＩＮ２の出力端
子を接続し、第２のトランスミッションゲートＴＧp ，
ＴＧn の他方電極にインバータＩＮ１の入力端子を接続
してデータを保持するよう構成している。
【００１５】図６（ｄ）に示したスタティック型ラッチ
回路は、インバータＩＮ４にクロック信号φinを入力し
て反転信号を第１のトランスミッションゲートＴＧp の
制御電極に出力しており、制御電極にクロック信号φin
を入力しているトランスミッションゲートＴＧn 及び制
御電極にクロック信号φinの反転信号を入力している第
１のトランスミッションゲートＴＧp の一方端子からデ
ータＤＩを入力し、トランスミッションゲートＴＧn ，
ＴＧp の他方端子にインバータＩＮ１の入力端子を接続
し、インバータＩＮ２の入力端子にインバータＩＮ１の
出力端子を接続し、インバータＩＮ２の出力端子よりデ
ータＤＯを出力する。また、このスタティック型ラッチ
回路は、インバータＩＮ１の出力端子にＩＮ３の入力端
子を接続し、インバータＩＮ１の入力端子にＩＮ３の出
力端子を接続してデータを保持するよう構成している。
回路は、インバータＩＮ４にクロック信号φinを入力し
て反転信号を第１のトランスミッションゲートＴＧp の
制御電極に出力しており、制御電極にクロック信号φin
を入力しているトランスミッションゲートＴＧn 及び制
御電極にクロック信号φinの反転信号を入力している第
１のトランスミッションゲートＴＧp の一方端子からデ
ータＤＩを入力し、トランスミッションゲートＴＧn ，
ＴＧp の他方端子にインバータＩＮ１の入力端子を接続
し、インバータＩＮ２の入力端子にインバータＩＮ１の
出力端子を接続し、インバータＩＮ２の出力端子よりデ
ータＤＯを出力する。また、このスタティック型ラッチ
回路は、インバータＩＮ１の出力端子にＩＮ３の入力端
子を接続し、インバータＩＮ１の入力端子にＩＮ３の出
力端子を接続してデータを保持するよう構成している。
【００１６】次に、このテスト回路の動作について説明
する。このテスト回路の動作は、コントロール信号Ｃが
“Ｌ”レベルのときの動作モードと、コントロール信号
Ｃが“Ｈ”レベルのときのシフトモードに分けられる。
する。このテスト回路の動作は、コントロール信号Ｃが
“Ｌ”レベルのときの動作モードと、コントロール信号
Ｃが“Ｈ”レベルのときのシフトモードに分けられる。
【００１７】この回路が動作モードにあるときは、全て
のスキャンラッチ回路９1 〜９2nが第１の入力端子ａに
入力されているデータを取り込む状態となっている。回
路のデータ入力端子Ｉ1 〜Ｉn からパラレルに入力され
たデータは第１の回路部分１ａに入力され、この第１の
回路部分１ａで処理されたデータは出力端子１２から出
力される。そして、出力端子１２から出力されたデータ
はスキャンラッチ回路９1 〜９n の第１の入力端子ａに
入力されて第１のスタティック型ラッチ回路８にラッチ
され、出力端子ｄから出力される。このように、出力端
子１２から出力されたデータはスキャンラッチ回路９1
〜９n を経由し、入力端子２１に入力されて第２の回路
部分２ａに転送される。同様に、この第２の回路部分２
ａで処理されたデータは、出力端子２２から出力され
る。そして、出力端子２２から出力されたデータはスキ
ャンラッチ回路９2n〜９n+1 の第１の入力端子ａに入力
されて第１のスタティック型ラッチ回路８にラッチさ
れ、出力端子ｄから出力される。このように、出力端子
２２から出力されたデータはスキャンラッチ回路９2n〜
９n+1 を経由し、入力端子３１に入力されて第３の回路
部分３ａに転送される。この回路部分３ａで処理された
データは、回路のデータ出力端子Ｏ1 〜Ｏn からパラレ
ルに出力される。すなわち、動作モードにおいては、回
路部分１ａ，２ａ，３ａから構成される全体の回路がク
ロック信号φに同期して順次通常のデータ処理を行う。
のスキャンラッチ回路９1 〜９2nが第１の入力端子ａに
入力されているデータを取り込む状態となっている。回
路のデータ入力端子Ｉ1 〜Ｉn からパラレルに入力され
たデータは第１の回路部分１ａに入力され、この第１の
回路部分１ａで処理されたデータは出力端子１２から出
力される。そして、出力端子１２から出力されたデータ
はスキャンラッチ回路９1 〜９n の第１の入力端子ａに
入力されて第１のスタティック型ラッチ回路８にラッチ
され、出力端子ｄから出力される。このように、出力端
子１２から出力されたデータはスキャンラッチ回路９1
〜９n を経由し、入力端子２１に入力されて第２の回路
部分２ａに転送される。同様に、この第２の回路部分２
ａで処理されたデータは、出力端子２２から出力され
る。そして、出力端子２２から出力されたデータはスキ
ャンラッチ回路９2n〜９n+1 の第１の入力端子ａに入力
されて第１のスタティック型ラッチ回路８にラッチさ
れ、出力端子ｄから出力される。このように、出力端子
２２から出力されたデータはスキャンラッチ回路９2n〜
９n+1 を経由し、入力端子３１に入力されて第３の回路
部分３ａに転送される。この回路部分３ａで処理された
データは、回路のデータ出力端子Ｏ1 〜Ｏn からパラレ
ルに出力される。すなわち、動作モードにおいては、回
路部分１ａ，２ａ，３ａから構成される全体の回路がク
ロック信号φに同期して順次通常のデータ処理を行う。
【００１８】一方、この回路がシフトモードにあるとき
は、全てのスキャンラッチ回路９1〜９2nが第２の入力
端子ｂに入力されているデータを取り込む状態となって
いる。そして、スキャンラッチ回路９1 〜９2nが一つの
シフトレジスタを構成する。従って、１段目のスキャン
ラッチ回路９1 の第２の入力端子ｂに入力されるシリア
ルデータＳＩは、クロック信号φに同期して、スキャン
ラッチ回路９1 のスタティック型ラッチ回路８にラッチ
されて、次のスタティック型ラッチ回路８に送られラッ
チされて出力端子ＳO から出力される。そして、次段の
スキャンラッチ回路９2 の第２の入力端子ｂに入力さ
れ、クロック信号φに同期して、スキャンラッチ回路９
2 のスタティック型ラッチ回路８にラッチされて、次の
スタティック型ラッチ回路８に送られラッチされて出力
端子ＳO から出力される。これらの動作を繰り返すこと
により次段以降のスキャンラッチ回路９2 〜９2nに順次
シフトされ、最終段のスキャンラッチ回路９2nの出力端
子ｄからシリアルデータＳＯとして出力される。
は、全てのスキャンラッチ回路９1〜９2nが第２の入力
端子ｂに入力されているデータを取り込む状態となって
いる。そして、スキャンラッチ回路９1 〜９2nが一つの
シフトレジスタを構成する。従って、１段目のスキャン
ラッチ回路９1 の第２の入力端子ｂに入力されるシリア
ルデータＳＩは、クロック信号φに同期して、スキャン
ラッチ回路９1 のスタティック型ラッチ回路８にラッチ
されて、次のスタティック型ラッチ回路８に送られラッ
チされて出力端子ＳO から出力される。そして、次段の
スキャンラッチ回路９2 の第２の入力端子ｂに入力さ
れ、クロック信号φに同期して、スキャンラッチ回路９
2 のスタティック型ラッチ回路８にラッチされて、次の
スタティック型ラッチ回路８に送られラッチされて出力
端子ＳO から出力される。これらの動作を繰り返すこと
により次段以降のスキャンラッチ回路９2 〜９2nに順次
シフトされ、最終段のスキャンラッチ回路９2nの出力端
子ｄからシリアルデータＳＯとして出力される。
【００１９】この動作モードとシフトモードの２つの動
作を組み合わせることにより、回路部分単位でのテスト
を行うことを可能にする。例えば、図４における第２の
回路部分２ａのテストを行う場合について説明する。
作を組み合わせることにより、回路部分単位でのテスト
を行うことを可能にする。例えば、図４における第２の
回路部分２ａのテストを行う場合について説明する。
【００２０】まず、コントロール信号Ｃを“Ｈ”レベル
にすることによりこのテスト回路をシトモードにする。
そして、第２の回路部分２ａをテストするためのテスト
データＳＩをこの回路に設けられたテストデータ入力端
子を介して１段目のスキャンラッチ回路９1 の第２の入
力端子ｂからシリアルに入力し、１段目〜ｎ段目のスキ
ャンラッチ回路９1 〜９n に納める。
にすることによりこのテスト回路をシトモードにする。
そして、第２の回路部分２ａをテストするためのテスト
データＳＩをこの回路に設けられたテストデータ入力端
子を介して１段目のスキャンラッチ回路９1 の第２の入
力端子ｂからシリアルに入力し、１段目〜ｎ段目のスキ
ャンラッチ回路９1 〜９n に納める。
【００２１】次に、コントロール信号Ｃを“Ｌ”レベル
にすることによりこのテスト回路を動作モードにして、
第２の回路部分２ａの出力データを（ｎ＋１）段目〜２
ｎ段目のスキャンラッチ回路９n+1 〜９2nに取り込む。
そして、再びシフトモードに切り換え、スキャンラッチ
回路９n+1 〜９2nに取り込まれたデータをシフト動作に
より最終段のスキャンラッチ回路９2nの出力端子ｄから
テストデータ出力端子を介して外部に出力し、このデー
タＳＯを検証する。
にすることによりこのテスト回路を動作モードにして、
第２の回路部分２ａの出力データを（ｎ＋１）段目〜２
ｎ段目のスキャンラッチ回路９n+1 〜９2nに取り込む。
そして、再びシフトモードに切り換え、スキャンラッチ
回路９n+1 〜９2nに取り込まれたデータをシフト動作に
より最終段のスキャンラッチ回路９2nの出力端子ｄから
テストデータ出力端子を介して外部に出力し、このデー
タＳＯを検証する。
【００２２】
【発明が解決しようとする課題】従来のテスト回路は以
上のように構成されているので、通常動作のみに必要と
なる回路規模に対して、付加すべきテスト回路の回路規
模が大きくなるなどの問題点があった。
上のように構成されているので、通常動作のみに必要と
なる回路規模に対して、付加すべきテスト回路の回路規
模が大きくなるなどの問題点があった。
【００２３】この発明は上記のような問題点を解消する
ためになされたもので、テスト回路の回路規模を削減す
ることを目的とする。
ためになされたもので、テスト回路の回路規模を削減す
ることを目的とする。
【００２４】
【課題を解決するための手段】この発明に係るテスト回
路は、複数の出力端子を持つ第１の回路部分、該第１の
回路部分の該出力端子に一対一対応した複数の入力端子
を持つ第２の回路部分を有する回路中に設けられ、該第
１及び第２の回路部分の間に組み込まれ、クロック入力
端子、テスト制御用端子及びテストデータ入力端子を有
するテスト回路であって、前記クロック信号入力端子及
び前記テスト制御用端子に接続し、前記第１の回路部分
の前記出力端子と該出力端子に対応する前記第２の回路
部分の前記入力端子とに接続したスキャンラッチ回路を
複数有し、前記テストデータ入力端子及び該各スキャン
ラッチ回路を直列に接続した並列レジスタを備え、前記
スキャンラッチ回路が、前記クロック信号入力端子から
入力された第１のクロック信号に応じて動作するスタテ
ィック型ラッチ回路と、前記クロック信号入力端子から
入力された第２のクロック信号に応じて動作するダイナ
ミック型ラッチ回路とを備え、前記テスト制御用端子か
ら入力された信号によって前記各スキャンラッチ回路が
動作モードに設定されたときは、前記各スキャンラッチ
回路が前記第１の回路部分の前記出力端子より出力され
たデータを前記スタティック型ラッチ回路を通して前記
第２の回路部分の前記入力端子に伝達し、前記テスト制
御用端子から入力された信号によって前記各スキャンラ
ッチ回路がシフトモードに設定されたときは、直列に接
続された前記各スキャンラッチ回路が前記テストデータ
入力端子から入力されたテストデータをそれぞれの後段
のスキャンラッチ回路に順次移すシフト動作を行い、か
つ前記シフト動作を行う前記各スキャンラッチ回路が、
該スキャンラッチ回路に順次入力してきた前記テストデ
ータをまず前記スタティック型ラッチ回路にラッチし、
次にラッチした該テストデータを前記ダイナミック型ラ
ッチ回路を通して前記後段のスキャンラッチ回路に出力
することを特徴とする。
路は、複数の出力端子を持つ第１の回路部分、該第１の
回路部分の該出力端子に一対一対応した複数の入力端子
を持つ第２の回路部分を有する回路中に設けられ、該第
１及び第２の回路部分の間に組み込まれ、クロック入力
端子、テスト制御用端子及びテストデータ入力端子を有
するテスト回路であって、前記クロック信号入力端子及
び前記テスト制御用端子に接続し、前記第１の回路部分
の前記出力端子と該出力端子に対応する前記第２の回路
部分の前記入力端子とに接続したスキャンラッチ回路を
複数有し、前記テストデータ入力端子及び該各スキャン
ラッチ回路を直列に接続した並列レジスタを備え、前記
スキャンラッチ回路が、前記クロック信号入力端子から
入力された第１のクロック信号に応じて動作するスタテ
ィック型ラッチ回路と、前記クロック信号入力端子から
入力された第２のクロック信号に応じて動作するダイナ
ミック型ラッチ回路とを備え、前記テスト制御用端子か
ら入力された信号によって前記各スキャンラッチ回路が
動作モードに設定されたときは、前記各スキャンラッチ
回路が前記第１の回路部分の前記出力端子より出力され
たデータを前記スタティック型ラッチ回路を通して前記
第２の回路部分の前記入力端子に伝達し、前記テスト制
御用端子から入力された信号によって前記各スキャンラ
ッチ回路がシフトモードに設定されたときは、直列に接
続された前記各スキャンラッチ回路が前記テストデータ
入力端子から入力されたテストデータをそれぞれの後段
のスキャンラッチ回路に順次移すシフト動作を行い、か
つ前記シフト動作を行う前記各スキャンラッチ回路が、
該スキャンラッチ回路に順次入力してきた前記テストデ
ータをまず前記スタティック型ラッチ回路にラッチし、
次にラッチした該テストデータを前記ダイナミック型ラ
ッチ回路を通して前記後段のスキャンラッチ回路に出力
することを特徴とする。
【００２５】
【作用】この発明におけるスキャンラッチ回路は、動作
モードにおいて、各スキャンラッチ回路が第１の回路部
分の出力端子より出力されたデータを第１のクロック信
号に応じて動作するスタティック型ラッチ回路を通して
第２の回路部分の入力端子に伝達する。従って、動作モ
ードに設定される通常動作時はスタティック型ラッチ回
路を介して第１及び第２の回路部分間のデータの受渡し
を行うことができ、従来と比較して通常動作における誤
動作を起す可能性が増加することはない。
モードにおいて、各スキャンラッチ回路が第１の回路部
分の出力端子より出力されたデータを第１のクロック信
号に応じて動作するスタティック型ラッチ回路を通して
第２の回路部分の入力端子に伝達する。従って、動作モ
ードに設定される通常動作時はスタティック型ラッチ回
路を介して第１及び第２の回路部分間のデータの受渡し
を行うことができ、従来と比較して通常動作における誤
動作を起す可能性が増加することはない。
【００２６】また、前記スキャンラッチ回路は、シフト
モードにおいて、直列に接続された前記各スキャンラッ
チ回路が前記テストデータ入力端子から入力されたテス
トデータをそれぞれの後段のスキャンラッチ回路に順次
移すシフト動作を行い、かつ前記シフト動作を行う前記
各スキャンラッチ回路が、該スキャンラッチ回路に順次
入力してきた前記テストデータをまず前記スタティック
型ラッチ回路にラッチし、次にラッチした該テストデー
タを前記ダイナミック型ラッチ回路を通して前記後段の
スキャンラッチ回路に出力する。従って、従来のスタテ
ィック型ラッチ回路を２つ介してシフト動作を行うスキ
ャンラッチ回路に比べて、後段のスタティック型ラッチ
回路をダイナミック型ラッチ回路にすることによりテス
ト回路の素子数を減少することができる。
モードにおいて、直列に接続された前記各スキャンラッ
チ回路が前記テストデータ入力端子から入力されたテス
トデータをそれぞれの後段のスキャンラッチ回路に順次
移すシフト動作を行い、かつ前記シフト動作を行う前記
各スキャンラッチ回路が、該スキャンラッチ回路に順次
入力してきた前記テストデータをまず前記スタティック
型ラッチ回路にラッチし、次にラッチした該テストデー
タを前記ダイナミック型ラッチ回路を通して前記後段の
スキャンラッチ回路に出力する。従って、従来のスタテ
ィック型ラッチ回路を２つ介してシフト動作を行うスキ
ャンラッチ回路に比べて、後段のスタティック型ラッチ
回路をダイナミック型ラッチ回路にすることによりテス
ト回路の素子数を減少することができる。
【００２７】
【実施例】以下、この発明の一実施例について図１及び
図２を用いて説明する。図１は、この発明の一実施例に
よるスキャンラッチ回路の構成の一例を示すブロック図
である。このスキャンラッチ回路は、インバータ４及び
２つのトランスミッションゲート５，６からなるマルチ
プレクサ７と、スタティック型ラッチ回路８と、ダイナ
ミック型ラッチ回路１０とから構成されている。このマ
ルチプレクサ７には、制御端子ｃより入力されたコント
ロール信号Ｃがインバータ４の入力端子及びトランスミ
ッションゲート６の制御電極に入力し、第１の入力端子
ａから入力した信号ＤＩ1 がトランスミッションゲート
５の一方電極に入力し、第２の入力端子ａから入力した
信号ＤＩ2 がトランスミッションゲート６の一方電極に
入力している。このマルチプレクサ７においては、コン
トロール信号Ｃが“Ｌ”レベルのとき、トランスミッシ
ョンゲート５がオン状態となり、トランスミッションゲ
ート６がオフ状態となるので、信号ＤＩ1 がスタティッ
ク型ラッチ回路８に転送される。一方、コントロール信
号Ｃが“Ｈ”レベルのとき、トランスミッションゲート
５がオフ状態となり、トランスミッションゲート６がオ
ン状態となるので、信号ＤＩ2 がスタティック型ラッチ
回路８に転送される。
図２を用いて説明する。図１は、この発明の一実施例に
よるスキャンラッチ回路の構成の一例を示すブロック図
である。このスキャンラッチ回路は、インバータ４及び
２つのトランスミッションゲート５，６からなるマルチ
プレクサ７と、スタティック型ラッチ回路８と、ダイナ
ミック型ラッチ回路１０とから構成されている。このマ
ルチプレクサ７には、制御端子ｃより入力されたコント
ロール信号Ｃがインバータ４の入力端子及びトランスミ
ッションゲート６の制御電極に入力し、第１の入力端子
ａから入力した信号ＤＩ1 がトランスミッションゲート
５の一方電極に入力し、第２の入力端子ａから入力した
信号ＤＩ2 がトランスミッションゲート６の一方電極に
入力している。このマルチプレクサ７においては、コン
トロール信号Ｃが“Ｌ”レベルのとき、トランスミッシ
ョンゲート５がオン状態となり、トランスミッションゲ
ート６がオフ状態となるので、信号ＤＩ1 がスタティッ
ク型ラッチ回路８に転送される。一方、コントロール信
号Ｃが“Ｈ”レベルのとき、トランスミッションゲート
５がオフ状態となり、トランスミッションゲート６がオ
ン状態となるので、信号ＤＩ2 がスタティック型ラッチ
回路８に転送される。
【００２８】スタティック型ラッチ回路８及びダイナミ
ック型ラッチ回路１０は、クロック信号φに同期したマ
スタースレーブ式のラッチ回路を構成している。そし
て、クロック信号φが“Ｈ”レベルのとき、マルチプレ
クサ７からのデータＤＩをスタティック型ラッチ回路８
に取り込み、クロック信号φが“Ｌ”レベルになったと
き、スタティック型ラッチ回路８に取り込んだデータＤ
Ｉを保持するとともにダイナミック型ラッチ回路１０に
取り込み出力する。すなわち、スキャンラッチ回路は、
コントロール信号Ｃが“Ｌ”レベルのとき、第１の入力
端子ａに入力されている信号ＤＩ1 を取り込み、出力端
子ｄ及び出力端子Ｓｏから出力する。一方、コントロー
ル信号Ｃが“Ｈ”レベルのとき、第２の入力端子ｂに入
力されている信号ＤＩ2 を取り込み、出力端子ｄ及び出
力端子Ｓｏから出力する。
ック型ラッチ回路１０は、クロック信号φに同期したマ
スタースレーブ式のラッチ回路を構成している。そし
て、クロック信号φが“Ｈ”レベルのとき、マルチプレ
クサ７からのデータＤＩをスタティック型ラッチ回路８
に取り込み、クロック信号φが“Ｌ”レベルになったと
き、スタティック型ラッチ回路８に取り込んだデータＤ
Ｉを保持するとともにダイナミック型ラッチ回路１０に
取り込み出力する。すなわち、スキャンラッチ回路は、
コントロール信号Ｃが“Ｌ”レベルのとき、第１の入力
端子ａに入力されている信号ＤＩ1 を取り込み、出力端
子ｄ及び出力端子Ｓｏから出力する。一方、コントロー
ル信号Ｃが“Ｈ”レベルのとき、第２の入力端子ｂに入
力されている信号ＤＩ2 を取り込み、出力端子ｄ及び出
力端子Ｓｏから出力する。
【００２９】なお、スキャンラッチ回路と各回路部分と
の接続、スキャンラッチ回路相互の接続およびそれらの
動作については従来と同様である。
の接続、スキャンラッチ回路相互の接続およびそれらの
動作については従来と同様である。
【００３０】また、通常動作時はスタティック型ラッチ
回路８を介して第１及び第２の回路部分間のデータの受
渡しを行うことができ、従来と比較して通常動作におけ
る誤動作を起す可能性が増加することはない。
回路８を介して第１及び第２の回路部分間のデータの受
渡しを行うことができ、従来と比較して通常動作におけ
る誤動作を起す可能性が増加することはない。
【００３１】図２はこの発明のテスト回路を構成するス
キャンラッチ回路のスレーブ側のラッチ回路に適用する
ダイナミック型ラッチ回路１０の例を示す図である。
キャンラッチ回路のスレーブ側のラッチ回路に適用する
ダイナミック型ラッチ回路１０の例を示す図である。
【００３２】図において、ＴＧn はＮ型ＭＯＳトランジ
スタで形成されたトランスミッションゲート、ＴＧp は
Ｐ型ＭＯＳトランジスタで形成されたトランスミッショ
ンゲート、ＩＮ１〜ＩＮ４はインバータ、φinはダイナ
ミック型ラッチ回路１０を動作させるクロック信号、Ｄ
Ｉはダイナミック型ラッチ回路１０に入力している信
号、ＤＯはダイナミック型ラッチ回路１０から出力して
いる信号である。
スタで形成されたトランスミッションゲート、ＴＧp は
Ｐ型ＭＯＳトランジスタで形成されたトランスミッショ
ンゲート、ＩＮ１〜ＩＮ４はインバータ、φinはダイナ
ミック型ラッチ回路１０を動作させるクロック信号、Ｄ
Ｉはダイナミック型ラッチ回路１０に入力している信
号、ＤＯはダイナミック型ラッチ回路１０から出力して
いる信号である。
【００３３】図２（ａ）に示したダイナミック型ラッチ
回路は、図５（ａ）に示したスタティック型ラッチ回路
を簡略化した回路であり、制御電極にクロック信号φin
を入力しているトランスミッションゲートＴＧn の一方
端子からデータＤＩを入力し、トランスミッションゲー
トＴＧn の他方端子にインバータＩＮ１の入力端子を接
続し、インバータＩＮ２の入力端子にインバータＩＮ１
の出力端子を接続し、インバータＩＮ２の出力端子より
データＤＯを出力する。
回路は、図５（ａ）に示したスタティック型ラッチ回路
を簡略化した回路であり、制御電極にクロック信号φin
を入力しているトランスミッションゲートＴＧn の一方
端子からデータＤＩを入力し、トランスミッションゲー
トＴＧn の他方端子にインバータＩＮ１の入力端子を接
続し、インバータＩＮ２の入力端子にインバータＩＮ１
の出力端子を接続し、インバータＩＮ２の出力端子より
データＤＯを出力する。
【００３４】図２（ａ）に示したダイナミック型ラッチ
回路は、クロック信号φinが“Ｈ”レベルのとき、トラ
ンスミッションゲートＴＧn がオンし、データＤＩが取
り込む。そして、クロック信号φinが“Ｌ”レベルにな
ることにより、トランスミッションゲートＴＧn がオフ
し、取り込まれたデータＤＩは、トランスミッションゲ
ートＴＧn の出力、インバータＩＮ１の入力及び線路等
にある寄生容量によって保持される。保持されたデータ
はインバータＩＮ１，ＩＮ２を経由して出力信号ＤＯと
してスキャンラッチ回路の出力端子ＳO から出力され
る。ただし、ダイナミック型ラッチ回路を用いれば、シ
フトモードにおいて、ダイナミック型ラッチ回路１０の
データ保持が寄生容量に依存するため限られた時間内に
データの転送を終了することが必要であり、スキャンラ
ッチ回路を高速に動作させ、ダイナミック型ラッチ回路
のデータ保持時間よりも早くデータを転送させる必要が
ある。
回路は、クロック信号φinが“Ｈ”レベルのとき、トラ
ンスミッションゲートＴＧn がオンし、データＤＩが取
り込む。そして、クロック信号φinが“Ｌ”レベルにな
ることにより、トランスミッションゲートＴＧn がオフ
し、取り込まれたデータＤＩは、トランスミッションゲ
ートＴＧn の出力、インバータＩＮ１の入力及び線路等
にある寄生容量によって保持される。保持されたデータ
はインバータＩＮ１，ＩＮ２を経由して出力信号ＤＯと
してスキャンラッチ回路の出力端子ＳO から出力され
る。ただし、ダイナミック型ラッチ回路を用いれば、シ
フトモードにおいて、ダイナミック型ラッチ回路１０の
データ保持が寄生容量に依存するため限られた時間内に
データの転送を終了することが必要であり、スキャンラ
ッチ回路を高速に動作させ、ダイナミック型ラッチ回路
のデータ保持時間よりも早くデータを転送させる必要が
ある。
【００３５】次に、図２（ｂ）に示したダイナミック型
ラッチ回路は、図６（ｂ）に示したスタティック型ラッ
チ回路を簡略化した回路であり、制御電極にクロック信
号φinを入力しているトランスミッションゲートＴＧn
の一方端子からデータＤＩを入力し、トランスミッショ
ンゲートＴＧn の他方端子にインバータＩＮ１の入力端
子を接続し、インバータＩＮ２の入力端子にインバータ
ＩＮ１の出力端子を接続し、インバータＩＮ２の出力端
子よりデータＤＩを出力する。また、このダイナミック
型ラッチ回路は、インバータＩＮ１の出力端子にトラン
スミッションゲートＴＧp の制御電極を接続し、電源に
トランスミッションゲートＴＧp の一方電極を接続し、
インバータＩＮ１の入力端子にトランスミッションゲー
トＴＧpの他方電極を接続して長いデータ保持時間を確
保している。
ラッチ回路は、図６（ｂ）に示したスタティック型ラッ
チ回路を簡略化した回路であり、制御電極にクロック信
号φinを入力しているトランスミッションゲートＴＧn
の一方端子からデータＤＩを入力し、トランスミッショ
ンゲートＴＧn の他方端子にインバータＩＮ１の入力端
子を接続し、インバータＩＮ２の入力端子にインバータ
ＩＮ１の出力端子を接続し、インバータＩＮ２の出力端
子よりデータＤＩを出力する。また、このダイナミック
型ラッチ回路は、インバータＩＮ１の出力端子にトラン
スミッションゲートＴＧp の制御電極を接続し、電源に
トランスミッションゲートＴＧp の一方電極を接続し、
インバータＩＮ１の入力端子にトランスミッションゲー
トＴＧpの他方電極を接続して長いデータ保持時間を確
保している。
【００３６】次に、図２（ｃ）に示したダイナミック型
ラッチ回路は、図６（ｃ）に示したスタティック型ラッ
チ回路を簡略化した回路であり、インバータＩＮ４にク
ロック信号φinを入力して反転信号を第１のトランスミ
ッションゲートＴＧp の制御電極に出力しており、制御
電極にクロック信号φinを入力しているトランスミッシ
ョンゲートＴＧn 及び制御電極にクロック信号φinの反
転信号を入力している第１のトランスミッションゲート
ＴＧp の一方端子からデータＤＩを入力し、トランスミ
ッションゲートＴＧn ，ＴＧp の他方端子にインバータ
ＩＮ１の入力端子を接続し、インバータＩＮ２の入力端
子にインバータＩＮ１の出力端子を接続し、インバータ
ＩＮ２の出力端子よりデータＤＯを出力する。
ラッチ回路は、図６（ｃ）に示したスタティック型ラッ
チ回路を簡略化した回路であり、インバータＩＮ４にク
ロック信号φinを入力して反転信号を第１のトランスミ
ッションゲートＴＧp の制御電極に出力しており、制御
電極にクロック信号φinを入力しているトランスミッシ
ョンゲートＴＧn 及び制御電極にクロック信号φinの反
転信号を入力している第１のトランスミッションゲート
ＴＧp の一方端子からデータＤＩを入力し、トランスミ
ッションゲートＴＧn ，ＴＧp の他方端子にインバータ
ＩＮ１の入力端子を接続し、インバータＩＮ２の入力端
子にインバータＩＮ１の出力端子を接続し、インバータ
ＩＮ２の出力端子よりデータＤＯを出力する。
【００３７】次に、図２（ｄ）に示したダイナミック型
ラッチ回路は、図６（ｄ）に示したスタティック型ラッ
チ回路を簡略化した回路であり、インバータＩＮ４にク
ロック信号φinを入力して反転信号を第１のトランスミ
ッションゲートＴＧp の制御電極に出力しており、制御
電極にクロック信号φinを入力しているトランスミッシ
ョンゲートＴＧn 及び制御電極にクロック信号φinの反
転信号を入力している第１のトランスミッションゲート
ＴＧp の一方端子からデータＤＩを入力し、トランスミ
ッションゲートＴＧn ，ＴＧp の他方端子にインバータ
ＩＮ１の入力端子を接続し、インバータＩＮ２の入力端
子にインバータＩＮ１の出力端子を接続し、インバータ
ＩＮ２の出力端子よりデータＤＩを出力する。また、こ
のダイナミック型ラッチ回路は、インバータＩＮ１の出
力端子にトランスミッションゲートＴＧp の制御電極を
接続し、電源にトランスミッションゲートＴＧp の一方
電極を接続し、インバータＩＮ１の入力端子にトランス
ミッションゲートＴＧp の他方電極を接続して長いデー
タ保持時間を確保している。
ラッチ回路は、図６（ｄ）に示したスタティック型ラッ
チ回路を簡略化した回路であり、インバータＩＮ４にク
ロック信号φinを入力して反転信号を第１のトランスミ
ッションゲートＴＧp の制御電極に出力しており、制御
電極にクロック信号φinを入力しているトランスミッシ
ョンゲートＴＧn 及び制御電極にクロック信号φinの反
転信号を入力している第１のトランスミッションゲート
ＴＧp の一方端子からデータＤＩを入力し、トランスミ
ッションゲートＴＧn ，ＴＧp の他方端子にインバータ
ＩＮ１の入力端子を接続し、インバータＩＮ２の入力端
子にインバータＩＮ１の出力端子を接続し、インバータ
ＩＮ２の出力端子よりデータＤＩを出力する。また、こ
のダイナミック型ラッチ回路は、インバータＩＮ１の出
力端子にトランスミッションゲートＴＧp の制御電極を
接続し、電源にトランスミッションゲートＴＧp の一方
電極を接続し、インバータＩＮ１の入力端子にトランス
ミッションゲートＴＧp の他方電極を接続して長いデー
タ保持時間を確保している。
【００３８】なお、上記実施例では、スキャンラッチ回
路のスレーブ側ラッチ回路１０として、図２（ａ）〜
（ｄ）を示したがその他のタイプのダイナミック型ラッ
チ回路でもよく上記実施例と同様の効果を奏する。
路のスレーブ側ラッチ回路１０として、図２（ａ）〜
（ｄ）を示したがその他のタイプのダイナミック型ラッ
チ回路でもよく上記実施例と同様の効果を奏する。
【００３９】また、上記実施例では、テストを行うとき
に用いるシフトモード時と、通常の動作モード時とにお
いて同じクロック信号φを用いて動作させる場合を示し
たが、シフトモードにおいて、ダイナミック型ラッチ回
路１０のデータ保持が寄生容量に依存するため限られた
時間内にデータの転送を終了することが必要であり、ス
キャンラッチ回路を高速に動作させ、ダイナミック型ラ
ッチ回路のデータ保持時間よりも早くデータを転送させ
る必要があるので、必要に応じて、テストを行うシフト
モード時と通常の動作モード時とでクロック信号φの周
波数を変えてスキャンラッチ回路の動作速度を適宜調整
してもよく、上記実施例と同様の効果を奏する。
に用いるシフトモード時と、通常の動作モード時とにお
いて同じクロック信号φを用いて動作させる場合を示し
たが、シフトモードにおいて、ダイナミック型ラッチ回
路１０のデータ保持が寄生容量に依存するため限られた
時間内にデータの転送を終了することが必要であり、ス
キャンラッチ回路を高速に動作させ、ダイナミック型ラ
ッチ回路のデータ保持時間よりも早くデータを転送させ
る必要があるので、必要に応じて、テストを行うシフト
モード時と通常の動作モード時とでクロック信号φの周
波数を変えてスキャンラッチ回路の動作速度を適宜調整
してもよく、上記実施例と同様の効果を奏する。
【００４０】また、上記実施例では、スキャンラッチ回
路の接続方法として、図４に示すように各スキャンラッ
チ回路の第２の入力端子と第２の出力端子を接続して一
つのシフトレジスタとしての機能を有するように構成し
たが、図３に示すように各スキャンラッチ回路の第２の
入力端子と第２の出力端子を一つおきに接続して２つの
シフトレジスタとしての機能を有するように構成しても
よく、この場合は取り扱う信号の数が増える分だけ複雑
になるが、信号をシフトする数が減少するのでシフト動
作が早く終了する。また、一つのスキャンラッチ回路が
行うシフトの回数が減少するため誤動作を起こす確率が
低くなる等の効果があり、その他上記実施例と同様の効
果を奏する。
路の接続方法として、図４に示すように各スキャンラッ
チ回路の第２の入力端子と第２の出力端子を接続して一
つのシフトレジスタとしての機能を有するように構成し
たが、図３に示すように各スキャンラッチ回路の第２の
入力端子と第２の出力端子を一つおきに接続して２つの
シフトレジスタとしての機能を有するように構成しても
よく、この場合は取り扱う信号の数が増える分だけ複雑
になるが、信号をシフトする数が減少するのでシフト動
作が早く終了する。また、一つのスキャンラッチ回路が
行うシフトの回数が減少するため誤動作を起こす確率が
低くなる等の効果があり、その他上記実施例と同様の効
果を奏する。
【００４１】
【発明の効果】以上のように、この発明のテスト回路に
よれば、クロック信号入力端子及びテスト制御用端子に
接続し、第１の回路部分の出力端子と出力端子に対応す
る第２の回路部分の入力端子とに接続したスキャンラッ
チ回路を複数有し、前記テストデータ入力端子及び該各
スキャンラッチ回路を直列に接続した並列レジスタを備
え、前記スキャンラッチ回路が、スタティック型ラッチ
回路とダイナミック型ラッチ回路とを備え、動作モード
において、各スキャンラッチ回路が第１の回路部分の出
力端子より出力されたデータを第１のクロック信号に応
じて動作するスタティック型ラッチ回路を通して第２の
回路部分の入力端子に伝達し、シフトモードにおいて、
直列に接続された前記各スキャンラッチ回路が前記テス
トデータ入力端子から入力されたテストデータをそれぞ
れの後段のスキャンラッチ回路に順次移すシフト動作を
行い、かつ前記シフト動作を行う前記各スキャンラッチ
回路が、該スキャンラッチ回路に順次入力してきた前記
テストデータをまず前記スタティック型ラッチ回路にラ
ッチし、次にラッチした該テストデータを前記ダイナミ
ック型ラッチ回路を通して前記後段のスキャンラッチ回
路に出力するよう構成されており、動作モードに設定さ
れる通常動作時は、従来と比較して通常動作における誤
動作を起す可能性が増加することはなく、従来のスタテ
ィック型ラッチ回路を２つ介してシフト動作を行うスキ
ャンラッチ回路に比べて、後段のスタティック型ラッチ
回路をダイナミック型ラッチ回路にすることによりテス
ト回路の素子数を減少することができ、テスト回路の回
路規模を縮小することができるという効果がある。
よれば、クロック信号入力端子及びテスト制御用端子に
接続し、第１の回路部分の出力端子と出力端子に対応す
る第２の回路部分の入力端子とに接続したスキャンラッ
チ回路を複数有し、前記テストデータ入力端子及び該各
スキャンラッチ回路を直列に接続した並列レジスタを備
え、前記スキャンラッチ回路が、スタティック型ラッチ
回路とダイナミック型ラッチ回路とを備え、動作モード
において、各スキャンラッチ回路が第１の回路部分の出
力端子より出力されたデータを第１のクロック信号に応
じて動作するスタティック型ラッチ回路を通して第２の
回路部分の入力端子に伝達し、シフトモードにおいて、
直列に接続された前記各スキャンラッチ回路が前記テス
トデータ入力端子から入力されたテストデータをそれぞ
れの後段のスキャンラッチ回路に順次移すシフト動作を
行い、かつ前記シフト動作を行う前記各スキャンラッチ
回路が、該スキャンラッチ回路に順次入力してきた前記
テストデータをまず前記スタティック型ラッチ回路にラ
ッチし、次にラッチした該テストデータを前記ダイナミ
ック型ラッチ回路を通して前記後段のスキャンラッチ回
路に出力するよう構成されており、動作モードに設定さ
れる通常動作時は、従来と比較して通常動作における誤
動作を起す可能性が増加することはなく、従来のスタテ
ィック型ラッチ回路を２つ介してシフト動作を行うスキ
ャンラッチ回路に比べて、後段のスタティック型ラッチ
回路をダイナミック型ラッチ回路にすることによりテス
ト回路の素子数を減少することができ、テスト回路の回
路規模を縮小することができるという効果がある。
【図１】この発明の一実施例によるスキャンラッチ回路
の構成を示すブロック図である。
の構成を示すブロック図である。
【図２】図１に示したスキャンラッチ回路を構成するダ
イナミック型ラッチ回路の回路図である。
イナミック型ラッチ回路の回路図である。
【図３】図１に示したスキャンラッチ回路の他の接続方
法を示すテスト回路のブロック図である。
法を示すテスト回路のブロック図である。
【図４】従来のテスト回路の構成を示すブロック図であ
る。
る。
【図５】従来のスキャンラッチ回路の構成を示すブロッ
ク図である。
ク図である。
【図６】図５に示したスキャンラッチ回路を構成するス
タティック型ラッチ回路の回路図である。
タティック型ラッチ回路の回路図である。
１ａ 第１の回路部分 ２ａ 第２の回路部分 ３ａ 第３の回路部分 ４ インバータ ５，６ トランスミッションゲート ７ マルチプレクサ ８ スタティック型ラッチ回路 ９1 〜９2n スキャンラッチ回路 １０ ダイナミック型ラッチ回路 Ｉ1 〜Ｉn データ入力端子 Ｏ1 〜Ｏn データ出力端子 １１，２１，３１ 入力端子 １２，２２，３２ 出力端子 φ，φin クロック信号 ／φ クロック信号φの反転信号 Ｃ コントロール信号 ＳＩ，ＳＯ シリアルデータ ａ 第１の入力端子 ｂ 第２の入力端子 ｃ 制御端子 ｄ 出力端子 ＳO 出力端子 ＴＧp ，ＴＧn トランスミッションゲート ＩＮ１〜ＩＮ４ インバータ
Claims (1)
- 【請求項１】 複数の出力端子を持つ第１の回路部分、
該第１の回路部分の該出力端子に一対一対応した複数の
入力端子を持つ第２の回路部分を有する回路中に設けら
れ、該第１及び第２の回路部分の間に組み込まれ、クロ
ック入力端子、テスト制御用端子及びテストデータ入力
端子を有するテスト回路であって、 前記クロック信号入力端子及び前記テスト制御用端子に
接続し、前記第１の回路部分の前記出力端子と該出力端
子に対応する前記第２の回路部分の前記入力端子とに接
続したスキャンラッチ回路を複数有し、前記テストデー
タ入力端子及び該各スキャンラッチ回路を直列に接続し
た並列レジスタを備え、 前記スキャンラッチ回路が、 前記クロック信号入力端子から入力された第１のクロッ
ク信号に応じて動作するスタティック型ラッチ回路と、 前記クロック信号入力端子から入力された第２のクロッ
ク信号に応じて動作するダイナミック型ラッチ回路とを
備え、 前記テスト制御用端子から入力された信号によって前記
各スキャンラッチ回路が動作モードに設定されたとき
は、前記各スキャンラッチ回路が前記第１の回路部分の
前記出力端子より出力されたデータを前記スタティック
型ラッチ回路を通して前記第２の回路部分の前記入力端
子に伝達し、 前記テスト制御用端子から入力された信号によって前記
各スキャンラッチ回路がシフトモードに設定されたとき
は、直列に接続された前記各スキャンラッチ回路が前記
テストデータ入力端子から入力されたテストデータをそ
れぞれの後段のスキャンラッチ回路に順次移すシフト動
作を行い、かつ前記シフト動作を行う前記各スキャンラ
ッチ回路が、該スキャンラッチ回路に順次入力してきた
前記テストデータをまず前記スタティック型ラッチ回路
にラッチし、次にラッチした該テストデータを前記ダイ
ナミック型ラッチ回路を通して前記後段のスキャンラッ
チ回路に出力することを特徴とするテスト回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4037584A JPH05232196A (ja) | 1992-02-25 | 1992-02-25 | テスト回路 |
| US08/008,659 US5457698A (en) | 1992-02-25 | 1993-01-25 | Test circuit having a plurality of scan latch circuits |
| DE4305677A DE4305677C2 (de) | 1992-02-25 | 1993-02-24 | Testschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4037584A JPH05232196A (ja) | 1992-02-25 | 1992-02-25 | テスト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05232196A true JPH05232196A (ja) | 1993-09-07 |
Family
ID=12501591
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4037584A Pending JPH05232196A (ja) | 1992-02-25 | 1992-02-25 | テスト回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5457698A (ja) |
| JP (1) | JPH05232196A (ja) |
| DE (1) | DE4305677C2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012233906A (ja) * | 2012-07-03 | 2012-11-29 | Nec Corp | 検査システム及びそれを用いた半導体装置並びに検査方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5572536A (en) * | 1994-05-26 | 1996-11-05 | Texas Instruments Incorporated | Digital circuitry with improved parallel signature analysis capability |
| US5576651A (en) * | 1995-05-22 | 1996-11-19 | International Business Machines Corporation | Static/dynamic flip-flop |
| GB9920077D0 (en) * | 1999-08-24 | 1999-10-27 | Sgs Thomson Microelectronics | Scan latch circuit |
| US6430718B1 (en) * | 1999-08-30 | 2002-08-06 | Cypress Semiconductor Corp. | Architecture, circuitry and method for testing one or more integrated circuits and/or receiving test information therefrom |
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| US7000162B2 (en) | 2001-08-08 | 2006-02-14 | International Business Machines Corporation | Integrated circuit phase partitioned power distribution for stress power reduction |
| DE10147643C2 (de) | 2001-09-27 | 2003-10-09 | Infineon Technologies Ag | Multiplexerzelle und Multiplexer-Schaltungsanordnung |
| US7197659B2 (en) * | 2001-09-28 | 2007-03-27 | Intel Corporation | Global I/O timing adjustment using calibrated delay elements |
| JP2006101269A (ja) * | 2004-09-30 | 2006-04-13 | Sanyo Electric Co Ltd | ラッチクロック生成回路及びシリアル−パラレル変換回路 |
| US20090113262A1 (en) * | 2007-09-27 | 2009-04-30 | Intel Corporation | System and method for conditioning and identifying bad blocks in integrated circuits |
| WO2009110086A1 (ja) * | 2008-03-06 | 2009-09-11 | 富士通株式会社 | スキャン付ラッチ装置、スキャンチェイン装置およびラッチ回路のスキャン実行方法 |
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| CN114563693B (zh) * | 2022-04-28 | 2022-12-16 | 深圳比特微电子科技有限公司 | 基于半静态d触发器的支持可测性设计的电路 |
Family Cites Families (9)
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|---|---|---|---|---|
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| JPS5789154A (en) * | 1980-11-25 | 1982-06-03 | Nec Corp | Logical integrated circuit |
| US4554664A (en) * | 1983-10-06 | 1985-11-19 | Sperry Corporation | Static memory cell with dynamic scan test latch |
| US4669061A (en) * | 1984-12-21 | 1987-05-26 | Digital Equipment Corporation | Scannable flip-flop |
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| JPH01132980A (ja) * | 1987-11-17 | 1989-05-25 | Mitsubishi Electric Corp | テスト機能付電子回路装置 |
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| US5172011A (en) * | 1989-06-30 | 1992-12-15 | Digital Equipment Corporation | Latch circuit and method with complementary clocking and level sensitive scan capability |
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-
1992
- 1992-02-25 JP JP4037584A patent/JPH05232196A/ja active Pending
-
1993
- 1993-01-25 US US08/008,659 patent/US5457698A/en not_active Expired - Fee Related
- 1993-02-24 DE DE4305677A patent/DE4305677C2/de not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012233906A (ja) * | 2012-07-03 | 2012-11-29 | Nec Corp | 検査システム及びそれを用いた半導体装置並びに検査方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5457698A (en) | 1995-10-10 |
| DE4305677C2 (de) | 1995-12-14 |
| DE4305677A1 (en) | 1993-08-26 |
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