JP2000276092A

JP2000276092A - ドットクロック再生装置

Info

Publication number: JP2000276092A
Application number: JP11077392A
Authority: JP
Inventors: Hideki Abe; 秀喜安部
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1999-03-23
Filing date: 1999-03-23
Publication date: 2000-10-06

Abstract

(57)【要約】【課題】映像信号のドットクロックが出力されないコ
ンピュータに接続される液晶等のマトリクス表示装置に
関して、ドットクロックの周波数を高い精度で自動調整
するドットクロック再生装置を提供する。【解決出願】再生しようとするドットクロックで入力
信号をサンプリングし、隣り合うサンプル間でのサンプ
ル値の差の絶対値を累算し、前記ドットクロックの位相
をずらした度に得られる複数の前記累算の結果より、最
大値と最小値の比を用いて、前記ドットクロックの周波
数を自動調整する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、映像信号のドット
クロックが出力されないコンピュータ（例えば、ＩＢＭ
ＰＣ等）に接続される液晶等のマトリクス表示装置、
走査変換装置に関する。

【０００２】

【従来の技術】パソコンやＥＷＳ等の映像信号は、水平
同期信号よりも短い一定の周期（以下ドット周期）で信
号レベルが変化しており、液晶などのマトリクス表示装
置に表示する場合や、メモリへ書き込んで信号処理を行
う場合にドット周期に一致したクロック（以後、ドット
クロック）が必要となる。

【０００３】しかし、ドットクロックを出力しているパ
ソコンなどは少ないため、画像表示装置の方でＰＬＬ回
路を組み水平同期信号をてい倍してドットクロックを再
生している。

【０００４】ところが、映像信号源（コンピュータ）の
発生するドットクロック周波数は水平ブランキング期間
が不明なため完全に一致する周波数を再生するのは困難
であった。そのため、従来のドットクロック再生装置を
用いて作られた多くのディスプレイでは、ユーザーが映
像信号を見ながら、ＰＬＬ回路の分周比を手動で調整す
ることでドットクロック周波数を再生していた。この調
整がユーザーにとって非常に困難なものであることは言
うまでもない。

【０００５】前記調整を自動化し、ユーザを調整から解
放するものとして特平１０−９１１２７号公報が提案さ
れている。図７は従来のドットクロック再生装置の構成
を示しており、画面サイズ検出回路１６は、映像信号と
無信号レベルを比較し、有効な映像信号の水平方向の開
始位置及び終了位置を検出する。その値をもとにマイク
ロコンピュータ15は画面の実測解像度を計算し、また、
水平同期信号と垂直同期信号とから推定した信号源の水
平解像度とを比較し、それらが一致するようにドットク
ロックを調整する。

【０００６】

【発明が解決しようとする課題】しかし、前記構成では
画面サイズ検出回路16は、開始位置と終了位置の検出に
おいて1ドットの誤差を原理上生じ、その結果、有効画
面ドット数は2ドットの誤差を含んでいる。理由はドッ
トクロックの位相状態によって開始位置を示すドットが
右か左どちらのドットとして判断されるか分からないか
らである。しかもドットクロック周波数があっていない
状態では開始位置と終了位置の位相状態は全く異なって
いる。また、画像によっては開始位置と終了位置に所定
の条件を満たす輝度のドットがあるとは限らないし、ケ
ーブルで波形が鈍っていたり、オーバーシュート等によ
り鬚のようなものが有効期間以外の領域に生じている可
能性も否定はできない。

【０００７】検出値の有する2ドットの誤差の影響をな
くするには再生するドットクロックの周期をある程度あ
てこむ処理が必要となる。例えばコンピュータが出力す
る信号の1水平期間の総ドット数は4の倍数となっている
ものがほとんどであることが知られている。これを応用
して再生したドットクロックの1水平期間の総ドット数
が4の倍数となるように丸め込むようにする手法が知ら
れている。

【０００８】しかし、全てのコンピュータの出力する信
号の1水平期間が必ず4の倍数となっているわけではなく
1部のコンピュータやビデオカードには当てはまらな
い。当然、上記のような場合は自動的なクロック調整は
出来ないことになる。

【０００９】本発明は前記問題点に鑑み、画像パターン
や入力信号の波形によらず、且つ、コンピュータやビデ
オカードによらない、精度の高いドットクロック周波数
の自動調整が可能なドットクロック再生装置を提供する
ことを目的とする。

【００１０】

【課題を解決するための手段】上記課題を解決するため
に、本発明のドットクロック再生装置は、再生しようと
するドットクロックで入力信号をサンプリングし、隣り
合うサンプル間でのサンプル値の差の絶対値を累算し、
前記ドットクロックの位相をずらした度に得られる複数
の前記累算の結果より、最大値と最小値の比を用いて、
前記ドットクロックの周波数を自動調整するように構成
したものである。

【００１１】これにより、映像信号源のドットクロック
再生を自動で得ることが可能となる。

【００１２】

【発明の実施の形態】本発明の請求項１に記載の発明
は、再生しようとするドットクロックで入力信号をサン
プリングし、隣り合うサンプル間でのサンプル値の差の
絶対値を累算し、前記ドットクロックの位相をずらした
度に得られる複数の前記累算の結果より、最大値と最小
値の比を用いて、前記ドットクロックの周波数を自動調
整するドットクロック再生装置であり、ドットクロック
周波数が一致していない時に位相をずらしても隣り合う
サンプル間でのサンプル値の差が増減しにくいことを用
いて前記最大値と最小値の比が所定の条件を満たすよう
に自動調整を行うという作用を有する。

【００１３】本発明の請求項２に記載の発明は、位相と
周波数の制御の可能なドットクロック再生装置におい
て、前記ドットクロックをサンプリングクロックとして
入力信号をデジタル信号に変換するＡ／Ｄ変換器と、前
記Ａ／Ｄ変換後のデジタル信号を１サンプル周期遅らせ
るラッチ回路と、前記ラッチ回路の出力と前記Ａ／Ｄ変
換器の出力の差を出力する差分回路と、前記差分回路の
出力の絶対値を出力する絶対値回路と、前記絶対値回路
の出力を逐次累算していく累算回路と、前記累算回路の
出力する累算結果の最大値を検出し記憶する最大値記憶
回路と、前記累算回路の出力する累算結果の最小値を検
出し記憶する最小値記憶回路と、前記最大値記憶回路と
前記最小値記憶回路との記憶内容の比を求め記憶する振
幅検出回路と、前記A/D変換器のサンプリングクロック
の周波数を前記振幅検出回路の出力する内容を用いて制
御する制御回路とを設けたものであり、ドットクロック
周波数が一致していない時に、ドットクロックの位相を
ずらしても隣り合うサンプル間でのサンプル値の差が増
減しにくいことを用いて前記最大値と最小値の比が所定
の条件を満たすように自動調整を行うという作用を有す
る。

【００１４】本発明の請求項３に記載の発明は、再生し
ようとするドットクロックで入力信号をサンプリング
し、隣り合うサンプル間でのサンプル値の差の絶対値を
累算し、前記ドットクロックの位相をずらした度に得ら
れる複数の前記累算の結果より、標準変差を用いて、前
記ドットクロックの周波数を自動調整するドットクロッ
ク再生装置であり、ドットクロック周波数が一致してい
ない時に位相をずらしても隣り合うサンプル間でのサン
プル値の差が増減しにくいことを用いて前記標準偏差が
所定の条件を満たすように自動調整を行うという作用を
有する。

【００１５】本発明の請求項４に記載の発明は、位相と
周波数の制御の可能なドットクロック再生装置におい
て、前記ドットクロックをサンプリングクロックとして
入力信号をデジタル信号に変換するＡ／Ｄ変換器と、前
記Ａ／Ｄ変換後のデジタル信号を１サンプル周期遅らせ
るラッチ回路と、前記ラッチ回路の出力と前記Ａ／Ｄ変
換器の出力の差を出力する差分回路と、前記差分回路の
出力の絶対値を出力する絶対値回路と、前記絶対値回路
の出力を逐次累算していく累算回路と、前記累算回路の
出力する結果の分散を求め記憶する標準偏差検出回路
と、前記A/D変換器のサンプリングクロックの周波数を
前記標準偏差検出回路の出力する内容を用いて制御する
制御回路とを設けたことを特徴とするドットクロック再
生装置であり、ドットクロック周波数が一致していない
時に位相をずらしても隣り合うサンプル間でのサンプル
値の差が増減しにくいことを用いて前記標準偏差が所定
の条件を満たすように自動調整を行うという作用を有す
る。

【００１６】本発明の請求項５に記載の発明は、再生し
ようとするドットクロックで入力信号をサンプリング
し、隣り合うサンプル間でのサンプル値の差の絶対値を
累算し、前記ドットクロックの位相をずらした度に得ら
れる複数の前記累算の結果より、分散を用いて、前記ド
ットクロックの周波数を自動調整するドットクロック再
生装置であり、ドットクロック周波数が一致していない
時に位相をずらしても隣り合うサンプル間でのサンプル
値の差が増減しにくいことを用いて前記分散が所定の条
件を満たすように自動調整を行うという作用を有する。

【００１７】本発明の請求項６に記載の発明は、位相と
周波数の制御の可能なドットクロック再生装置におい
て、前記ドットクロックをサンプリングクロックとして
入力信号をデジタル信号に変換するＡ／Ｄ変換器と、前
記Ａ／Ｄ変換後のデジタル信号を１サンプル周期遅らせ
るラッチ回路と、前記ラッチ回路の出力と前記Ａ／Ｄ変
換器の出力の差を出力する差分回路と、前記差分回路の
出力の絶対値を出力する絶対値回路と、前記絶対値回路
の出力を逐次累算していく累算回路と、前記累算回路の
出力する結果の分散を求め記憶する分散検出回路と、前
記A/D変換器のサンプリングクロックの周波数を前記標
準偏差検出回路の出力する内容を用いて制御する制御回
路とを設けたことを特徴とするドットクロック再生装置
であり、ドットクロック周波数が一致していない時に位
相をずらしても隣り合うサンプル間でのサンプル値の差
が増減しにくいことを用いて前記分散が所定の条件を満
たすように自動調整を行うという作用を有する。

【００１８】本発明の請求項７に記載のドットクロック
再生装置は、請求項５記載のドットクロック再生装置に
おいて、前記分散の計算に2乗を用いる代りに簡易的に
絶対値を用いることで処理の負荷を低減したことを特徴
とするものであり、分散を求める際に用いる2乗の計算
を行なう変わりに、簡易的に絶対値を用いることでより
安価な回路で精度を落さずに自動調整を行なうことが出
来ると言う作用を有する。

【００１９】本発明の請求項８に記載のドットクロック
再生装置は、請求項６記載のドットクロック再生装置に
おいて、前記分散検出回路は分散を求める際の計算に2
乗を用いる代りに簡易的に絶対値を用いることで回路規
模を簡略化したことを特徴とするものであり、分散を求
める際に用いる2乗の計算を行なう変わりに、簡易的に
絶対値を用いることでより安価な回路で精度を落さずに
自動調整を行なうことが出来ると言う作用を有する。

【００２０】本発明の請求項９に記載のドットクロック
再生装置は、請求項1、3、5、7記載のドットクロック再
生装置において、ドットクロックの位相をずらした度に
得られる複数の累算の結果に平滑化処理を施すことを特
徴とするものであり、ノイズなどによる検出ミスの影響
が自動調整の結果に影響を及ぼさない精度の高い自動調
整を行なうことが出来ると言う作用を有する。

【００２１】本発明の請求項１０に記載のドットクロッ
ク再生装置は、請求項2、4、6、8記載のドットクロック
再生装置において、前記累算結果の出力する結果に平滑
化処理を施す平滑化回路とを備えたことを特徴とするも
のであり、ノイズなどによる検出ミスの影響が自動調整
の結果に影響を及ぼさない精度の高い自動調整を行なう
ことが出来ると言う作用を有する。

【００２２】（実施の形態１）以下に本発明の請求項１
及び請求項２に記載された発明の実施の形態について図
１、図２を用いて説明する。図2は本発明の実施の形態
１のブロック構成図である。図１において、符号14は、
入力信号として、例えばコンピューターの出力する映像
信号とした時、その同期信号に同期したドットクロック
を再生し、またそのドットクロックの位相と周波数の制
御可能なＰＬＬ回路である。11は前記ドットクロックを
サンプリングクロックとして前記映像信号をサンプリン
グし、デジタル信号に変換するＡ／Ｄ変換器である。21
はＡ／Ｄ変換器11が出力するジタル信号を前記サンプリ
ングクロックの1周期遅らせるラッチ回路、22は隣り合
うサンプル間でののサンプル値の差を求めるために前記
ラッチ回路21の入力と出力との２つの信号を受け取り差
を出力する差分回路、23は差分回路22の出力の絶対値を
出力する絶対値回路、24は絶対値回路23の出力を逐次累
算していく累算回路である。25は絶対値回路23の出力を
１垂直周期でラッチするラッチ回路である。累算回路24
はラッチ回路25がラッチした後クリアされるようにクリ
アパルスが入力されており、結果として後述する最大値
検出回路26、最小値検出回路27、制御回路28には1垂直
周期ごとの累算結果が入力されるようになっている。26
はラッチ回路25の出力を受け取りそれまでの最大値を検
出し記憶する最大値検出回路である。27はラッチ回路25
の出力を受け取りそれまでの最小値を検出し記憶する最
小値検出回路である。28は位相制御信号をPLL回路14に
出力することで前記ドットクロックの位相を制御し、且
つ、最大値検出回路26と最小値検出回路27の出力を受け
取り、周波数制御信号をPLL回路14に出力することで前
記ドットクロックの周波数を制御する制御回路である。

【００２３】図２を用いて動作を説明する。図２は、静
止画の映像信号が入力されている時の、ドットクロック
の位相が変化した時のラッチ回路25を通して得られた累
算回路24の出力の変化の様子を示したグラフである。

【００２４】30は入力された映像信号の1水平期間の総
ドット数とPLL14の生成するドットクロックの1水平期間
の総クロック数が一致している場合のプロット波形例で
ある。

【００２５】プロット波形30上にあるA点、C点ではドッ
トクロックの位相が映像信号の変わり目に位置してお
り、その結果A/D変換器11でサンプリングされる映像信
号は変化点でサンプリングされてしまっている。累算回
路24、ラッチ回路25は1フレーム内での差分回路22の平
均を求める目的で存在する。したがってラッチ回路の結
果はグラフのように相対的に小さな値が得られる。

【００２６】B点ではドットクロックの位相が映像信号
の変わり目の中点に位置しており、最も最適に映像信号
をサンプリングしている状態である。理論上では累算結
果は最も大きい値を示す筈であるが、実際はこのグラフ
の様に伝送路による波形歪みやノイズ混入、アナログ回
路の非線形性などの影響により、必ずしも一致しない。

【００２７】一方、31,32は映像信号の1水平期間の総ド
ット数とPLL14の生成するドットクロックの1水平期間の
総クロック数が一致していない場合のプロット波形例で
ある。プロット波形31はPLL14の生成するドットクロッ
クが2クロック少ない時の例であり、プロット波形32はP
LL14の生成するドットクロックが2クロック多い時の例
である。

【００２８】上記した例では、ドットクロック周波数が
一致してないため画面のごく1部を除いてはいかなる位
相状態にあっても位相があってない状態となる。したが
って、ラッチ回路25の出力の意味する平均隣接ドット差
はプロット波形31、32に見られるように位相にほとんど
影響されない結果となる。

【００２９】本発明は上記した性質を用いてPLL回路14
の再生したドットクロック周波数が映像信号のドットク
ロックと一致するように自動的に調整するものである。

【００３０】上記した位相の変化に対するラッチ回路25
の結果の変化の様子を検出するために本発明ではプロッ
ト波形の最大値と最小値の比を用いる。

【００３１】上記比は、最大値は最大値検出回路26の結
果を、最小値は最小値検出回路27の結果を制御回路28が
取り込み演算することで得られる。これら検出回路は比
較的簡単な回路で実現できるというメリットがある。

【００３２】クロック周波数を求める例として例えば、
制御回路28は粗調整として従来例にある方法でドットク
ロック周波数を合わせた後、前記比を求める。さらに、
検出誤差の影響により±2クロックの誤差が依然として
残っているので、PLL14の1水平期間の総ドット数を、前
後±2ドットずらしたところでも同様に前記比を求めて
おく。以上求めた3つ比の中で最大となっている比のと
きのクロックが求めるクロックである。

【００３３】また、全ての比を求めなくても、例えば、
ある所定の値をεとおき、ε以下のときはドットクロッ
ク周波数が一致していないとして、ドットクロック周波
数をずらし再度比を求めるようにしてもよい。これによ
り平均動作時間の短縮が可能となる。我々の実験の結果
ではこの様なεは存在することが分かっている。

【００３４】また、最大値検出回路26、最小値検出回路
2、制御回路28の代りにマイクロコンピュータを用いて
ソフトウエア処理を行なうことで実現可能なことは言う
までもない。

【００３５】以上説明したように本実施の形態では位相
の変化に対するラッチ回路25の結果の変化を最大値検出
回路26の結果と最小値検出回路27の結果の比を用いるこ
とで、PLL回路14の再生したドットクロック周波数が映
像信号のドットクロックと一致するように高精度に自動
調整することが可能であり、且つ安価に実現できるとい
うメリットがある。。

【００３６】（実施の形態２）以下に本発明の請求項３
及び請求項４に記載された発明の実施の形態について図
３を用いて説明する。図３は本発明の実施の形態2のブ
ロック図である。実施の形態1の説明に用いた図１と同
一の働きをするブロックは同一の参照符号を付し説明は
省略する。41はラッチ回路25の出力を受け取りそれまで
の標準偏差を検出し記憶する標準偏差検出回路である。
28は位相制御信号をPLL回路14に出力することでPLL14が
出力するドットクロックの位相を制御し、且つ、標準偏
差検出回路41の出力を受け取り、周波数制御信号をPLL
回路14に出力することで前記ドットクロックの周波数を
制御する制御回路である。

【００３７】本発明は実施の形態1のなかで図２を用い
て説明した性質を用い、PLL回路14の再生したドットク
ロック周波数が映像信号のドットクロックと一致するよ
うに自動的に調整するものである。

【００３８】上記した位相の変化に対するラッチ回路25
の結果の変化の様子を検出するために本発明では図２の
グラフのプロット波形の標準偏差を用いる。標準偏差を
用いることで位相の変化に対するラッチ回路25の散らば
り具合が正規化されより定量的な判断が可能となり検出
精度が向上するというメリットが得られる。上記標準偏
差は、標準偏差検出回路41によってい得られる。

【００３９】クロック周波数を求める例として実施の形
態1と同様に例えば、制御回路28は粗調整として従来例
にある方法でドットクロック周波数を合わせた後、前記
標準偏差を求める。さらに、検出誤差の影響により±2
クロックの誤差が依然として残っているので、PLL14の1
水平期間の総ドット数を、前後±2ドットずらしたとこ
ろでも同様に前記標準偏差を求めておく。以上求めた3
つ標準偏差の中で最大となっているときのクロックが求
めるクロックである。

【００４０】また、全ての標準偏差を求めなくても、例
えば、ある所定の標準偏差値をεとおき、ε以下のとき
はドットクロック周波数が一致していないとして、ドッ
トクロック周波数をずらし再度標準偏差を求めるように
してもよい。これにより平均動作時間の短縮が可能とな
る。

【００４１】また、標準偏差検出回路41、制御回路28の
代りにマイクロコンピュータを用いてソフトウエア処理
を行なうことでも実現可能なことは言うまでもない。

【００４２】以上説明したように本実施の形態では位相
の変化に対するラッチ回路25の結果の変化を標準偏差検
出回路41の結果を用いることで、PLL回路14の再生した
ドットクロック周波数が映像信号のドットクロックと一
致するようにより高精度に自動調整することが可能であ
る。

【００４３】（実施の形態３）以下に本発明の請求項５
及び請求項６に記載された発明の実施の形態について図
４をもちいて説明する。図４は本発明の実施の形態3の
ブロック図である。実施の形態1の説明に用いた図１と
同一の働きをするブロックは同一の参照符号を付し説明
は省略する。42はラッチ回路25の出力を受け取りそれま
での分散を検出し記憶する分散検出回路である。28は位
相制御信号をPLL回路14に出力することでPLL14が出力す
るドットクロックの位相を制御し、且つ、分散検出回路
42の出力を受け取り、周波数制御信号をPLL回路14に出
力することで前記ドットクロックの周波数を制御する制
御回路である。

【００４４】本発明の実施の形態2との相違は標準偏差
を用いる代りに分散を用いるようにしたことである。標
準偏差を求めるには平方根を求めるという複雑な処理が
必要となるが、分散を用いることで同様の効果をより簡
易な処理で実現できるというメリットがある。

【００４５】以上説明したように本実施の形態では位相
の変化に対するラッチ回路25の結果の変化を分散検出回
路42の結果を用いることで、PLL回路14の再生したドッ
トクロック周波数が映像信号のドットクロックと一致す
るようにより高精度に、より簡易な回路で自動調整する
ことが可能である。

【００４６】また、標準偏差回路42、制御回路28の代り
にマイクロコンピュータを用いてソフトウエア処理を行
なうことでも実現可能なことは言うまでもない。

【００４７】（実施の形態４）以下に本発明の請求項７
及び請求項８に記載された発明の実施の形態について図
５を用いて説明する。図５は本発明の実施の形態4のブ
ロック図である。実施の形態1の説明に用いた図１と同
一の働きをするブロックは同一の参照符号を付し説明は
省略する。43はラッチ回路25の出力を受け取りそれまで
の平均を検出し記憶する平均値検出回路である。44はラ
ッチ回路25の出力と平均値検出回路43の出力とを受けと
り差分を求める差分回路である。45は差分回路44の出力
を受けとり絶対値を求める絶対値回路である。28は位相
制御信号をPLL回路14に出力することでPLL14が出力する
ドットクロックの位相を制御し、且つ、絶対値回路45の
出力を受け取り、周波数制御信号をPLL回路14に出力す
ることで前記ドットクロックの周波数を制御する制御回
路である。

【００４８】絶対値回路45の出力は実施の形態3で用い
た分散の代りとして簡易的に用いることができ、同様の
効果をより簡素な回路で実現できる。

【００４９】以上説明したように本実施の形態では位相
の変化に対するラッチ回路25の結果の変化を分散検出回
路42の結果を用いることで、PLL回路14の再生したドッ
トクロック周波数が映像信号のドットクロックと一致す
るようにより高精度に、より簡易な回路で自動調整する
ことが可能である。

【００５０】また、絶対値回路45、差分回路44、平均値
検出回路43、制御回路28の代りにマイクロコンピュータ
を用いてソフトウエア処理を行なうことでも実現可能な
ことは言うまでもない。

【００５１】（実施の形態５）以下に本発明の請求項９
及び請求項１０に記載された発明の実施の形態について
図６を用いて説明する。図６は本発明の実施の形態5の
ブロック図である。実施の形態1の説明に用いた図１と
同一の働きをするブロックは同一の参照符号を付し説明
は省略する。46はラッチ回路25の出力を受け取りそれま
で得られたデータのばらつきを平滑化する平滑化回路で
ある。

【００５２】本実施の形態と実施の形態1〜4との違いは
ドットクロックの位相をずらした度に得られるラッチ回
路25の結果に平滑化処理を施すようにしたことである。

【００５３】これによりノイズなどによる検出ミスの影
響がラッチ回路25に現れていたのを平滑化処理により低
減することができる。これによりさらに精度の高い自動
調整を行なうことが出来る。以上説明したように、本実
施の形態では実施の形態５にあった垂直相関の検出の精
度がドットクロックの位相状態に影響してしまうという
問題点を解決することができる。

【００５４】

【発明の効果】以上のように本発明によれば、画像パタ
ーンや入力信号の波形によらず、且つ、コンピュータや
ビデオカードによらない、精度の高いドットクロック周
波数の自動調整が可能なドットクロック再生装置を提供
することができるという有利な効果が得られる。

【図面の簡単な説明】

【図１】本発明の実施の形態１におけるドットクロック
再生装置のブロック構成図

【図２】本発明の説明に用いる位相VSラッチ回路25の結
果の図

【図３】本発明の実施の形態２におけるドットクロック
再生装置のブロック構成図

【図４】本発明の実施の形態３におけるドットクロック
再生装置のブロック構成図

【図５】本発明の実施の形態４におけるドットクロック
再生装置のブロック構成図

【図６】本発明の実施の形態５におけるドットクロック
再生装置のブロック構成図

【図７】従来のドットクロック再生装置のブロック構成
図

【符号の説明】

１１Ａ／Ｄ変換器１２画像処理回路１３液晶表示ユニット１４ＰＬＬ回路１５マイクロコンピュータ１６画面サイズ検出回路２１ラッチ回路２２差分回路２３絶対値回路２４累算回路２５ラッチ回路２８制御回路３０、３１、３２プロット波形例４１標準偏差検出回路４２分散検出回路４３平均値検出回路４４差分回路４５絶対値回路

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 2H093 NC21 NC24 NC26 ND48 ND60 5C006 AA02 AA03 AA11 AC21 AF44 AF64 AF72 AF81 BB11 BC16 BF02 FA27 5C020 AA16 AA35 CA20 5C021 PA18 PA26 PA28 PA56 PA57 PA58 PA72 SA02 SA08 5C080 AA10 BB05 DD09 DD30 EE01 EE17 EE29 FF11 GG02 GG09 GG12 JJ02 JJ05

Claims

【特許請求の範囲】

【請求項１】再生しようとするドットクロックで入力
信号をサンプリングし、隣り合うサンプル間でのサンプ
ル値の差の絶対値を累算し、前記ドットクロックの位相
をずらした度に得られる複数の前記累算の結果より、最
大値と最小値の比を用いて、前記ドットクロックの周波
数を自動調整するドットクロック再生装置。
【請求項２】位相と周波数の制御の可能なドットクロ
ック再生装置において、前記ドットクロックをサンプリ
ングクロックとして入力信号をデジタル信号に変換する
Ａ／Ｄ変換器と、前記Ａ／Ｄ変換後のデジタル信号を１
サンプル周期遅らせるラッチ回路と、前記ラッチ回路の
出力と前記Ａ／Ｄ変換器の出力の差を出力する差分回路
と、前記差分回路の出力の絶対値を出力する絶対値回路
と、前記絶対値回路の出力を逐次累算していく累算回路
と、前記累算回路の出力する累算結果の最大値を検出し
記憶する最大値記憶回路と、前記累算回路の出力する累
算結果の最小値を検出し記憶する最小値記憶回路と、前
記最大値記憶回路と前記最小値記憶回路との記憶内容の
比を求め記憶する振幅検出回路と、前記A/D変換器のサ
ンプリングクロックの周波数を前記振幅検出回路の出力
する内容を用いて制御する制御回路とを設けたことを特
徴とするドットクロック再生装置。
【請求項３】再生しようとするドットクロックで入力
信号をサンプリングし、隣り合うサンプル間でのサンプ
ル値の差の絶対値を累算し、前記ドットクロックの位相
をずらした度に得られる複数の前記累算の結果より、標
準偏差を用いて、前記ドットクロックの周波数を自動調
整するドットクロック再生装置。
【請求項４】位相と周波数の制御の可能なドットクロ
ック再生装置において、前記ドットクロックをサンプリ
ングクロックとして入力信号をデジタル信号に変換する
Ａ／Ｄ変換器と、前記Ａ／Ｄ変換後のデジタル信号を１
サンプル周期遅らせるラッチ回路と、前記ラッチ回路の
出力と前記Ａ／Ｄ変換器の出力の差を出力する差分回路
と、前記差分回路の出力の絶対値を出力する絶対値回路
と、前記絶対値回路の出力を逐次累算していく累算回路
と、前記累算回路の出力する結果の標準偏差を求め記憶
する標準偏差検出回路と、前記A/D変換器のサンプリン
グクロックの周波数を前記分散検出回路の出力する内容
を用いて制御する制御回路とを設けたことを特徴とする
ドットクロック再生装置。
【請求項５】再生しようとするドットクロックで入力
信号をサンプリングし、隣り合うサンプル間でのサンプ
ル値の差の絶対値を累算し、前記ドットクロックの位相
をずらした度に得られる複数の前記累算の結果より、分
散を用いて、前記ドットクロックの周波数を自動調整す
るドットクロック再生装置。
【請求項６】位相と周波数の制御の可能なドットクロ
ック再生装置において、前記ドットクロックをサンプリ
ングクロックとして入力信号をデジタル信号に変換する
Ａ／Ｄ変換器と、前記Ａ／Ｄ変換後のデジタル信号を１
サンプル周期遅らせるラッチ回路と、前記ラッチ回路の
出力と前記Ａ／Ｄ変換器の出力の差を出力する差分回路
と、前記差分回路の出力の絶対値を出力する絶対値回路
と、前記絶対値回路の出力を逐次累算していく累算回路
と、前記累算回路の出力する結果の分散を求め記憶する
分散検出回路と、前記A/D変換器のサンプリングクロッ
クの周波数を前記分散検出回路の出力する内容を用いて
制御する制御回路とを設けたことを特徴とするドットク
ロック再生装置。
【請求項７】前記分散の計算に2乗を用いる代りに簡
易的に絶対値を用いることで処理の負荷を低減したこと
特徴とする請求項５記載のドットクロック再生装置。
【請求項８】前記分散検出回路は分散を求める際の計
算に2乗を用いる代りに簡易的に絶対値を用いることで
回路規模を簡略化したことを特徴とする請求項６記載の
ドットクロック再生装置。
【請求項９】ドットクロックの位相をずらした度に得
られる複数の累算の結果に平滑化処理を施すことを特徴
とする請求項1、3、5、7記載のドットクロック再生装
置。
【請求項１０】前記累算結果の出力する結果に平滑化
処理を施す平滑化回路とを備えたことを特徴とする請求
項2、4、6、8記載のドットクロック再生装置。