JP2000276110A - 液晶表示装置 - Google Patents

Abstract

(57)【要約】 【課題】本発明は、高画質化、高詳細化及び小型化等が
可能な周辺回路一体型の液晶表示装置を提供することを
課題とする。 【解決手段】液晶表示装置４０が備える表示部４８は、
第１〜第ｎブロックに分割されている。表示部４８内に
は、複数の走査線２６及び信号線２８がマトリクス状に
配列されており、走査線２６と信号線２８の各交点に
は、画素セル５２が配設されている。画素セル５２は、
ブロック制御信号Ｖｂにより制御されるアナログスイッ
チである画素ａＳＷ５４と、走査信号Ｖｇにより制御さ
れる画素ＴＦＴ３２を有する。例えば、第１ブロック内
の画素ａＳＷ５４は、ブロック制御線Ｂ１に接続されて
おり、第２ブロック内の画素ａＳＷ５４は、ブロック制
御線Ｂ２に接続されている。表示信号Ｖｓは、ブロック
制御信号Ｖｂと走査信号Ｖｇによって選択された画素セ
ル５２内に書き込まれる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶表示装置に関
し、特に、周辺回路と液晶表示部が同一基板上に形成さ
れた周辺回路一体型の液晶表示装置に関する。近年、液
晶表示装置に対する小型化、高詳細化等の要請に伴い、
周辺回路と液晶表示部を一体化できるｐ−ＳｉＴＦＴ
（poly-Silicone Thin Film Transistor＝ポリシリコ
ン薄膜トランジスタ）を用いた液晶表示装置が注目され
ている。

【０００２】

【従来の技術】図１は、従来例の液晶表示装置１０の構
成図である。図１に示すように、液晶表示装置１０は、
信号線側駆動回路１２、ゲート側駆動回路１４、１６、
及び、液晶表示が行われる表示部１８等を有する。信号
線側駆動回路１２は、シフトレジスタ回路２０、バファ
ー回路２２、及び、ＴＦＴ（Thin Film Transistor）
からなるｎ個のアナログスイッチ２４等を含む。ｎ個の
アナログスイッチ２４は、表示部１８外に集中して配設
されている。

【０００３】バファー回路２２とアナログスイッチ２４
は、ｎ本のアナログスイッチ制御線Ａ１〜Ａｎを介して
接続されている。シフトレジスタ回路２０及びバファー
回路２２は、図示しない制御信号発生回路から与えられ
るスタートパルスＳＰ及びクロック信号ＣＫ、／ＣＫに
基づいてアナログスイッチ制御信号Ｖａを生成する。生
成されたアナログスイッチ制御信号Ｖａは、バファー回
路２２からアナログスイッチ制御線Ａ１〜Ａｎを介して
対応するアナログスイッチ２４に供給される。アナログ
スイッチ２４は、アナログスイッチ制御信号Ｖａが供給
されるとオン状態となる。表示信号Ｖｓは、ビデオ信号
線Ｄ１〜Ｄｍ側からオン状態のアナログスイッチ２４を
介して表示部１８内に供給される。また、表示部１８内
には、ゲート側駆動回路１４、１６から走査信号Ｖｇが
供給される。

【０００４】表示部１８内には、マトリクス状に複数の
走査線２６と信号線２８が配列されている。走査線２６
は、ゲート側駆動回路１４、１６に接続され、信号線２
８は、それぞれ対応するアナログスイッチ２４に接続さ
れている。また、走査線２６と信号線２８の各交点に
は、画素セル３０が配設されている。画素セル３０は、
ｐ−ＳｉＴＦＴである画素ＴＦＴ３２、液晶セル３４、
及び、蓄積容量３６等から構成されている。画素ＴＦＴ
３２のゲート電極は走査線２６に接続され、ソース電極
は信号線２８に接続され、ドレイン電極は液晶セル３４
及び蓄積容量３６に接続されている。

【０００５】液晶表示装置１０は、いわゆる点順次駆動
される。すなわち、液晶表示装置１０の駆動時には、ま
ず、ゲート側駆動回路１４、１６から各走査線２６に順
次走査信号Ｖｇが与えられる。そして、走査信号Ｖｇが
表示部１８内の対応する画素ＴＦＴ３２のゲート電極に
入力することで画素ＴＦＴ３２がオン状態とされる。一
方、信号線２８には、ビデオ信号線Ｄ１〜Ｄｍからアナ
ログスイッチ制御信号Ｖａによってオン状態とされたア
ナログスイッチ２４を介して表示信号Ｖｓが与えられ
る。そして、表示信号Ｖｓがオン状態の画素ＴＦＴ３２
を介して液晶セル３４及び蓄積容量３６に供給されるこ
とで液晶表示が行なわれる。液晶セル３４及び蓄積容量
３６に供給された表示信号Ｖｓは、再び画素ＴＦＴ３２
に走査信号Ｖｇが与えられるまで保持される。

【０００６】ここで、画素セル３０内の液晶セル３４に
対して長時間にわたって直流電圧が供給され続けると、
液晶セル３４の劣化を招いてしまう。そこで、従来よ
り、液晶表示装置１０は、極性を所定の周期で反転させ
た交流電圧によって駆動されている。具体的には、例え
ば、１フレームが２つのフィールド期間、すなわち、第
１フィールド期間と第２フィールド期間に分割されてい
る。そして、第１フィールド期間において正電圧の表示
信号Ｖｓが液晶セル３４に供給され、第２フィールド期
間において負電圧の表示信号Ｖｓが液晶セル３４に供給
される。また、１フィールド期間は、走査線２６の本数
と等しい数の水平走査期間に分割され、１水平走査期間
毎に上方の走査線２６から順次走査信号Ｖｇが供給され
ていく。

【０００７】

【発明が解決しようとする課題】上記従来例の液晶表示
装置１０では、各アナログスイッチ２４に対して信号線
２８を介して１列分の複数の画素セル３０が接続されて
いるため、アナログスイッチ２４の負荷が大きい。特
に、表示部１８内の走査線数が多くなるほど、各アナロ
グスイッチ２４に接続される画素セル３０の数が多くな
るので、アナログスイッチ２４の負荷が大きくなる。こ
のため、上記従来例の液晶表示装置１０では、表示信号
Ｖｓの書き込みを短時間で行うために高い駆動能力を有
するアナログスイッチ２４を備える必要があった。

【０００８】通常、ＴＦＴからなるアナログスイッチの
駆動能力を向上させるためには、ＴＦＴのチャネル幅Ｗ
が拡大される。上記従来例の液晶表示装置１０におい
て、表示部１８外に集中して配設されているアナログス
イッチ２４に十分な駆動能力を発揮させるためには、そ
のチャネル幅Ｗを数ｍｍ程度まで大きくする必要があっ
た。アナログスイッチ２４のチャネル幅Ｗが数ｍｍにも
達すると、ｎ個のアナログスイッチ２４を含む信号線側
駆動回路１２のサイズが非常に大きくなってしまう。こ
の結果、上記従来例では、額縁サイズが大きくなり、液
晶表示装置１０の更なる小型化、軽量化を困難としてい
た。

【０００９】また、アナログスイッチ２４のサイズが大
きいと、製造プロセス上、欠陥発生率が高くなり製造歩
留りの低下を招く。更に、チャネル幅Ｗの大きいＴＦＴ
は動作時に発熱しやすく、劣化が早い。これらは、液晶
表示装置１０の信頼性の向上を困難としていた。また、
上記従来例では、各アナログスイッチ２４に対して信号
線２８を介して１列分の複数の画素セル３０が接続され
ているため、アナログスイッチ２４を構成するＴＦＴの
特性（しきい値Ｖｔｈ等）のバラツキが、画素セル３０
の列毎の表示信号Ｖｓの有効書き込み時間のバラツキの
原因となる。このため、アナログスイッチ２４を構成す
るＴＦＴの特性のバラツキが大きい場合、表示信号Ｖｓ
の有効書き込み時間が各画素セル列で大きく異なり、い
わゆる縦縞模様と呼ばれる表示不良モードが発生するこ
とがある。特に、上記従来例のように点順次駆動される
液晶表示装置１０では、表示信号Ｖｓの書き込み時間が
数百ｎｓ程度と短いので、アナログスイッチ２４を構成
するＴＦＴの特性のバラツキの影響を受け易く、十分に
液晶セル３４に電圧を加えることができずに縦縞模様表
示が発生してしまう可能性が高い。

【００１０】更に、上記従来例の液晶表示装置１０で
は、表示部１８のドット数が多くなるほど、ビデオ信号
線Ｄ１〜Ｄｍの本数も多くなるので、それに伴ってビデ
オ信号線Ｄ１〜Ｄｍを備える信号線側駆動回路１２のサ
イズを大きくする必要があった。これは、高詳細かつ小
型の液晶表示装置１０の実現を困難としていた。本発明
は、上記問題点に鑑みてなされたものであり、高画質
化、高詳細化及び小型化等が可能な周辺回路一体型の液
晶表示装置を提供することを課題とする。

【００１１】

【課題を解決するための手段】上記課題を解決するため
に、本発明では、以下の各手段を講じたことを特徴とす
るものである。請求項１記載の発明は、表示部内に設け
られた複数の画素セルに表示信号を与えて液晶表示を行
う液晶表示装置において、前記画素セルは、走査線を介
して与えられる走査信号により制御される画素トランジ
スタと、アナログスイッチ制御線を介して与えられるア
ナログスイッチ制御信号により制御されるアナログスイ
ッチとを有し、表示信号は、前記走査信号及び前記アナ
ログスイッチ制御信号により選択された画素セルに信号
線を介して与えられることを特徴とするものである。

【００１２】このような液晶表示装置では、アナログス
イッチが表示部内の画素セル毎に分散して設けられてい
るので、表示部外に複数のアナログスイッチを設ける必
要がない。従って、本発明によれば、周辺回路を縮小す
ることができ、液晶表示装置の額縁サイズの縮小化が実
現される。また、本発明の液晶表示装置では、各画素セ
ル内にアナログスイッチが分散して設けられているの
で、１つのアナログスイッチに１列分の複数の画素セル
が接続された上記従来例に比してアナログスイッチの負
荷が小さい。このため、本発明では、従来例に比してア
ナログスイッチのチャネル幅Ｗを狭くすることができ
る。アナログスイッチのチャネル幅Ｗを狭くすること
で、液晶表示装置の製造時における欠陥発生率が低減
し、製造歩留りが向上する。また、アナログスイッチの
チャネル幅Ｗが狭いと、液晶表示装置の動作時における
アナログスイッチの発熱や劣化が抑制される。従って、
本発明によれば、液晶表示装置の信頼性の向上が実現さ
れる。

【００１３】更に、本発明の液晶表示装置では、アナロ
グスイッチが画素セル毎に分散して設けられているの
で、アナログスイッチの特性のバラツキに起因して、画
素セルの列毎に表示信号の有効書き込み時間が異なると
いうことがない。従って、本発明の液晶表示装置によれ
ば、従来例のように画素セル列毎に液晶表示の輝度が異
なる、いわゆる縦縞模様と呼ばれる表示不良モードが発
生せず、高品質な液晶表示が行われる。

【００１４】アナログスイッチの構成やアナログスイッ
チ制御線の配線方向は、液晶表示装置の形状や表示部の
サイズ等よって適宜選択される。例えば、表示部の上部
にアナログスイッチ制御信号の生成回路が設けられ、表
示部の左右に走査信号の生成回路が設けられた場合、液
晶表示装置は、請求項２に記載する如く、請求項１記載
の液晶表示装置において、前記アナログスイッチ制御線
は、前記信号線と平行に配列された構成とすることがで
きる。この構成は、後述する第１実施例に対応する。

【００１５】また、本発明は、請求項３に記載する如
く、請求項１記載の液晶表示装置において、前記アナロ
グスイッチ制御線は、前記走査線と平行に配列された構
成としてもよい。この構成は、後述する第３実施例に対
応する。請求項４記載の発明は、請求項１記載の液晶表
示装置において、前記アナログスイッチは、第１の制御
線を介して与えられる第１の制御信号により制御される
Ｎチャネルトランジスタと、第２の制御線を介して与え
られる第２の制御信号により制御されるＰチャネルトラ
ンジスタとを含むＣＭＯＳ型トランジスタであることを
特徴とする。

【００１６】また、本発明は、請求項５に記載する如
く、請求項４記載の液晶表示装置において、前記第１及
び第２の制御線は、前記信号線と平行に配列された構成
としてもよい。この構成は、後述する第２実施例に対応
する。また、本発明は、請求項６に記載する如く、請求
項４記載の液晶表示装置において、前記第１及び第２の
制御線は、前記走査線と平行に配列された構成としても
よい。この構成は、後述する第４実施例に対応する。

【００１７】アナログスイッチにアナログスイッチ制御
信号を与える回路を設けるという観点から、本発明は、
請求項７に記載する如く、請求項１〜６の何れか１項記
載の液晶表示装置において、更に、アナログスイッチ制
御信号を生成し、該アナログスイッチ制御信号を前記ア
ナログスイッチ制御線を介して前記アナログスイッチに
与えるアナログスイッチ制御回路を有する構成とされ
る。

【００１８】請求項８記載の発明は、請求項１〜７の何
れか１項記載の液晶表示装置において、前記表示部は、
複数のブロックに分割されており、同一ブロック内の画
素セルが有するアナログスイッチは、該ブロックに対応
する同一のアナログスイッチ制御線に接続されているこ
とを特徴とする。請求項９記載の発明は、請求項１〜７
の何れか１項記載の液晶表示装置において、前記表示部
は、複数のブロックに分割されており、前記表示部の各
行には、前記複数のブロックにそれぞれ対応するブロッ
ク数と等しい数のアナログスイッチ制御線が設けられて
いることを特徴とする。

【００１９】請求項１０記載の発明は、請求項８又は９
記載の液晶表示装置において、前記複数のブロックの何
れか１つが順次選択され、選択されたブロック内の画素
セルが有するアナログスイッチにアナログスイッチ制御
信号が与えられることを特徴とする。請求項１１記載の
発明は、請求項８〜１０の何れか１項記載の液晶表示装
置において、 前記表示部の各ブロックにおける水平画
素セル数は、整数２００、２４０、２５６、３００、３
８４のうち、何れかの整数倍であることを特徴とする。

【００２０】上記請求項１〜１１記載の発明は、各画素
セル内にアナログスイッチを設けることによって液晶表
示装置の額縁サイズを縮小し、液晶表示装置の小型化、
軽量化、及び、高画質化等を可能とする。上記課題を解
決するため、本発明は、請求項１２に記載する如く、表
示部内に設けられた複数の画素セルに表示信号を与えて
液晶表示を行う液晶表示装置において、前記表示部は、
複数のブロックに分割されており、前記表示部の各行に
は、前記複数のブロックにそれぞれ対応するブロック数
と等しい数のブロック制御線が設けられ、前記画素セル
は、該画素セルを含むブロックに対応するブロック制御
線を介して与えられるブロック制御信号により制御され
る画素トランジスタを有し、表示信号は、前記ブロック
制御信号により選択された画素セルに信号線を介して与
えられる構成とされる。この構成は、後述する第６実施
例に対応する。

【００２１】このような液晶表示装置では、表示部が複
数のブロックに分割され、各ブロック内の画素セルは、
対応するブロック制御線を介して与えられるブロック制
御信号によってそれぞれ選択的に制御される。このた
め、本発明の液晶表示装置内には、アナログスイッチや
信号線側駆動回路を設ける必要が無い。従って、本発明
によれば、液晶表示装置の更なる小型化、軽量化が実現
される。

【００２２】請求項１３記載の発明は、請求項１２記載
の液晶表示装置において、前記表示部の各ブロックにお
ける水平画素セル数は、整数２００、２４０、２５６、
３００、３８４のうち、何れかの整数倍であることを特
徴とする。上記請求項１２及び１３記載の発明は、画素
セルが対応するブロック制御線を介して与えらるブロッ
ク制御信号によって選択的に制御される構成とすること
で、液晶表示装置内にアナログスイッチや信号線側駆動
回路を不要とし、液晶表示装置の更なる小型化、軽量化
を可能とする。

【００２３】上記課題を解決するため、本発明は、請求
項１４に記載する如く、表示部内に設けられた複数の画
素セルに表示信号を与えて液晶表示を行う液晶表示装置
において、前記表示部内には、マトリクス状に接続され
た複数の信号線及び共通信号線が設けられており、前記
画素セルは、走査線を介して与えられる走査信号により
制御される画素トランジスタを有し、表示信号は、前記
走査信号により選択された画素セルに前記複数の信号線
及び共通信号線を介して与えられる構成とされる。この
構成は、後述する第８実施例に対応する。

【００２４】このような液晶表示装置では、従来表示部
の周辺に設けられていた共通信号線が表示部内に分散し
て設けられているため、液晶表示装置の額縁サイズの更
なる小型化が実現される。また、走査信号により選択さ
れた画素セルに対して、複数の信号線及び共通信号線を
介して表示信号が供給されるので、表示内の配線抵抗が
小さくなり、表示部の上側と下側の抵抗値が平均化され
る。この結果、表示部へ供給される表示信号のフレーム
反転時における表示部の上下の抵抗値の差に起因した上
下傾斜表示が防止される。また、本発明では、走査信号
により選択された画素セルに対して、複数の信号線及び
共通信号線を介して表示信号を供給可能なので、冗長性
が確保されている。

【００２５】請求項１５記載の発明は、請求項１４記載
の液晶表示装置において、前記表示部は、複数のブロッ
クに分割されており、前記表示部の各行には、前記複数
のブロックにそれぞれ対応するブロック数と等しい数の
共通信号線が設けられていることを特徴とする。請求項
１６記載の発明は、請求項１５記載の液晶表示装置にお
いて、前記表示部の各ブロックにおける水平画素セル数
は、整数２００、２４０、２５６、３００、３８４のう
ち、何れかの整数倍であることを特徴とする。

【００２６】請求項１７記載の発明は、表示部内に設け
られた複数の画素セルに表示信号を与えて液晶表示を行
う液晶表示装置において、複数のブロックに分割された
前記表示部内には、マトリクス状に接続された複数の信
号線及び共通信号線が設けられており、前記画素セル
は、走査線を介して与えられる走査信号により制御され
る第１のトランジスタと、ブロック制御線を介して与え
られるブロック制御信号により制御される第２のトラン
ジスタとを有し、表示信号は、前記走査信号及び前記ブ
ロック制御信号により選択された画素セルに前記複数の
信号線及び共通信号線を介して与えられることを特徴と
する。

【００２７】請求項１８記載の発明は、請求項１４〜１
７の何れか１項記載の液晶表示装置において、前記走査
線と前記複数の共通信号線は、平行に配列されているこ
とを特徴とする。請求項１９記載の発明は、請求項１８
記載の液晶表示装置において、前記複数の共通信号線
は、前記表示部を上下に２分割する前記走査線と平行な
中心線に対して上下対称に設けられていることを特徴と
する。この構成は、後述する第９実施例に対応する。

【００２８】上記請求項１４〜１９記載の発明は、共通
信号線を表示部内に分散して設けることにより、液晶表
示装置の額縁サイズの更なる小型化や高画質化等を可能
とする構成である。また、走査信号によって選択された
画素セルに対して、複数の信号線及び共通信号線を介し
て表示信号が供給される構成とすることで、高画質化及
び冗長性の確保が実現される。

【００２９】

【発明の実施の形態】以下、図２〜図３４を用いて本発
明の実施の形態について説明する。本発明の原理は、複
数のアナログスイッチを表示部内の画素セル毎に分散し
て設けることにより、液晶表示装置の高画質化、高詳細
化及び小型化等を図る点にある。

【００３０】図２は、本発明の第１実施例である液晶表
示装置４０の構成図である。図２に示すように、液晶表
示装置４０は、信号線側駆動回路４２、ゲート制御回路
４４、４６、及び、表示部４８等を有する。信号線側駆
動回路４２は、ブロック制御回路５０及びｍ本のビデオ
信号線（共通信号線）Ｄ１〜Ｄｍ等を含む。表示部４８
は、ｎ個の第１〜第ｎブロックに分割されている。ま
た、表示部４８内には、マトリクス状に複数の走査線２
６と信号線２８が配列されている。そして、走査線２６
と信号線２８の各交点には、画素セル５２が配設されて
いる。各ブロック内の画素セル５２には、それぞれ信号
線２８を介してビデオ信号線Ｄ１〜Ｄｍの何れかが接続
されている。例えば、第１ブロック内において第１列目
に配列された画素セル５２は、ビデオ信号線Ｄ１に接続
されており、第２列目に配列された画素セル５２は、ビ
デオ信号線Ｄ２に接続されており、第ｍ列に配列された
画素セル５２は、ビデオ信号線Ｄｍに接続されている。
同様に、第２ブロック内において第１列目に配列された
画素セル５２は、ビデオ信号線Ｄ１に接続されており、
第ｍ列に配列された画素セル５２は、ビデオ信号線Ｄｍ
に接続されている。従って、表示部４８の各行の水平画
素セル数は、ｍ×ｎ個である。

【００３１】ブロック制御回路５０と、第１〜第ｎブロ
ック内の画素セル５２は、それぞれブロック制御線Ｂ１
〜Ｂｎにより接続されている。例えば、第１ブロック内
の画素セル５２は、ブロック制御線Ｂ１を介してブロッ
ク制御回路５０と接続されており、第２ブロック内の画
素セル５２は、ブロック制御線Ｂ２を介してブロック制
御回路５０と接続されており、第ｎブロック内の画素セ
ル５２は、ブロック制御線Ｂｎを介してブロック制御線
５０と接続されている。

【００３２】ブロック制御回路５０は、ブロック制御信
号Ｖｂを生成する。そして、ブロック制御線５０は、所
定のタイミングで順次ブロック制御線Ｂ１〜Ｂｎを介し
て第１〜第ｎブロック内の画素セル５２に対してブロッ
ク制御信号Ｖｂを供給する。これによって、第１〜第ｎ
ブロックは、順次活性化される。また、画素セル５２に
は、所定のタイミングでゲート制御回路４４、４６から
走査線２６を介して走査信号Ｖｇが供給され、ビデオ信
号線Ｄ１〜Ｄｍから信号線２８を介して表示信号Ｖｓが
供給される。

【００３３】図３は、液晶表示装置４０が備える表示部
４８内に設けられた画素セル５２の構成図である。ここ
では、表示部４８の第１ブロック内に設けられた画素セ
ル５２の構成を示す。図３に示すように、画素セル５２
は、画素ＴＦＴ３２、液晶セル３４、蓄積容量３６、及
び、ＴＦＴで構成された画素アナログスイッチ（以下、
画素ａＳＷと称す）５４等を有する。画素セル５２内で
は、ブロック制御線Ｂ１が信号線２８と平行に配設され
ている。そして、画素セル５２が備える画素ａＳＷ５４
のソース電極は信号線２８に接続され、ドレイン電極は
画素ＴＦＴ３２のソース電極に接続されている。また、
画素ａＳＷ５４のゲート電極は、信号線２８と並設され
たブロック制御線Ｂ１に接続されている。

【００３４】画素セル５２が備える画素ＴＦＴ３２、液
晶セル３４、及び、蓄積容量３６は、上記従来例の液晶
表示装置１０内の画素セル３０が含むものと同一であ
り、その説明を省略する。なお、画素セル５２におい
て、画素ａＳＷ５４と画素ＴＦＴ３２との間に補助容量
Ｃｓｔを設けてもよい。画素セル５２において、図２に
示すゲート制御回路４４、４６から与えられた走査信号
Ｖｇは、画素ＴＦＴ３２のゲート電極に入力して画素Ｔ
ＦＴ３２をオン状態とする。また、図２に示すブロック
制御回路５０から与えられたブロック制御信号Ｖｂは、
画素ａＳＷ５４のゲート電極に入力して画素ａＳＷ５４
をオン状態とする。そして、図２に示すビデオ信号線Ｄ
１〜Ｄｍから与えられた表示信号Ｖｓは、オン状態の画
素ａＳＷ５４及び画素ＴＦＴ３２を介し、画素信号Ｖｐ
として液晶セル３４及び蓄積容量３６に書き込まれる。
この時、画素信号Ｖｐの電圧と共通電極電位Ｖｃｏｍと
の電位差に基づき液晶表示が行われる。

【００３５】図２及び図３を用いて説明したように、液
晶表示装置４０では、従来例のアナログスイッチに相当
する画素ａＳＷ５４が表示部４８内の画素セル５２毎に
分散して設けられている。このため、信号線側駆動回路
４２内にアナログスイッチを設ける必要が無い。従っ
て、本実施例によれば、信号線側駆動回路４２のサイズ
縮小による液晶表示装置４０の額縁サイズの縮小化が実
現される。

【００３６】また、液晶表示装置４０では、各画素ａＳ
Ｗ５４に対して画素ＴＦＴ３２が１つだけ接続されてい
るので、各画素ａＳＷ５４の負荷が小さい。このため、
従来例に比して画素ａＳＷ５４のチャネル幅Ｗを狭くす
ることができる。具体的には、画素ａＳＷ５４のチャネ
ル幅Ｗは、上記従来例の液晶表示装置１０が備えるアナ
ログスイッチ２４のチャネル幅Ｗの数千分の一の数μｍ
でよい。画素ａＳＷ５４のチャネル幅Ｗを狭くすること
で、液晶表示装置４０の製造時における欠陥発生率が低
減し、製造歩留りが向上する。また、本実施例では、従
来例に比して画素ａＳＷ５４のチャネル幅Ｗが狭いた
め、液晶表示装置４０の動作に伴う画素ａＳＷ５４の発
熱や劣化が抑制される。従って、液晶表示装置４０の信
頼性の向上が実現される。

【００３７】更に、本実施例の液晶表示装置４０では、
画素ａＳＷ５４が画素セル５２毎に分散して設けられて
いるので、画素ａＳＷ５４を構成するＴＦＴの特性のバ
ラツキに起因して、画素セル５２の列毎に表示信号Ｖｓ
の有効書き込み時間が異なるということがない。従っ
て、本実施例の液晶表示装置４０では、従来例のように
画素セル列毎に液晶表示の輝度が異なる、いわゆる縦縞
模様と呼ばれる表示不良モードが発生せず、高品質な液
晶表示が行われる。

【００３８】図４は、表示信号Ｖｓ、走査信号Ｖｇ、ブ
ロック制御信号Ｖｂ、及び、画素信号Ｖｐの波形図であ
る。図３に示す画素セル５２内の液晶セル３４に対して
長時間にわたって直流電圧が供給され続けると、液晶セ
ル３４が劣化してしまう。そこで、図４に示すように、
液晶表示装置４０では、１フレームが長さの等しい第１
フィールドＴｆ１及び第２フィールドＴｆ２に分割さ
れ、第１フィールドＴｆ１では、正電位Ｖ_SHの表示信号
Ｖｓが供給され、第２フィールドＴｆ２では、負電位Ｖ
_SLの表示信号Ｖｓが供給される。

【００３９】また、液晶表示装置４０では、画素セル５
２に与えられる走査信号Ｖｇの電位がローレベルである
電位Ｖ_GLからハイレベルである電位Ｖ_GHとされた時に、
画素セル５２内の画素ＴＦＴ３２はオン状態とされ、ブ
ロック制御信号Ｖｂの電位がローレベルである電位Ｖ_GL
からハイレベルである電位Ｖ_GHとされた時に、画素セル
５２内の画素ａＳＷ５４はオン状態とされる。表示信号
Ｖｓは、オン状態の画素ａＳＷ５４及び画素ＴＦＴ３２
を介し、画素信号Ｖｐとして液晶セル３４及び蓄積容量
３６に書き込まれる。図４において、符号Ｔｈは、１水
平走査期間を示し、符号Ｔｂ（＜Ｔｈ）は、１ブロック
制御期間を示す。また、表示信号Ｖｓ及び画素信号Ｖｐ
の振幅の中心値は電位Ｖ_SOである。

【００４０】続いて、図２、図３及び図５を用いて、液
晶表示装置４０の動作説明を行う。図５は、液晶表示装
置４０の動作タイミング図である。図５に示すように、
ゲート制御回路４４、４６から表示部４８内の第１行目
の走査線２６にハイレベルの走査信号Ｖｇが供給される
と、先ず、１ブロック制御期間Ｔｂの間、第１ブロック
の画素セル５２内の画素ａＳＷ５４に対してブロック制
御回路５０からハイレベルのブロック制御信号Ｖｂが供
給される。この結果、第１ブロックの第１行目の画素セ
ル５２内の画素ａＳＷ５４及び画素ＴＦＴ３２は、オン
状態とされる。この時、第１ブロックの画素セル５２に
は、ビデオ信号線Ｄ１〜Ｄｍ側から信号線２８を介して
ハイレベルの表示信号Ｖｓが与えられる。そして、表示
信号Ｖｓは、第１ブロックの画素セル５２内においてオ
ン状態とされた画素ａＳＷ５４及び画素ＴＦＴ３２を介
して液晶セル３４及び蓄積容量３６に書き込まれる。

【００４１】次に、１ブロック制御期間Ｔｂの間、第１
ブロックの隣にある第２ブロック内の画素ａＳＷ５４に
対してブロック制御回路５０からハイベルのブロック制
御信号Ｖｂが供給される。この結果、第２ブロックの第
１行目の画素セル５２内の画素ａＳＷ５４及び画素ＴＦ
Ｔ３２は、オン状態とされる。この時、第２ブロックの
画素セル５２には、ビデオ信号線Ｄ１〜Ｄｍ側から信号
線２８を介してハイレベルの表示信号Ｖｓが与えられ
る。そして、表示信号Ｖｓは、第２ブロックの画素セル
５２内においてオン状態とされた画素ａＳＷ５４及び画
素ＴＦＴ３２を介して液晶セル３４及び蓄積容量３６に
書き込まれる。

【００４２】上記のような動作が繰り返され、第ｎブロ
ック内の第１行目の液晶セル３４及び蓄積容量３６にも
表示信号Ｖｓが書き込まれると、次に、ブランキング期
間Ｔｂｋとなる。そして、ブランキング期間Ｔｂｋの開
始後、時間Ｔｂが経過すると、表示部４８の第１行目に
供給される走査信号Ｖｇはロウレベルとされ、１水平走
査期間Ｔｈが終了とされる。１水平走査期間Ｔｈが終了
すると、次に第２行目の走査線２６の走査が行なわれ、
再び、第１ブロックから第ｎブロックまで順次表示信号
Ｖｓが与えられていく。

【００４３】ここで、図５の走査信号Ｖｇの波形に示す
Ｔｏｎ及びＴｏｆｆは、それぞれ走査信号Ｖｇの立ち上
がり時間と立ち下がり時間を示す。また、ブランキング
期間Ｔｂｋは、１ブロック制御期間Ｔｂより十分に長
く、Ｔｂｋ＞Ｔｂ＋Ｔｏｎ＋Ｔｏｆｆとする。上記の如
く、液晶表示装置４０は、ブロック選択順次方式により
駆動される。ブロック選択順次駆動される液晶表示装置
４０の１ブロック当たりの表示信号Ｖｓの書き込み時間
（１ブロック制御期間）Ｔｂは、Ｔｂ＝（Ｔｈ−Ｔｂ
ｋ）／ｎである。従って、表示部４８のブロック数ｎを
少なくするほど、１ブロック当たりの表示信号Ｖｓの書
き込み時間Ｔｂを長くすることができる。そして、１ブ
ロック当たりの書き込み時間Ｔｂが長くなると、画素Ｔ
ＦＴ３２の特性のばらつきに起因する走査信号Ｖｇの立
ち上がり時間Ｔｏｎ及び立ち下がり時間Ｔｏｆｆの変動
分が表示信号Ｖｓの書き込み時間Ｔｂに占める割合が小
さくなる。この場合、各ブロックへの表示信号Ｖｓの有
効書き込み時間Ｔｂが十分に確保され、表示信号Ｖｓの
書き込み時間Ｔｂのばらつきに起因するレーザスキャン
縞模様等の表示不良モードが防止される。

【００４４】液晶表示装置４０が備えるブロック制御回
路５０及びゲート制御回路４４、４６は、例えば、以下
のような構成とされる。図６は、液晶表示装置４０が備
えるブロック制御回路５０の構成例を示す図である。図
６に示すように、ブロック制御回路５０は、シフトレジ
スタ回路５６とバファー回路５８を有する。シフトレジ
スタ回路５６は、ｎ個のＤフリップフロップ（Ｄ−Ｆ
Ｆ）６０（１）、６０（２）、・・・、６０（ｎ）を有
し、バッファ回路４４は、Ｄフリップフロップ６０
（１）、６０（２）、・・・、６０（ｎ）にそれぞれ対
応して設けられたインバータ６２（１）、６２（２）、
・・・、６２（ｎ）を有する。Ｄフリップフロップ６０
（１）、６０（２）、・・・、６０（ｎ）は、互いに同
一の構成であり、それぞれデータ入力端子Ｄと、データ
出力端子Ｑと、クロック信号ＣＫ、／ＣＫの入力端子
（ＣＫ）、（／ＣＫ）を備えている。また、インバータ
６２（１）、６２（２）、・・・、６２（ｎ）は、互い
に同一の構成であり、それぞれ直列に接続された５つの
インバータ６４を備えている。

【００４５】Ｄフリップフロップ６０（１）、６０
（２）、・・・、６０（ｎ−１）のデータ出力端子Ｑ
は、それぞれ後段のＤフリップフロップ６０（２）、６
０（３）、・・・、６０（ｎ）のデータ入力端子Ｄに接
続されている。また、Ｄフリップフロップ６０（１）、
６０（２）、・・・、６０（ｎ）のデータ出力端子Ｑ
は、それぞれインバータ６２（１）、６２（２）、・・
・、６２（ｎ）に接続されている。シフトレジスタ回路
５６には、図示しない制御信号発生回路からスタートパ
ルスＳＰ、クロック信号ＣＫ、／ＣＫが供給される。そ
して、シフトレジスタ回路５６及びバファー回路５８の
処理によって、インバータ６２（１）、６２（２）、・
・・、６２（ｎ）からは、それぞれ液晶表示装置４０が
備える表示部４８の第１〜第ｎブロックに対するブロッ
ク制御信号Ｖｂが所定のタイミングで出力される。

【００４６】図７は、ブロック制御回路５０が有するＤ
フリップフロップ６０（１）の構成例を示す図である。
また、図８は、ブロック制御回路５０が有するインバー
タ６２（１）の構成例を示す図である。図７に示すよう
に、Ｄフリップフロップ６０（１）は、トランジスタ６
４、６５、・・・、７３を備えている。また、図８に示
すように、インバータ６２（１）は、トランジスタ７
４、７５、・・・、８３を備えている。Ｄフリップフロ
ップ６０（１）が備えるトランジスタ６４、６６、６７
のソース端子には、電源電圧ＶＤＤが接続されており、
トランジスタ７０、７１、７３のソース端子は、グラン
ド（ＧＮＤ）接続されている。また、トランジスタ６
６、７１のドレイン端子には、Ｄフリップフロップ６０
（１）のデータ出力端子Ｑが設けられている。Ｄフリッ
プフロップ６０（１）が備えるトランジスタ６５、６９
のゲート端子には、図示しない制御信号発生回路からス
タートパルスＳＰが与えられる。また、トランジスタ６
４、７３のゲート端子には、制御信号発生回路からクロ
ック信号ＣＫが与えられ、トランジスタ６７、７０のゲ
ート端子には、クロック信号／ＣＫが与えられる。

【００４７】図７に示すＤフリップフロップ６０（１）
に対して、例えば、ロウレベルのクロック信号ＣＫ、及
び、ハイレベルのクロック信号／ＣＫ、スタートパルス
ＳＰが与えられた場合、トランジスタ６６、６９、７０
がオン状態とされ、データ出力端子Ｑからハイレベル信
号が出力される。そして、Ｄフリップフロップ６０
（１）のデータ出力端子Ｑから出力されたハイレベル信
号は、図８に示すトランジスタ７４、７９のゲート端子
に与えられる。

【００４８】図８に示すインバ−タ６２（１）におい
て、トランジスタ７４、７５、７６、７６、７７、７８
のソース端子には、電源電圧ＶＤＤが接続されており、
トランジスタ７９、８０、８１、８２、８３のソース端
子は、グランド（ＧＮＤ）接続されている。また、トラ
ンジスタ７４、７５、７６、７７、７８は、それぞれト
ランジスタ７９、８０、８１、８２、８３と共にインバ
ータ６４を形成している。例えば、図７に示すＤフリッ
プフロップ６０（１）からインバータ６２（１）に対し
て、ハイレベル信号が供給された場合、出力端子ｑから
ロウレベルのブロック制御信号Ｖｂが出力される。

【００４９】図９は、液晶表示装置４０が備えるゲート
制御回路４４、４６の構成例を示す図である。図９に示
すように、ゲート制御回路４４、４６は、双方向スイッ
チ部８４、シフトレジスタ部８６、マルチプレクサ部８
８、及び、出力バファー部９０を有する。

【００５０】双方向スイッチ部８４は、トランジスタ９
１、９２、９３、９４を有する。また、シフトレジスタ
部８６は、トランジスタ９５、９６、９７、９８、９
９、１００、１０１、１０２、インバータ１０３、１０
４、及び、ＮＡＮＤ回路１０５を有する。更に、マルチ
プレクサ部８８は、ＮＡＮＤ回路１０６、１０７、１０
８、１０９を有する。

【００５１】ＮＡＮＤ回路１０６、１０７、１０８、１
０９の一方の入力端子は、それぞれシフトレジスタ部８
６の出力部にあたるインバータ１０４に接続されてい
る。また、ＮＡＮＤ回路１０６、１０７、１０８、１０
９の他方の入力端子には、それぞれ所定のタイミングで
信号ＭＰ１、ＭＰ２、ＭＰ３、ＭＰ４が供給される。出
力バファー部９０は、インバータ１１０、１１１、１１
２、１１３を有する。インバータ１１０、１１１、１１
２、１１３は、それぞれマルチプレクサ部８８のＮＡＮ
Ｄ回路１０６、１０７、１０８、１０９に接続されてい
る。更に、インバータ１１０、１１１、１１２、１１３
は、図２に示す表示部４８内の走査線２６に接続されて
いる。ゲート制御回路４４には、信号ＭＰ１〜ＭＰ４の
他、図示しない制御信号発生回路からクロック信号Ｃ
Ｌ、／ＣＬ、信号ＵＰ、ＤＷ等も供給される。

【００５２】図９に示すゲート制御回路４４において、
例えば、シフトレジスタ部８６からハイレベルの信号が
出力され、マルチプレクサ部８８内のＮＡＮＤ回路１０
６に対してハイレベルの信号ＭＰ１が供給された場合、
ハイレベルの走査信号Ｖｇが図２に示す表示部４８内の
走査線２６に供給される。ここで、液晶表示装置４０
は、図３に示す画素セル５２に限らず、以下に示すよう
な画素セル１１４を備える構成としてもよい。

【００５３】図１０は、本発明の第２実施例である画素
セル１１４の構成図である。図１０に示す画素セル１１
４は、第１ブロック内のものとする。図１０に示すよう
に、画素セル１１４は、画素ＴＦＴ３２、液晶セル３
４、蓄積容量３６、及び、画素ａＳＷ５４ａ等を有す
る。画素ａＳＷ５４ａは、ＴＦＴで構成されるＣＭＯＳ
型のアナログスイッチである。画素セル１１４内では、
ブロック制御線Ｂ１がブロック制御線Ｎとブロック制御
線Ｐとから構成されている。ブロック制御線Ｎ、Ｐは、
共に信号線２８と平行に配列されている。そして、画素
ａＳＷ５４ａが備えるＮ型ＴＦＴのゲート電極は、ブロ
ック制御線Ｎに接続され、画素ａＳＷ５４ａが備えるＰ
型ＴＦＴのゲート電極は、ブロック制御線Ｐに接続され
ている。ブロック制御線Ｎ，Ｐには、電圧極性が互いに
逆のブロック制御信号Ｖｂが与えられる。

【００５４】画素セル１１４が備える画素ＴＦＴ３２、
液晶セル３４、及び、蓄積容量３６は、図３に示す画素
セル５２が含むものと同一であり、その説明を省略す
る。なお、画素セル１１４において、画素ａＳＷ５４ａ
と画素ＴＦＴ３２との間に補助容量Ｃｓｔを設けてもよ
い。上記構成の画素セル１１４において、図２に示すゲ
ート制御回路４４、４６から与えられた走査信号Ｖｇ
は、画素ＴＦＴ３２のゲート電極に入力して画素ＴＦＴ
３２をオン状態とする。また、ブロック制御回路５０か
ら与えられたブロック制御信号Ｖｂは、ブロック制御線
Ｎ，Ｐを介して画素ａＳＷ５４ａの２つのゲート電極に
入力して画素ａＳＷ５４ａをオン状態とする。そして、
ビデオ信号線Ｄ１〜Ｄｍから与えられた表示信号Ｖｓ
は、オン状態の画素ａＳＷ５４ａ及び画素ＴＦＴ３２を
介し、画素信号Ｖｐとして液晶セル３４及び蓄積容量３
６に書き込まれる。この時、画素信号Ｖｐの電圧と共通
電極電位Ｖｃｏｍとの電位差に基づき液晶表示が行われ
る。

【００５５】続いて、本発明の第３実施例である液晶表
示装置１２０について説明する。図１１は、本発明の第
３実施例である液晶表示装置１２０の構成図である。図
１１に示すように、液晶表示装置１２０は、ゲート制御
回路４４、ブロック制御回路５０、及び、表示部１２２
等を有する。なお、ゲート制御回路４４及びブロック制
御回路５０は、本発明の第１実施例の液晶表示装置４０
が備えるものと同様であり、その説明を省略する。ゲー
ト制御回路４４とブロック制御回路５０は、表示部１２
２に対して同じ側に設けてもよい。

【００５６】表示部１２２は、ｎ個の第１〜第ｎブロッ
クに分割されている。また、表示部１２２内には、マト
リクス状に複数の走査線２６と信号線２８が配列されて
いる。そして、走査線２６と信号線２８の各交点には、
画素セル１２４が配設されている。各ブロック内の画素
セル１２４には、それぞれ信号線２８を介してビデオ信
号線Ｄ１〜Ｄｍの何れかが接続されている。例えば、第
１ブロック内において第１列目に配列された画素セル１
２４は、ビデオ信号線Ｄ１に接続されており、第２列目
に配列された画素セル１２４は、ビデオ信号線Ｄ２に接
続されており、第ｍ列目に配列された画素セル１２４
は、ビデオ信号線Ｄｍに接続されている。同様に、第２
ブロック内において第１列目に配列された画素セル１２
４は、ビデオ信号線Ｄ１に接続されており、第ｍ列目に
配列された画素セル１２４は、ビデオ信号線Ｄｍに接続
されている。従って、表示部１２２の各行に配設された
水平画素セル１２４の数は、ｍ×ｎ個である。

【００５７】表示部１２２内には、ブロック制御線Ｂ１
〜Ｂｎが配設されている。このブロック制御線Ｂ１〜Ｂ
ｎは、表示部１２２の各行毎にそれぞれ配設されてい
る。そして、ブロック制御回路５０と、第１〜第ｎブロ
ック内の画素セル１２４は、それぞれブロック制御線Ｂ
１〜Ｂｎを介して接続されている。すなわち、例えば、
第１ブロックの第１行目に配設された画素セル１２４と
第２行目に配設された画素セル１２４は、それぞれ異な
るブロック制御線Ｂ１を介してブロック制御回路５０と
接続されており、第２ブロックの第１行目に配設された
画素セル１２４と第２行目に配設された画素セル１２４
は、それぞれ異なるブロック制御線Ｂ２を介してブロッ
ク制御回路５０と接続されており、第ｎブロックの第１
行目に配設された画素セル１２４と第２行目に配設され
た画素セル１２４は、それぞれ異なるブロック制御線Ｂ
ｎを介してブロック制御回路５０と接続されている。

【００５８】上述の如く、液晶表示装置１２０における
ブロック制御線Ｂ１〜Ｂｎは、それぞれ１つのブロック
内の１行分の画素セル１２４のみに接続されているの
で、本実施例の液晶表示装置１２０が備えるブロック制
御回路５０の出力負荷は、第１実施例の液晶表示装置４
０が備えるブロック制御回路５０の出力負荷に比して軽
い。

【００５９】図１１に示すブロック制御回路５０は、ブ
ロック制御信号Ｖｂを生成する。そして、ブロック制御
回路５０は、所定のタイミングで順次ブロック制御線Ｂ
１〜Ｂｎを介して第１〜第ｎブロック内の画素セル１２
４に対してブロック制御信号Ｖｂを供給する。これによ
って、第１〜第ｎブロックは、順次活性化される。ま
た、画素セル１２４には、所定のタイミングでゲート制
御回路４４から走査線２６を介して走査信号Ｖｇが供給
され、ビデオ信号線Ｄ１〜Ｄｍから信号線２８を介して
表示信号Ｖｓが供給される。

【００６０】図１２は、表示部１２２の第１ブロック内
における画素セル１２４の構成図である。図１２に示す
ように、画素セル１２４は、画素ＴＦＴ３２、液晶セル
３４、蓄積容量３６、及び、画素ａＳＷ５４等を有す
る。また、画素セル１２４内では、ブロック制御線Ｂ１
が走査線２６と平行に配列されている。そして、画素セ
ル１２４が備える画素ａＳＷ５４のソース電極は信号線
２８に接続され、ドレイン電極は画素ＴＦＴ３２のソー
ス電極に接続されている。また、画素ａＳＷ５４のゲー
ト電極は、走査線２６と並設されたブロック制御線Ｂ１
に接続されている。

【００６１】画素セル１２４が備える画素ＴＦＴ３２、
液晶セル３４、及び、蓄積容量３６は、第１実施例の液
晶表示装置４０内の画素セル５２が含むものと同一であ
り、その説明を省略する。なお、画素セル１２４におい
て、画素ａＳＷ５４と画素ＴＦＴ３２との間に補助容量
Ｃｓｔを設けてもよい。上記構成の画素セル１２４にお
いて、ゲート制御回路４４から与えられた走査信号Ｖｇ
は、画素ＴＦＴ３２のゲート電極に入力して画素ＴＦＴ
３２をオン状態とする。また、ブロック制御回路５０か
ら与えられたブロック制御信号Ｖｂは、画素ａＳＷ５４
のゲート電極に入力して画素ａＳＷ５４をオン状態とす
る。そして、ビデオ信号線Ｄ１〜Ｄｍから与えられた表
示信号Ｖｓは、オン状態の画素ａＳＷ５４及び画素ＴＦ
Ｔ３２を介し、画素信号Ｖｐとして液晶セル３４及び蓄
積容量３６に書き込まれる。この時、画素信号Ｖｐの電
圧と共通電極電位Ｖｃｏｍとの電位差に基づき液晶表示
が行われる。

【００６２】なお、本実施例の液晶表示装置１２０の動
作タイミングは、図５に示す第１実施例の液晶表示装置
４０の動作タイミングと同様であり、その説明を省略す
る。上述の如く、本実施例の液晶表示装置１２０では、
第１実施例の液晶表示装置４０と同様に、画素ａＳＷ５
４が表示部１２２内の画素セル１２４毎に分散して設け
られているので、表示部１２２の周辺にアナログスイッ
チを集中して設ける必要が無い。このため、液晶表示装
置１２０の額縁サイズの縮小化が実現される。

【００６３】また、液晶表示装置１２０では、各画素ａ
ＳＷ５４に対して画素ＴＦＴ３２が１つだけ接続されて
いるので、各画素ａＳＷ５４の負荷が小さい。このた
め、従来例に比して画素ａＳＷ５４のチャネル幅Ｗを狭
くすることができる。画素ａＳＷ５４のチャネル幅Ｗを
狭くすることで、液晶表示装置１２０の製造時における
欠陥発生率が低減し、製造歩留りが向上する。また、本
実施例では、従来例に比して画素ａＳＷ５４のチャネル
幅Ｗが狭いため、液晶表示装置１２０の動作時の画素ａ
ＳＷ５４の発熱や劣化が抑制される。従って、液晶表示
装置１２０の信頼性の向上が実現される。

【００６４】更に、本実施例の液晶表示装置１２０で
は、画素ａＳＷ５４が画素セル１２４毎に分散して設け
られているので、画素ａＳＷ５４を構成するＴＦＴの特
性のバラツキに起因して、画素セル１２４の列毎に表示
信号Ｖｓの有効書き込み時間が異なるということがな
い。従って、本実施例の液晶表示装置１２０では、従来
例のように画素セル列毎に液晶表示の輝度が異なる、い
わゆる縦縞模様と呼ばれる表示不良モードが発生せず、
高品質な液晶表示が行われる。

【００６５】ここで、液晶表示装置１２０は、図１２に
示す画素セル１２４に限らず、以下に示すような画素セ
ル１２６を備える構成としてもよい。図１３は、本発明
の第４実施例である画素セル１２６の構成図である。図
１３に示す画素セル１２６は、液晶表示装置１２０が備
える表示部１２２の第１ブロック内に設けられているも
のとする。

【００６６】図１３に示すように、画素セル１２６は、
画素ＴＦＴ３２、液晶セル３４、蓄積容量３６、及び、
画素ａＳＷ５４ａ等を有する。画素セル１２６内では、
ブロック制御線Ｂ１がブロック制御線Ｎとブロック制御
線Ｐとから構成される。ブロック制御線Ｎ、Ｐは、共に
走査線２６と平行に配列されている。そして、画素ａＳ
Ｗ５４ａが備えるＮ型ＴＦＴのゲート電極は、ブロック
制御線Ｎに接続され、画素ａＳＷ５４ａが備えるＰ型Ｔ
ＦＴのゲート電極は、ブロック制御線Ｐに接続されてい
る。ブロック制御線Ｎ，Ｐには、電圧極性が互いに逆の
ブロック制御信号Ｖｂが与えられる。

【００６７】画素セル１２６が備える画素ＴＦＴ３２、
液晶セル３４、蓄積容量３６、及び、画素ａＳＷ５４ａ
は、図１０に示す画素セル１１４が含むものと同一であ
り、その説明を省略する。なお、画素セル１２６におい
て、画素ａＳＷ５４ａと画素ＴＦＴ３２との間に補助容
量Ｃｓｔを設けてもよい。上記構成の画素セル１２６に
おいて、図１１に示すゲート制御回路４４から与えられ
た走査信号Ｖｇは、画素ＴＦＴ３２のゲート電極に入力
して画素ＴＦＴ３２をオン状態とする。また、ブロック
制御回路５０から与えられたブロック制御信号Ｖｂは、
ブロック制御線Ｎ，Ｐを介して画素ａＳＷ５４ａの２つ
のゲート電極に入力して画素ａＳＷ５４ａをオン状態と
する。そして、ビデオ信号線Ｄ１〜Ｄｍから与えられた
表示信号Ｖｓは、オン状態の画素ａＳＷ５４ａ及び画素
ＴＦＴ３２を介し、画素信号Ｖｐとして液晶セル３４及
び蓄積容量３６に書き込まれる。この時、画素信号Ｖｐ
の電圧と共通電極電位Ｖｃｏｍとの電位差に基づき液晶
表示が行われる。

【００６８】続いて、本発明の第５実施例である液晶表
示装置１３０について説明する。図１４は、液晶表示装
置１３０の構成図である。図１４に示すように、液晶表
示装置１３０は、外部ドライバＬＳＩ１３２、ゲート制
御回路１３４、１３６、及び、表示部１３８等を有する
ＳＶＧＡ(Super Video Graphics Array)型の液晶表示装
置である。

【００６９】外部ドライバＬＳＩ１３２は、３００本の
共通信号線Ｄ００１〜Ｄ３００を介して表示部１３８と
接続されている。外部ドライバＬＳＩ１３２は、周知の
デジタルドライバであり、例えば、８ビットのデジタル
ポートを備えている。外部ドライバＬＳＩ１３２は、図
示しない外部から与えられたシリアルデジタル信号を並
列デジタル信号に変換し、更に、液晶表示（レベル調
整、階調発生及び極性反転）信号に変換した後、液晶表
示信号Ｖｓを出力する。

【００７０】表示部１３８は、８つの第１〜第８ブロッ
クに分割されている。第１〜第８ブロック内には、それ
ぞれマトリクス状に６００本の走査線Ｇ００１〜Ｇ６０
０と、３００本の信号線ｄ００１〜ｄ３００が配列され
ている。従って、表示部１３８における１ブロックの幅
は、それぞれ３００ビットである。走査線Ｇ００１〜Ｇ
６００と信号線ｄ００１〜ｄ３００の各交点には、画素
セル１４０が配設されている。

【００７１】各ブロック内の信号線ｄ００１〜ｄ３００
は、それぞれ共通信号線Ｄ００１〜Ｄ３００の何れかに
接続されている。例えば、第１ブロック内において第１
列目に配列された信号線ｄ００１は、ビデオ信号線Ｄ０
０１に接続されており、第２列目に配列された信号線ｄ
００２は、ビデオ信号線Ｄ００２に接続されており、第
３００列目に配列された信号線ｄ３００は、ビデオ信号
線Ｄ３００に接続されている。従って、表示部１３８に
おける水平画素数ｎは、ｎ＝３００×８＝２４００であ
る。

【００７２】液晶表示装置１３０の外部には、外部制御
回路１４２が設けられている。外部制御回路１４２と、
第１〜第８ブロック内の画素セル１４０は、それぞれブ
ロック制御線Ｂ１〜Ｂ８により接続されている。すなわ
ち、例えば、第１ブロック内の全ての画素セル１４０
は、ブロック制御線Ｂ１を介して外部制御回路１４２と
接続されており、第２ブロック内の全ての画素セル１４
０は、ブロック制御線Ｂ２を介して外部制御回路１４２
と接続されている。

【００７３】外部制御回路１４２は、ブロック制御信号
Ｖｂを生成する。そして、外部制御回路１４２は、所定
のタイミングで順次ブロック制御線Ｂ１〜Ｂｎを介して
第１〜第８ブロック内の画素セル１４０に対してブロッ
ク制御信号Ｖｂを供給する。これによって、第１〜第８
ブロックは、順次活性化される。また、画素セル１４０
には、所定のタイミングでゲート制御回路１３４、１３
６から走査線Ｇ００１〜Ｇ６００を介して走査信号Ｖｇ
が供給され、外部ドライバＬＳＩ１３２から共通信号線
Ｄ００１〜Ｄ３００及び信号線ｄ００１〜ｄ３００を介
して表示信号Ｖｓが供給される。

【００７４】なお、ゲート制御回路１３４、１３６の構
成は、図２に示すゲート制御回路４４、４６の構成と同
様であり、その説明を省略する。図１５は、液晶表示装
置１３０が備える表示部１３８内に配設された画素セル
１４０の構成図である。ここでは、表示部１３８の第１
ブロック内において、１行・１列目に配設された画素セ
ル１４０の構成を示す。

【００７５】図１５に示すように、画素セル１４０は、
ＴＦＴ１、２、液晶セル３４、蓄積容量３６、及び、共
通容量線１４４等を有する。また、画素セル１４０内で
は、ブロック制御線Ｂ１が信号線ｄ００１と平行に配列
されている。また、共通容量線１４４は、走査線Ｇ００
１と平行に配列されている。画素セル１４０内におい
て、ＴＦＴ２は、アナログスイッチとして機能する。Ｔ
ＦＴ２のソース電極は信号線ｄ００１に接続され、ドレ
イン電極はＴＦＴ１のソース電極に接続されている。ま
た、ＴＦＴ２のゲート電極は、信号線ｄ００１と並設さ
れたブロック制御線Ｂ１に接続されている。

【００７６】画素セル１４０が備える画素ＴＦＴ３２、
液晶セル３４、及び、蓄積容量３６は、第１実施例の液
晶表示装置４０内の画素セル５２が含むものと同一であ
り、その説明を省略する。画素セル１４０において、図
１４に示すゲート制御回路１３４、１３６から与えられ
た走査信号Ｖｇは、ＴＦＴ１のゲート電極に入力してＴ
ＦＴ１をオン状態とする。また、図１４に示す外部制御
回路１４２から与えられたブロック制御信号Ｖｂは、Ｔ
ＦＴ２のゲート電極に入力してＴＦＴ２をオン状態とす
る。そして、外部ドライバＬＳＩ１３２から与えられた
表示信号Ｖｓは、オン状態のＴＦＴ２及びＴＦＴ１を介
し、画素信号Ｖｐとして液晶セル３４及び蓄積容量３６
に書き込まれる。この時、画素信号Ｖｐの電圧と共通電
極電位Ｖｃｏｍとの電位差に基づき液晶表示が行われ
る。

【００７７】図１６は、表示部１３８の第１ブロック内
に配設された画素セル１４０のレイアウト図である。ま
た、図１７は、図１６に示す画素セル１４０のＡ−Ａ’
における断面図である。図１６に示すように、画素セル
１４０は、走査線Ｇ００２、信号線ｄ００１、ブロック
制御線Ｂ１、共通容量線１４４、ＴＦＴ１、２、蓄積容
量３６の他、画素電極１４６、画素コンタクト１４８等
を含む。また、図１７に示すように、画素セル１４０
は、平坦化膜１５０、層間絶縁膜１５２、下地絶縁膜１
５４、ゲート絶縁膜１５６、及び、ガラス基板１５８等
の各層を含む。なお、図１６に示すＴＦＴ１、２は、共
にシングルゲート構成であるが、ＴＦＴ１、２の一方、
又は、両方をダブルゲート構成にしてもよい。

【００７８】図１６に示すように、ブロック制御線Ｂ１
は、信号線ｄ００１と平行に配列され、共通容量線１４
４は、走査線Ｇ００２と平行に配列されている。ここ
で、ブロック制御線Ｂ１と信号線ｄ００１は同じ金属素
材で形成され、共通容量線１４４と走査線Ｇ００２は同
じ金属素材で形成されているものとする。なお、ＴＦＴ
１、２のチャネル幅Ｗとチャネル長Ｌは、要求されるＴ
ＦＴ１、２のオン電流の大きさに応じて適宜設定され
る。

【００７９】図１７に示すように、共通容量線１４４の
上下にそれぞれ層間絶縁膜１５２とゲート絶縁膜１５６
を設けることによって、蓄積容量３６が並列に形成され
ている。なお、図１６及び図１７に示す画素セル１４０
は、画素電極１４６に透明電極であるＩＴＯ（Indium
Tin Oxide ）を使用した透過型の液晶表示装置と、画素
電極１４６にアルミニウムを使用した反射型の液晶表示
装置の両方に適用可能である。

【００８０】上述の如く、液晶表示装置１３０では、ア
ナログスイッチであるＴＦＴ２が表示部１３８内の画素
セル１４０毎に分散して設けられているので、表示部１
３８外にアナログスイッチを集中して設ける必要が無
い。このため、第１実施例の液晶表示装置４０等と同様
に、液晶表示装置１３０の額縁サイズの縮小化が実現さ
れる。

【００８１】また、液晶表示装置１３０では、各ＴＦＴ
２に対してＴＦＴ１が１つだけ接続されているので、各
ＴＦＴ２の負荷が小さい。このため、従来例に比してＴ
ＦＴ２のチャネル幅Ｗを狭くすることができる。ＴＦＴ
２のチャネル幅Ｗを狭くすることで、液晶表示装置１３
０の製造時における欠陥発生率が低減し、製造歩留りが
向上する。また、本実施例は、従来例に比してＴＦＴ２
のチャネル幅Ｗが狭いため、液晶表示装置１３０の動作
時におけるＴＦＴ２の発熱や劣化が抑制される。従っ
て、液晶表示装置１３０の信頼性の向上が実現される。

【００８２】更に、本実施例の液晶表示装置１３０で
は、アナログスイッチであるＴＦＴ２が画素セル１４０
毎に分散して設けられているので、ＴＦＴ２の特性のバ
ラツキに起因して、画素セル１４０の列毎に表示信号Ｖ
ｓの有効書き込み時間が異なるということがない。従っ
て、本実施例の液晶表示装置１３０では、従来例のよう
に画素セル列毎に液晶表示の輝度が異なる、いわゆる縦
縞模様と呼ばれる表示不良モードが発生せず、高品質な
液晶表示が行われる。

【００８３】図１４〜図１７を用いて説明した液晶表示
装置１３０は、例えば、以下のように動作する。図１８
は、第３実施例の液晶表示装置１３０の動作タイミング
図である。図１８に示すように、図１４に示す表示部１
３８に対してゲート制御回路１３４、１３６から走査線
Ｇ００１を介してハイレベルの走査信号Ｖｇが供給され
ると、先ず、１ブロック制御期間Ｔｂ（例えば、２．５
μｓ）の間、第１ブロックの画素セル１４０内のアナロ
グスイッチであるＴＦＴ２に対して外部制御回路１４２
からハイレベルのブロック制御信号Ｖｂが供給される。
この結果、第１ブロックの画素セル１４０内のＴＦＴ２
及びＴＦＴ１は、オン状態とされる。この時、第１ブロ
ックの画素セル１４０には、外部ドライバＬＳＩ１３２
から信号線ｄ００１〜ｄ３００を介してハイレベルの表
示信号Ｖｓが与えられる。そして、表示信号Ｖｓは、第
１ブロックの画素セル１４０内においてオン状態とされ
たＴＦＴ２及びＴＦＴ１を介して液晶セル３４及び蓄積
容量３６に書き込まれる。

【００８４】次に、１ブロック制御期間Ｔｂの間、第１
ブロックの隣にある第２ブロック内の第１行目のＴＦＴ
２に対して外部制御回路１４２からハイベルのブロック
制御信号Ｖｂが供給される。この結果、第２ブロックの
画素セル１４０内のＴＦＴ２及びＴＦＴ１は、オン状態
とされる。この時、第２ブロックの画素セル１４０に
は、外部ドライバＬＳＩ１３２から信号線ｄ００１〜ｄ
３００を介してハイレベルの表示信号Ｖｓが与えられ
る。そして、表示信号Ｖｓは、第２ブロックの画素セル
１４０内においてオン状態とされたＴＦＴ２及びＴＦＴ
１を介して液晶セル３４及び蓄積容量３６に書き込まれ
る。

【００８５】上記のような動作が繰り返され、第８ブロ
ック内の第１行目の画素セル１４０が備える液晶セル３
４及び蓄積容量３６にも表示信号Ｖｓが書き込まれる
と、次に、ブランキング期間Ｔｂｋ（例えば、５．０μ
ｓ）となる。そして、ブランキング期間Ｔｂｋの開始
後、時間Ｔｂが経過すると、表示部１３８に供給される
走査信号Ｖｇはロウレベルとされ、１水平走査期間Ｔｈ
（例えば、２５μｓ）が終了とされる。１水平走査期間
Ｔｈが終了すると、次の走査線Ｇ００２の走査が行なわ
れ、再び、第１ブロックから第８ブロックまで順次表示
信号Ｖｓが与えられていく。

【００８６】ここで、図１８の走査信号Ｖｇの波形に示
すＴｏｎ（＜１．２μｓ）及びＴｏｆｆ（＜１．２μ
ｓ）は、それぞれ走査信号Ｖｇの立ち上がり時間と立ち
下がり時間を示す。また、ブランキング期間Ｔｂｋは、
１ブロック制御期間Ｔｂより十分に長く、Ｔｂｋ＞Ｔｂ
＋Ｔｏｎ＋Ｔｏｆｆとする。図１９は、液晶表示装置１
３０の実装例を示す図である。

【００８７】図１９に示すように、液晶表示装置１３０
は、１５０段のゲートドライバ（ゲート制御回路）１３
４、１３６、表示部１３８、ＰＴ板（プリント基板）１
６０、コモン電極１６２、コネクタ１６４、ＴＡＢ−Ｉ
Ｃ１６６、制御ＩＣ１６８、及び、共通信号線Ｄ００１
〜Ｄ３００等を有する。ＴＡＢ−ＩＣ１６６は、図１４
の外部ドライバＬＳＩ１３２に相当するＩＣチップであ
る。ＰＴ板１６０に設けられた制御ＩＣ１６８は、内部
に図示しないゲートアレイ、ラインメモリ、及び、タイ
ミング回路等を含み、液晶表示装置１３０内の各部を制
御する。ＰＴ板１６０は、表示部１３８と同一平面に設
けられている。このため、液晶表示装置１３０の薄型化
が実現されている。なお、液晶表示装置１３０が大型の
場合、ＴＡＢ−ＩＣ１６６を２個以上設けるようにして
もよい。例えば、液晶表示装置１３０が備える表示部１
３８が画素数１６００×１２００のＵＸＧＡ(Ultra eXt
ended Graphics Array) 型や、画素数２０４８×１５３
６のＱＸＧＡ(Quadrable eXtended Graphics Array) 型
のような大型超高詳細パネルの場合、２個以上のＴＡＢ
−ＩＣ１６６を設けることにより、ＴＡＢ−ＩＣ１６６
の駆動能力不足の解消や共通信号線Ｄ００１〜Ｄ３００
の負荷の軽減を図ることができる。

【００８８】なお、上記第１〜第５実施例で示したアナ
ログスイッチである画素ａＳＷ５４、画素ａＳＷ５４
ａ、ＴＦＴ２を点順次駆動される液晶表示装置に適用し
てもよい。続いて、本発明の第６実施例である液晶表示
装置１８０について説明する。図２０は、第６実施例の
液晶表示装置１８０を説明するための原理図である。

【００８９】図２０に示すように、第６実施例の液晶表
示装置１８０では、１本の走査線２６がｎ分割され、そ
れぞれがｎ本のブロック制御線Ｂ１〜Ｂｎの何れかに接
続されている点に特徴を有する。このような構成では、
ブロック制御線Ｂ１〜Ｂｎを介してブロック制御信号Ｖ
ｂを供給し、走査線２６に接続された図示しない画素セ
ルを制御することが可能となる。すなわち、液晶表示装
置１８０においてアナログスイッチは不要となり、液晶
表示装置１８０の更なる小型化が可能となる。

【００９０】図２１は、液晶表示装置１８０が備える表
示部１７０の原理図である。図２１に示すように、表示
部１７０は、ｎ個の第１〜第ｎブロックに分割されてい
る。また、表示部１７０内には、マトリクス状にｎ本の
ブロック制御線Ｂ１〜Ｂｎと信号線２８が配列されてい
る。ブロック制御線Ｂ１〜Ｂｎは、表示部１７０の各行
毎にそれぞれ配列されている。また、信号線２８は、各
ブロックにｍ本ずつ配列されている。そして、ブロック
制御線Ｂ１〜Ｂｎと信号線２８の各交点には、画素セル
１７２が配設されている。従って、表示部１７０の１行
あたりの水平画素セル数はｍ×ｎ個である。

【００９１】画素セル１７２は、画素ＴＦＴ３２、画素
セル３４、及び、蓄積容量３６を有する。画素ＴＦＴ３
２のゲート電極は、ブロック制御線Ｂ１〜Ｂｎの何れか
に接続され、ソース電極は信号線２８に接続され、ドレ
イン電極は画素セル３４及び蓄積容量３６に接続されて
いる。より具体的には、例えば、第１ブロックの第１行
目に配設された画素ＴＦＴ３２のゲート電極は、第１行
目に配設されたブロック制御線Ｂ１に接続され、第１ブ
ロックの第２行目に配設された画素ＴＦＴ３２のゲート
電極は、第２行目に配設されたブロック制御線Ｂ１に接
続されている。また、第２ブロックの第１行目に配設さ
れた画素ＴＦＴ３２のゲート電極は、第１行目に配設さ
れたブロック制御線Ｂ２に接続され、第２ブロックの第
２行目に配設された画素ＴＦＴ３２のゲート電極は、第
２行目に配設されたブロック制御線Ｂ２に接続されてい
る。

【００９２】図２２は、第６実施例である液晶表示装置
１８０の構成図である。図２２に示すように、液晶表示
装置１８０は、ブロック制御回路１８２、１８４、及
び、表示部１７０等を有する。表示部１７０内の信号線
２８には、ビデオ信号線Ｄ１〜Ｄｍの何れかが接続され
ている。例えば、各ブロックの第１列目に配列された信
号線２８にはビデオ信号線Ｄ１が接続され、第２列目に
配列された信号線２８にはビデオ信号線Ｄ２が接続さ
れ、第ｍ列目に配列された信号線２８にはビデオ信号線
Ｄｍが接続されている。なお、図２２に示す液晶表示装
置１８０が備える画素セル１７２は、２つの画素ＴＦＴ
３２を有するダブルゲートタイプの画素セルである。

【００９３】図２２に示すブロック制御回路１８２、１
８４は、ブロック制御信号Ｖｂを生成する。そして、ブ
ロック制御回路１８２、１８４は、所定のタイミングで
順次ブロック制御線Ｂ１〜Ｂｎを介して第１〜第ｎブロ
ック内の画素セル１７２に対してブロック制御信号Ｖｂ
を供給する。これによって、第１〜第ｎブロックは順次
活性化される。また、画素セル１７２には、所定のタイ
ミングでビデオ信号線Ｄ１〜Ｄｍから信号線２８を介し
て表示信号Ｖｓが供給される。

【００９４】続いて、図２２及び図２３を用いて液晶表
示装置１８０の動作説明を行う。図２３は、液晶表示装
置１８０の動作タイミング図である。図２３に示すよう
に、先ず、１ブロック制御期間Ｔｂの間、図２２に示す
ブロック制御回路１８２、１８４からブロック制御線Ｂ
１を介してハイレベルのブロック制御信号Ｖｂが供給さ
れ、第１ブロック内の画素セル１７０が活性化される。
この時、ビデオ信号線Ｄ１〜Ｄｍから信号線２８を介し
てブロックＢ１内の画素セル１７２に表示信号Ｖｓが供
給される。この結果、第１ブロックに配設された画素セ
ル１７２内の液晶セル３４及び蓄積容量３６に表示信号
Ｖｓが書き込まれる。

【００９５】次に、１ブロック制御期間Ｔｂの間、第１
ブロックの隣にある第２ブロック内の画素セル１７２に
対してハイレベルのブロック制御信号Ｖｂが供給され、
第２ブロック内の画素セル１７２が活性化される。この
時、ビデオ信号線Ｄ１〜Ｄｍから信号線２８を介して第
２ブロック内の画素セル１７２に表示信号Ｖｓが供給さ
れる。この結果、第２ブロックに配設された画素セル１
７２内の液晶セル３４及び蓄積容量３６に表示信号Ｖｓ
が書き込まれる。

【００９６】上記のような動作が繰り返され、第ｎブロ
ック内の液晶セル３４及び蓄積容量３６にも表示信号Ｖ
ｓが書き込まれると、次に、ブランキング期間Ｔｂｋと
なる。そして、ブランキング期間Ｔｂｋの開始後、時間
Ｔｂｋが経過すると、１水平走査期間Ｔｈが終了とされ
る。１水平走査期間Ｔｈが終了すると、次の走査が行わ
れ、再び第１ブロックから第ｎブロックまで順次表示信
号Ｖｓが与えられていく。

【００９７】上述の如く、液晶表示装置１８０では、表
示部１７０がｎブロックに分割され、各ブロック内の画
素セル１７２は、ブロック制御線Ｂ１〜Ｂｎを介して与
えられるブロック制御信号Ｖｂによってそれぞれ制御さ
れる。このため、液晶表示装置１８０内にアナログスイ
ッチや信号線側駆動回路を設ける必要が無い。従って、
液晶表示装置１８０の更なる小型化、軽量化が実現され
る。

【００９８】図２４は、本発明の第７実施例の液晶表示
装置１９０の構成図である。液晶表示装置１９０は、Ｓ
ＶＧＡ(Super Video Graphics Array)型の液晶表示装置
であり、第６実施例の液晶表示装置１８０の具体的応用
例を示す。図２４に示すように、液晶表示装置１９０
は、表示信号供給回路１９２、左側ドライバ１９４、右
側ドライバ１９６、及び、表示部１９８等を有する。表
示信号供給回路１９２は、図１４に示す外部ドライバＬ
ＳＩ１３２に相当する表示信号Ｖｓの供給回路である。
表示部１９８は、８つの第１〜第８ブロックに分割され
ている。また、表示部１９８内には、、マトリクス状に
ブロック制御線Ｂ１〜Ｂ８と信号線ｄ００１〜ｄ３００
が配列されている。第１〜第４ブロック内のブロック制
御線Ｂ１〜Ｂ４は、左側ドライバ１９４に接続され、第
５〜第８ブロック内のブロック制御線Ｂ５〜Ｂ８は、右
側ドライバ１９６に接続されている。また、各ブロック
に配列された信号線ｄ００１〜ｄ３００は、それぞれ表
示部１９８外で対応するビデオ信号線（共通信号線）Ｄ
００１〜Ｄ３００に接続されている。

【００９９】図２５は、第７実施例の液晶表示装置１９
０が備える表示部１９８の構成図である。図２５に示す
ように、表示部１９８は、８つの第１〜第８ブロックに
分割されている。ブロック制御線Ｂ１〜Ｂ８は、表示部
１９８の画素セル行毎にそれぞれ配設されている。ブロ
ック制御線Ｂ１〜Ｂ８と信号線ｄ００１〜ｄ３００の各
交点には、画素セル２００が配設されている。表示部１
９８における水平画素数ｎは、ｎ＝３００×８＝２４０
０である。

【０１００】画素セル２００は、画素ＴＦＴ３２と画素
セル３４、蓄積容量３６を有する。画素ＴＦＴ３２のゲ
ート電極は、ブロック制御線Ｂ１〜Ｂ８の何れかに接続
され、ソース電極は信号線ｄ００１〜ｄ３００の何れか
に接続され、ドレイン電極は画素セル３４及び蓄積容量
３６に接続されている。より具体的には、例えば、第１
ブロックの第１行目に配設された画素セル２００のゲー
ト電極は、第１行目に配設されたブロック制御線Ｂ１に
接続され、第１ブロックの第２行目に配設された画素セ
ル２００のゲート電極は、第２行目に配設されたブロッ
ク制御線Ｂ１に接続されている。また、第２ブロックの
第１行目に配設された画素セル２００のゲート電極は、
第１行目に配設されたブロック制御線Ｂ２に接続され、
第２ブロックの第２行目に配設された画素セル２００の
ゲート電極は、第２行目に配設されたブロック制御線Ｂ
２に接続されている。同様に、第５ブロックの第１行目
に配設された画素セル２００のゲート電極は、第１行目
に配設されたブロック制御線Ｂ５に接続され、第５ブロ
ックの第２行目に配設された画素セル２００のゲート電
極は、第２行目に配設されたブロック制御線Ｂ５に接続
されている。また、第６ブロックの第１行目に配設され
た画素セル２００のゲート電極は、第１行目に配設され
たブロック制御線Ｂ６に接続され、第２ブロックの第２
行目に配設された画素セル２００のゲート電極は、第２
行目に配設されたブロック制御線Ｂ６に接続されてい
る。

【０１０１】また、各ブロックの第１列目に配列された
画素セル２００は、信号線ｄ００１に接続され、第２列
目に接続された画素セル２００は、信号線ｄ００２に接
続されている。また、各ブロックの第３００列目に接続
された画素セル２００は、信号線ｄ３００に接続されて
いる。なお、画素セル２００は、図２２に示すようなダ
ブルゲートタイプとしてもよい。

【０１０２】上述の如く、液晶表示装置１９０では、表
示部１９８が８ブロックに分割され、各ブロック内の画
素セル２００は、ブロック制御線Ｂ１〜Ｂ８を介して与
えられるブロック制御信号Ｖｂによってそれぞれ制御さ
れる。このため、液晶表示装置１９０内にアナログスイ
ッチや信号線側駆動回路を設ける必要が無い。また、第
１〜第４ブロック内の画素セル２００は、ブロック制御
線Ｂ１〜Ｂ４を介して左側ドライバ１９４により制御さ
れ、第５〜第８ブロック内の画素セル２００は、ブロッ
ク制御線Ｂ５〜Ｂ８を介して右側ドライバ１９６によっ
て制御される。このように、各画素セル２００内には、
ブロック制御線Ｂ１〜Ｂ４、又は、ブロック制御線Ｂ５
〜Ｂ８の何れか一方の４本のみを配設すればよく、画素
セル２００の面積の縮小化が可能である。従って、第７
実施例によれば、液晶表示装置の更なる小型化、軽量化
が可能となる。

【０１０３】次に、図２４〜図２６を用いて液晶表示装
置１９０の動作説明を行う。図２６は、液晶表示装置１
９０の動作タイミング図である。図２６に示すように、
表示部１９８に対して左側ドライバ１９４からブロック
制御線Ｂ１を介してハイレベルのブロック制御信号Ｖｂ
が供給されると、先ず、１ブロック制御期間Ｔｂ（例え
ば、２．５μｓ）の間、第１ブロックの画素セル２００
が活性化される。この時、第１ブロック内の画素セル２
００には、表示信号供給回路１９２から信号線ｄ００１
〜ｄ３００を介してハイレベルの表示信号Ｖｓが与えら
れる。そして、表示信号Ｖｓは、第１ブロックの画素セ
ル２００内の液晶セル３４及び蓄積容量３６に書き込ま
れる。

【０１０４】次に、１ブロック制御期間Ｔｂの間、第１
ブロックの隣にある第２ブロック内の画素セル２００に
対して左側ドライバ１９４からハイベルのブロック制御
信号Ｖｂが供給される。この結果、第２ブロックの画素
セル２００が活性化される。この時、第２ブロックの画
素セル２００には、表示信号供給回路１９２から信号線
ｄ００１〜ｄ３００を介してハイレベルの表示信号Ｖｓ
が与えられる。そして、表示信号Ｖｓは、第２ブロック
の画素セル２００内の液晶セル３４及び蓄積容量３６に
書き込まれる。

【０１０５】このように第１〜第４ブロック内の画素セ
ル２００は、左側ドライバ１９４から与えられるブロッ
ク制御信号Ｖｂにより制御される。そして、第４ブロッ
クの画素セル２００内の液晶セル３４及び蓄積容量３６
に表示信号Ｖｓが書き込まれると、次の１ブロック制御
期間Ｔｂにおいて、第５ブロック内の画素セル２００に
対して右側ドライバ１９６からハイレベルのブロック制
御信号Ｖｂが供給される。この時、第５ブロック内の画
素セル２００には、表示信号供給回路１９２から信号線
ｄ００１〜ｄ３００を介してハイレベルの表示信号Ｖｓ
が与えられる。そして、表示信号Ｖｓは、第５ブロック
においてオン状態の画素セル２００内の液晶セル３４及
び蓄積容量３６に書き込まれる。このように第５〜第８
ブロック内の画素セル２００は、右側ドライバ１９６か
ら与えられるブロック制御信号Ｖｂにより制御される。

【０１０６】上記動作が繰り返され、第８ブロック内の
液晶セル３４及び蓄積容量３６にも表示信号Ｖｓが書き
込まれると、次に、ブランキング期間Ｔｂｋ（例えば、
５．０μｓ）となる。そして、ブランキング期間Ｔｂｋ
の開始後、時間Ｔｂｋが経過すると、１水平走査期間Ｔ
ｈ（例えば、２５μｓ）が終了とされる。１水平走査期
間Ｔｈが終了すると、再び、第１ブロックから第８ブロ
ックまで順次表示信号Ｖｓが与えられていく。

【０１０７】なお、ブロック制御信号Ｖｂが供給される
ブロックの順序は、上記例に限らず、他の順序でブロッ
クが順次活性化されるようにしてもよい。図２７は、本
発明の第８実施例である液晶表示装置２１０の構成図で
ある。図２７に示すように、液晶表示装置２１０は、ゲ
ート側ドライバ回路２１２、表示部２１４、信号供給線
Ｃ１〜Ｃｍ等を有する。

【０１０８】表示部２１４は、第１〜第ｎブロックに分
割されている。表示部２１４内には、複数の走査線２６
及び共通信号線Ｄ１〜Ｄｍが互いに平行に配列されてい
る。走査線２６は、ゲート側ドライバ回路２１２に接続
されている。また、複数の共通信号線Ｄ１〜Ｄｍは、そ
れぞれ対応する信号供給線Ｃ１〜Ｃｍに接続されてい
る。また、表示部２１４内には、走査線２６及び共通信
号線Ｄ１〜Ｄｍに対して垂直に複数の信号線２８が設け
られている。更に、走査線２６と信号線２８の各交点に
は、画素セル２１６が設けられている。信号供給線Ｃ１
〜Ｃｍは、例えば、ＴＡＢ−ＩＣ内に設けられており、
所定のタイミングで表示信号Ｖｓを表示部２１４内に供
給する。液晶表示装置２１０は、例えば、図２に示す液
晶表示装置４０と同様にブロック選択順次駆動される。
なお、図２７には、各信号供給線Ｃ１〜Ｃｍに対してそ
れぞれ４本の共通信号線Ｄ１〜Ｄｍが接続されている例
を示しているが、表示部２１４内に設けられる共通信号
線Ｄ１〜Ｄｍの本数はこれに限らず、垂直画素セル数に
応じて適宜設定されるものとする。

【０１０９】上述の如く、液晶表示装置２１０では、共
通信号線Ｄ１〜Ｄｍは、表示部２１４内に分散して設け
られている。このため、液晶表示装置２１０の額縁サイ
ズの更なる小型化が実現される。図２８は、第８実施例
の液晶表示装置２１０が備える表示部２１４の構成を説
明するための図である。図２８には、表示部２１４内に
設けられた４本の共通信号線Ｄ１と信号供給線Ｃ１を代
表して示している。

【０１１０】図２８に示すように、信号供給線Ｃ１には
走査線２６と平行に配列された４本の共通信号線Ｄ１が
接続されている。また、４本の共通信号線Ｄ１は、それ
ぞれ各ブロックの１列目に配列された信号線２８に接続
されている。すなわち、１本の共通信号線Ｄ１は、各ブ
ロック内の１列目に配列された合計ｎ個の画素セル２１
６と接続されている。このような構成の表示部２１４で
は、画素セル２１６に対して複数のルートで表示信号Ｖ
ｓが供給される。この結果、表示部２１４の配線抵抗が
小さくなり、表示部２１４の上側と下側の抵抗値が平均
化される。従って、表示部２１４へ供給される表示信号
Ｖｓのフレーム反転時における表示部２１４の上下の抵
抗値の差に起因した上下傾斜表示が抑制される。また、
表示部２１４では、画素セル２１６に対して、複数のル
ートで表示信号Ｖｓが供給されるので冗長性が確保され
ている。

【０１１１】図２９は、第８実施例の液晶表示装置２１
０が備える画素セル２１６の構成図である。ここでは、
共通信号線Ｄ１に接続された画素セル２１６の構成を示
す。図２９に示すように、画素セル２１６は、画素ＴＦ
Ｔ２１８、液晶セル３４、蓄積容量３６等を有する。画
素セル２１６内では、走査線２６と共通信号線Ｄ１が平
行に配列されており、信号線２８と共通信号線Ｄ１が互
いに垂直に配列されている。また、画素セル２１６内に
おいて、信号線２８と共通信号線Ｄ１は接続されてい
る。画素ＴＦＴ２１８のゲート電極は走査線２６に接続
され、画素ＴＦＴ２１８のソース電極は信号線２８に接
続され、画素ＴＦＴ２１８のドレイン電極は液晶セル３
４及び蓄積容量３６に接続されている。

【０１１２】液晶表示装置２１０の駆動時に図２８に示
す信号供給線Ｃ１から供給された表示信号Ｖｓは、画素
セル２１６内において共通信号線Ｄ１に接続された信号
線２８から走査信号Ｖｇによってオン状態とされた画素
ＴＦＴ２１８を介して液晶セル３４及び蓄積容量３６に
書き込まれる。そして、書き込まれた信号電圧と共通電
極電位Ｖｃｏｍとの電位差に基づき液晶表示が行われ
る。

【０１１３】図３０は、本発明の第９実施例の液晶表示
装置２２０の構成図である。液晶表示装置２２０は、Ｘ
ＧＡ(eXtended Graphics Array) 型の液晶表示装置であ
り、第８実施例の液晶表示装置２１０の具体的応用例で
ある。図３０に示すように、液晶表示装置２２０は、ゲ
ート制御回路２２２、表示部２２４等を有する。表示部
２２４は、第１〜第８ブロックに分割されている。ま
た、表示部２２４内には、マトリクス状に７６８本（３
８４本×２）の走査線２６、及び、３０７２本（３８４
本×８ブロック）の信号線２８が配列されている。ま
た、表示部２２４の上半分と下半分には、それぞれ走査
線２６と平行に共通信号線Ｄ００１〜Ｄ３８４が配列さ
れている。

【０１１４】表示部２２４の上半分に配列された共通信
号線Ｄ００１〜Ｄ３８４は、ＴＡＢ−ＩＣ２２３に接続
され、表示部２２４の下半分に配列された共通信号線Ｄ
００１〜Ｄ３８４は、ＴＡＢ−ＩＣ２２５に接続されて
いる。一方、７６８本の走査線２６は、ゲート制御回路
２２２に接続されている。また、ゲート制御回路２２２
には、ゲート制御回路引き出し線２２１が接続されてい
る。

【０１１５】表示部２２４内において、走査線２６と信
号線２８との各交点には、画素セル２２６が設けられて
いる。また、各ブロック内の画素セル２２６には、それ
ぞれブロック制御線Ｂ１〜Ｂ８が接続されている。例え
ば、第１ブロック内の画素セル２２６には、ブロック制
御線Ｂ１が接続され、第２ブロック内の画素セル２２６
には、ブロック制御線Ｂ２が接続され、第８ブロック内
の画素セル２２６には、ブロック制御信号Ｂ８が接続さ
れている。各ブロック内の画素セル２２６には、図示し
ないブロック制御回路から所定のタイミングでブロック
制御線Ｂ１〜Ｂ８を介してそれぞれブロック制御信号Ｖ
ｓが供給される。液晶表示装置２１０は、例えば、図２
に示す液晶表示装置４０と同様にブロック選択順次駆動
される。

【０１１６】上述の如く、液晶表示装置２２０では、共
通信号線Ｄ００１〜Ｄ３００は、表示部２２４内に分散
して設けられている。このため、液晶表示装置２２０の
額縁サイズの更なる小型化が実現される。図３１は、第
９実施例の液晶表示装置２２０が備える表示部２２４の
構成を説明するための図である。図３１には、表示部２
２４内に設けられた共通信号線Ｄ００１、Ｄ３８４と信
号供給線Ｃ００１、Ｃ３８４を代表して示している。

【０１１７】図３１に示すように、表示部２２４は、第
１〜第８ブロックに分割されている。そして、各ブロッ
クには、信号線ｄ００１〜ｄ３８４が配列されている。
共通信号線Ｄ００１、Ｄ３８４は、それぞれ信号供給線
Ｃ００１、Ｃ３８４に接続されている。また、共通信号
線Ｄ００１、Ｄ３８４は、それぞれ対応する信号線２８
に接続されている。

【０１１８】表示部２２４の上半分では、上側から順に
共通信号線Ｄ００１、・・・、Ｄ３８４が配列されてい
る。そして、共通信号線Ｄ００１は、各ブロックの第１
列目に配列された８本の信号線ｄ００１と接続されてお
り、共通信号線Ｄ３８４は、各ブロックの第３８４列目
に配列された８本の信号線ｄ３８４と接続されている。
一方、表示部２２４の下半分では、上側から順に共通信
号線Ｄ３８４、・・・、Ｄ００１が配列されている。そ
して、共通信号線Ｄ００１は、各ブロックの第１列目に
配列された８本の信号線ｄ００１と接続されており、共
通信号線Ｄ３８４は、各ブロックの第３８４列目に配列
された８本の信号線ｄ３８４と接続されている。このよ
うに、表示部２２４では、共通信号線Ｄ００１、・・
・、Ｄ３８４が上下対称に配列されている。

【０１１９】なお、表示部２２４内に設けられる共通信
号線Ｄ００１〜Ｄ３８４の本数は、垂直画素セル数に応
じて決定される。このような構成の表示部２２４では、
画素セル２２６に対して複数のルートで表示信号Ｖｓが
供給される。この結果、表示部２２４の配線抵抗が小さ
くなり、表示部２２４の上側と下側の抵抗値が平均化さ
れる。従って、表示部２２４へ供給される表示信号Ｖｓ
のフレーム反転時における表示部２２４の上下の抵抗値
の差に起因した上下傾斜表示が抑制される。また、画素
セル２２６に対して、複数のルートで表示信号Ｖｓが供
給されるので冗長性が確保されている。

【０１２０】図３２は、第９実施例の液晶表示装置２２
０が備える画素セル２２６の構成図である。ここでは、
表示部２２４の第１ブロック内の１行目に配設された画
素セル２２６の構成を示す。図３２に示すように、画素
セル２２６は、ＴＦＴ１、２、液晶セル３４、蓄積容量
３６等を有する。画素セル２２６内では、走査線２６と
共通信号線Ｄ１及び共通容量線２２８が平行に配列され
ており、信号線２８とブロック制御線Ｂ１が共通信号線
Ｄ１に対して垂直に配列されている。また、画素セル２
２６内では、信号線２８と共通信号線Ｄ１は接続されて
いる。

【０１２１】ＴＦＴ１のゲート電極は走査線２６に接続
され、ドレイン電極は液晶セル３４と蓄積容量３６に接
続されている。また、ＴＦＴ２のゲート電極は、ブロッ
ク制御線Ｂ１に接続され、ソース電極は信号線２８に接
続され、ドレイン電極はＴＦＴ１に接続されている。図
３０に示すＴＡＢ−ＩＣ２３３から供給された表示信号
Ｖｓは、画素セル２２６内において、共通信号線Ｄ１に
接続された信号線２８に与えられ、更に、ブロック制御
信号Ｖｂによりオン状態とされたＴＦＴ２及び走査信号
Ｖｇによりオン状態とされたＴＦＴ１を介して液晶セル
３４及び蓄積容量３６に書き込まれる。そして、書き込
まれた信号電圧と共通電極電位Ｖｃｏｍとの電位差に基
づき液晶表示が行われる。

【０１２２】図３３は、第９実施例の液晶表示装置２２
０が備える画素セル２２６のレイアウト図である。ここ
では、表示部２２４の第１行目に配列された画素セル２
２６のレイアウトを示す。図３３に示すように、画素セ
ル２２６は、走査線２６、信号線２８、ブロック制御線
Ｂ１、共通容量線２２８、共通信号線Ｄ１、ＴＦＴ１、
２、蓄積容量３６の他、反射電極２３２、画素コンタク
ト１４８等を含む。また、信号線２８と共通信号線Ｄ１
と交点には、信号線接続点２３０が設けられている。な
お、図３３に示すＴＦＴ１、２は、共にシングルゲート
構成であるが、ＴＦＴ１、２の一方、又は、両方をダブ
ルゲート構成にしてもよい。

【０１２３】図３３に示すように、ブロック制御線Ｂ１
は、信号線２８と平行に配列され、共通信号線Ｄ１及び
共通容量線２２８は、走査線２６と平行に配列されてい
る。画素セル２２６は、走査線２６と平行に設けられた
共通信号線Ｄ１を有する点に特徴がある。ここで、ブロ
ック制御線Ｂ１と信号線２８は同じ金属素材で形成さ
れ、共通容量線２２８と走査線２６及び共通信号線Ｄ１
は同じ金属素材で形成されているものとする。

【０１２４】なお、ＴＦＴ１、２のチャネル幅Ｗとチャ
ネル長Ｌは、要求されるＴＦＴ１、２のオン電流の大き
さに応じて適宜設定される。図３４は、第９実施例の液
晶表示装置２２０の実装例を示す図である。液晶表示装
置２２０は、低温ｐ−ＳｉＴＦＴを用いた反射型液晶表
示装置であり、ゲート制御回路２２２、表示部２２４、
ＴＡＢ−ＩＣ２２３、２２５、ＴＦＴ基板２４６、及
び、対向基板２４８等を有する。

【０１２５】液晶表示装置２２０の主な仕様を表１に示
す。

【０１２６】

【表１】

【０１２７】液晶表示装置２２０では、従来表示部２２
４の周辺に配設されていた図示しない共通信号線Ｄ００
１〜Ｄ３８４が表示部２２４内に分散して設けられてい
る。このため、表１に示すように、上下額縁サイズ及び
左右額縁サイズが非常に狭い液晶表示装２２０が実現さ
れている。なお、第６〜第９実施例で説明した本発明の
原理は、従来例の液晶表示装置１０のように複数のアナ
ログスイッチ２４が表示部１８外に集中して設けられた
液晶表示装置に適用してもよい。

【０１２８】また、第１〜第９実施例で説明した本発明
の原理は、液晶パネル以外のアクティブマトリクス型フ
ラットパネルにも適用してもよい。例えば、本発明の原
理は、アクティブ型有機ＥＬ(Electro Luminescent) パ
ネル等の光電変換パネルに適用してもよい。上記実施例
において、画素ＴＦＴ３２、ＴＦＴ１が特許請求の範囲
に記載の画素トランジスタに相当し、ブロック制御線Ｂ
１〜Ｂｎ、ブロック制御信号Ｖｂ、及び、画素ａＳＷ５
４、５４ａがそれぞれ特許請求の範囲に記載のアナログ
スイッチ制御線、アナログスイッチ制御信号、及び、ア
ナログスイッチに相当する。また、ブロック制御線Ｎ、
Ｐがそれぞれ特許請求の範囲に記載の第１及び第２の制
御線に相当し、外部制御回路１４２が特許請求の範囲に
記載のアナログスイッチ制御回路に相当する。

【０１２９】

【発明の効果】上述の如く、請求項１〜１１記載の発明
では、各画素セル内にアナログスイッチが設けられてい
るので、表示部周辺にアナログスイッチを配設する必要
が無く、液晶表示装置の額縁サイズの縮小が可能とな
る。従って、本発明によれば、液晶表示装置の小型化、
軽量化等を実現することができる。

【０１３０】また、本発明の液晶表示装置では、各画素
セル内にアナログスイッチが分散して設けられているの
で、１つのアナログスイッチに１列分の複数の画素セル
が接続された上記従来例に比してアナログスイッチの負
荷が小さい。このため、本発明では、従来例に比してア
ナログスイッチのチャネル幅Ｗを狭くすることができ
る。アナログスイッチのチャネル幅Ｗを狭くすること
で、液晶表示装置の製造時における欠陥発生率が低減
し、製造歩留りが向上する。また、アナログスイッチの
チャネル幅Ｗが狭いと、液晶表示装置の動作時における
アナログスイッチの発熱や劣化が抑制される。従って、
本発明によれば、液晶表示装置の信頼性の向上を実現す
ることができる。

【０１３１】更に、本発明の液晶表示装置では、アナロ
グスイッチが画素セル毎に分散して設けられているの
で、アナログスイッチの特性のバラツキに起因して、画
素セルの列毎に表示信号の有効書き込み時間が異なると
いうことがない。従って、本発明の液晶表示装置によれ
ば、従来例のように画素セル列毎に液晶表示の輝度が異
なる、いわゆる縦縞模様と呼ばれる表示不良モードが発
生せず、高品質な液晶表示を実現することができる。

【０１３２】また、請求項１２及び１３記載の発明で
は、表示部が複数のブロックに分割され、各ブロック内
の画素セルは、対応するブロック制御線を介して与えら
れるブロック制御信号によってそれぞれ選択的に制御さ
れる。このため、本発明の液晶表示装置内には、アナロ
グスイッチや信号線側駆動回路を設ける必要が無い。従
って、本発明によれば、液晶表示装置の更なる小型化、
軽量化を実現することができる。

【０１３３】また、請求項１４〜１９記載の発明では、
従来表示部の周辺に設けられていた共通信号線が表示部
内に分散して設けられているため、液晶表示装置の額縁
サイズの更なる小型化が実現される。また、走査信号に
より選択された画素セルに対して、複数の信号線及び共
通信号線を介して表示信号が供給されるので、表示内の
配線抵抗が小さくなり、表示部の上側と下側の抵抗値が
平均化される。この結果、表示部へ供給される表示信号
のフレーム反転時における表示部の上下の抵抗値の差に
起因した上下傾斜表示が防止される。

【図面の簡単な説明】

【図１】従来例の液晶表示装置の構成図である。

【図２】本発明の第１実施例である液晶表示装置の構成
図である。

【図３】第１実施例の表示部の第１ブロック内に設けら
れた画素セルの構成図である。

【図４】表示信号Ｖｓ、走査信号Ｖｇ、ブロック制御信
号Ｖｂ、及び、画素信号Ｖｐの波形図である。

【図５】第１実施例の液晶表示装置の動作タイミング図
である。

【図６】第１実施例の液晶表示装置が備えるブロック制
御回路の構成例を示す図である。

【図７】ブロック制御回路が有するＤフリップフロップ
の構成例を示す図である。

【図８】ブロック制御回路が有するインバータの構成例
を示す図である。

【図９】第１実施例の液晶表示装置が備えるゲート制御
回路の構成例を示す図である。

【図１０】第２実施例の画素セルの構成図である。

【図１１】第３実施例の液晶表示装置の構成図である。

【図１２】第３実施例の表示部の第１ブロック内に設け
られた画素セルの構成図である。

【図１３】第４実施例の画素セルの構成図である。

【図１４】第５実施例の液晶表示装置の構成図である。

【図１５】第５実施例の表示部の第１ブロック内に設け
られた画素セルの構成図である。

【図１６】第５実施例の液晶表示装置が備える画素セル
のレイアウト図である。

【図１７】第５実施例の液晶表示装置が備える画素セル
の断面図である。

【図１８】第５実施例の液晶表示装置の動作タイミング
図である。

【図１９】第５実施例の液晶表示装置の実装例を示す図
である。

【図２０】第６実施例の液晶表示装置を説明するための
原理図である。

【図２１】第６実施例の液晶表示装置が備える表示部の
原理図である。

【図２２】第６実施例の液晶表示装置の構成図である。

【図２３】第６実施例の液晶表示装置の動作タイミング
図である。

【図２４】第７実施例の液晶表示装置の構成図である。

【図２５】第７実施例の液晶表示装置が備える表示部の
構成図である。

【図２６】第７実施例の液晶表示装置の動作タイミング
図である。

【図２７】第８実施例の液晶表示装置の構成図である。

【図２８】第８実施例の液晶表示装置が備える表示部の
構成を説明するための図である。

【図２９】第８実施例の液晶表示装置が備える画素セル
の構成図である。

【図３０】第９実施例の液晶表示装置の構成図である。

【図３１】第９実施例の液晶表示装置が備える表示部の
構成を説明するための図である。

【図３２】第９実施例の液晶表示装置が備える画素セル
の構成図である。

【図３３】第９実施例の液晶表示装置が備える画素セル
のレイアウト図である。

【図３４】第９実施例の液晶表示装置の実装例を示す図
である。

【符号の説明】

１０、４０、１２０、１３０、１８０、１９０、２１
０、２２０ 液晶表示装置 １２、４２ 信号線側駆動回路 １４、１６ ゲート側駆動回路 １８、４８ 表示部 ２０ シフトレジスタ回路 ２２ バファー回路 ２４ アナログスイッチ ２６ 走査線 ２８ 信号線 ３０、５２ 画素セル ３２ 画素ＴＦＴ ３４ 液晶セル ３６ 蓄積容量 ４４、４６ ゲート制御回路 ５０ ブロック制御回路 ５４、５４ａ 画素ａＳＷ ５６ シフトレジスタ回路 ５８ バファー回路 １３２ 外部ドライバＬＳＩ １６６、２２３、２２５ ＴＡＢ−ＩＣ Ｂ１〜Ｂｎ ブロック制御線 Ｄ１〜Ｄｎ ビデオ信号線 Ｖａ アナログスイッチ制御信号 Ｖｂ ブロック制御信号 Ｖｇ 走査信号 Ｖｓ 表示信号

フロントページの続き Ｆターム(参考） 2H092 JA24 JA34 JB22 JB31 JB67 KA04 NA01 NA12 NA28 NA29 PA06 2H093 NA31 NA44 NC22 ND05 ND42 ND46 ND48 ND49 ND53 5C006 AA01 AC11 AC28 AF42 AF44 AF71 AF73 BB14 BB16 BC06 BC20 BF03 BF04 BF06 BF24 BF26 BF27 BF34 EB04 FA20 FA22 FA41 GA03

Claims (19)

【特許請求の範囲】
1. 【請求項１】 表示部内に設けられた複数の画素セルに
   表示信号を与えて液晶表示を行う液晶表示装置におい
   て、 前記画素セルは、走査線を介して与えられる走査信号に
   より制御される画素トランジスタと、アナログスイッチ
   制御線を介して与えられるアナログスイッチ制御信号に
   より制御されるアナログスイッチとを有し、 表示信号は、前記走査信号及び前記アナログスイッチ制
   御信号により選択された画素セルに信号線を介して与え
   られることを特徴とする液晶表示装置。
2. 【請求項２】 請求項１記載の液晶表示装置において、
   前記アナログスイッチ制御線は、前記信号線と平行に配
   列されていることを特徴とする液晶表示装置。
3. 【請求項３】 請求項１記載の液晶表示装置において、
   前記アナログスイッチ制御線は、前記走査線と平行に配
   列されていることを特徴とする液晶表示装置。
4. 【請求項４】 請求項１記載の液晶表示装置において、 前記アナログスイッチは、第１の制御線を介して与えら
   れる第１の制御信号により制御されるＮチャネルトラン
   ジスタと、第２の制御線を介して与えられる第２の制御
   信号により制御されるＰチャネルトランジスタとを含む
   ＣＭＯＳ型トランジスタであることを特徴とする液晶表
   示装置。
5. 【請求項５】 請求項４記載の液晶表示装置において、
   前記第１及び第２の制御線は、前記信号線と平行に配列
   されていることを特徴とする液晶表示装置。
6. 【請求項６】 請求項４記載の液晶表示装置において、
   前記第１及び第２の制御線は、前記走査線と平行に配列
   されていることを特徴とする液晶表示装置。
7. 【請求項７】 請求項１〜６の何れか１項記載の液晶表
   示装置において、 更に、アナログスイッチ制御信号を生成し、該アナログ
   スイッチ制御信号を前記アナログスイッチ制御線を介し
   て前記アナログスイッチに与えるアナログスイッチ制御
   回路を有することを特徴とする液晶表示装置。
8. 【請求項８】 請求項１〜７の何れか１項記載の液晶表
   示装置において、 前記表示部は、複数のブロックに分割されており、 同一ブロック内の画素セルが有するアナログスイッチ
   は、該ブロックに対応する同一のアナログスイッチ制御
   線に接続されていることを特徴とする液晶表示装置。
9. 【請求項９】請求項１〜７の何れか１項記載の液晶表示
   装置において、 前記表示部は、複数のブロックに分割されており、 前記表示部の各行には、前記複数のブロックにそれぞれ
   対応するブロック数と等しい数のアナログスイッチ制御
   線が設けられていることを特徴とする液晶表示装置。
10. 【請求項１０】請求項８又は９記載の液晶表示装置にお
    いて、 前記複数のブロックの何れか１つが順次選択され、選択
    されたブロック内の画素セルが有するアナログスイッチ
    にアナログスイッチ制御信号が与えられることを特徴と
    する液晶表示装置。
11. 【請求項１１】請求項８〜１０の何れか１項記載の液晶
    表示装置において、 前記表示部の各ブロックにおける水平画素セル数は、整
    数２００、２４０、２５６、３００、３８４のうち、何
    れかの整数倍であることを特徴とする液晶表示装置。
12. 【請求項１２】表示部内に設けられた複数の画素セルに
    表示信号を与えて液晶表示を行う液晶表示装置におい
    て、 前記表示部は、複数のブロックに分割されており、 前記表示部の各行には、前記複数のブロックにそれぞれ
    対応するブロック数と等しい数のブロック制御線が設け
    られ、 前記画素セルは、該画素セルを含むブロックに対応する
    ブロック制御線を介して与えられるブロック制御信号に
    より制御される画素トランジスタを有し、 表示信号は、前記ブロック制御信号により選択された画
    素セルに信号線を介して与えられることを特徴とする液
    晶表示装置。
13. 【請求項１３】請求項１２記載の液晶表示装置におい
    て、前記表示部の各ブロックにおける水平画素セル数
    は、整数２００、２４０、２５６、３００、３８４のう
    ち、何れかの整数倍であることを特徴とする液晶表示装
    置。
14. 【請求項１４】表示部内に設けられた複数の画素セルに
    表示信号を与えて液晶表示を行う液晶表示装置におい
    て、 前記表示部内には、マトリクス状に接続された複数の信
    号線及び共通信号線が設けられており、 前記画素セルは、走査線を介して与えられる走査信号に
    より制御される画素トランジスタを有し、 表示信号は、前記走査信号により選択された画素セルに
    前記複数の信号線及び共通信号線を介して与えられるこ
    とを特徴とする液晶表示装置。
15. 【請求項１５】請求項１４記載の液晶表示装置におい
    て、 前記表示部は、複数のブロックに分割されており、 前記表示部の各行には、前記複数のブロックにそれぞれ
    対応するブロック数と等しい数の共通信号線が設けられ
    ていることを特徴とする液晶表示装置。
16. 【請求項１６】請求項１５記載の液晶表示装置におい
    て、前記表示部の各ブロックにおける水平画素セル数
    は、整数２００、２４０、２５６、３００、３８４のう
    ち、何れかの整数倍であることを特徴とする液晶表示装
    置。
17. 【請求項１７】表示部内に設けられた複数の画素セルに
    表示信号を与えて液晶表示を行う液晶表示装置におい
    て、 複数のブロックに分割された前記表示部内には、マトリ
    クス状に接続された複数の信号線及び共通信号線が設け
    られており、 前記画素セルは、走査線を介して与えられる走査信号に
    より制御される第１のトランジスタと、ブロック制御線
    を介して与えられるブロック制御信号により制御される
    第２のトランジスタとを有し、 表示信号は、前記走査信号及び前記ブロック制御信号に
    より選択された画素セルに前記複数の信号線及び共通信
    号線を介して与えられることを特徴とする液晶表示装
    置。
18. 【請求項１８】請求項１４〜１７の何れか１項記載の液
    晶表示装置において、前記走査線と前記複数の共通信号
    線は、平行に配列されていることを特徴とする液晶表示
    装置。
19. 【請求項１９】請求項１８記載の液晶表示装置におい
    て、前記複数の共通信号線は、前記表示部を上下に２分
    割する前記走査線と平行な中心線に対して上下対称に設
    けられていることを特徴とする液晶表示装置。