JP2000276367A - データ書込装置、データ書込方法、及び試験装置 - Google Patents
データ書込装置、データ書込方法、及び試験装置Info
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
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Abstract
(57)【要約】
【課題】 容易且つ短時間に複数の電気部品にデータを
書き込むことのできるデータ書込装置、データ書込方
法、及び試験装置を提供することを目的とする。 【解決手段】 複数のＤＵＴの少なくとも１つに書き込
むデータを複数記憶するパターンメモリ１１３と、パタ
ーンメモリ１１３から複数のＤＵＴの少なくとも１つに
書き込む複数のデータを取り出して順次発生するＡＬＰ
Ｇ１０９及びアドレスセレクタ１１１と、ＤＵＴの少な
くとも１つについて、何番目に発生するデータを当該Ｄ
ＵＴに書き込むべきかを表す順番情報を記憶する書込制
御部３８の複数のレジスタ５４Ａと、発生されたデータ
の順番をカウントする書込制御部３８のカウンタ５２
と、カウンタ５２によりカウントされたデータの順番と
順番情報とが一致する場合に、当該順番のデータを当該
順番情報に該当するＤＵＴに書き込ませる書込制御部３
８の複数のデータ書込回路５４とを備えるように構成す
る。
書き込むことのできるデータ書込装置、データ書込方
法、及び試験装置を提供することを目的とする。 【解決手段】 複数のＤＵＴの少なくとも１つに書き込
むデータを複数記憶するパターンメモリ１１３と、パタ
ーンメモリ１１３から複数のＤＵＴの少なくとも１つに
書き込む複数のデータを取り出して順次発生するＡＬＰ
Ｇ１０９及びアドレスセレクタ１１１と、ＤＵＴの少な
くとも１つについて、何番目に発生するデータを当該Ｄ
ＵＴに書き込むべきかを表す順番情報を記憶する書込制
御部３８の複数のレジスタ５４Ａと、発生されたデータ
の順番をカウントする書込制御部３８のカウンタ５２
と、カウンタ５２によりカウントされたデータの順番と
順番情報とが一致する場合に、当該順番のデータを当該
順番情報に該当するＤＵＴに書き込ませる書込制御部３
８の複数のデータ書込回路５４とを備えるように構成す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体デバイス等
の電気部品にデータを書き込むデータ書込装置、データ
書込方法、及び試験装置に関し、特に、複数の電気部品
にデータを書き込むデータ書込装置、データ書込方法、
及び試験装置に関する。
の電気部品にデータを書き込むデータ書込装置、データ
書込方法、及び試験装置に関し、特に、複数の電気部品
にデータを書き込むデータ書込装置、データ書込方法、
及び試験装置に関する。
【０００２】
【従来の技術】従来、メモリ、ＣＰＵ等の半導体デバイ
スを試験する試験装置が知られており、この試験装置に
おいては、同一の半導体デバイスを多数個同時に試験す
る多数個同時測定機能を有した試験装置が知られてい
る。多数個同時測定機能を有した試験装置では、試験対
象の複数の半導体デバイスの同一のピンに対して同一の
データを入力することにより、電気的な試験を行ってい
る。
スを試験する試験装置が知られており、この試験装置に
おいては、同一の半導体デバイスを多数個同時に試験す
る多数個同時測定機能を有した試験装置が知られてい
る。多数個同時測定機能を有した試験装置では、試験対
象の複数の半導体デバイスの同一のピンに対して同一の
データを入力することにより、電気的な試験を行ってい
る。
【０００３】図１は、従来の試験装置の構成を示す図で
ある。この試験装置１００は、パターン発生器１０１
と、ピンデータセレクタ１０３と、波形整形器１０５
と、デバイス接触部１０７とを有する。パターン発生器
１０１は、アルゴリズミックパターン発生器（ＡＬＰ
Ｇ）１０９と、アドレスセレクタ１１１と、パターンメ
モリ１１３とを有する。アルゴリズミックパターン発生
器１０９は、所定の規則に従って制御信号及びアドレス
信号を出力する。なお、アルゴリズミックパターン発生
器１０９は、所定の規則に従ってデータを出力すること
もある。アドレスセレクタ１１１は、アルゴリズミック
パターン発生器１０９から出力されたアドレス信号に基
づいてパターンメモリ１１３のアドレスを選択する。パ
ターンメモリ１１３は、各試験対象の半導体デバイス
（ＤＵＴ：device under testing）に書き込むデータを
記憶しており、アドレスセレクタ１１１により選択され
たアドレスに対応するデータを出力する。セレクタ１１
４は、ＡＬＰＧ１０９又はパターンメモリ１１３から出
力されたデータを選択してピンデータセレクタ１０３に
出力する。
ある。この試験装置１００は、パターン発生器１０１
と、ピンデータセレクタ１０３と、波形整形器１０５
と、デバイス接触部１０７とを有する。パターン発生器
１０１は、アルゴリズミックパターン発生器（ＡＬＰ
Ｇ）１０９と、アドレスセレクタ１１１と、パターンメ
モリ１１３とを有する。アルゴリズミックパターン発生
器１０９は、所定の規則に従って制御信号及びアドレス
信号を出力する。なお、アルゴリズミックパターン発生
器１０９は、所定の規則に従ってデータを出力すること
もある。アドレスセレクタ１１１は、アルゴリズミック
パターン発生器１０９から出力されたアドレス信号に基
づいてパターンメモリ１１３のアドレスを選択する。パ
ターンメモリ１１３は、各試験対象の半導体デバイス
（ＤＵＴ：device under testing）に書き込むデータを
記憶しており、アドレスセレクタ１１１により選択され
たアドレスに対応するデータを出力する。セレクタ１１
４は、ＡＬＰＧ１０９又はパターンメモリ１１３から出
力されたデータを選択してピンデータセレクタ１０３に
出力する。
【０００４】ピンデータセレクタ１０３は、ＷＥ（ライ
トイネーブル）パターンセレクタ１１５と、アドレスパ
ターンセレクタ１１７と、データパターンセレクタ１１
９とを有する。ＷＥパターンセレクタ１１５は、パター
ン発生器１０１により発生された制御信号からＷＥパタ
ーンを選択して波形整形器１０５に出力する。アドレス
パターンセレクタ１１７は、パターン発生器１０１によ
り発生されたパターンからアドレスパターンを選択して
波形整形器１０５に出力する。データパターンセレクタ
１１９は、パターン発生器１０１のパターンメモリ１１
３若しくはＡＬＰＧ１０９から発生されたデータを選択
して波形整形器１０５に出力する。
トイネーブル）パターンセレクタ１１５と、アドレスパ
ターンセレクタ１１７と、データパターンセレクタ１１
９とを有する。ＷＥパターンセレクタ１１５は、パター
ン発生器１０１により発生された制御信号からＷＥパタ
ーンを選択して波形整形器１０５に出力する。アドレス
パターンセレクタ１１７は、パターン発生器１０１によ
り発生されたパターンからアドレスパターンを選択して
波形整形器１０５に出力する。データパターンセレクタ
１１９は、パターン発生器１０１のパターンメモリ１１
３若しくはＡＬＰＧ１０９から発生されたデータを選択
して波形整形器１０５に出力する。
【０００５】波形整形器１０５は、ＷＥパターン整形器
１２１と、アドレスパターン整形器１２３と、データパ
ターン整形器１２５とを有する。ＷＥパターン整形器１
２１は、ＷＥパターンの波形を所定の形式に整形し、Ｗ
Ｅパターンを入力するためのＤＵＴのピンが接触される
デバイス接触部１０７の部位に出力する。アドレスパタ
ーン整形器１２３は、アドレスパターンの波形を所定の
形式に整形し、アドレスパターンを入力するためのＤＵ
Ｔのピンが接触されるデバイス接触部１０７の部位に出
力する。データパターン整形器１２５は、データパター
ンの波形を所定の形式に整形し、データパターンを入力
するためのＤＵＴのピンが接触されるデバイス接触部１
０７の部位に出力する。デバイス接触部１０７は、波形
整形器１０５により整形される各パターンが当該デバイ
ス接触部１０７に接触される複数のＤＵＴの所定のピン
に入力されるようになっている。
１２１と、アドレスパターン整形器１２３と、データパ
ターン整形器１２５とを有する。ＷＥパターン整形器１
２１は、ＷＥパターンの波形を所定の形式に整形し、Ｗ
Ｅパターンを入力するためのＤＵＴのピンが接触される
デバイス接触部１０７の部位に出力する。アドレスパタ
ーン整形器１２３は、アドレスパターンの波形を所定の
形式に整形し、アドレスパターンを入力するためのＤＵ
Ｔのピンが接触されるデバイス接触部１０７の部位に出
力する。データパターン整形器１２５は、データパター
ンの波形を所定の形式に整形し、データパターンを入力
するためのＤＵＴのピンが接触されるデバイス接触部１
０７の部位に出力する。デバイス接触部１０７は、波形
整形器１０５により整形される各パターンが当該デバイ
ス接触部１０７に接触される複数のＤＵＴの所定のピン
に入力されるようになっている。
【０００６】この試験装置では、パターン発生器１０１
のＡＬＰＧ１０９が制御信号及びアドレスを出力し、Ａ
ＬＰＧ１０９若しくはパターンメモリ１１３がＤＵＴに
書き込むデータを出力する。そして、ピンデータセレク
タ１０３は制御信号、アドレス及びデータのそれぞれの
パターンを選択して波形整形器１０５に出力する。波形
整形器１０５は、各パターンを所定の形式に整形して、
デバイス接触部１０７を介してデバイス接触部１０７に
接触されたＤＵＴの所定のピンに同時に入力する。従っ
て、複数の同一のＤＵＴに対して同一のデータを同時に
書き込むことができる。
のＡＬＰＧ１０９が制御信号及びアドレスを出力し、Ａ
ＬＰＧ１０９若しくはパターンメモリ１１３がＤＵＴに
書き込むデータを出力する。そして、ピンデータセレク
タ１０３は制御信号、アドレス及びデータのそれぞれの
パターンを選択して波形整形器１０５に出力する。波形
整形器１０５は、各パターンを所定の形式に整形して、
デバイス接触部１０７を介してデバイス接触部１０７に
接触されたＤＵＴの所定のピンに同時に入力する。従っ
て、複数の同一のＤＵＴに対して同一のデータを同時に
書き込むことができる。
【０００７】
【発明が解決しようとする課題】ところで、近年、フラ
ッシュメモリ、フラッシュメモリを内部に有するＬＳＩ
(large‐scale integrated circuit)、ＣＰＵ（central
processing unit）等の半導体デバイスにおいては、各
半導体デバイス毎に独自の識別情報（ＩＤ情報）を持た
せて、各半導体デバイスを識別するために用いられるよ
うになってきている。このため、同一の半導体デバイス
であっても、各半導体デバイス毎に異なった情報を書き
込む必要が生じる。
ッシュメモリ、フラッシュメモリを内部に有するＬＳＩ
(large‐scale integrated circuit)、ＣＰＵ（central
processing unit）等の半導体デバイスにおいては、各
半導体デバイス毎に独自の識別情報（ＩＤ情報）を持た
せて、各半導体デバイスを識別するために用いられるよ
うになってきている。このため、同一の半導体デバイス
であっても、各半導体デバイス毎に異なった情報を書き
込む必要が生じる。
【０００８】ここで、上記従来の試験装置を用いて各半
導体デバイス毎に異なった情報を書き込むことを考慮す
る。従来の試験装置において、パターンメモリ１１３に
複数のＤＵＴに書き込むデータを記憶させておけば、こ
れらデータを出力するようにすることは可能である。し
かしながら、複数のＤＵＴがデバイス接触部１０７に接
触されている場合には、複数のＤＵＴに同一のデータが
書き込まれてしまう。そこで、ＤＵＴ毎にデータを書き
込む際には、例えば、デバイス接触部１０７にデータを
書き込むＤＵＴのみを接触させておく必要がある。
導体デバイス毎に異なった情報を書き込むことを考慮す
る。従来の試験装置において、パターンメモリ１１３に
複数のＤＵＴに書き込むデータを記憶させておけば、こ
れらデータを出力するようにすることは可能である。し
かしながら、複数のＤＵＴがデバイス接触部１０７に接
触されている場合には、複数のＤＵＴに同一のデータが
書き込まれてしまう。そこで、ＤＵＴ毎にデータを書き
込む際には、例えば、デバイス接触部１０７にデータを
書き込むＤＵＴのみを接触させておく必要がある。
【０００９】図２は、従来の試験装置を利用して各ＤＵ
Ｔ毎に異なった情報を書き込む際のタイミングチャート
である。図２に示すタイミングチャートは、ＤＵＴの一
例であるフラッシュメモリに情報を書き込む際のタイミ
ングチャートであり、当該フラッシュメモリは、イネー
ブル信号がアクティブの時（本例では、ロウの時）に書
込みを指示する制御信号としてのプログラムがアドレス
のピンに入力され、その後に、イネーブル信号がアクテ
ィブになると、当該時点に入力されているフラッシュメ
モリのアドレスに当該時点に入力されているデータの書
込処理を開始する。なお、書込処理が完了したことをポ
ーリングにより確認できるようになっている。
Ｔ毎に異なった情報を書き込む際のタイミングチャート
である。図２に示すタイミングチャートは、ＤＵＴの一
例であるフラッシュメモリに情報を書き込む際のタイミ
ングチャートであり、当該フラッシュメモリは、イネー
ブル信号がアクティブの時（本例では、ロウの時）に書
込みを指示する制御信号としてのプログラムがアドレス
のピンに入力され、その後に、イネーブル信号がアクテ
ィブになると、当該時点に入力されているフラッシュメ
モリのアドレスに当該時点に入力されているデータの書
込処理を開始する。なお、書込処理が完了したことをポ
ーリングにより確認できるようになっている。
【００１０】この試験装置においては、図２に示すよう
に、ＤＵＴ＃１にＤＡＴＡ１の書込処理を開始して書込
処理が完了した後に、次のＤＵＴ＃２にＤＡＴＡ２の書
込処理を行うといったように、各ＤＵＴに対する書込処
理をシリアルに行わなければならない。したがって、複
数のＤＵＴに書き込む場合に長時間を要してしまうとい
う問題が生じる。
に、ＤＵＴ＃１にＤＡＴＡ１の書込処理を開始して書込
処理が完了した後に、次のＤＵＴ＃２にＤＡＴＡ２の書
込処理を行うといったように、各ＤＵＴに対する書込処
理をシリアルに行わなければならない。したがって、複
数のＤＵＴに書き込む場合に長時間を要してしまうとい
う問題が生じる。
【００１１】一方、各ＤＵＴに同時にデータを書き込む
構成を考慮すると、各ＤＵＴに入力するために必要な複
数のデータパターンを同時に発生する構成を用意する必
要があると共に、各データパターンを各ＤＵＴに入力す
る信号経路を設ける必要があり、装置の規模が大きくな
ると共に、装置に多大なコストが掛かってしまう問題が
生じる。
構成を考慮すると、各ＤＵＴに入力するために必要な複
数のデータパターンを同時に発生する構成を用意する必
要があると共に、各データパターンを各ＤＵＴに入力す
る信号経路を設ける必要があり、装置の規模が大きくな
ると共に、装置に多大なコストが掛かってしまう問題が
生じる。
【００１２】そこで本発明は、容易且つ短時間に複数の
電気部品にデータを書き込むことのできるデータ書込装
置、データ書込方法、及び試験装置を提供することを目
的とする。この目的は特許請求の範囲における独立項に
記載の特徴の組み合わせにより達成される。また従属項
は本発明の更なる有利な具体例を規定する。
電気部品にデータを書き込むことのできるデータ書込装
置、データ書込方法、及び試験装置を提供することを目
的とする。この目的は特許請求の範囲における独立項に
記載の特徴の組み合わせにより達成される。また従属項
は本発明の更なる有利な具体例を規定する。
【００１３】
【課題を解決するための手段】上記目的を達成するため
に、本発明の第１の形態に係るデータ書込装置は、複数
の電気部品にデータを書き込むデータ書込装置であっ
て、複数の電気部品の少なくとも１つに書き込むデータ
を複数記憶するデータ記憶部と、データ記憶部から複数
の電気部品の少なくとも１つに書き込む複数のデータを
取り出して順次発生するデータ発生部と、電気部品の少
なくとも１つについて、何番目に発生するデータを当該
電気部品に書き込むべきかを表す順番情報を記憶するデ
ータ順番記憶部と、発生されたデータの順番をカウント
するカウンタと、カウンタによりカウントされたデータ
の順番と順番情報とが一致する場合に、当該順番のデー
タを当該順番情報に該当する電気部品に書き込ませるデ
ータ書込制御部とを備えたことを特徴とする。
に、本発明の第１の形態に係るデータ書込装置は、複数
の電気部品にデータを書き込むデータ書込装置であっ
て、複数の電気部品の少なくとも１つに書き込むデータ
を複数記憶するデータ記憶部と、データ記憶部から複数
の電気部品の少なくとも１つに書き込む複数のデータを
取り出して順次発生するデータ発生部と、電気部品の少
なくとも１つについて、何番目に発生するデータを当該
電気部品に書き込むべきかを表す順番情報を記憶するデ
ータ順番記憶部と、発生されたデータの順番をカウント
するカウンタと、カウンタによりカウントされたデータ
の順番と順番情報とが一致する場合に、当該順番のデー
タを当該順番情報に該当する電気部品に書き込ませるデ
ータ書込制御部とを備えたことを特徴とする。
【００１４】順番情報を設定する順番設定部を更に備え
るようにしてもよい。データ発生部は、所定の基準クロ
ックに基づいて各データを順次出力し、カウンタは、基
準クロックに基づいて発生したデータの順番をカウント
するようにしてもよい。また、複数の電気部品の少なく
とも１つに書き込むデータを順次出力することを示す順
次出力パターンを出力する順次出力パターン出力部を更
に備え、カウンタは、順次出力パターン及び基準クロッ
クに基づいてデータの順番をカウントするようにしても
よい。
るようにしてもよい。データ発生部は、所定の基準クロ
ックに基づいて各データを順次出力し、カウンタは、基
準クロックに基づいて発生したデータの順番をカウント
するようにしてもよい。また、複数の電気部品の少なく
とも１つに書き込むデータを順次出力することを示す順
次出力パターンを出力する順次出力パターン出力部を更
に備え、カウンタは、順次出力パターン及び基準クロッ
クに基づいてデータの順番をカウントするようにしても
よい。
【００１５】また、カウンタは、所定の複数ビットのカ
ウンタであり、カウンタによりカウントされた所定の複
数ビットからデータの順番を示すビットを選択するカウ
ンタ選択部を更に備えるようにしてもよい。また、順次
発生するデータのそれぞれを複数の電気部品に並行して
供給する並行供給部を更に備えるようにしてもよい。ま
た、電気部品は、書き込まれたデータを保持することが
できるデータ保持メモリを有するようにしてもよい。デ
ータ保持メモリは、フラッシュメモリであってもよい。
ウンタであり、カウンタによりカウントされた所定の複
数ビットからデータの順番を示すビットを選択するカウ
ンタ選択部を更に備えるようにしてもよい。また、順次
発生するデータのそれぞれを複数の電気部品に並行して
供給する並行供給部を更に備えるようにしてもよい。ま
た、電気部品は、書き込まれたデータを保持することが
できるデータ保持メモリを有するようにしてもよい。デ
ータ保持メモリは、フラッシュメモリであってもよい。
【００１６】また、電気部品は、当該電気部品に入力さ
れるライトイネーブル信号がアクティブな場合にデータ
を書込み、データ書込制御部は、カウンタによりカウン
トされたデータの順番と順番情報とが一致する場合に、
アクディブなライトイネーブル信号を出力して、当該順
番のデータを該当する電気部品に書き込ませるようにし
てもよい。また、電気部品は、当該電気部品に入力され
るチップセレクト信号がアクティブな場合に動作可能と
なり、データ書込制御部は、カウンタによりカウントさ
れたデータの順番と前記順番情報とが一致する場合に、
アクティブなチップセレクト信号を出力して、当該順番
のデータを該当する電気部品に書き込ませるようにして
もよい。
れるライトイネーブル信号がアクティブな場合にデータ
を書込み、データ書込制御部は、カウンタによりカウン
トされたデータの順番と順番情報とが一致する場合に、
アクディブなライトイネーブル信号を出力して、当該順
番のデータを該当する電気部品に書き込ませるようにし
てもよい。また、電気部品は、当該電気部品に入力され
るチップセレクト信号がアクティブな場合に動作可能と
なり、データ書込制御部は、カウンタによりカウントさ
れたデータの順番と前記順番情報とが一致する場合に、
アクティブなチップセレクト信号を出力して、当該順番
のデータを該当する電気部品に書き込ませるようにして
もよい。
【００１７】本発明の第２の形態に係るデータ書込装置
は、複数の電気部品にデータを書き込むデータ書込装置
であって、各電気部品は、データを書き込むための書込
コマンドが入力された後において、アクティブなライト
イネーブル信号又はチップセレクト信号と対応付けられ
て入力されたデータを書き込む処理を行い、複数の電気
部品のいずれかに入力するデータを複数記憶するデータ
記憶部と、複数の電気部品に同時に書込コマンドを供給
する書込コマンド供給部と、書込コマンドを供給した後
に、データ記憶部から複数の電気部品のいずれかに入力
する複数のデータを取り出して順次発生するデータ発生
部と、各データを書き込むべき電気部品にライトイネー
ブル信号又はチップセレクト信号をアクティブにして順
次供給することにより、複数の電気部品に異なるデータ
を書き込ませるデータ書込制御部とを備えたことを特徴
とする。
は、複数の電気部品にデータを書き込むデータ書込装置
であって、各電気部品は、データを書き込むための書込
コマンドが入力された後において、アクティブなライト
イネーブル信号又はチップセレクト信号と対応付けられ
て入力されたデータを書き込む処理を行い、複数の電気
部品のいずれかに入力するデータを複数記憶するデータ
記憶部と、複数の電気部品に同時に書込コマンドを供給
する書込コマンド供給部と、書込コマンドを供給した後
に、データ記憶部から複数の電気部品のいずれかに入力
する複数のデータを取り出して順次発生するデータ発生
部と、各データを書き込むべき電気部品にライトイネー
ブル信号又はチップセレクト信号をアクティブにして順
次供給することにより、複数の電気部品に異なるデータ
を書き込ませるデータ書込制御部とを備えたことを特徴
とする。
【００１８】本発明の第１の形態に係るデータ書込方法
は、複数の電気部品にデータを書き込むデータ書込方法
であって、複数の電気部品のいずれかに書き込む複数の
データを順次発生するデータ発生ステップと、電気部品
の少なくとも１つについて、何番目に発生するデータを
当該電気部品に書き込むべきかを表す順番情報を記憶す
るデータ順番記憶ステップと、発生されたデータの順番
をカウントするカウントステップと、カウントステップ
によりカウントされたデータの順番と順番情報とが一致
する場合に、当該順番のデータを当該順番情報に該当す
る電気部品に書き込ませるデータ書込制御ステップとを
有することを特徴とする。
は、複数の電気部品にデータを書き込むデータ書込方法
であって、複数の電気部品のいずれかに書き込む複数の
データを順次発生するデータ発生ステップと、電気部品
の少なくとも１つについて、何番目に発生するデータを
当該電気部品に書き込むべきかを表す順番情報を記憶す
るデータ順番記憶ステップと、発生されたデータの順番
をカウントするカウントステップと、カウントステップ
によりカウントされたデータの順番と順番情報とが一致
する場合に、当該順番のデータを当該順番情報に該当す
る電気部品に書き込ませるデータ書込制御ステップとを
有することを特徴とする。
【００１９】本発明の第１の形態に係る試験装置は、電
気部品に与える試験パターン及び電気部品から出力され
ると期待される期待値パターンとを発生するパターン発
生器と、パターン発生器により発生された試験パターン
を電気部品の電気的端子のピン配列に合わせて並べ替え
るピンデータセレクタと、ピンデータセレクタから出力
された試験パターンの波形を整形する波形整形器と、波
形整形器により整形された試験パターンを複数の電気部
品に与えるとともに、複数の電気部品から出力された出
力信号を受け取るデバイス接触部と、デバイス接触部が
受け取った出力信号と期待値パターンとを比較する比較
器とを備えた試験装置であって、試験パターンは、複数
の電気部品の少なくとも１つに書き込むデータと、電気
部品の動作を制御する制御信号とを含み、パターン発生
器は順次前記試験パターンを出力し、電気部品の少なく
とも１つについて、何番目に発生するデータを当該電気
部品に書き込むべきかを表す順番情報を記憶するデータ
順番記憶部と、発生されたデータの順番をカウントする
カウンタと、カウンタによりカウントされたデータの順
番と順番情報とが一致する場合に、制御信号を当該順番
情報に該当する電気部品に与えることにより、当該順番
のデータを当該電気部品に書き込ませるデータ書込制御
部とを備えたことを特徴とする。
気部品に与える試験パターン及び電気部品から出力され
ると期待される期待値パターンとを発生するパターン発
生器と、パターン発生器により発生された試験パターン
を電気部品の電気的端子のピン配列に合わせて並べ替え
るピンデータセレクタと、ピンデータセレクタから出力
された試験パターンの波形を整形する波形整形器と、波
形整形器により整形された試験パターンを複数の電気部
品に与えるとともに、複数の電気部品から出力された出
力信号を受け取るデバイス接触部と、デバイス接触部が
受け取った出力信号と期待値パターンとを比較する比較
器とを備えた試験装置であって、試験パターンは、複数
の電気部品の少なくとも１つに書き込むデータと、電気
部品の動作を制御する制御信号とを含み、パターン発生
器は順次前記試験パターンを出力し、電気部品の少なく
とも１つについて、何番目に発生するデータを当該電気
部品に書き込むべきかを表す順番情報を記憶するデータ
順番記憶部と、発生されたデータの順番をカウントする
カウンタと、カウンタによりカウントされたデータの順
番と順番情報とが一致する場合に、制御信号を当該順番
情報に該当する電気部品に与えることにより、当該順番
のデータを当該電気部品に書き込ませるデータ書込制御
部とを備えたことを特徴とする。
【００２０】順番情報を設定する順番設定部を更に備え
るようにしてもよい。データ発生器は、所定の基準クロ
ックに基づいて試験パターンを順次出力し、カウンタ
は、基準クロックに基づいて発生した試験パターンの順
番をカウントするようにしてもよい。複数の電気部品の
少なくとも１つに書き込むデータを順次出力することを
示す順次出力パターンを出力する順次出力パターン出力
部を更に備え、カウンタは、順次出力パターン及び基準
クロックに基づいてデータの順番をカウントするように
してもよい。
るようにしてもよい。データ発生器は、所定の基準クロ
ックに基づいて試験パターンを順次出力し、カウンタ
は、基準クロックに基づいて発生した試験パターンの順
番をカウントするようにしてもよい。複数の電気部品の
少なくとも１つに書き込むデータを順次出力することを
示す順次出力パターンを出力する順次出力パターン出力
部を更に備え、カウンタは、順次出力パターン及び基準
クロックに基づいてデータの順番をカウントするように
してもよい。
【００２１】また、カウンタは、所定の複数ビットのカ
ウンタであり、カウンタによりカウントされた所定の複
数ビットからデータの順番を示すビットを選択するカウ
ンタ選択部を更に備えるようにしてもよい。また、順次
発生する試験パターン中のデータのそれぞれを複数の電
気部品に並行して供給する並行供給部を更に備えるよう
にしてもよい。電気部品は、書き込まれたデータを保持
することができるデータ保持メモリを有するようにして
もよい。データ保持メモリは、フラッシュメモリであっ
てもよい。
ウンタであり、カウンタによりカウントされた所定の複
数ビットからデータの順番を示すビットを選択するカウ
ンタ選択部を更に備えるようにしてもよい。また、順次
発生する試験パターン中のデータのそれぞれを複数の電
気部品に並行して供給する並行供給部を更に備えるよう
にしてもよい。電気部品は、書き込まれたデータを保持
することができるデータ保持メモリを有するようにして
もよい。データ保持メモリは、フラッシュメモリであっ
てもよい。
【００２２】また、電気部品は、当該電気部品に入力さ
れるライトイネーブル信号がアクティブな場合にデータ
を書込み、データ書込制御部は、カウンタによりカウン
トされたデータの順番と順番情報とが一致する場合に、
試験パターンの制御信号として含まれているアクディブ
なライトイネーブル信号を出力して、当該順番のデータ
を該当する電気部品に書き込ませるようにしてもよい。
また、電気部品は、当該電気部品に入力されるチップセ
レクト信号がアクティブな場合に動作可能となり、デー
タ書込制御部は、カウンタによりカウントされたデータ
の順番と順番情報とが一致する場合に、試験パターンの
制御信号として含まれているアクティブなチップセレク
ト信号を出力して、当該順番のデータを該当する電気部
品に書き込ませるようにしてもよい。
れるライトイネーブル信号がアクティブな場合にデータ
を書込み、データ書込制御部は、カウンタによりカウン
トされたデータの順番と順番情報とが一致する場合に、
試験パターンの制御信号として含まれているアクディブ
なライトイネーブル信号を出力して、当該順番のデータ
を該当する電気部品に書き込ませるようにしてもよい。
また、電気部品は、当該電気部品に入力されるチップセ
レクト信号がアクティブな場合に動作可能となり、デー
タ書込制御部は、カウンタによりカウントされたデータ
の順番と順番情報とが一致する場合に、試験パターンの
制御信号として含まれているアクティブなチップセレク
ト信号を出力して、当該順番のデータを該当する電気部
品に書き込ませるようにしてもよい。
【００２３】本発明の第２の形態に係る試験装置は、電
気部品に与える試験パターン及び電気部品から出力され
ると期待される期待値パターンとを発生するパターン発
生器と、パターン発生器により発生された試験パターン
を電気部品の電気的端子のピン配列に合わせて並べ替え
るピンデータセレクタと、ピンデータセレクタから出力
された試験パターンの波形を整形する波形整形器と、波
形整形器により整形された試験パターンを複数の電気部
品に与えるとともに、複数の電気部品から出力された出
力信号を受け取るデバイス接触部と、デバイス接触部が
受け取った出力信号と期待値パターンとを比較する比較
器とを備えた試験装置であって、各電気部品は、データ
を書き込むための書込コマンドが入力された後におい
て、アクティブなライトイネーブル信号又はチップセレ
クト信号と対応付けられて入力されたデータを書き込む
処理を行い、試験パターンは、複数の電気部品の少なく
とも１つに書き込むデータと、電気部品の動作を制御す
るライトイネーブル信号又はチップセレクト信号とを含
み、複数の電気部品に同時に書込コマンドを供給する書
込コマンド供給部を備え、パターン発生器は、複数の電
気部品に同時に書込コマンドが供給された後に、複数の
電気部品のいずれかに入力する複数のデータを複数の電
気部品に順次供給し、各データを書き込むべき電気部品
にライトイネーブル信号又はチップセレクト信号をアク
ティブにして順次供給することにより、複数の電気部品
に異なるデータを書き込ませるデータ書込制御部を更に
備えたことを特徴とする。なお上記の発明の概要は、本
発明の必要な特徴の全てを列挙したものではなく、これ
らの特徴群のサブコンビネーションも又発明となりう
る。
気部品に与える試験パターン及び電気部品から出力され
ると期待される期待値パターンとを発生するパターン発
生器と、パターン発生器により発生された試験パターン
を電気部品の電気的端子のピン配列に合わせて並べ替え
るピンデータセレクタと、ピンデータセレクタから出力
された試験パターンの波形を整形する波形整形器と、波
形整形器により整形された試験パターンを複数の電気部
品に与えるとともに、複数の電気部品から出力された出
力信号を受け取るデバイス接触部と、デバイス接触部が
受け取った出力信号と期待値パターンとを比較する比較
器とを備えた試験装置であって、各電気部品は、データ
を書き込むための書込コマンドが入力された後におい
て、アクティブなライトイネーブル信号又はチップセレ
クト信号と対応付けられて入力されたデータを書き込む
処理を行い、試験パターンは、複数の電気部品の少なく
とも１つに書き込むデータと、電気部品の動作を制御す
るライトイネーブル信号又はチップセレクト信号とを含
み、複数の電気部品に同時に書込コマンドを供給する書
込コマンド供給部を備え、パターン発生器は、複数の電
気部品に同時に書込コマンドが供給された後に、複数の
電気部品のいずれかに入力する複数のデータを複数の電
気部品に順次供給し、各データを書き込むべき電気部品
にライトイネーブル信号又はチップセレクト信号をアク
ティブにして順次供給することにより、複数の電気部品
に異なるデータを書き込ませるデータ書込制御部を更に
備えたことを特徴とする。なお上記の発明の概要は、本
発明の必要な特徴の全てを列挙したものではなく、これ
らの特徴群のサブコンビネーションも又発明となりう
る。
【００２４】
【発明の実施の形態】以下、発明の実施の形態を通じて
本発明を説明するが、以下の実施形態は特許請求の範囲
にかかる発明を限定するものではなく、また、実施形態
の中で説明されている特徴の組み合わせの全てが発明の
解決手段に必須であるとは限らない。図３は、本発明の
１実施形態に係るデータ書込装置の一例としての試験装
置の構成を示す図である。本試験装置は、電気部品の一
例としてのフラッシュメモリをＤＵＴとし、複数の同一
のＤＵＴに対して同時に試験を行う試験装置であり、タ
イミング信号発生器１０と、パターン発生器１２と、ピ
ンデータセレクタ１４と、波形整形器１６と、デバイス
接触部１８と、比較器２０と、順番設定部の一例として
の制御部２２とを有する。ここで、電気部品とは、電流
又は電圧に応じて所定の作用を行う部品をいい、例え
ば、メモリ、ＩＣ（Integrated Circuit）やＬＳＩ（La
rge‐Scale Integrated circuit）のような能動素子か
ら成る半導体部品のみならず、受動素子、各種センサー
等の部品も含み、更に、これら部品を結合して一つのパ
ッケージに収めた部品や、これら部品をプリント基板に
装着して所定の機能を実現したブレッドボード等の部品
も含む。
本発明を説明するが、以下の実施形態は特許請求の範囲
にかかる発明を限定するものではなく、また、実施形態
の中で説明されている特徴の組み合わせの全てが発明の
解決手段に必須であるとは限らない。図３は、本発明の
１実施形態に係るデータ書込装置の一例としての試験装
置の構成を示す図である。本試験装置は、電気部品の一
例としてのフラッシュメモリをＤＵＴとし、複数の同一
のＤＵＴに対して同時に試験を行う試験装置であり、タ
イミング信号発生器１０と、パターン発生器１２と、ピ
ンデータセレクタ１４と、波形整形器１６と、デバイス
接触部１８と、比較器２０と、順番設定部の一例として
の制御部２２とを有する。ここで、電気部品とは、電流
又は電圧に応じて所定の作用を行う部品をいい、例え
ば、メモリ、ＩＣ（Integrated Circuit）やＬＳＩ（La
rge‐Scale Integrated circuit）のような能動素子か
ら成る半導体部品のみならず、受動素子、各種センサー
等の部品も含み、更に、これら部品を結合して一つのパ
ッケージに収めた部品や、これら部品をプリント基板に
装着して所定の機能を実現したブレッドボード等の部品
も含む。
【００２５】タイミング信号発生器１０は、基準クロッ
ク信号を発生し、パターン発生器１２及び波形整形器１
６に出力する。データ発生部及び順次出力パターン出力
部の一例としてのパターン発生器１２は、アルゴリズミ
ックパターン発生器（ＡＬＰＧ）２４と、アドレスセレ
クタ２６と、データ記憶部としてのパターンメモリ（Ｐ
Ｍ）２８とを有する。アルゴリズミックパターン発生器
２４は、所定の規則に従って試験パターンの一部を構成
する制御信号及びアドレス信号を出力する。本実施形態
では、アルゴリズミックパターン発生器２４は、タイミ
ング信号発生器１０が発生する基準クロックに従って制
御信号及びアドレス信号を出力する。制御信号は、例え
ば、ＤＵＴにデータを書き込ませることを指示するため
のＷＥパターン、ＤＵＴに動作させることを指示するた
めのチップセレクト（ＣＳ）パターン、複数のＤＵＴの
少なくとも１つに対して書き込むデータを順次出力する
こと示すための順次出力パターン等を有する。本実施形
態では、順次出力パターンが”１”の場合は、ＤＵＴの
少なくとも１つに対して書き込むデータを順次出力する
ことを示す。なお、本実施形態のＤＵＴは、ＣＳパター
ンが”０”の場合（アクティブの場合）に動作可能な状
態になり、また、動作可能な状態において、ＷＥパター
ンが”０”の場合（アクティブの場合）にデータの書込
み処理を行う。なお、アルゴリズミックパターン発生器
２４は、ＤＵＴに書き込ませるデータを出力することも
できる。
ク信号を発生し、パターン発生器１２及び波形整形器１
６に出力する。データ発生部及び順次出力パターン出力
部の一例としてのパターン発生器１２は、アルゴリズミ
ックパターン発生器（ＡＬＰＧ）２４と、アドレスセレ
クタ２６と、データ記憶部としてのパターンメモリ（Ｐ
Ｍ）２８とを有する。アルゴリズミックパターン発生器
２４は、所定の規則に従って試験パターンの一部を構成
する制御信号及びアドレス信号を出力する。本実施形態
では、アルゴリズミックパターン発生器２４は、タイミ
ング信号発生器１０が発生する基準クロックに従って制
御信号及びアドレス信号を出力する。制御信号は、例え
ば、ＤＵＴにデータを書き込ませることを指示するため
のＷＥパターン、ＤＵＴに動作させることを指示するた
めのチップセレクト（ＣＳ）パターン、複数のＤＵＴの
少なくとも１つに対して書き込むデータを順次出力する
こと示すための順次出力パターン等を有する。本実施形
態では、順次出力パターンが”１”の場合は、ＤＵＴの
少なくとも１つに対して書き込むデータを順次出力する
ことを示す。なお、本実施形態のＤＵＴは、ＣＳパター
ンが”０”の場合（アクティブの場合）に動作可能な状
態になり、また、動作可能な状態において、ＷＥパター
ンが”０”の場合（アクティブの場合）にデータの書込
み処理を行う。なお、アルゴリズミックパターン発生器
２４は、ＤＵＴに書き込ませるデータを出力することも
できる。
【００２６】パターンメモリ２８は、試験パターンの一
部を構成するＤＵＴに書き込むデータ及びＤＵＴから出
力されると期待される期待値データを記憶する。ＤＵＴ
に書き込むデータとしては、複数のＤＵＴに同時に書き
込むデータの他に、ＤＵＴの少なくとも１つに書き込む
データを複数有している。本実施形態では、パターンメ
モリ２８は、図３に示すように、ＤＵＴ＃１に書き込む
データパターン、ＤＵＴ＃２に書き込むデータパター
ン、・・・、ＤＵＴ＃Ｎ（Ｎは、任意の数）に書き込む
データパターンを記憶する。また、パターンメモリ２８
は、アドレスセレクタ２６により選択されたアドレスに
対応するデータを出力する。
部を構成するＤＵＴに書き込むデータ及びＤＵＴから出
力されると期待される期待値データを記憶する。ＤＵＴ
に書き込むデータとしては、複数のＤＵＴに同時に書き
込むデータの他に、ＤＵＴの少なくとも１つに書き込む
データを複数有している。本実施形態では、パターンメ
モリ２８は、図３に示すように、ＤＵＴ＃１に書き込む
データパターン、ＤＵＴ＃２に書き込むデータパター
ン、・・・、ＤＵＴ＃Ｎ（Ｎは、任意の数）に書き込む
データパターンを記憶する。また、パターンメモリ２８
は、アドレスセレクタ２６により選択されたアドレスに
対応するデータを出力する。
【００２７】アドレスセレクタ２６は、アルゴリズミッ
クパターン発生器２４から出力されたアドレス信号に基
づいてパターンメモリ２８のアドレスを選択する。アド
レスセレクタ２６は、アルゴリズミックパターン発生器
２４から”１”の順次出力パターンが発生されるときに
は、パターンメモリ２８にＤＵＴの少なくとも１つに対
して書き込むデータを順次出力させる。セレクタ２９
は、アルゴリズミックパターン発生器２４から出力され
たデータ又はパターンメモリ２８から出力されたデータ
を選択してピンデータセレクタ１４に出力する。本実施
形態では、セレクタ２９は、複数のＤＵＴに異なるデー
タを書き込ませる場合には、パターンメモリ２８から出
力されるデータを選択する。
クパターン発生器２４から出力されたアドレス信号に基
づいてパターンメモリ２８のアドレスを選択する。アド
レスセレクタ２６は、アルゴリズミックパターン発生器
２４から”１”の順次出力パターンが発生されるときに
は、パターンメモリ２８にＤＵＴの少なくとも１つに対
して書き込むデータを順次出力させる。セレクタ２９
は、アルゴリズミックパターン発生器２４から出力され
たデータ又はパターンメモリ２８から出力されたデータ
を選択してピンデータセレクタ１４に出力する。本実施
形態では、セレクタ２９は、複数のＤＵＴに異なるデー
タを書き込ませる場合には、パターンメモリ２８から出
力されるデータを選択する。
【００２８】ピンデータセレクタ１４は、順次出力パタ
ーンセレクタ３０と、ＷＥパターンセレクタ３２と、ア
ドレスパターンセレクタ３４と、データパターンセレク
タ３６とを有する。なお、本実施形態のピンデータセレ
クタ１４は、これらパターンセレクタ以外にも、ＤＵＴ
の各ピンに入力すべきパターンを選択するセレクタを有
している。順次出力パターンセレクタ３０は、パターン
発生器１２により発生された制御信号から順次出力パタ
ーンを選択して波形整形器１６に出力する。ＷＥパター
ンセレクタ３２は、パターン発生器１２により発生され
た制御信号からＷＥパターンを選択して波形整形器１６
に出力する。アドレスパターンセレクタ３４は、パター
ン発生器１２により発生されたパターンからアドレスパ
ターンを選択して波形整形器１６に出力する。データパ
ターンセレクタ３６は、パターン発生器１２のパターン
メモリ２８から発生されたデータを選択して波形整形器
１６及び比較器２０に出力する。
ーンセレクタ３０と、ＷＥパターンセレクタ３２と、ア
ドレスパターンセレクタ３４と、データパターンセレク
タ３６とを有する。なお、本実施形態のピンデータセレ
クタ１４は、これらパターンセレクタ以外にも、ＤＵＴ
の各ピンに入力すべきパターンを選択するセレクタを有
している。順次出力パターンセレクタ３０は、パターン
発生器１２により発生された制御信号から順次出力パタ
ーンを選択して波形整形器１６に出力する。ＷＥパター
ンセレクタ３２は、パターン発生器１２により発生され
た制御信号からＷＥパターンを選択して波形整形器１６
に出力する。アドレスパターンセレクタ３４は、パター
ン発生器１２により発生されたパターンからアドレスパ
ターンを選択して波形整形器１６に出力する。データパ
ターンセレクタ３６は、パターン発生器１２のパターン
メモリ２８から発生されたデータを選択して波形整形器
１６及び比較器２０に出力する。
【００２９】波形整形器１６は、書込制御部３８と、Ｗ
Ｅパターン整形器４０と、アドレスパターン整形器４２
と、並行供給部の一例としてのデータパターン整形器４
４とを有する。書込制御部３８は、デバイス接触部１８
に接触された複数のＤＵＴに対するデータの書込みを制
御する。ＷＥパターン整形器４０は、ＷＥパターンの波
形を所定の形式に整形し、書込制御部３８に出力する。
アドレスパターン整形器４２は、アドレスパターンの波
形を所定の形式に整形し、複数のＤＵＴのアドレスパタ
ーンを入力するためのピンが接触されるデバイス接触部
１８の複数の部位に出力する。データパターン整形器４
４は、データパターンの波形を所定の形式に整形し、複
数のＤＵＴのデータパターンを入力するためのピンが接
触されるデバイス接触部１８の複数の部位に出力する。
これにより、複数のＤＵＴにデータが並行して供給され
る。
Ｅパターン整形器４０と、アドレスパターン整形器４２
と、並行供給部の一例としてのデータパターン整形器４
４とを有する。書込制御部３８は、デバイス接触部１８
に接触された複数のＤＵＴに対するデータの書込みを制
御する。ＷＥパターン整形器４０は、ＷＥパターンの波
形を所定の形式に整形し、書込制御部３８に出力する。
アドレスパターン整形器４２は、アドレスパターンの波
形を所定の形式に整形し、複数のＤＵＴのアドレスパタ
ーンを入力するためのピンが接触されるデバイス接触部
１８の複数の部位に出力する。データパターン整形器４
４は、データパターンの波形を所定の形式に整形し、複
数のＤＵＴのデータパターンを入力するためのピンが接
触されるデバイス接触部１８の複数の部位に出力する。
これにより、複数のＤＵＴにデータが並行して供給され
る。
【００３０】デバイス接触部１８は、波形整形器１６に
より整形される各パターンが当該デバイス接触部１８に
接触される複数のＤＵＴ（ＤＵＴ＃１〜＃Ｎ）の所定の
ピンに入力されるようになっていると共に、複数のＤＵ
Ｔ（ＤＵＴ＃１〜＃Ｎ）の所定のピンから出力されるデ
ータパターンが比較器２０に出力されるようになってい
る。
より整形される各パターンが当該デバイス接触部１８に
接触される複数のＤＵＴ（ＤＵＴ＃１〜＃Ｎ）の所定の
ピンに入力されるようになっていると共に、複数のＤＵ
Ｔ（ＤＵＴ＃１〜＃Ｎ）の所定のピンから出力されるデ
ータパターンが比較器２０に出力されるようになってい
る。
【００３１】比較器２０は、パターンメモリ２８から出
力され、データパターンセレクタ２６から入力される期
待値パターンと、ＤＵＴから出力されてデバイス接触部
１８を介して入力されるデータパターンとが同一である
か否かを比較する。この比較によると、期待値パターン
と、データパターンとが同一である場合には、ＤＵＴが
正常であると判断することができる。制御部２２は、各
部の制御を行う。制御部２２は、例えば、後述する書込
制御部３８の複数のデータ書込制御回路５４の複数のレ
ジスタ５４Ａに記憶させる値を設定する。
力され、データパターンセレクタ２６から入力される期
待値パターンと、ＤＵＴから出力されてデバイス接触部
１８を介して入力されるデータパターンとが同一である
か否かを比較する。この比較によると、期待値パターン
と、データパターンとが同一である場合には、ＤＵＴが
正常であると判断することができる。制御部２２は、各
部の制御を行う。制御部２２は、例えば、後述する書込
制御部３８の複数のデータ書込制御回路５４の複数のレ
ジスタ５４Ａに記憶させる値を設定する。
【００３２】図４は、本発明の１実施形態に係る波形整
形器の一部の構成を示す図である。本波形整形器３８
は、カウンタ５２と、カウンタ選択部５０と、データ書
込制御部の一例としての複数のデータ書込制御回路５４
とを有する。カウンタ５２は、パターン発生器１２が発
生する順次発生するデータパターンの個数をカウントし
て出力する。本実施形態では、カウンタ５２は７ビット
の２進カウンタであり、パターン発生器１２により発生
される順次出力パターンが入力されている際に、タイミ
ング信号発生器１０からの基準クロックに基づいてカウ
ントアップし、最下位ビットＣＮＴ０から最上位ビット
ＣＮＴ６までの７ビットのカウントデータを出力する。
なお、カウンタ５２は、１番目のデータパターンである
場合には、”０”を出力し、１２８番目のデータパター
ンである場合には１０進数の”１２７”に相当する値を
出力する。
形器の一部の構成を示す図である。本波形整形器３８
は、カウンタ５２と、カウンタ選択部５０と、データ書
込制御部の一例としての複数のデータ書込制御回路５４
とを有する。カウンタ５２は、パターン発生器１２が発
生する順次発生するデータパターンの個数をカウントし
て出力する。本実施形態では、カウンタ５２は７ビット
の２進カウンタであり、パターン発生器１２により発生
される順次出力パターンが入力されている際に、タイミ
ング信号発生器１０からの基準クロックに基づいてカウ
ントアップし、最下位ビットＣＮＴ０から最上位ビット
ＣＮＴ６までの７ビットのカウントデータを出力する。
なお、カウンタ５２は、１番目のデータパターンである
場合には、”０”を出力し、１２８番目のデータパター
ンである場合には１０進数の”１２７”に相当する値を
出力する。
【００３３】カウンタ選択部５０は、カウンタ５２から
出力されるカウントデータの中から必要なビットを選択
する。本実施形態では、カウンタ選択部５０はカウンタ
選択制御部５０Ａと、複数の論理積回路（ＡＮＤ）５０
Ｂとを有する。カウンタ制御部５０Ａは、制御部２２に
よって設定されたビット情報に基づいて各論理積回路５
０Ｂにカウントデータの１つのビット（ＣＮＴ０〜ＣＮ
Ｔ６のいずれかのビット）を選択するか否かを示すビッ
ト選択データを出力する。カウンタ選択制御部５０Ａ
は、カウントデータの１つのビットを選択する場合に
は”０”を出力し、選択しない場合（マスクする場合）
には”１”を出力する。
出力されるカウントデータの中から必要なビットを選択
する。本実施形態では、カウンタ選択部５０はカウンタ
選択制御部５０Ａと、複数の論理積回路（ＡＮＤ）５０
Ｂとを有する。カウンタ制御部５０Ａは、制御部２２に
よって設定されたビット情報に基づいて各論理積回路５
０Ｂにカウントデータの１つのビット（ＣＮＴ０〜ＣＮ
Ｔ６のいずれかのビット）を選択するか否かを示すビッ
ト選択データを出力する。カウンタ選択制御部５０Ａ
は、カウントデータの１つのビットを選択する場合に
は”０”を出力し、選択しない場合（マスクする場合）
には”１”を出力する。
【００３４】各論理積回路５０Ｂは、入力端子の一方に
カウンタ選択制御部５０Ａからのビット選択データが反
転されて入力され、入力端子の他方にカウンタ５２から
出力されたカウントデータの１ビット（ＣＮＴ０〜ＣＮ
Ｔ６のいずれかのビット）のデータが入力される。各論
理積回路５０Ｂは、入力されたビット選択データとカウ
ントデータの１ビットのデータとの論理積（ＡＮＤ）を
行って結果を出力端子から出力する。従って、各論理積
回路５０Ｂは、カウンタ制御部５０Ａからカウントデー
タのビットを選択することを示す”０”のビット選択デ
ータが入力されている場合には、カウントデータの１ビ
ットのデータを選択してそのまま出力し、カウンタ制御
部５０Ａからウンタデータのビットを選択しないことを
示す”１”のビット選択データが入力されている場合に
は、カウントデータの１ビットのデータをマスクして出
力する。
カウンタ選択制御部５０Ａからのビット選択データが反
転されて入力され、入力端子の他方にカウンタ５２から
出力されたカウントデータの１ビット（ＣＮＴ０〜ＣＮ
Ｔ６のいずれかのビット）のデータが入力される。各論
理積回路５０Ｂは、入力されたビット選択データとカウ
ントデータの１ビットのデータとの論理積（ＡＮＤ）を
行って結果を出力端子から出力する。従って、各論理積
回路５０Ｂは、カウンタ制御部５０Ａからカウントデー
タのビットを選択することを示す”０”のビット選択デ
ータが入力されている場合には、カウントデータの１ビ
ットのデータを選択してそのまま出力し、カウンタ制御
部５０Ａからウンタデータのビットを選択しないことを
示す”１”のビット選択データが入力されている場合に
は、カウントデータの１ビットのデータをマスクして出
力する。
【００３５】図５は、カウンタ選択部５０により選択さ
れるカウントデータのビットを説明する図である。図５
は、カウンタ選択制御部５０Ａに設定される情報、デバ
イス接触部１８に接触されるＤＵＴの数、カウント選択
部５０によりマスクするカウントデータのビットとを示
す。デバイス接触部１８に接触されるＤＵＴの数が８個
である場合には、カウンタ選択制御部５０Ａには制御部
２２から”０００”が設定されており、この場合には、
カウンタ選択制御部５０Ａは、ＣＮＴ６〜３の４ビット
をマスクするビット選択データ、すなわち、ＣＮＴ６〜
３のビットが入力される論理積回路５０Ｂに選択しない
ことを示す”１”のビット選択データを出力する。
れるカウントデータのビットを説明する図である。図５
は、カウンタ選択制御部５０Ａに設定される情報、デバ
イス接触部１８に接触されるＤＵＴの数、カウント選択
部５０によりマスクするカウントデータのビットとを示
す。デバイス接触部１８に接触されるＤＵＴの数が８個
である場合には、カウンタ選択制御部５０Ａには制御部
２２から”０００”が設定されており、この場合には、
カウンタ選択制御部５０Ａは、ＣＮＴ６〜３の４ビット
をマスクするビット選択データ、すなわち、ＣＮＴ６〜
３のビットが入力される論理積回路５０Ｂに選択しない
ことを示す”１”のビット選択データを出力する。
【００３６】同様に、デバイス接触部１８に接触される
ＤＵＴの数が１６個である場合には、カウンタ選択制御
部５０Ａには”００１”が設定され、この場合には、カ
ウンタ選択制御部５０Ａは、ＣＮＴ６〜４の３ビットを
マスクするビット選択データを出力し、デバイス接触部
１８に接触されるＤＵＴの数が３２個である場合には、
カウンタ選択制御部５０Ａには”０１０”が設定され、
この場合には、カウンタ選択制御部５０Ａは、ＣＮＴ６
〜５の２ビットをマスクするビット選択データを出力
し、デバイス接触部１８に接触されるＤＵＴの数が６４
個である場合には、カウンタ選択制御部５０Ａには”０
１１”が設定され、この場合には、カウンタ選択制御部
５０Ａは、ＣＮＴ６のビットをマスクするビット選択デ
ータを出力し、デバイス接触部１８に接触されるＤＵＴ
の数が１２８個である場合には、カウンタ選択制御部５
０Ａには”１００”が設定され、この場合には、カウン
タ選択制御部５０Ａは、すべてのビットを選択するビッ
ト選択データを出力する。これにより、カウンタ５２に
出力されたカウントデータから必要なビットのみを適切
に取り出すことができる。
ＤＵＴの数が１６個である場合には、カウンタ選択制御
部５０Ａには”００１”が設定され、この場合には、カ
ウンタ選択制御部５０Ａは、ＣＮＴ６〜４の３ビットを
マスクするビット選択データを出力し、デバイス接触部
１８に接触されるＤＵＴの数が３２個である場合には、
カウンタ選択制御部５０Ａには”０１０”が設定され、
この場合には、カウンタ選択制御部５０Ａは、ＣＮＴ６
〜５の２ビットをマスクするビット選択データを出力
し、デバイス接触部１８に接触されるＤＵＴの数が６４
個である場合には、カウンタ選択制御部５０Ａには”０
１１”が設定され、この場合には、カウンタ選択制御部
５０Ａは、ＣＮＴ６のビットをマスクするビット選択デ
ータを出力し、デバイス接触部１８に接触されるＤＵＴ
の数が１２８個である場合には、カウンタ選択制御部５
０Ａには”１００”が設定され、この場合には、カウン
タ選択制御部５０Ａは、すべてのビットを選択するビッ
ト選択データを出力する。これにより、カウンタ５２に
出力されたカウントデータから必要なビットのみを適切
に取り出すことができる。
【００３７】図４に戻り、各データ書込制御回路５４は
複数のＤＵＴのいずれか１つに対してデータの書込制御
を行う。データ書込制御回路５４は、データ順番記憶部
の一例としての複数のレジスタ５４Ａと、複数の排他的
論理和回路（ＥＸＯＲ）５４Ｂと、論理積回路５４Ｃ
と、論理積回路５４Ｄと、論理積回路５４Ｅと、論理和
回路５４Ｆと、論理積回路５４Ｇとを有する。
複数のＤＵＴのいずれか１つに対してデータの書込制御
を行う。データ書込制御回路５４は、データ順番記憶部
の一例としての複数のレジスタ５４Ａと、複数の排他的
論理和回路（ＥＸＯＲ）５４Ｂと、論理積回路５４Ｃ
と、論理積回路５４Ｄと、論理積回路５４Ｅと、論理和
回路５４Ｆと、論理積回路５４Ｇとを有する。
【００３８】複数（例えば、７個）のレジスタ５４Ａ
は、当該複数のレジスタ５４Ａが属しているデータ書込
制御回路５４がデータの書込制御を行うＤＵＴに対し
て、順次発生されるデータの何番目に発生するデータを
書き込むべきかを表す順番情報（順番）を記憶する。本
実施形態では、各レジスタ５４Ａは１ビットの情報を記
憶するようになっており、各レジスタ５４Ａが順番を示
す２進データの各桁のビットデータを記憶している。例
えば、１番目であれば、すべてのレジスタ５４Ａに”
０”が記憶され、２番目であれば、最下位のビットを示
すレジスタ５４Ａに”１”が記憶され、他のレジスタ５
４Ａに”０”が記憶される。なお、これらレジスタ５４
Ａに対して、制御部２２により順番を設定することがで
きる。
は、当該複数のレジスタ５４Ａが属しているデータ書込
制御回路５４がデータの書込制御を行うＤＵＴに対し
て、順次発生されるデータの何番目に発生するデータを
書き込むべきかを表す順番情報（順番）を記憶する。本
実施形態では、各レジスタ５４Ａは１ビットの情報を記
憶するようになっており、各レジスタ５４Ａが順番を示
す２進データの各桁のビットデータを記憶している。例
えば、１番目であれば、すべてのレジスタ５４Ａに”
０”が記憶され、２番目であれば、最下位のビットを示
すレジスタ５４Ａに”１”が記憶され、他のレジスタ５
４Ａに”０”が記憶される。なお、これらレジスタ５４
Ａに対して、制御部２２により順番を設定することがで
きる。
【００３９】各排他的論理和回路（ＥＸＯＲ）５４Ｂに
は、１つの論理積回路５０Ｂから出力されたデータと、
当該論理積回路５０Ｂに入力されるカウントデータのビ
ットの桁と同一の桁を示す１つのレジスタ５４Ａに記憶
された順番のビットのデータとが入力される。排他的論
理和回路５４Ｂは、入力される両データの排他的論理和
を取って結果を出力する。これら排他的論理和回路５４
Ｂによると、入力されるデータが同じ場合、すなわち、
カウントデータと順番との所定の桁のビットデータが同
じ場合に”０”が出力され、異なる場合に”１”が出力
される。
は、１つの論理積回路５０Ｂから出力されたデータと、
当該論理積回路５０Ｂに入力されるカウントデータのビ
ットの桁と同一の桁を示す１つのレジスタ５４Ａに記憶
された順番のビットのデータとが入力される。排他的論
理和回路５４Ｂは、入力される両データの排他的論理和
を取って結果を出力する。これら排他的論理和回路５４
Ｂによると、入力されるデータが同じ場合、すなわち、
カウントデータと順番との所定の桁のビットデータが同
じ場合に”０”が出力され、異なる場合に”１”が出力
される。
【００４０】論理積回路５４Ｃには、複数の排他的論理
和回路５４Ｂから出力されたデータが反転されて入力さ
れる。論理積回路５４Ｃは、入力された複数のデータの
論理積を行って出力する。この論理積回路５４Ｃによる
と、複数の排他的論理和回路５４Ｂから出力されたデー
タがすべて”０”の場合、すなわち、カウントデータと
順番とが一致した場合に、”１”が出力される。
和回路５４Ｂから出力されたデータが反転されて入力さ
れる。論理積回路５４Ｃは、入力された複数のデータの
論理積を行って出力する。この論理積回路５４Ｃによる
と、複数の排他的論理和回路５４Ｂから出力されたデー
タがすべて”０”の場合、すなわち、カウントデータと
順番とが一致した場合に、”１”が出力される。
【００４１】論理積回路５４Ｄには、論理積回路５４Ｃ
により出力されたデータと、順次出力パターンセレクタ
３０から出力される順次出力パターンとが入力される。
論理積回路５４Ｄは、論理積回路５４Ｃにより出力され
たデータと、順次出力パターンセレクタ３０から出力さ
れる順次出力パターンとの論理積を行って出力する。こ
の論理積回路５４Ｄによると、順次出力パターンが出力
されており、且つ、カウントデータと順番とが一致して
いる場合に”１”が出力される。
により出力されたデータと、順次出力パターンセレクタ
３０から出力される順次出力パターンとが入力される。
論理積回路５４Ｄは、論理積回路５４Ｃにより出力され
たデータと、順次出力パターンセレクタ３０から出力さ
れる順次出力パターンとの論理積を行って出力する。こ
の論理積回路５４Ｄによると、順次出力パターンが出力
されており、且つ、カウントデータと順番とが一致して
いる場合に”１”が出力される。
【００４２】論理積回路５４Ｅには、論理積回路５４Ｄ
から出力されたデータと、タイミング信号発生器１０か
ら出力された基準クロックとが入力される。論理積回路
５４Ｅは、論理積回路５４Ｄから出力されたデータと、
基準クロックとの論理積を行って出力する。この論理積
回路５４Ｅによると、カウントデータと順番とが一致し
ている場合に、基準クロックに従って”１”が出力され
る。
から出力されたデータと、タイミング信号発生器１０か
ら出力された基準クロックとが入力される。論理積回路
５４Ｅは、論理積回路５４Ｄから出力されたデータと、
基準クロックとの論理積を行って出力する。この論理積
回路５４Ｅによると、カウントデータと順番とが一致し
ている場合に、基準クロックに従って”１”が出力され
る。
【００４３】論理和回路５４Ｆには、順次出力パターン
セレクタ３０から出力される順次出力パターンが反転さ
れたデータと、論理積回路５４Ｅにより出力されたデー
タとが入力される。論理和回路５４Ｆは、論理積回路５
４Ｅにより出力されたデータと、順次出力パターンが反
転されたデータとの論理和を行って出力する。この論理
和回路５４Ｆによると、順次出力パターンセレクタ３０
から出力される順次出力パターンが”０”の場合、又
は、論理積回路５４Ｅにより出力されたデータが”１”
の場合にデータが出力される。
セレクタ３０から出力される順次出力パターンが反転さ
れたデータと、論理積回路５４Ｅにより出力されたデー
タとが入力される。論理和回路５４Ｆは、論理積回路５
４Ｅにより出力されたデータと、順次出力パターンが反
転されたデータとの論理和を行って出力する。この論理
和回路５４Ｆによると、順次出力パターンセレクタ３０
から出力される順次出力パターンが”０”の場合、又
は、論理積回路５４Ｅにより出力されたデータが”１”
の場合にデータが出力される。
【００４４】論理積回路５４Ｇには、ＷＥパターン整形
器４０から出力されるＷＥパターンが反転されたデータ
と、論理和回路５４Ｆにより出力されたデータとが入力
される。論理積回路５４Ｇは、論理和回路５４Ｆにより
出力されたデータと、ＷＥパターン整形器４０から出力
されるＷＥパターンが反転されたデータとの論理和を行
って、結果を反転させてデバイス接触部１８の１つのＤ
ＵＴに出力する。論理積回路５４Ｇによると、順次出力
パターンが”０”の場合には、ＷＥパターンセレクタ３
２から出力される”０”のＷＥパターンがそのままデバ
イス接触部１８の１つのＤＵＴに出力される。順序出力
パターンが”１”であり、且つ、カウンタ５２から出力
されてカウンタ選択部５０により選択されるカウントデ
ータ、すなわち、順次出力されるデータの順番と、複数
のレジスタ５４Ａに記憶している順番情報とが一致して
いる場合には、”０”のＷＥパターンが所定の１つのＤ
ＵＴに与えられ、当該ＷＥパターンと共に当該ＤＵＴに
入力されるデータパターンが当該ＤＵＴに書き込まれる
ことになる。
器４０から出力されるＷＥパターンが反転されたデータ
と、論理和回路５４Ｆにより出力されたデータとが入力
される。論理積回路５４Ｇは、論理和回路５４Ｆにより
出力されたデータと、ＷＥパターン整形器４０から出力
されるＷＥパターンが反転されたデータとの論理和を行
って、結果を反転させてデバイス接触部１８の１つのＤ
ＵＴに出力する。論理積回路５４Ｇによると、順次出力
パターンが”０”の場合には、ＷＥパターンセレクタ３
２から出力される”０”のＷＥパターンがそのままデバ
イス接触部１８の１つのＤＵＴに出力される。順序出力
パターンが”１”であり、且つ、カウンタ５２から出力
されてカウンタ選択部５０により選択されるカウントデ
ータ、すなわち、順次出力されるデータの順番と、複数
のレジスタ５４Ａに記憶している順番情報とが一致して
いる場合には、”０”のＷＥパターンが所定の１つのＤ
ＵＴに与えられ、当該ＷＥパターンと共に当該ＤＵＴに
入力されるデータパターンが当該ＤＵＴに書き込まれる
ことになる。
【００４５】図６は、本発明の１実施形態に係る試験装
置における、８個のＤＵＴに対してデータの書込みを行
う場合の信号のタイミングチャートの一例である。ここ
で、ＤＵＴ＃１用のデータ書込制御回路５４の複数のレ
ジスタ５４Ａの下位３ビットを記憶する３つのレジスタ
により、１番目を表す”０００”データが記憶され、Ｄ
ＵＴ＃２、ＤＵＴ＃３、・・・ＤＵＴ＃８用のデータ書
込制御回路５４の複数のレジスタ５４Ａの下位３ビット
を記憶する３つのレジスタにより、書き込むデータの順
番としてそれぞれ、２、３、・・、８を表す”００
１”、”０１０”・・、”１１１”が記憶され、各ＤＵ
Ｔの残りのレジスタ５４Ａには、”０”が記憶されてい
るものとする。また、カウンタ選択部５０は、カウンタ
５２の上位４ビットをマスクするものとする。
置における、８個のＤＵＴに対してデータの書込みを行
う場合の信号のタイミングチャートの一例である。ここ
で、ＤＵＴ＃１用のデータ書込制御回路５４の複数のレ
ジスタ５４Ａの下位３ビットを記憶する３つのレジスタ
により、１番目を表す”０００”データが記憶され、Ｄ
ＵＴ＃２、ＤＵＴ＃３、・・・ＤＵＴ＃８用のデータ書
込制御回路５４の複数のレジスタ５４Ａの下位３ビット
を記憶する３つのレジスタにより、書き込むデータの順
番としてそれぞれ、２、３、・・、８を表す”００
１”、”０１０”・・、”１１１”が記憶され、各ＤＵ
Ｔの残りのレジスタ５４Ａには、”０”が記憶されてい
るものとする。また、カウンタ選択部５０は、カウンタ
５２の上位４ビットをマスクするものとする。
【００４６】時間Ｔ０において、順次出力パターンが入
力された場合には、各ＤＵＴ用のデータ書込制御回路５
４のカウントデータの下位３ビットが入力される３つの
排他的論理和回路５４Ｂには、カウントデータとして”
０００”が入力される。この時、ＤＵＴ＃１用の当該３
つの排他的論理和回路５４Ｂにのみ、レジスタ５４Ａか
ら順番を示す”０００”が入力されており、当該３つの
排他的論理和回路５４Ｂはそれぞれ”０”を出力する。
この結果、ＤＵＴ＃１用の論理積回路５４Ｃが”１”を
出力し、論理積回路５４Ｄが”１”を出力し、論理積回
路５４Ｅが”１”を出力し、論理和回路５４Ｆが”１”
を出力し、論理積回路５４ＧがＷＥパターン整形器４０
から入力される”０”のＷＥパターンを出力する。
力された場合には、各ＤＵＴ用のデータ書込制御回路５
４のカウントデータの下位３ビットが入力される３つの
排他的論理和回路５４Ｂには、カウントデータとして”
０００”が入力される。この時、ＤＵＴ＃１用の当該３
つの排他的論理和回路５４Ｂにのみ、レジスタ５４Ａか
ら順番を示す”０００”が入力されており、当該３つの
排他的論理和回路５４Ｂはそれぞれ”０”を出力する。
この結果、ＤＵＴ＃１用の論理積回路５４Ｃが”１”を
出力し、論理積回路５４Ｄが”１”を出力し、論理積回
路５４Ｅが”１”を出力し、論理和回路５４Ｆが”１”
を出力し、論理積回路５４ＧがＷＥパターン整形器４０
から入力される”０”のＷＥパターンを出力する。
【００４７】同様にして、時間Ｔ１においては、ＤＵＴ
＃２用の論理積回路５４ＧがＷＥパターン整形器４０か
ら入力される”０”のＷＥパターンを出力する。また、
同様にして、時間Ｔ２、３、・・・７においては、それ
ぞれＤＵＴ＃３、ＤＵＴ＃４，・・・ＤＵＴ＃８用の論
理積回路５４ＧがＷＥパターン整形器４０から入力され
る”０”のＷＥパターンを出力する。このようにして、
パターン発生器１２から発生するデータが所定のＤＵＴ
に書き込むデータである場合に、書込制御部３８は当該
ＤＵＴに”０”のＷＥパターンを出力することができ
る。
＃２用の論理積回路５４ＧがＷＥパターン整形器４０か
ら入力される”０”のＷＥパターンを出力する。また、
同様にして、時間Ｔ２、３、・・・７においては、それ
ぞれＤＵＴ＃３、ＤＵＴ＃４，・・・ＤＵＴ＃８用の論
理積回路５４ＧがＷＥパターン整形器４０から入力され
る”０”のＷＥパターンを出力する。このようにして、
パターン発生器１２から発生するデータが所定のＤＵＴ
に書き込むデータである場合に、書込制御部３８は当該
ＤＵＴに”０”のＷＥパターンを出力することができ
る。
【００４８】図７は、本発明の１実施形態に係る試験装
置における、１６個のＤＵＴに対してデータの書込みを
行う場合の信号のタイミングチャートの一例である。こ
こで、ＤＵＴ＃１用のデータ書込制御回路５４の複数の
レジスタ５４Ａの書き込むデータの順番の下位４ビット
を記憶する４つのレジスタにより、順番が１番目である
ことを表す”００００”データが記憶され、ＤＵＴ＃
２、ＤＵＴ＃３、・・・ＤＵＴ＃１６用のデータ書込制
御回路５４の複数のレジスタ５４Ａの下位４ビットを記
憶する４つのレジスタにより、書き込むデータの順番と
してそれぞれ、２、３、・・、１６を表す”０００
１”、”００１０”・・、”１１１１”が記憶され、各
ＤＵＴの残りのレジスタ５４Ａには、”０”が記憶され
ているものとする。また、カウンタ選択部５０は、カウ
ンタ５２の上位３ビットをマスクするものとする。
置における、１６個のＤＵＴに対してデータの書込みを
行う場合の信号のタイミングチャートの一例である。こ
こで、ＤＵＴ＃１用のデータ書込制御回路５４の複数の
レジスタ５４Ａの書き込むデータの順番の下位４ビット
を記憶する４つのレジスタにより、順番が１番目である
ことを表す”００００”データが記憶され、ＤＵＴ＃
２、ＤＵＴ＃３、・・・ＤＵＴ＃１６用のデータ書込制
御回路５４の複数のレジスタ５４Ａの下位４ビットを記
憶する４つのレジスタにより、書き込むデータの順番と
してそれぞれ、２、３、・・、１６を表す”０００
１”、”００１０”・・、”１１１１”が記憶され、各
ＤＵＴの残りのレジスタ５４Ａには、”０”が記憶され
ているものとする。また、カウンタ選択部５０は、カウ
ンタ５２の上位３ビットをマスクするものとする。
【００４９】時間Ｔ０において、順次出力パターンが入
力された場合には、各ＤＵＴ用のデータ書込制御回路５
４のカウントデータの下位４ビットが入力される４つの
排他的論理和回路５４Ｂには、カウントデータとして”
００００”が入力される。この時、ＤＵＴ＃１用の前記
４つの排他的論理和回路５４Ｂにのみ、書き込むデータ
の順番”００００”が入力されており、当該下位４ビッ
トの４つの排他的論理和回路５４Ｂはそれぞれ”０”を
出力する。この結果、ＤＵＴ＃１用の論理積回路５４Ｃ
が”１”を出力し、論理積回路５４Ｄが”１”を論理積
回路５４Ｅに入力する。この論理積回路５４Ｅは、論理
積回路５４Ｄから”１”が入力されると、タイミング信
号発生器１０から入力される基準クロックをそのまま出
力する。論理和回路５４Ｆが当該基準クロックをそのま
ま出力し、論理積回路５４Ｇが基準クロックに従って、
ＷＥパターン整形器４０から入力される”０”のＷＥパ
ターンを出力する。
力された場合には、各ＤＵＴ用のデータ書込制御回路５
４のカウントデータの下位４ビットが入力される４つの
排他的論理和回路５４Ｂには、カウントデータとして”
００００”が入力される。この時、ＤＵＴ＃１用の前記
４つの排他的論理和回路５４Ｂにのみ、書き込むデータ
の順番”００００”が入力されており、当該下位４ビッ
トの４つの排他的論理和回路５４Ｂはそれぞれ”０”を
出力する。この結果、ＤＵＴ＃１用の論理積回路５４Ｃ
が”１”を出力し、論理積回路５４Ｄが”１”を論理積
回路５４Ｅに入力する。この論理積回路５４Ｅは、論理
積回路５４Ｄから”１”が入力されると、タイミング信
号発生器１０から入力される基準クロックをそのまま出
力する。論理和回路５４Ｆが当該基準クロックをそのま
ま出力し、論理積回路５４Ｇが基準クロックに従って、
ＷＥパターン整形器４０から入力される”０”のＷＥパ
ターンを出力する。
【００５０】同様にして、時間Ｔ１において、ＤＵＴ＃
２用の論理積回路５４Ｅが論理積回路５４Ｄから”１”
が入力されると、タイミング信号発生器１０から入力さ
れる基準クロックをそのまま出力し、論理和回路５４Ｆ
が当該基準クロックをそのまま出力し、論理積回路５４
Ｇが基準クロックに従って、ＷＥパターン整形器４０か
ら入力される”０”のＷＥパターンを出力する。また、
同様にして、時間Ｔ２、３、・・・１５においては、そ
れぞれＤＵＴ＃３、ＤＵＴ＃４，・・・ＤＵＴ＃１６用
の論理積回路５４Ｅが論理積回路５４Ｄから”１”が入
力されると、タイミング信号発生器１０から入力される
基準クロックをそのまま出力し、論理和回路５４Ｆが当
該基準クロックをそのまま出力し、論理積回路５４Ｇが
基準クロックに従って、ＷＥパターン整形器４０から入
力される”０”のＷＥパターンを出力する。このように
して、パターン発生器１２から発生するデータが所定の
ＤＵＴに書き込むデータである場合に、書込制御部３８
は当該ＤＵＴに”０”のＷＥパターンを出力することが
できる。
２用の論理積回路５４Ｅが論理積回路５４Ｄから”１”
が入力されると、タイミング信号発生器１０から入力さ
れる基準クロックをそのまま出力し、論理和回路５４Ｆ
が当該基準クロックをそのまま出力し、論理積回路５４
Ｇが基準クロックに従って、ＷＥパターン整形器４０か
ら入力される”０”のＷＥパターンを出力する。また、
同様にして、時間Ｔ２、３、・・・１５においては、そ
れぞれＤＵＴ＃３、ＤＵＴ＃４，・・・ＤＵＴ＃１６用
の論理積回路５４Ｅが論理積回路５４Ｄから”１”が入
力されると、タイミング信号発生器１０から入力される
基準クロックをそのまま出力し、論理和回路５４Ｆが当
該基準クロックをそのまま出力し、論理積回路５４Ｇが
基準クロックに従って、ＷＥパターン整形器４０から入
力される”０”のＷＥパターンを出力する。このように
して、パターン発生器１２から発生するデータが所定の
ＤＵＴに書き込むデータである場合に、書込制御部３８
は当該ＤＵＴに”０”のＷＥパターンを出力することが
できる。
【００５１】図８は、本発明の１実施形態に係る試験装
置における、Ｎ個のＤＵＴに対してデータの書込みを行
う場合の各ＤＵＴに対して与えられる信号のタイミング
チャートの一例である。ここで、パターン発生器１２
は、アドレスパターンとして、時間Ｔ０において、ＤＵ
Ｔに書込みを指示するプログラムコマンドを出力し、時
間Ｔ１、Ｔ２・・・ＴＮにおいて、データを書き込むＤ
ＵＴ内のアドレス（ａｄｒ．０）を出力する。
置における、Ｎ個のＤＵＴに対してデータの書込みを行
う場合の各ＤＵＴに対して与えられる信号のタイミング
チャートの一例である。ここで、パターン発生器１２
は、アドレスパターンとして、時間Ｔ０において、ＤＵ
Ｔに書込みを指示するプログラムコマンドを出力し、時
間Ｔ１、Ｔ２・・・ＴＮにおいて、データを書き込むＤ
ＵＴ内のアドレス（ａｄｒ．０）を出力する。
【００５２】また、パターン発生器１２は、データパタ
ーンとして、時間Ｔ１において、ＤＵＴ＃１に書き込む
データＤＡＴＡ１をパターンメモリ２８から発生させ、
時間Ｔ２において、ＤＵＴ＃２に書き込むデータＤＡＴ
Ａ２をパターンメモリ２８から発生させ、同様に、時間
Ｔ３、・・・、ＴＮにおいて、ＤＵＴ＃３、・・・、Ｄ
ＵＴ＃Ｎに書き込むＤＡＴＡ３、・・・、ＤＡＴＡＮを
パターンメモリ２８から発生させ、時間ＴＸに書込みを
確認するためのポーリングを発生する。また、パターン
発生器１２は、ＷＥパターンを時間Ｔ０、Ｔ１、Ｔ２・
・・ＴＮにおいて、”０”にして出力する。また、パタ
ーン発生器１２は、順次出力パターンを時間Ｔ１、Ｔ２
・・・ＴＮにおいて常に”１”にして出力する。
ーンとして、時間Ｔ１において、ＤＵＴ＃１に書き込む
データＤＡＴＡ１をパターンメモリ２８から発生させ、
時間Ｔ２において、ＤＵＴ＃２に書き込むデータＤＡＴ
Ａ２をパターンメモリ２８から発生させ、同様に、時間
Ｔ３、・・・、ＴＮにおいて、ＤＵＴ＃３、・・・、Ｄ
ＵＴ＃Ｎに書き込むＤＡＴＡ３、・・・、ＤＡＴＡＮを
パターンメモリ２８から発生させ、時間ＴＸに書込みを
確認するためのポーリングを発生する。また、パターン
発生器１２は、ＷＥパターンを時間Ｔ０、Ｔ１、Ｔ２・
・・ＴＮにおいて、”０”にして出力する。また、パタ
ーン発生器１２は、順次出力パターンを時間Ｔ１、Ｔ２
・・・ＴＮにおいて常に”１”にして出力する。
【００５３】また、ＤＵＴ＃１用のデータ書込制御回路
５４の複数のレジスタ５４Ａには、書き込むデータが１
番目であることを表す順番情報が記憶され、ＤＵＴ＃
２、ＤＵＴ＃３、・・・ＤＵＴ＃Ｎ用のデータ書込制御
回路５４の複数のレジスタ５４Ａには、それぞれ書き込
むデータが、２、３、・・・Ｎ番目であることを表す順
番情報が記憶されているものとする。
５４の複数のレジスタ５４Ａには、書き込むデータが１
番目であることを表す順番情報が記憶され、ＤＵＴ＃
２、ＤＵＴ＃３、・・・ＤＵＴ＃Ｎ用のデータ書込制御
回路５４の複数のレジスタ５４Ａには、それぞれ書き込
むデータが、２、３、・・・Ｎ番目であることを表す順
番情報が記憶されているものとする。
【００５４】上記のように、パターン発生器１２からパ
ターンが発生されると、時間Ｔ０において、ＤＵＴ＃１
〜ＤＵＴ＃Ｎには、同様に、アドレスパターンとしてプ
ログラムコマンドが入力され、ＷＥパターンとして、”
０”のＷＥパターンが入力される。これにより、ＤＵＴ
＃１〜ＤＵＴ＃Ｎは、データの書き込み処理を開始する
ことを把握する。
ターンが発生されると、時間Ｔ０において、ＤＵＴ＃１
〜ＤＵＴ＃Ｎには、同様に、アドレスパターンとしてプ
ログラムコマンドが入力され、ＷＥパターンとして、”
０”のＷＥパターンが入力される。これにより、ＤＵＴ
＃１〜ＤＵＴ＃Ｎは、データの書き込み処理を開始する
ことを把握する。
【００５５】時間Ｔ１において、ＤＵＴ＃１〜ＤＵＴ＃
Ｎに、アドレスパターンとしてデータを書き込むアドレ
ス（ＡＤＲ．０）が供給されるとともに、ＤＡＴＡ１が
データとして供給される。また、ＤＵＴ＃１には、図６
及び７で説明したように、ＤＵＴ＃１に書き込むデータ
であるとして、パターン発生器１２により発生された”
０”のＷＥパターンが入力される一方、他のＤＵＴに
は、”１”のＷＥパターンが入力される。この結果、Ｄ
ＵＴ＃１は、供給されたＤＡＴＡ１を供給されたアドレ
スに書き込む処理を開始する一方、他のＤＵＴは、書き
込む処理を開始しない。これにより、ＤＵＴ＃１にの
み、ＤＡＴＡ１が書き込まれる。
Ｎに、アドレスパターンとしてデータを書き込むアドレ
ス（ＡＤＲ．０）が供給されるとともに、ＤＡＴＡ１が
データとして供給される。また、ＤＵＴ＃１には、図６
及び７で説明したように、ＤＵＴ＃１に書き込むデータ
であるとして、パターン発生器１２により発生された”
０”のＷＥパターンが入力される一方、他のＤＵＴに
は、”１”のＷＥパターンが入力される。この結果、Ｄ
ＵＴ＃１は、供給されたＤＡＴＡ１を供給されたアドレ
スに書き込む処理を開始する一方、他のＤＵＴは、書き
込む処理を開始しない。これにより、ＤＵＴ＃１にの
み、ＤＡＴＡ１が書き込まれる。
【００５６】時間Ｔ２においては、ＤＵＴ＃１〜ＤＵＴ
＃Ｎに、アドレスパターンとしてデータを書き込むアド
レス（ＡＤＲ．０）が供給されるとともに、ＤＡＴＡ２
がデータとして供給される。また、ＤＵＴ＃２には、図
６及び７で説明したように、ＤＵＴ＃２に書き込むデー
タであるとして、パターン発生器１２により発生され
た”０”のＷＥパターンが入力される一方、他のＤＵＴ
には、”１”のＷＥパターンが入力される。この結果、
ＤＵＴ＃２は、供給されたＤＡＴＡ２を供給されたアド
レスに書き込む処理を開始する一方、他のＤＵＴは、書
き込む処理を開始しない。これにより、ＤＵＴ＃２にの
み、ＤＡＴＡ２が書き込まれる。上記同様にして、時間
Ｔ３、・・・、ＴＮにおいては、ＤＵＴ＃３、・・・Ｄ
ＵＴ＃ＮがＤＡＴＡ３、・・・ＤＡＴＡＮを書き込む処
理を開始する。これにより、複数のＤＵＴに異なったデ
ータを書き込むことができる。
＃Ｎに、アドレスパターンとしてデータを書き込むアド
レス（ＡＤＲ．０）が供給されるとともに、ＤＡＴＡ２
がデータとして供給される。また、ＤＵＴ＃２には、図
６及び７で説明したように、ＤＵＴ＃２に書き込むデー
タであるとして、パターン発生器１２により発生され
た”０”のＷＥパターンが入力される一方、他のＤＵＴ
には、”１”のＷＥパターンが入力される。この結果、
ＤＵＴ＃２は、供給されたＤＡＴＡ２を供給されたアド
レスに書き込む処理を開始する一方、他のＤＵＴは、書
き込む処理を開始しない。これにより、ＤＵＴ＃２にの
み、ＤＡＴＡ２が書き込まれる。上記同様にして、時間
Ｔ３、・・・、ＴＮにおいては、ＤＵＴ＃３、・・・Ｄ
ＵＴ＃ＮがＤＡＴＡ３、・・・ＤＡＴＡＮを書き込む処
理を開始する。これにより、複数のＤＵＴに異なったデ
ータを書き込むことができる。
【００５７】上記のように複数のＤＵＴを同時に試験す
る試験装置の資源、例えば、パターンメモリ２８、デバ
イス接触部１８等を変更せずに、或いは変更を加えて利
用することができ、容易且つ安価に複数のＤＵＴに異な
ったデータを書き込むことができる。また、一般に電気
部品の試験を行う行程や、電気部品に識別情報を記憶さ
せる行程は、当該電気部品を出荷する前に行われるが、
これらの行程を試験装置により実現することで、上記の
ようにデバイス接触部１８を共有することができ、各工
程間において、ＤＵＴの差し替え等を行う必要がなく、
短時間に電気部品の試験及び電気部品への識別情報の書
込みを行うことができる。
る試験装置の資源、例えば、パターンメモリ２８、デバ
イス接触部１８等を変更せずに、或いは変更を加えて利
用することができ、容易且つ安価に複数のＤＵＴに異な
ったデータを書き込むことができる。また、一般に電気
部品の試験を行う行程や、電気部品に識別情報を記憶さ
せる行程は、当該電気部品を出荷する前に行われるが、
これらの行程を試験装置により実現することで、上記の
ようにデバイス接触部１８を共有することができ、各工
程間において、ＤＵＴの差し替え等を行う必要がなく、
短時間に電気部品の試験及び電気部品への識別情報の書
込みを行うことができる。
【００５８】本発明は上記の実施形態に限定されるもの
ではなく、種々の変形が可能である。例えば、上記の実
施形態では、各ＤＵＴに異なるデータを書き込むように
していたが、本発明はこれに限られず、例えば、複数の
ＤＵＴの中の一部の複数のＤＵＴに同一のデータを書き
込むようにしてもよい。また、上記実施形態では、書込
制御部３８は、ＷＥパターンを制御することにより、Ｄ
ＵＴへのデータの書込み処理を制御したが、本発明はこ
れに限られず、書込制御部３８が各ＤＵＴの動作を制御
するＣＳパターンを各ＤＵＴのそれぞれに出力し、この
ＣＳパターンを制御することによりデータの書込み処理
を制御してもよく、要は、ＤＵＴへの書込み処理を制御
することができればよい。また、上記実施形態では、電
気部品として、フラッシュメモリを例にとって説明した
が、本発明はこれに限られず、例えば、電気部品とし
て、書き込まれたデータを保持することのできるデータ
保持メモリ（ＲＯＭ、ＲＡＭ）を有する電気部品であっ
てもよい。データ保持メモリを有する電気部品として
は、例えば、ＲＯＭ及びＲＡＭ自体や、ＩＣ、ＣＰＵ等
がある。
ではなく、種々の変形が可能である。例えば、上記の実
施形態では、各ＤＵＴに異なるデータを書き込むように
していたが、本発明はこれに限られず、例えば、複数の
ＤＵＴの中の一部の複数のＤＵＴに同一のデータを書き
込むようにしてもよい。また、上記実施形態では、書込
制御部３８は、ＷＥパターンを制御することにより、Ｄ
ＵＴへのデータの書込み処理を制御したが、本発明はこ
れに限られず、書込制御部３８が各ＤＵＴの動作を制御
するＣＳパターンを各ＤＵＴのそれぞれに出力し、この
ＣＳパターンを制御することによりデータの書込み処理
を制御してもよく、要は、ＤＵＴへの書込み処理を制御
することができればよい。また、上記実施形態では、電
気部品として、フラッシュメモリを例にとって説明した
が、本発明はこれに限られず、例えば、電気部品とし
て、書き込まれたデータを保持することのできるデータ
保持メモリ（ＲＯＭ、ＲＡＭ）を有する電気部品であっ
てもよい。データ保持メモリを有する電気部品として
は、例えば、ＲＯＭ及びＲＡＭ自体や、ＩＣ、ＣＰＵ等
がある。
【００５９】以上、本発明を実施形態を用いて説明した
が、本発明の技術的範囲は上記実施の形態に記載の範囲
には限定されない。上記実施の形態に、多様な変更又は
改良を加えることができることが当業者に明らかであ
る。その様な変更又は改良を加えた形態も本発明の技術
的範囲に含まれ得ることが、特許請求の範囲の記載から
明らかである。
が、本発明の技術的範囲は上記実施の形態に記載の範囲
には限定されない。上記実施の形態に、多様な変更又は
改良を加えることができることが当業者に明らかであ
る。その様な変更又は改良を加えた形態も本発明の技術
的範囲に含まれ得ることが、特許請求の範囲の記載から
明らかである。
【００６０】
【発明の効果】上記説明から明らかなように、本発明に
よれば容易且つ短時間に複数の電気部品に異なるデータ
を書き込むことができる。
よれば容易且つ短時間に複数の電気部品に異なるデータ
を書き込むことができる。
【図１】 従来の試験装置の構成を示す図である。
【図２】 従来の試験装置を利用して各ＤＵＴ毎に異な
った情報を書き込む際のタイミングチャートである。
った情報を書き込む際のタイミングチャートである。
【図３】 本発明の１実施形態に係るデータ書込み装置
の一例としての試験装置の構成を示す図である。
の一例としての試験装置の構成を示す図である。
【図４】 本発明の１実施形態に係る波形整形器の一部
の構成を示す図である。
の構成を示す図である。
【図５】 本発明の１実施形態に係るカウンタ選択部に
より選択されるカウントデータのビットを説明する図で
ある。
より選択されるカウントデータのビットを説明する図で
ある。
【図６】 本発明の１実施形態に係る試験装置におけ
る、８個のＤＵＴに対してデータの書込みを行う場合の
信号のタイミングチャートの一例である。
る、８個のＤＵＴに対してデータの書込みを行う場合の
信号のタイミングチャートの一例である。
【図７】 本発明の１実施形態に係る試験装置におけ
る、１６個のＤＵＴに対してデータの書込みを行う場合
の信号のタイミングチャートの一例である。
る、１６個のＤＵＴに対してデータの書込みを行う場合
の信号のタイミングチャートの一例である。
【図８】 本発明の１実施形態に係る試験装置におけ
る、Ｎ個のＤＵＴに対してデータを書込みを行う場合の
各ＤＵＴに対して与えられる信号のタイミングチャート
の一例である。
る、Ｎ個のＤＵＴに対してデータを書込みを行う場合の
各ＤＵＴに対して与えられる信号のタイミングチャート
の一例である。
１０ タイミング信号発生器 １２ パターン発生器 １４ ピンデータセレクタ １６ 波形整形器 １８ デバイス接触部 ２０ 比較器 ２２ 制御部 ２４ アルゴリズミックパターン発生器 ２６ アドレスセレクタ ２８ パターンメモリ ３０ 順次出力パターンセレクタ ３２ ＷＥパターンセレクタ ３４ アドレスパターンセレクタ ３６ データパターンセレクタ ３８ 書込制御部 ４０ ＷＥパターン整形器 ４２ アドレスパターン整形器 ４４ データパターン整形器 ５０ カウンタ選択部 ５２ カウンタ ５４ データ書込制御回路
Claims (23)
- 【請求項１】 複数の電気部品にデータを書き込むデー
タ書込装置であって、 前記複数の電気部品の少なくとも１つに書き込む前記デ
ータを複数記憶するデータ記憶部と、 前記データ記憶部から前記複数の電気部品の少なくとも
１つに書き込む前記複数のデータを取り出して順次発生
するデータ発生部と、 前記電気部品の少なくとも１つについて、何番目に発生
するデータを当該電気部品に書き込むべきかを表す順番
情報を記憶するデータ順番記憶部と、 前記発生されたデータの順番をカウントするカウンタ
と、 前記カウンタによりカウントされたデータの順番と前記
順番情報とが一致する場合に、当該順番のデータを当該
順番情報に該当する前記電気部品に書き込ませるデータ
書込制御部とを備えたことを特徴とするデータ書込装
置。 - 【請求項２】 前記順番情報を設定する順番設定部を更
に備えることを特徴とする請求項１に記載のデータ書込
装置。 - 【請求項３】 前記データ発生部は、所定の基準クロッ
クに基づいて前記各データを順次出力し、 前記カウンタは、前記基準クロックに基づいて発生した
前記データの順番をカウントすることを特徴とする請求
項１又は２に記載のデータ書込装置。 - 【請求項４】 前記複数の電気部品の少なくとも１つに
書き込むデータを順次出力することを示す順次出力パタ
ーンを出力する順次出力パターン出力部を更に備え、 前記カウンタは、前記順次出力パターン及び前記基準ク
ロックに基づいて前記データの順番をカウントすること
を特徴とする請求項３に記載のデータ書込装置。 - 【請求項５】 前記カウンタは、所定の複数ビットのカ
ウンタであり、 前記カウンタによりカウントされた前記所定の複数ビッ
トからデータの順番を示すビットを選択するカウンタ選
択部を更に備えることを特徴とする請求項１乃至４のい
ずれかに記載のデータ書込装置。 - 【請求項６】 前記順次発生するデータのそれぞれを前
記複数の電気部品に並行して供給する並行供給部を更に
備えることを特徴とする請求項１乃至５のいずれかに記
載のデータ書込装置。 - 【請求項７】 前記電気部品は、書き込まれたデータを
保持することができるデータ保持メモリを有することを
特徴とする請求項１乃至６のいずれかに記載のデータ書
込装置。 - 【請求項８】 前記データ保持メモリは、フラッシュメ
モリであることを特徴とする請求項７に記載のデータ書
込装置。 - 【請求項９】 前記電気部品は、当該電気部品に入力さ
れるライトイネーブル信号がアクティブな場合にデータ
を書込み、 前記データ書込制御部は、前記カウンタによりカウント
されたデータの順番と前記順番情報とが一致する場合
に、該当する前記電気部品に対してアクディブな前記ラ
イトイネーブル信号を出力して、当該順番のデータを該
当する前記電気部品に書き込ませることを特徴とする請
求項７又は８に記載のデータ書込装置。 - 【請求項１０】 前記電気部品は、当該電気部品に入力
されるチップセレクト信号がアクティブな場合に動作可
能となり、 前記データ書込制御部は、前記カウンタによりカウント
されたデータの順番と前記順番情報とが一致する場合
に、該当する前記電気部品に対してアクティブな前記チ
ップセレクト信号を出力して、当該順番のデータを該当
する前記電気部品に書き込ませることを特徴とする請求
項７または８に記載のデータ書込装置。 - 【請求項１１】 複数の電気部品にデータを書き込むデ
ータ書込装置であって、 前記各電気部品は、前記データを書き込むための書込コ
マンドが入力された後において、アクティブなライトイ
ネーブル信号又はチップセレクト信号と対応付けられて
入力された前記データを書き込む処理を行い、 前記複数の電気部品のいずれかに入力する前記データを
複数記憶するデータ記憶部と、 前記複数の電気部品に同時に前記書込コマンドを供給す
る書込コマンド供給部と、 前記書込コマンドを供給した後に、前記データ記憶部か
ら前記複数の電気部品のいずれかに入力する複数の前記
データを取り出して順次発生するデータ発生部と、 前記各データを書き込むべき前記電気部品に前記ライト
イネーブル信号又は前記チップセレクト信号をアクティ
ブにして順次供給することにより、前記複数の電気部品
に異なるデータを書き込ませるデータ書込制御部とを備
えたことを特徴とするデータ書込装置。 - 【請求項１２】 複数の電気部品にデータを書き込むデ
ータ書込方法であって、 前記複数の電気部品のいずれかに書き込む前記複数のデ
ータを順次発生するデータ発生ステップと、 前記電気部品の少なくとも１つについて、何番目に発生
するデータを当該電気部品に書き込むべきかを表す順番
情報を記憶するデータ順番記憶ステップと、 前記発生されたデータの順番をカウントするカウントス
テップと、 前記カウントステップによりカウントされたデータの順
番と前記順番情報とが一致する場合に、当該順番のデー
タを当該順番情報に該当する前記電気部品に書き込ませ
るデータ書込制御ステップとを有することを特徴とする
データ書込方法。 - 【請求項１３】 電気部品に与える試験パターン及び前
記電気部品から出力されると期待される期待値パターン
とを発生するパターン発生器と、前記パターン発生器に
より発生された前記試験パターンを前記電気部品の電気
的端子のピン配列に合わせて並べ替えるピンデータセレ
クタと、前記ピンデータセレクタから出力された前記試
験パターンの波形を整形する波形整形器と、前記波形整
形器により整形された前記試験パターンを複数の前記電
気部品に与えるとともに、前記複数の電気部品から出力
された出力信号を受け取るデバイス接触部と、前記デバ
イス接触部が受け取った出力信号と前記期待値パターン
とを比較する比較器とを備えた試験装置であって、 前記試験パターンは、前記複数の電気部品の少なくとも
１つに書き込むデータと、電気部品の動作を制御する制
御信号とを含み、 前記パターン発生器は順次前記試験パターンを出力し、 前記電気部品の少なくとも１つについて、何番目に発生
するデータを当該電気部品に書き込むべきかを表す順番
情報を記憶するデータ順番記憶部と、 前記発生されたデータの順番をカウントするカウンタ
と、 前記カウンタによりカウントされたデータの順番と前記
順番情報とが一致する場合に、前記制御信号を当該順番
情報に該当する前記電気部品に与えることにより、当該
順番のデータを当該電気部品に書き込ませるデータ書込
制御部とを備えたことを特徴とする試験装置。 - 【請求項１４】 前記順番情報を設定する順番設定部を
更に備えることを特徴とする請求項１３に記載の試験装
置。 - 【請求項１５】 前記データ発生器は、所定の基準クロ
ックに基づいて前記試験パターンを順次出力し、 前記カウンタは、前記基準クロックに基づいて発生した
前記試験パターンの順番をカウントすることを特徴とす
る請求項１３又は１４に記載の試験装置。 - 【請求項１６】 前記複数の電気部品の少なくとも１つ
に書き込むデータを順次出力することを示す順次出力パ
ターンを出力する順次出力パターン出力部を更に備え、 前記カウンタは、前記順次出力パターン及び前記基準ク
ロックに基づいて前記データの順番をカウントすること
を特徴とする請求項１５に記載の試験装置。 - 【請求項１７】 前記カウンタは、所定の複数ビットの
カウンタであり、 前記カウンタによりカウントされた前記所定の複数ビッ
トからデータの順番を示すビットを選択するカウンタ選
択部を更に備えることを特徴とする請求項１３乃至１６
のいずれかに記載の試験装置。 - 【請求項１８】 前記順次発生する試験パターン中のデ
ータのそれぞれを前記複数の電気部品に並行して供給す
る並行供給部を更に備えることを特徴とする請求項１３
乃至１７のいずれかに記載の試験装置。 - 【請求項１９】 前記電気部品は、書き込まれたデータ
を保持することができるデータ保持メモリを有すること
を特徴とする請求項１３乃至１８のいずれかに記載の試
験装置。 - 【請求項２０】 前記データ保持メモリは、フラッシュ
メモリであることを特徴とする請求項１９に記載の試験
装置。 - 【請求項２１】 前記電気部品は、当該電気部品に入力
されるライトイネーブル信号がアクティブな場合にデー
タを書込み、 前記データ書込制御部は、前記カウンタによりカウント
されたデータの順番と前記順番情報とが一致する場合
に、前記試験パターンの制御信号として含まれているア
クディブな前記ライトイネーブル信号を出力して、当該
順番のデータを該当する前記電気部品に書き込ませるこ
とを特徴とする請求項１９又は２０に記載の試験装置。 - 【請求項２２】 前記電気部品は、当該電気部品に入力
されるチップセレクト信号がアクティブな場合に動作可
能となり、 前記データ書込制御部は、前記カウンタによりカウント
されたデータの順番と前記順番情報とが一致する場合
に、前記試験パターンの制御信号として含まれているア
クティブな前記チップセレクト信号を出力して、当該順
番のデータを該当する前記電気部品に書き込ませること
を特徴とする請求項１９又は２０に記載の試験装置。 - 【請求項２３】 電気部品に与える試験パターン及び前
記電気部品から出力されると期待される期待値パターン
とを発生するパターン発生器と、前記パターン発生器に
より発生された前記試験パターンを前記電気部品の電気
的端子のピン配列に合わせて並べ替えるピンデータセレ
クタと、前記ピンデータセレクタから出力された前記試
験パターンの波形を整形する波形整形器と、前記波形整
形器により整形された前記試験パターンを複数の前記電
気部品に与えるとともに、前記複数の電気部品から出力
された出力信号を受け取るデバイス接触部と、前記デバ
イス接触部が受け取った出力信号と前記期待値パターン
とを比較する比較器とを備えた試験装置であって、 前記各電気部品は、前記データを書き込むための書込コ
マンドが入力された後において、アクティブなライトイ
ネーブル信号又はチップセレクト信号と対応付けられて
入力された前記データを書き込む処理を行い、 前記試験パターンは、前記複数の電気部品の少なくとも
１つに書き込むデータと、電気部品の動作を制御するラ
イトイネーブル信号又はチップセレクト信号とを含み、 前記複数の電気部品に同時に前記書込コマンドを供給す
る書込コマンド供給部を備え、 前記パターン発生器は、前記複数の電気部品に同時に前
記書込コマンドが供給された後に、前記複数の電気部品
のいずれかに入力する複数の前記データを前記複数の電
気部品に順次供給し、 前記各データを書き込むべき前記電気部品に前記ライト
イネーブル信号又は前記チップセレクト信号をアクティ
ブにして順次供給することにより、前記複数の電気部品
に異なるデータを書き込ませるデータ書込制御部を更に
備えたことを特徴とする試験装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US12571599P | 1999-03-23 | 1999-03-23 | |
| US60/125715 | 1999-03-23 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000276367A true JP2000276367A (ja) | 2000-10-06 |
Family
ID=22421062
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000017899A Pending JP2000276367A (ja) | 1999-03-23 | 2000-01-24 | データ書込装置、データ書込方法、及び試験装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6219289B1 (ja) |
| JP (1) | JP2000276367A (ja) |
| KR (1) | KR100357729B1 (ja) |
| TW (1) | TW469369B (ja) |
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| JP2003004806A (ja) * | 2001-06-19 | 2003-01-08 | Advantest Corp | 半導体デバイス試験装置 |
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| KR101021375B1 (ko) | 2002-05-06 | 2011-03-14 | 넥스테스트 시스템즈 코포레이션 | 멀티태스킹 알고리즘 패턴 발생기를 갖춘 반도체 테스트시스템 |
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| JP5050303B2 (ja) * | 2001-06-29 | 2012-10-17 | 富士通セミコンダクター株式会社 | 半導体試験装置 |
| US6988232B2 (en) * | 2001-07-05 | 2006-01-17 | Intellitech Corporation | Method and apparatus for optimized parallel testing and access of electronic circuits |
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| CN115640172B (zh) * | 2021-07-20 | 2025-10-21 | 长鑫存储技术有限公司 | 电路仿真测试方法、装置、设备及介质 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10289597A (ja) * | 1997-04-14 | 1998-10-27 | Advantest Corp | メモリ試験装置 |
-
2000
- 2000-01-24 JP JP2000017899A patent/JP2000276367A/ja active Pending
- 2000-03-03 TW TW089103770A patent/TW469369B/zh not_active IP Right Cessation
- 2000-03-23 KR KR1020000014786A patent/KR100357729B1/ko not_active Expired - Fee Related
- 2000-03-23 US US09/533,734 patent/US6219289B1/en not_active Expired - Lifetime
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| KR101021375B1 (ko) | 2002-05-06 | 2011-03-14 | 넥스테스트 시스템즈 코포레이션 | 멀티태스킹 알고리즘 패턴 발생기를 갖춘 반도체 테스트시스템 |
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Also Published As
| Publication number | Publication date |
|---|---|
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