JPS6232511B2 - - Google Patents
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- Publication number
- JPS6232511B2 JPS6232511B2 JP56112381A JP11238181A JPS6232511B2 JP S6232511 B2 JPS6232511 B2 JP S6232511B2 JP 56112381 A JP56112381 A JP 56112381A JP 11238181 A JP11238181 A JP 11238181A JP S6232511 B2 JPS6232511 B2 JP S6232511B2
- Authority
- JP
- Japan
- Prior art keywords
- shift register
- output terminal
- test
- serial
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/27—Built-in tests
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Error Detection And Correction (AREA)
Description
【発明の詳細な説明】
本発明は組合せ論理素子および順次論理素子に
よつてデイジタル信号を処理する装置にあつて、
該装置を試験するために前記順次論理素子により
第１シフトレジスタを形成する手段を有してお
り、該第１シフトレジスタが第１直列入力端子
と、第１直列出力端子と、記憶されたデータパタ
ーンを前記デイジタル信号を処理する回路の他の
素子に供給する第１並列出力端子と、前記処理に
よる結果パターンを順次受信する第１並列入力端
子とを具えており、前記第１シフトレジスタの第
１直列入力端子にはテストパターン発生器を接続
すると共に、前記第１シフトレジスタの第１直列
出力端子には検証装置を接続したデイジタル信号
処理装置に関するものである。
よつてデイジタル信号を処理する装置にあつて、
該装置を試験するために前記順次論理素子により
第１シフトレジスタを形成する手段を有してお
り、該第１シフトレジスタが第１直列入力端子
と、第１直列出力端子と、記憶されたデータパタ
ーンを前記デイジタル信号を処理する回路の他の
素子に供給する第１並列出力端子と、前記処理に
よる結果パターンを順次受信する第１並列入力端
子とを具えており、前記第１シフトレジスタの第
１直列入力端子にはテストパターン発生器を接続
すると共に、前記第１シフトレジスタの第１直列
出力端子には検証装置を接続したデイジタル信号
処理装置に関するものである。
組合せ論理素子では、入力信号の変化が出力信
号の変化に関係したり、しなかつたりすることが
あるが、入力信号の変化は出力信号の変化が生ず
る瞬時には無関係である。順次論理素子では、所
定のメモリ機能が呈示される。即ち、素子の１つ
以上の内面的状態が所定の持続性を呈する。これ
らの状態は入力信号および内面的状態そのものに
応じて必ずしも直接変えることができるのではな
く、これらは例えば、つぎのクロツクパルス周期
が開始する時点とか、所定の遅延時間後等の際に
変えることができる。上述した種類の装置は
「IEEE、Tr.Computers」（Vol.C22、1973年１
月、第46〜60頁）のM.J.Y.WilliamsとJ.B.Angell
著による論文「Enhancing testability of
largescale integrated circuits via test points
and additional logic」から既知である。この技
術により、第１シフトレジスタの順次論理素子は
その都度良好に規定された出発状態をとることが
できる。しかし、長いデータパターンを完全に検
証するのに複雑な問題が生ずることがある。これ
がため長さの長い演算結果パターンは短い二次的
パターンに変換するのが有利である。結果パター
ンにずれが生ずる場合には大低の場合、障害の性
質を回路にて検出することができる。しかしこれ
は例えば、完成したての生産品を試験するような
場合には必ずしも当てはまらない。この場合には
通常“良”／“悪”情報で十分であり、この情報
は二次パターンにそのまま現われる。回路を試験
する場合には各々固有の結果パターンを発生する
多数のテストパターンが屡々用いられる。斯種一
連のテストパターンのデザインは複雑になつてい
る。その理由は、種々のテストパターンによつて
回路の種々のサブ−機能をも試験し得るようにす
るのが好適だからである。さらに多数の結果パタ
ーンの評価には時間がかかる。しかしそれでもテ
ストパターンの数は大低の場合相当多くする必要
がある。その理由は、テストパターンの数が少な
過ぎると欠陥回路が誤つて受認されることもある
からである。
号の変化に関係したり、しなかつたりすることが
あるが、入力信号の変化は出力信号の変化が生ず
る瞬時には無関係である。順次論理素子では、所
定のメモリ機能が呈示される。即ち、素子の１つ
以上の内面的状態が所定の持続性を呈する。これ
らの状態は入力信号および内面的状態そのものに
応じて必ずしも直接変えることができるのではな
く、これらは例えば、つぎのクロツクパルス周期
が開始する時点とか、所定の遅延時間後等の際に
変えることができる。上述した種類の装置は
「IEEE、Tr.Computers」（Vol.C22、1973年１
月、第46〜60頁）のM.J.Y.WilliamsとJ.B.Angell
著による論文「Enhancing testability of
largescale integrated circuits via test points
and additional logic」から既知である。この技
術により、第１シフトレジスタの順次論理素子は
その都度良好に規定された出発状態をとることが
できる。しかし、長いデータパターンを完全に検
証するのに複雑な問題が生ずることがある。これ
がため長さの長い演算結果パターンは短い二次的
パターンに変換するのが有利である。結果パター
ンにずれが生ずる場合には大低の場合、障害の性
質を回路にて検出することができる。しかしこれ
は例えば、完成したての生産品を試験するような
場合には必ずしも当てはまらない。この場合には
通常“良”／“悪”情報で十分であり、この情報
は二次パターンにそのまま現われる。回路を試験
する場合には各々固有の結果パターンを発生する
多数のテストパターンが屡々用いられる。斯種一
連のテストパターンのデザインは複雑になつてい
る。その理由は、種々のテストパターンによつて
回路の種々のサブ−機能をも試験し得るようにす
るのが好適だからである。さらに多数の結果パタ
ーンの評価には時間がかかる。しかしそれでもテ
ストパターンの数は大低の場合相当多くする必要
がある。その理由は、テストパターンの数が少な
過ぎると欠陥回路が誤つて受認されることもある
からである。
本発明の目的は上述した種類の装置を簡単に試
験し得るようにすると共に、検出されずに残存す
る誤りのリスクを一層少なくすることにある。
験し得るようにすると共に、検出されずに残存す
る誤りのリスクを一層少なくすることにある。
この目的達成のため、本発明によれば検証装置
に第２直列入力端子と第２直列出力端子とを有す
る第２シフトレジスタを設け、該シフトレジスタ
の第２直列入力端子を前記第１シフトレジスタの
第１直列出力端子に結合させ、第２シフトレジス
タには少なくとも１個の排他的OR素子を介して
順次受信される結果パターンから成る可動マルチ
−ビツトのサム−パターンを循環的に更新させる
ために第２直列出力端子からの第１帰還回路を設
け、前記信号処理装置には第２帰還路を設けて、
前記第１シフトレジスタの第１直列入力端子を前
記帰還回路の出力端子に接続して前記テストパタ
ーン発生器を実現させ、前記第２シフトレジスタ
の出力端子を検証パターン発生器の出力端子と共
に比較素子に接続し、前記第１および第２シフト
レジスタには試験の開始以前に初期信号パターン
を受信する手段を設けたことを特徴とする。
に第２直列入力端子と第２直列出力端子とを有す
る第２シフトレジスタを設け、該シフトレジスタ
の第２直列入力端子を前記第１シフトレジスタの
第１直列出力端子に結合させ、第２シフトレジス
タには少なくとも１個の排他的OR素子を介して
順次受信される結果パターンから成る可動マルチ
−ビツトのサム−パターンを循環的に更新させる
ために第２直列出力端子からの第１帰還回路を設
け、前記信号処理装置には第２帰還路を設けて、
前記第１シフトレジスタの第１直列入力端子を前
記帰還回路の出力端子に接続して前記テストパタ
ーン発生器を実現させ、前記第２シフトレジスタ
の出力端子を検証パターン発生器の出力端子と共
に比較素子に接続し、前記第１および第２シフト
レジスタには試験の開始以前に初期信号パターン
を受信する手段を設けたことを特徴とする。
検証装置には試験の終了時に始動信号を受信す
る始動入力端子を設けるのが好適である。第２シ
フトレジスタの長さは制限することができ、いず
れにしてもこの第２シフトレジスタの長さは第１
シフトレジスタの長さよりも十分短くすることが
できる。これにより、検証操作は簡単となる。さ
らに、排他的OR機能を有する帰還をかけること
によつて可動サム−パターン（moving sum
pattern）を形成するのが有利であり、従つて互
いに擬似的に独立している一連のテストパターン
が単一の初期テストパターンから形成され、斯く
して形成される一連のテストパターンによつて多
数の誤りを迅速に検出することができることを確
めた。
る始動入力端子を設けるのが好適である。第２シ
フトレジスタの長さは制限することができ、いず
れにしてもこの第２シフトレジスタの長さは第１
シフトレジスタの長さよりも十分短くすることが
できる。これにより、検証操作は簡単となる。さ
らに、排他的OR機能を有する帰還をかけること
によつて可動サム−パターン（moving sum
pattern）を形成するのが有利であり、従つて互
いに擬似的に独立している一連のテストパターン
が単一の初期テストパターンから形成され、斯く
して形成される一連のテストパターンによつて多
数の誤りを迅速に検出することができることを確
めた。
本発明の他の好適例によれば、帰還回路を単一
の排他的ORゲートをもつて構成し、該ゲートに
より第１および第２シフトレジスタの出力信号を
受信するようにする。このようにすることによ
り、装置全体の構成を極めて簡単とすることがで
きる。しかし、シフトレジスタには例えばこれが
所謂「最大長のビツト列」を発生するように追加
の帰還をかけることもできる。
の排他的ORゲートをもつて構成し、該ゲートに
より第１および第２シフトレジスタの出力信号を
受信するようにする。このようにすることによ
り、装置全体の構成を極めて簡単とすることがで
きる。しかし、シフトレジスタには例えばこれが
所謂「最大長のビツト列」を発生するように追加
の帰還をかけることもできる。
図面につき本発明を説明する。
図面は本発明によるデイジタル信号処理装置の
一例を示すブロツク線図である。試験（テスト）
すべき回路は組合せ論理素子および順次論理素子
を具えている。本例ではすべての順次論理素子を
12−ビツトのシフトレジスタ３０に組合わせるこ
とができる。大抵の場合、試験すべき回路は多数
の段を具えており、これらの段はシフトレジスタ
を形成するために組合わせるが、その段数は全く
任意に選定することができる。ブロツク２８は試
験すべき回路の残りの部分、従つて組合せ論理素
子或いはシフトレジスタ３０に含まれない他の順
次論理素子を示す。この場合、後者の論理素子は
例えば既知のリセツト信号によつて別の方法で始
動させることができる。試験すべき回路は段２８
と３０とで構成する。この回路は全く任意の機能
を呈するものとすることができる。またこの回路
は別個の集積回路、組合せ集積回路またはハイブ
リツド回路として実現し、このアセンブリを例え
ばDIPタイプのモジユールに収納させることがで
きる。また、前記回路をプリント回路板で実現
し、これに多数の集積回路或いはデイスクリート
な回路部品を設けることもできる。後述する試験
回路は段２８，３０と結合させることができる
が、この場合回路への信号入力または回路からの
信号出力を十分に試験することはできない。これ
がため、大抵の場合には試験回路に併合させる検
証装置を別個の装置とし、これにより種々の回路
を試験し得るようにしている。この場合には斯か
る試験ユニツトが製造過程の一部を成している。
試験の開始時には最初のテストパターンをシフト
レジスタ３０へロードさせる。これはつぎのよう
にして行なう。
一例を示すブロツク線図である。試験（テスト）
すべき回路は組合せ論理素子および順次論理素子
を具えている。本例ではすべての順次論理素子を
12−ビツトのシフトレジスタ３０に組合わせるこ
とができる。大抵の場合、試験すべき回路は多数
の段を具えており、これらの段はシフトレジスタ
を形成するために組合わせるが、その段数は全く
任意に選定することができる。ブロツク２８は試
験すべき回路の残りの部分、従つて組合せ論理素
子或いはシフトレジスタ３０に含まれない他の順
次論理素子を示す。この場合、後者の論理素子は
例えば既知のリセツト信号によつて別の方法で始
動させることができる。試験すべき回路は段２８
と３０とで構成する。この回路は全く任意の機能
を呈するものとすることができる。またこの回路
は別個の集積回路、組合せ集積回路またはハイブ
リツド回路として実現し、このアセンブリを例え
ばDIPタイプのモジユールに収納させることがで
きる。また、前記回路をプリント回路板で実現
し、これに多数の集積回路或いはデイスクリート
な回路部品を設けることもできる。後述する試験
回路は段２８，３０と結合させることができる
が、この場合回路への信号入力または回路からの
信号出力を十分に試験することはできない。これ
がため、大抵の場合には試験回路に併合させる検
証装置を別個の装置とし、これにより種々の回路
を試験し得るようにしている。この場合には斯か
る試験ユニツトが製造過程の一部を成している。
試験の開始時には最初のテストパターンをシフト
レジスタ３０へロードさせる。これはつぎのよう
にして行なう。
試験の開始時には例えば手動でリセツト信号を
端子２２に供給する。これによりフリツプ−フロ
ツプ５０が第１位置にセツトされて、スイツチ４
８を下側位置へ動かす。また、シフトカウンタ２
４およびパターンカウンタ２６は出発位置０にリ
セツトされる。従つて、端子５２の信号がシフト
レジスタ３４の入力端子に現われる。この信号は
一連のコードビツトに関連するものとし得るが、
これは“０”または“１”が連続するような一定
値とすることもできる。所要に応じ、リセツト信
号によつてクロツク２０を動作させることもでき
る。クロツク２０は自走クロツクとすることもで
きる。シフトカウンタ２４はシフトレジスタ３０
と３４のビツト段の数の総和に相当する２０の計
数位置を有しており、これはクロツク２０の制御
下で連続的に計数するのが好適である。カウンタ
２４はこれが２０位置にわたつて切り換えられた
後にその都度ライン４４に桁上げ出力信号を供給
する。シフトレジスタ３０は既知のマスター／ス
レーブ段で構成する。ライン４４に桁上げ出力信
号がない場合には、情報信号がクロツクパルス周
期の1/2周期の間にフリツプ−フロツプのマスタ
ー段にて取り上げられ、クロツクパルス周期の他
の1/2周期の間にはフリツプ−フロツプのつぎの
スレーブ段にて情報信号が取り上げられる。従つ
て、このシフトレジスタは12個のマスター段と12
個のスレーブ段とを具えている。これがため、端
子５２の情報信号は最初の12クロツク周期の間に
スイツチ４８を介して直列接続のシフトレジスタ
３４および３０にシフトされる。これらのすべて
の位置ではシフトレジスタ３０の内容が回路２８
にも供給される。この場合の接続線を図面では便
宜上６本だけ示してある。回路２８の出力信号も
シフトレジスタ３０の該当する段に供給される
が、この場合の接続線も図面の簡略化のために６
本図示してあるだけである。しかし、ライン４４
に桁上げ信号が現われない限り回路２８の出力信
号は取り上げられない。シフトカウンタ２４が２
０の計数位置に達すると、このカウンタの出力桁
上げ信号が1/2クロツクパルス周期の間に現われ
る。この信号がシフトレジスタ３０を制御するた
め、回路２８の出力情報は以前のマスターまたは
スレーブ段の出力情報の代りに取り上げられる。
所要に応じ回路２８には同期クロツクパルスを供
給することもできるが、これは図示してない。ラ
イン４４の桁上げ信号のパターンカウンタ２６お
よびフリツプ−フロツプ（セツト／リセツトフリ
ツプ−フロツプ）５０にも供給する。パターンカ
ウンタ２６は１ステツプ進む毎にカウントする。
フリツプ−フロツプ５０はカウンタ２４の出力桁
上げ信号の最初の受信に応答して切り換えられ
る。これによりスイツチ４８はこの試験の残りの
期間中は上側位置に留まる。従つて、シフトレジ
スタ３０と３４は循環的に結合される。これに対
し、試験パターンを回路２８に供給し、得られる
結果パターンを受信したり、記憶したりするのを
追加のクロツクパルスによつて制御することがで
きる。
端子２２に供給する。これによりフリツプ−フロ
ツプ５０が第１位置にセツトされて、スイツチ４
８を下側位置へ動かす。また、シフトカウンタ２
４およびパターンカウンタ２６は出発位置０にリ
セツトされる。従つて、端子５２の信号がシフト
レジスタ３４の入力端子に現われる。この信号は
一連のコードビツトに関連するものとし得るが、
これは“０”または“１”が連続するような一定
値とすることもできる。所要に応じ、リセツト信
号によつてクロツク２０を動作させることもでき
る。クロツク２０は自走クロツクとすることもで
きる。シフトカウンタ２４はシフトレジスタ３０
と３４のビツト段の数の総和に相当する２０の計
数位置を有しており、これはクロツク２０の制御
下で連続的に計数するのが好適である。カウンタ
２４はこれが２０位置にわたつて切り換えられた
後にその都度ライン４４に桁上げ出力信号を供給
する。シフトレジスタ３０は既知のマスター／ス
レーブ段で構成する。ライン４４に桁上げ出力信
号がない場合には、情報信号がクロツクパルス周
期の1/2周期の間にフリツプ−フロツプのマスタ
ー段にて取り上げられ、クロツクパルス周期の他
の1/2周期の間にはフリツプ−フロツプのつぎの
スレーブ段にて情報信号が取り上げられる。従つ
て、このシフトレジスタは12個のマスター段と12
個のスレーブ段とを具えている。これがため、端
子５２の情報信号は最初の12クロツク周期の間に
スイツチ４８を介して直列接続のシフトレジスタ
３４および３０にシフトされる。これらのすべて
の位置ではシフトレジスタ３０の内容が回路２８
にも供給される。この場合の接続線を図面では便
宜上６本だけ示してある。回路２８の出力信号も
シフトレジスタ３０の該当する段に供給される
が、この場合の接続線も図面の簡略化のために６
本図示してあるだけである。しかし、ライン４４
に桁上げ信号が現われない限り回路２８の出力信
号は取り上げられない。シフトカウンタ２４が２
０の計数位置に達すると、このカウンタの出力桁
上げ信号が1/2クロツクパルス周期の間に現われ
る。この信号がシフトレジスタ３０を制御するた
め、回路２８の出力情報は以前のマスターまたは
スレーブ段の出力情報の代りに取り上げられる。
所要に応じ回路２８には同期クロツクパルスを供
給することもできるが、これは図示してない。ラ
イン４４の桁上げ信号のパターンカウンタ２６お
よびフリツプ−フロツプ（セツト／リセツトフリ
ツプ−フロツプ）５０にも供給する。パターンカ
ウンタ２６は１ステツプ進む毎にカウントする。
フリツプ−フロツプ５０はカウンタ２４の出力桁
上げ信号の最初の受信に応答して切り換えられ
る。これによりスイツチ４８はこの試験の残りの
期間中は上側位置に留まる。従つて、シフトレジ
スタ３０と３４は循環的に結合される。これに対
し、試験パターンを回路２８に供給し、得られる
結果パターンを受信したり、記憶したりするのを
追加のクロツクパルスによつて制御することがで
きる。
斯くして、20個づつの順次のクロツクパルス周
期列毎の制御下で、その都度試験パターンをシフ
トレジスタ３０に記憶させ、その後このパターン
を回路２８に供給して、結果パターンを再びシフ
トレジスタ３０に記憶させる。
期列毎の制御下で、その都度試験パターンをシフ
トレジスタ３０に記憶させ、その後このパターン
を回路２８に供給して、結果パターンを再びシフ
トレジスタ３０に記憶させる。
シフトレジスタ３４の出力は排他的ORゲート
３２を介してこのレジスタの入力端子に帰還させ
る。これにより、シフトレジスタ３４の内容は回
路２８に供給されたテストパターンの凡ゆる結果
によつて決定されることになる。回路２８の欠陥
により結果ビツトが間違つた場合、このビツトは
シフトレジスタ３４の内容において間違つたまま
検出することができる。さらにビツト誤りが生ず
る場合、これらは互いに補償することができる。
しかし、多数のテストパターンの処理後において
も欠陥回路２８がシフトレジスタ３４に正しい内
容を依然として供給するリスクは原則として極め
て少ない。シフトレジスタ３４の長さが８ビツト
の場合、斯るリスクは確率的に見て僅か１：28で
ある。パターンカウンタ２６の位置は20個のクロ
ツクパルスの各サイクル毎に増分される。このカ
ウンタの予定計数位置にてライン６０に出力桁上
げ信号を出力させて、これにより試験操作が完了
したことを提示させる。回路には検証パターン発
生器３８も設ける。これは例えば手動にてロード
させることのできるレジスタとする。このレジス
タはシフトレジスタ３４と同程度の情報、従つて
本例では８ビツトの情報を含み、これらのビツト
は図示のように比較素子４６に並列に供給するこ
とができる。比較素子４６は同様にシフトレジス
タ３４の８ビツトも受信し、受信した８＋８ビツ
トをビツト的に比較する。比較素子４６はライン
６０の出力桁上げ信号によつて動作させる。８ビ
ツト対のすべてが対応する場合に、比較装置４６
は論理“１”をAND−ゲート４０に供給し、こ
の際AND−ゲート４０にはライン６０の出力桁
上げ信号も一緒に供給される。ゲート４０が
“１”を供給する場合、試験すべき回路は使える
状態（正常）にある。これがため、ライン６０お
よび６２の信号は共存させる必要がある。ライン
４２の出力信号は種々の方法にて使用することが
できる。この出力信号は端子６０の信号でバイア
スされるセツト／リセツトフリツプ−フロツプに
記憶させることができる。この場合、斯るフリツ
プ−フロツプの出力端子における２つの信号ラン
プは“良”および“悪”を示す。他方、素子４０
そのものはライン６０の信号によつてセツトされ
るセツト／リセツトフリツプ−フロツプとするこ
ともできる。回路が正常の場合、このフリツプ−
フロツプは多少遅れて到達するライン６２の信号
によつてリセツトされる。ライン４２には正しい
回路を提示させるために、リセツト化を検出する
素子を接続してある。素子４６にて絶えず比較操
作を行なうようにすることもでき、この場合には
ライン６０への動作信号を供給する必要がなくな
る。ライン６０の信号はクロツク２０を停止させ
るのに用いることもできる。
３２を介してこのレジスタの入力端子に帰還させ
る。これにより、シフトレジスタ３４の内容は回
路２８に供給されたテストパターンの凡ゆる結果
によつて決定されることになる。回路２８の欠陥
により結果ビツトが間違つた場合、このビツトは
シフトレジスタ３４の内容において間違つたまま
検出することができる。さらにビツト誤りが生ず
る場合、これらは互いに補償することができる。
しかし、多数のテストパターンの処理後において
も欠陥回路２８がシフトレジスタ３４に正しい内
容を依然として供給するリスクは原則として極め
て少ない。シフトレジスタ３４の長さが８ビツト
の場合、斯るリスクは確率的に見て僅か１：28で
ある。パターンカウンタ２６の位置は20個のクロ
ツクパルスの各サイクル毎に増分される。このカ
ウンタの予定計数位置にてライン６０に出力桁上
げ信号を出力させて、これにより試験操作が完了
したことを提示させる。回路には検証パターン発
生器３８も設ける。これは例えば手動にてロード
させることのできるレジスタとする。このレジス
タはシフトレジスタ３４と同程度の情報、従つて
本例では８ビツトの情報を含み、これらのビツト
は図示のように比較素子４６に並列に供給するこ
とができる。比較素子４６は同様にシフトレジス
タ３４の８ビツトも受信し、受信した８＋８ビツ
トをビツト的に比較する。比較素子４６はライン
６０の出力桁上げ信号によつて動作させる。８ビ
ツト対のすべてが対応する場合に、比較装置４６
は論理“１”をAND−ゲート４０に供給し、こ
の際AND−ゲート４０にはライン６０の出力桁
上げ信号も一緒に供給される。ゲート４０が
“１”を供給する場合、試験すべき回路は使える
状態（正常）にある。これがため、ライン６０お
よび６２の信号は共存させる必要がある。ライン
４２の出力信号は種々の方法にて使用することが
できる。この出力信号は端子６０の信号でバイア
スされるセツト／リセツトフリツプ−フロツプに
記憶させることができる。この場合、斯るフリツ
プ−フロツプの出力端子における２つの信号ラン
プは“良”および“悪”を示す。他方、素子４０
そのものはライン６０の信号によつてセツトされ
るセツト／リセツトフリツプ−フロツプとするこ
ともできる。回路が正常の場合、このフリツプ−
フロツプは多少遅れて到達するライン６２の信号
によつてリセツトされる。ライン４２には正しい
回路を提示させるために、リセツト化を検出する
素子を接続してある。素子４６にて絶えず比較操
作を行なうようにすることもでき、この場合には
ライン６０への動作信号を供給する必要がなくな
る。ライン６０の信号はクロツク２０を停止させ
るのに用いることもできる。
検証パターン発生器の信号パターンは適当な基
準回路に基いて形成することができる。斯る基準
回路は慣例の方法で既に試験した回路とすること
ができる。検証パターンは例えば１組の論理機能
のような回路を画くコンピユータでのシユミレー
シヨンで形成することもできる。シフトレジスタ
３０と３４の長さの比は任意とすることができ
る。シフトレジスタ３４は８ビツトの長さでも十
分であるが、16ビツトでも有効であり、シフトレ
ジスタ３０はシフトレジスタ３４の２倍または３
倍の長さとするのが普通である。上述した試験方
法は特に、複雑な回路に好適である。単一の排他
的ORゲート３２を用いる代りに、「最大長シフト
レジスタ」にとつて慣例の如く、段間に数個の帰
還ゲートを使用することができる。シフトレジス
タ３０にはシフトレジスタ３４からでなく、排他
的ORゲート３２の出力から情報を供給すること
もできるが、このような場合には情報をスイツチ
４８の出力側から取り出すようにする。これは特
に、シフトレジスタ３４が特定のリセツト入力端
子を具えている場合に有利である。このようにす
れば、試験を一層迅速に行うことができる。その
理由は、各サイクルが12個のクロツクパルス周期
を必要とするだけだからである。実際上、利得は
極めて小さく、例えば128/136である。比較素子
４６での比較操作は並列的でなく、直列的に行う
ことができる。初期テストパターンをすべて
“０”の信号から成るものとするのが有利な場合
には、このパターンをレジスタ３０，３４におけ
るリセツト入力によつて実現することができ、こ
の場合スイツチ４８は省くことができる。上述し
た試験方法は特にダイナミツクMOS論理回路に
有利に適用することができる。
準回路に基いて形成することができる。斯る基準
回路は慣例の方法で既に試験した回路とすること
ができる。検証パターンは例えば１組の論理機能
のような回路を画くコンピユータでのシユミレー
シヨンで形成することもできる。シフトレジスタ
３０と３４の長さの比は任意とすることができ
る。シフトレジスタ３４は８ビツトの長さでも十
分であるが、16ビツトでも有効であり、シフトレ
ジスタ３０はシフトレジスタ３４の２倍または３
倍の長さとするのが普通である。上述した試験方
法は特に、複雑な回路に好適である。単一の排他
的ORゲート３２を用いる代りに、「最大長シフト
レジスタ」にとつて慣例の如く、段間に数個の帰
還ゲートを使用することができる。シフトレジス
タ３０にはシフトレジスタ３４からでなく、排他
的ORゲート３２の出力から情報を供給すること
もできるが、このような場合には情報をスイツチ
４８の出力側から取り出すようにする。これは特
に、シフトレジスタ３４が特定のリセツト入力端
子を具えている場合に有利である。このようにす
れば、試験を一層迅速に行うことができる。その
理由は、各サイクルが12個のクロツクパルス周期
を必要とするだけだからである。実際上、利得は
極めて小さく、例えば128/136である。比較素子
４６での比較操作は並列的でなく、直列的に行う
ことができる。初期テストパターンをすべて
“０”の信号から成るものとするのが有利な場合
には、このパターンをレジスタ３０，３４におけ
るリセツト入力によつて実現することができ、こ
の場合スイツチ４８は省くことができる。上述し
た試験方法は特にダイナミツクMOS論理回路に
有利に適用することができる。
図面は本発明によるデイジタル信号処理装置の
一例を示すブロツク線図である。 ２０……クロツク、２２……リセツト信号入力
端子、２４……シフトカウンタ、２６……パター
ンカウンタ、２８……組合せ論理素子、３０……
順次論理素子（シフトレジスタ）、３２……排他
的OR素子、３４……シフトレジスタ、３８……
検証パターン発生器、４０……AND−ゲート、
４４……桁上げ信号供給ライン、４６……比較素
子、４８……スイツチ、５０……フリツプ−フロ
ツプ、５２……テストパターン供給端子。
一例を示すブロツク線図である。 ２０……クロツク、２２……リセツト信号入力
端子、２４……シフトカウンタ、２６……パター
ンカウンタ、２８……組合せ論理素子、３０……
順次論理素子（シフトレジスタ）、３２……排他
的OR素子、３４……シフトレジスタ、３８……
検証パターン発生器、４０……AND−ゲート、
４４……桁上げ信号供給ライン、４６……比較素
子、４８……スイツチ、５０……フリツプ−フロ
ツプ、５２……テストパターン供給端子。
Claims (1)
- 【特許請求の範囲】 １ 組合せ論理素子および順次論理素子によつて
デイジタル信号を処理する装置であつて、該装置
を試験するために前記順次論理素子により第１シ
フトレジスタ３０を形成する手段を有しており、
該第１シフトレジスタが第１直列入力端子と、第
１直列出力端子と、記憶されたデータパターンを
前記デイジタル信号を処理する回路の他の素子２
８に供給する第１並列出力端子と、前記処理によ
る結果パターンを順次受信する第１並列入力端子
とを具えており、前記第１シフトレジスタの第１
直列入力端子にはテストパターン発生器を接続す
ると共に、前記第１シフトレジスタの第１直列出
力端子には検証装置４６を接続したデイジタル信
号処理装置において、前記検証装置に第２直列入
力端子と第２直列出力端子とを有する第２シフト
レジスタ３４を設け、該シフトレジスタの第２直
列入力端子を前記第１シフトレジスタの第１直列
出力端子に結合させ、前記第２シフトレジスタに
は少なくとも１個の排他的OR素子３２を介して
順次受信される結果パターンから成る可動マルチ
−ビツトのサム−パターンを循環的に更新させる
ために前記第２直列出力端子からの第１帰還回路
を設け、前記信号処理装置には第２帰還回路を設
けて、前記第１シフトレジスタの第１直列入力端
子を前記帰還回路の出力端子に接続して前記テス
トパターン発生器を実現させ、前記第２シフトレ
ジスタの出力端子を検証パターン発生器３８の出
力端子と共に比較素子４６に接続し、前記第１お
よび第２シフトレジスタには試験の開始以前に初
期信号パターンを受信する手段４８，５２を設け
たことを特徴とするデイジタル信号処理装置。 ２ 特許請求の範囲第１項に記載の装置におい
て、検証装置に試験の終了時に始動信号を受信す
る始動入力端子６０を設けたことを特徴とするデ
イジタル信号処理装置。 ３ 特許請求の範囲第１または２項に記載の装置
において、前記第１帰還回路を単一の排他的OR
ゲートをもつて構成し、該ゲートにより第１およ
び第２シフトレジスタの出力信号を受信するよう
に構成したことを特徴とするデイジタル信号処理
装置。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8004176A NL8004176A (nl) | 1980-07-21 | 1980-07-21 | Inrichting voor het testen van een schakeling met digitaal werkende en kombinatorisch werkende onderdelen. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5752950A JPS5752950A (en) | 1982-03-29 |
| JPS6232511B2 true JPS6232511B2 (ja) | 1987-07-15 |
Family
ID=19835648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56112381A Granted JPS5752950A (en) | 1980-07-21 | 1981-07-20 | Digital signal processor |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4435806A (ja) |
| JP (1) | JPS5752950A (ja) |
| DE (1) | DE3124902A1 (ja) |
| FR (1) | FR2487076A1 (ja) |
| GB (1) | GB2080551B (ja) |
| NL (1) | NL8004176A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0221302U (ja) * | 1988-07-27 | 1990-02-13 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US4495628A (en) * | 1982-06-17 | 1985-01-22 | Storage Technology Partners | CMOS LSI and VLSI chips having internal delay testing capability |
| HU186083B (en) * | 1982-06-24 | 1985-05-28 | Tungsram Reszvenytarsasag | System of automobile headlights |
| US4493077A (en) * | 1982-09-09 | 1985-01-08 | At&T Laboratories | Scan testable integrated circuit |
| US4519078A (en) * | 1982-09-29 | 1985-05-21 | Storage Technology Corporation | LSI self-test method |
| US4513418A (en) * | 1982-11-08 | 1985-04-23 | International Business Machines Corporation | Simultaneous self-testing system |
| US4553236A (en) * | 1983-01-25 | 1985-11-12 | Storage Technology Partners | System for detecting and correcting errors in a CMOS computer system |
| JPH0634027B2 (ja) * | 1983-05-25 | 1994-05-02 | パウ ルイ | 集積回路又はプリント回路のような電気的装置の検査方法 |
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| GB8327753D0 (en) * | 1983-10-17 | 1983-11-16 | Robinson G D | Test generation system |
| US5007018A (en) * | 1983-11-10 | 1991-04-09 | General Signal Corp. | Vital processor implemented with non-vital hardware |
| US4831521A (en) * | 1983-11-10 | 1989-05-16 | General Signal Corporation | Vital processor implemented with non-vital hardware |
| JPS61141022A (ja) * | 1984-12-14 | 1986-06-28 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | キ−ボ−ド・インタ−フエ−ス回路の試験装置 |
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| US4672307A (en) * | 1985-12-20 | 1987-06-09 | University Of Southern California | Simplified delay testing for LSI circuit faults |
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| DE19604375C2 (de) * | 1996-02-07 | 1999-04-29 | Martin Kuboschek | Verfahren zur Auswertung von Testantworten zu prüfender digitaler Schaltungen und Schaltungsanordnung zur Durchführung des Verfahrens |
| US6735543B2 (en) * | 2001-11-29 | 2004-05-11 | International Business Machines Corporation | Method and apparatus for testing, characterizing and tuning a chip interface |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3582633A (en) | 1968-02-20 | 1971-06-01 | Lockheed Aircraft Corp | Method and apparatus for fault detection in a logic circuit |
| BE790243A (fr) | 1971-11-08 | 1973-02-15 | Burroughs Corp | Procede et appareil de verification de sous-systemes de circuits binaires |
| US3761695A (en) | 1972-10-16 | 1973-09-25 | Ibm | Method of level sensitive testing a functional logic system |
| US3924181A (en) | 1973-10-16 | 1975-12-02 | Hughes Aircraft Co | Test circuitry employing a cyclic code generator |
| US4176780A (en) | 1977-12-06 | 1979-12-04 | Ncr Corporation | Method and apparatus for testing printed circuit boards |
| US4317200A (en) | 1978-10-20 | 1982-02-23 | Vlsi Technology Research Association | Method and device for testing a sequential circuit divided into a plurality of partitions |
| US4285059A (en) | 1979-12-10 | 1981-08-18 | The United States Of America As Represented By The Secretary Of The Army | Circuit for test of ultra high speed digital arithmetic units |
-
1980
- 1980-07-21 NL NL8004176A patent/NL8004176A/nl not_active Application Discontinuation
-
1981
- 1981-06-25 DE DE19813124902 patent/DE3124902A1/de active Granted
- 1981-07-13 US US06/282,625 patent/US4435806A/en not_active Expired - Lifetime
- 1981-07-17 GB GB8122190A patent/GB2080551B/en not_active Expired
- 1981-07-20 JP JP56112381A patent/JPS5752950A/ja active Granted
- 1981-07-20 FR FR8114066A patent/FR2487076A1/fr active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0221302U (ja) * | 1988-07-27 | 1990-02-13 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4435806A (en) | 1984-03-06 |
| FR2487076A1 (fr) | 1982-01-22 |
| DE3124902A1 (de) | 1982-05-19 |
| GB2080551B (en) | 1984-06-13 |
| NL8004176A (nl) | 1982-02-16 |
| DE3124902C2 (ja) | 1989-11-16 |
| JPS5752950A (en) | 1982-03-29 |
| FR2487076B1 (ja) | 1983-02-04 |
| GB2080551A (en) | 1982-02-03 |
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