JP2000276370A

JP2000276370A - マイクロコンピュータ、電子機器及びエミュレーション方法

Info

Publication number: JP2000276370A
Application number: JP11078066A
Authority: JP
Inventors: Makoto Kudo; 真工藤; Hirofumi Terasawa; 宏文寺澤; Yoshiyuki Miyayama; 芳幸宮山
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1999-03-23
Filing date: 1999-03-23
Publication date: 2000-10-06
Anticipated expiration: 2019-03-23
Also published as: US6799157B1; JP3943277B2; KR100506031B1; KR20010006839A; TW457419B

Abstract

(57)【要約】【課題】端子数の節約を図りながら最適な評価環境を
実現できるマイクロコンピュータ、電子機器及びエミュ
レーション方法を提供すること。【解決手段】外部メモリ３０とエミュレーションメモ
リ３２で外部バス２８を共用し、エミュレーションモー
ド時にＣＰＵ１２の内部ＲＯＭ１６へのアクセスを外部
バス２８を介したエミュレーションメモリ３２へのアク
セスに切り替える。エミュレーションモードのオン、オ
フはモード選択端子やモード選択レジスタにより切り替
える。外部メモリ３０の制御信号ＣＮＴ１とは別系統の
制御信号ＣＮＴ２でエミュレーションメモリ３２を制御
する。ＣＮＴ２のメモリリード信号がＣＮＴ１のメモリ
リード信号よりも早いタイミングでアクティブになるよ
うにし、１クロックサイクル内で命令のフェッチ、デコ
ードを完了させる。エミュレーションメモリ３２、内部
ＲＯＭ１６又は外部メモリ３０からブートする各モード
やＯＰＴモードを選択するためのモード選択端子を設け
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロコンピュ
ータ、電子機器及びエミュレーション方法に関する。

【０００２】

【背景技術及び発明が解決しようとする課題】近年、家
庭用のゲーム装置、カーナビゲーションシステム、プリ
ンタ、携帯情報端末、携帯電話などの電子機器に組み込
まれ、高度な情報処理を実現できるマイクロコンピュー
タに対する需要が高まっている。

【０００３】このようなマイクロコンピュータでは、図
１（Ａ）に示すような量産用の製品チップ７００以外に
も、図１（Ｂ）に示すようなプログラムやシステム開発
用の評価チップ７１０が作成される。そして、この評価
チップ７１０では、汎用メモリ等の外部メモリ７０６が
接続される通常の外部アドレスバス７０２、外部データ
バス７０４以外にも、エミュレーションメモリ（内部Ｒ
ＯＭ７１８をエミュレーションするためのメモリ）７１
６に専用のアドレスバス７１２、データバス７１４が設
けられる。即ち、開発途中のプログラムについては、内
部ＲＯＭ７１８に記憶させずに、高速ＳＲＡＭ等のエミ
ュレーションメモリ７１６に記憶させる。そして、プロ
グラムのデバッグを行い、デバッグが完全に終了し完成
したプログラムを内部ＲＯＭ７１８に記憶するようにす
る。完成前のプログラムを内部ＲＯＭ７１８に記憶させ
ると、プログラムに変更が生じた場合等に、内部ＲＯＭ
７１８のマスクパターンを変更して内部ＲＯＭ７１８を
新たに作り直さなければならなくなるからである。

【０００４】このように、評価チップ７１０にはエミュ
レーションメモリ７１６に専用のアドレスバス７１２、
データバス７１４が設けられる。従って、評価チップ７
１０のピン数は、製品チップ７００の端子（ピン）数に
比べて非常に多くなってしまう。このため、評価チップ
７１０を実装できるパッケージの入手が困難になった
り、製品チップ７００と評価チップ７１０との端子の整
合性をとるのが煩雑になるという問題が生じる。また、
評価チップ７１０では正常に動作していたプログラム
が、製品チップ７００では動作しなくなるという問題も
生じる。

【０００５】本発明は、以上のような技術的課題に鑑み
てなされたものであり、その目的とするところは、端子
数の節約を図りながら最適な評価環境を実現できるマイ
クロコンピュータ、電子機器及びエミュレーション方法
を提供することにある。

【０００６】

【課題を解決するための手段】上記課題を解決するため
に本発明は、情報処理を行うマイクロコンピュータであ
って、命令の実行処理を行うプロセッサと、エミュレー
ションメモリと少なくとも１つの他の外部メモリとが接
続可能な外部バスと、エミュレーションモードがオンに
なった場合に、前記プロセッサの内部メモリへのアクセ
スが、前記外部バスを介した前記エミュレーションメモ
リへのアクセスに切り替わるように、前記プロセッサの
バスを前記外部バスに接続するバス制御手段とを含むこ
とを特徴とする。

【０００７】本発明では、外部メモリとエミュレーショ
ンメモリとが接続可能な外部バス（外部バス端子）が設
けられ、外部メモリとエミュレーションメモリとにより
外部バスが共用可能になっている。そして、エミュレー
ションモードがオンになると、プロセッサの内部メモリ
へのアクセスが、外部バスを介したエミュレーションメ
モリへのアクセスに切り替わる。従って、エミュレーシ
ョンモードがオフの時には、内部メモリに記憶される情
報に基づいてプロセッサが動作し、エミュレーションモ
ードがオンの時には、エミュレーションメモリに記憶さ
れる情報に基づいてプロセッサが動作するようになる。
これにより、エミュレーションメモリを用いた、プログ
ラム開発などの評価作業が可能になる。しかも、本発明
によれば、エミュレーションメモリに専用のバスを設け
ることなく、他の外部メモリ用の外部バスを介してエミ
ュレーションメモリへのアクセスが行われる。従って、
特に限定はされないが、評価用のマイクロコンピュータ
の端子と製品用のマイクロコンピュータの端子を同一形
態のものにすることが可能になり、マイクロコンピュー
タの端子数の節約を図りながら最適な評価環境を実現で
きるようになる。

【０００８】なお、外部バスは、外部メモリとエミュレ
ーションメモリとが接続可能であれば十分であり、例え
ば製品時においては、エミュレーションメモリを外部バ
スに接続する必要はない。

【０００９】また、プロセッサの内部メモリへのアクセ
スは、内部メモリが割り当てられるメモリ空間のエリア
へのアクセスであれば十分であり、例えば評価時におい
ては、内部メモリをマイクロコンピュータに実際に内蔵
させる必要性は必ずしもない。

【００１０】また、製品時において、エミュレーション
に必要な回路を恣意的に排除したり、エミュレーション
機能を無効にしたようなマイクロコンピュータも、本発
明の均等な範囲に含まれる。

【００１１】また本発明は、エミュレーションモードの
オン、オフを選択するためのモード選択端子を含むこと
を特徴とする。このようにすれば、内部メモリに記憶さ
れるプログラムなどの情報を書き換えるとなく、製品時
にエミュレーションモードをオフにすることが可能にな
る。

【００１２】また本発明は、エミュレーションモードの
オン、オフを選択するための情報を記憶し前記プロセッ
サがアクセス可能なモード選択レジスタを含むことを特
徴とする。このようにすれば、マイクロコンピュータの
端子への信号の設定を変更することなく、ソフトウェア
処理によりエミュレーションモードのオン、オフを切り
替えることが可能になる。

【００１３】なお、本発明では、プロセッサのアドレス
バスについては、エミュレーションモードのオン、オフ
に依存せずに外部アドレスバス及び前記内部メモリのア
ドレスバスに接続され、プロセッサのデータバスについ
ては、エミュレーションモードがオンになった場合に外
部データバスに接続されるようにしてもよい。

【００１４】また本発明は、前記外部バスに接続される
前記外部メモリを制御するための第１の制御信号と、前
記外部バスに接続される前記エミュレーションメモリを
制御するための、前記第１の制御手段とは別系統の第２
の制御信号とを出力するメモリ制御手段を含むことを特
徴とする。このようにすれば、外部メモリを制御する第
１の制御信号とは別系統の第２の制御信号で、エミュレ
ーションメモリを制御できるようになる。これにより、
外部メモリが接続される外部バスを用いてエミュレーシ
ョンメモリへのアクセスを行った場合にも、エミュレー
ションメモリへの適正なアクセスを実現できるようにな
る。

【００１５】また本発明は、前記第２の制御信号が含む
第２のメモリリード信号が、前記第１の制御信号が含む
第１のメモリリード信号よりも早いタイミングでアクテ
ィブになることを特徴とする。このようにすれば、例え
ばエミュレーションメモリに記憶される命令をプロセッ
サが１クロックサイクルでフェッチしデコードしなけれ
ばならない等の制約がある場合にも、このような制約に
容易に対応できるようになる。

【００１６】また本発明は、リセット後に前記プロセッ
サが最初にアクセスするアクセス先が前記エミュレーシ
ョンメモリになる第１のモードと、前記アクセス先が前
記内部メモリになる第２のモードを選択するためのモー
ド選択端子を含むことを特徴とする。このようにすれ
ば、評価時には第１のモードを選択し、製品（実動作）
時には第２のモードを選択することが可能になり、プロ
グラム開発などの評価作業の効率化を図れるようにな
る。

【００１７】また本発明は、前記アクセス先が前記外部
メモリになる第３のモードが、前記モード選択端子によ
り選択可能なことを特徴とする。このようにすれば、外
部メモリからのブートが可能になり、幅広い層のユーザ
の要望に応えることができるようになる。

【００１８】また本発明は、リセット後に前記外部メモ
リから前記エミュレーションメモリに情報が送信され、
その後に前記プロセッサが最初に前記エミュレーション
メモリにアクセスする第４のモードが、前記モード選択
端子により選択可能なことを特徴とする。このようにす
れば、エミュレーションメモリの情報が消失する毎に、
エミュレーションメモリに情報をダウンロードしなけれ
ばならない等の手間を省くことが可能になり、評価作業
の効率化を図れるようになる。

【００１９】また本発明に係る電子機器は、上記のいず
れかのマイクロコンピュータと、前記マイクロコンピュ
ータの処理対象となる情報の入力源と、前記マイクロコ
ンピュータにより処理された情報を出力するための出力
装置とを含むことを特徴とする。このようにすれば、電
子機器に組み込まれるマイクロコンピュータとして、評
価時と製品時とで同じものを使用できるようになり、電
子機器の低コスト化や信頼性の向上を図れるようにな
る。また、マイクロコンピュータを電子機器に組み込ん
だ状態で行われる評価作業の効率化も図れるようにな
る。

【００２０】また本発明は、命令の実行処理を行うプロ
セッサと、エミュレーションメモリ及び少なくとも１つ
の他の外部メモリが接続可能な外部バスとを含むマイク
ロコンピュータのためのエミュレーション方法であっ
て、マイクロコンピュータの評価時においては、前記エ
ミュレーションメモリと前記外部メモリとで前記外部バ
スを共用させると共に、前記外部バスを介して前記エミ
ュレーションメモリにアクセスし、該アクセスにより前
記エミュレーションメモリから読み出される情報に基づ
いて前記プロセッサを動作させ、マイクロコンピュータ
の製品時においては、内部メモリから読み出される情報
に基づいて前記プロセッサを動作させることを特徴とす
る。

【００２１】本発明によれば、マイクロコンピュータの
評価時においては、外部メモリが接続される外部バスを
介して、エミュレーションメモリへのアクセスが行わ
れ、エミュレーションメモリを用いた、プログラム開発
などの評価作業が可能になる。そして、本発明によれ
ば、エミュレーションメモリに専用のバスを設けること
なく、他の外部メモリ用の外部バスを介してエミュレー
ションメモリへのアクセスが行われる。従って、特に限
定はされないが、評価用のマイクロコンピュータの端子
と製品用のマイクロコンピュータの端子を同一形態のも
のにすることが可能になり、マイクロコンピュータの端
子数の節約を図りながら最適な評価環境を実現できるよ
うになる。

【００２２】

【発明の実施の形態】以下、本発明の好適な実施形態に
ついて図面を用いて詳細に説明する。

【００２３】１．マイクロコンピュータ図２に、本実施形態のマイクロコンピュータの構成例を
示す。

【００２４】図２のマイクロコンピュータ１０は、ＣＰ
Ｕ（広義にはプロセッサ）１２、バス制御部（ＢＣＵ）
１４、内部ＲＯＭ（広義には内部メモリ）１６、エミュ
レーション指示部１８、メモリ制御部２０を含む。ま
た、マイクロコンピュータ１０の外部バス（外部バス端
子）２８には、汎用メモリ（フラッシュメモリ、ＤＲＡ
Ｍ）等の外部メモリ３０や、高速ＳＲＡＭなどで構成さ
れるエミュレーションメモリ３２が接続可能になってい
る。なお、外部バス２８に、ゲートアレイなどの他の外
部デバイスを接続してもよい。

【００２５】ここで、ＣＰＵ１２は、命令の実行処理を
行うものであり、ＣＰＵ１２のＣＰＵバス２２はバス制
御部１４に接続される。またＣＰＵ１２からのステータ
ス信号ＳＴもバス制御部１４に出力される。

【００２６】内部ＲＯＭ１６は、プログラムやデータな
どの情報を記憶するものであり、内部ＲＯＭ１６の内部
ＲＯＭバス２６はバス制御部１４に接続される。なお、
評価時等においては、内部ＲＯＭ１６をマイクロコンピ
ュータ１０に内蔵させないようにしもよい。

【００２７】エミュレーション指示部１８は、エミュレ
ーションモードがオンの時に、エミュレーション指示信
号ＥＭをアクティブにし、エミュレーションの指示をバ
ス制御部１４に対して行うものである。この場合、エミ
ュレーションモードのオン、オフは、マイクロコンピュ
ータ１０にモード選択端子を設け、このモード選択端子
を制御することにより切り替えてもよいし、マイクコン
ピュータ１０にモード選択レジスタを設け、このモード
選択レジスタに記憶する情報を制御することにより切り
替えてもよい。

【００２８】メモリ制御部２０は、外部メモリ３０、エ
ミュレーションメモリ３２、内部ＲＯＭ１６を制御する
ための各種の制御信号（チップイネーブル信号、メモリ
リード信号等）ＣＮＴ１、ＣＮＴ２、ＣＮＴ３を出力す
る。特に、本実施形態では、同じ外部バス２８に接続さ
れる外部メモリ３０とエミュレーションメモリ３２に対
して、互いに別系統の制御信号ＣＮＴ１、ＣＮＴ２を出
力している点に特徴がある。

【００２９】バス制御部１４は、ＣＰＵバス２２、内部
ＲＯＭバス２６、外部バス２８などの制御を行うための
ものである。バス制御部１４は、ＣＰＵ１２からのアド
レスやステータス信号ＳＴに基づいて、内部ＲＯＭ１６
の内部ＲＯＭバス２６を、ＣＰＵバス２２に接続した
り、外部メモリ３０、エミュレーションメモリ３２が接
続される外部バス２８を、ＣＰＵバス２２に接続したり
する等のバス制御を行う。

【００３０】そして、バス制御部１４は、エミュレーシ
ョン指示部１８からの信号ＥＭによりエミュレーション
モード（内部ＲＯＭ１６をエミュレーションメモリ３２
でエミュレーションするモード）がオンであると指示さ
れた場合には、ＣＰＵ１２の内部ＲＯＭ１６へのアクセ
スを、外部バス２８を介したエミュレーションメモリ３
２へのアクセスに切り替える。即ち、ＣＰＵバス２２を
内部ＲＯＭバス２６ではなく外部バス２８に接続し、Ｃ
ＰＵバス２２及び内部ＲＯＭバス２６を介した内部ＲＯ
Ｍ１６へのＣＰＵ１２のアクセスを、ＣＰＵバス２２及
び外部バス２８を介したエミュレーションメモリ３２へ
のアクセスに切り替える。

【００３１】このようにすることで、ＣＰＵ１２は、内
部ＲＯＭ１６に格納されるプログラム（或いはデータ）
ではなく、エミュレーションメモリ３２に格納されるプ
ログラムに基づいて動作するようになる。従って、ユー
ザは、プログラムが完成するまでは開発途中のプログラ
ムをエミュレーションメモリ３２にダウンロードしてプ
ログラム開発を行うことができる。そして、開発が終了
した後に完成したプログラムを内部ＲＯＭ１６に記憶さ
せて、最終的な製品チップとすることが可能になる。

【００３２】そして、本実施形態では、外部メモリ３０
とエミュレーションメモリ３２とで外部バス２８を共用
している。従って、図１（Ｂ）に示すようなエミュレー
ションメモリ７１６に専用のアドレスバス７１２、デー
タバス７１４を設ける必要がない。このため、製品チッ
プと評価チップの端子（ピン）数を同一にできるように
なる。従って、製品チップをそのまま評価チップとして
使えるようになり、製品の低コスト化を図れるようにな
る。

【００３３】また本実施形態によれば、評価チップ用の
別パッケージを用意したり、製品チップと評価チップの
端子の整合性をとる等の手間を省くことができる。

【００３４】また本実施形態によれば、製品チップをそ
のまま評価チップとして使用できるため、評価チップで
は正常に動作していたプログラムが製品チップでは正常
に動作しなくなるというような問題が生じなくなる。即
ち、評価チップと製品チップの端子（ピン）数が異なる
と、端子が接続されるパッド（入力パッド、出力パッ
ド、入出力パッド）のレイアウト配置やパッドへの信号
線の引き回しが、評価チップと製品チップとで異なった
ものになってしまう。そして、パッドのレイアウト配置
やパッドへの信号線の引き回しが異なると、これらの信
号線を通る信号の遅延時間も異なったものになってしま
う。従って、例えば製品チップは高いクロック周波数で
動作するが評価チップはそのような高いクロック周波数
で動作しないというような問題が生じる。このため、評
価チップについては低いクロック周波数で動作確認をせ
ざるを得なくなり、実動作時とは異なる環境、信号のタ
イミングでのプログラム開発を強いられることになる。

【００３５】これに対して、本実施形態では、製品チッ
プをそのまま評価チップとして使用できるため、実動作
時と同じ環境、信号のタイミングでプログラム開発を行
えるようになる。この結果、製品チップの信頼性を向上
できると共に、開発期間の短縮化、製品コストの低減化
を図れるようになる。

【００３６】なお、ＣＰＵ１２の内部ＲＯＭ１６へのア
クセスを、エミュレーションメモリ３２へのアクセスに
切り替える場合、内部ＲＯＭ１６へのアクセスは、内部
ＲＯＭ１６が割り当てられるメモリ空間のエリアへのア
クセスであれば十分である。例えば評価時等において内
部ＲＯＭ１６をマイクロコンピュータ１０に内蔵させな
い場合を考える。この場合には、内部ＲＯＭ１６は物理
的には存在しないため、ＣＰＵ１２が内部ＲＯＭ１６へ
アクセスしても、そのアクセスは、内部ＲＯＭ１６が割
り当てられたメモリ空間のエリアへのアクセスにとどま
ることになる。

【００３７】さて、図２のように、外部メモリ３０とエ
ミュレーションメモリ３２に外部バスを共用させると、
次のような問題が生じる。

【００３８】即ち、内部ＲＯＭ１６に格納される命令
（プログラム）のフェッチ及びデコードは、１クロック
サイクル内で完了する必要がある。従って、エミュレー
ションモード時には、エミュレーションメモリ３２の命
令を１クロックサイクル内でフェッチ及びデコードしな
ければならなくなる。

【００３９】ところが、外部バス２８は、図１（Ｂ）と
異なり、エミュレーションメモリ３２に専用のバスでは
ない。従って、他の外部デバイス３０と全く同様にエミ
ュレーションメモリ３２を制御しようとすると、１クロ
ックサイクル内での命令のフェッチ及びデコードを実現
できなくなる問題が生じる。特に、クロック周波数が高
くなると、この問題は更に深刻になり、エミュレーショ
ンメモリ３２を用いたプログラム開発を、実動作時のク
ロック周波数で行えなくなるおそれがある。

【００４０】そこで、本実施形態では、外部メモリ３０
を制御するための制御信号ＣＮＴ１とは別系統の制御信
号ＣＮＴ２を用意し、このＣＮＴ２を用いてエミュレー
ションメモリ３２からの読み出し動作等を制御するよう
にしている。より具体的には、ＣＮＴ１に含まれるメモ
リリード信号よりも早いタイミングでＣＮＴ２に含まれ
るメモリリード信号がアクティブになるように信号を制
御している。このようにすることで、外部バス２８を外
部メモリ３０とエミュレーションメモリ３２とで共用さ
せた場合にも、１クロックサイクル内で命令のフェッチ
及びデコードを完了できるようになる。これにより、エ
ミュレーションメモリ３２を用いたプログラム開発を、
実動作時のクロック周波数で行うことが容易になる。

【００４１】図３に、本実施形態のマイクロコンピュー
タの詳細な構成例を示す。

【００４２】ここではＣＰＵ１２は、ハーバードアーキ
テクチャのバス構成を採用している。ＣＰＵ１２の命令
用アドレスバス５０、データ用アドレスバス５２は、マ
ルチプレクサ４０に入力される。マルチプレクサ４０
は、ＣＰＵ１２からの命令／データ切り替え信号ＤＩＳ
（ステータス信号の１つ）に基づいて、命令用アドレス
バス５０からのアドレスと、データ用アドレスバス５２
からのアドレスのいずれか選択して、外部アドレスバス
５４に出力する。

【００４３】また図３では、ＣＰＵ１２からの命令用、
データ用アドレスバス５０、５２は、エミュレーション
モードのオン、オフに依存せずに、外部アドレスバス５
４及び内部ＲＯＭアドレスバス５５の両方に接続され
る。

【００４４】またＣＰＵ１２のデータ出力バス５８は、
入出力パッドセル４８を介して外部データバス５６に接
続される。また、ＣＰＵ１２のデータ入力バス６０は、
命令／データ切り替え部４２、データバス６２、入出力
パッドセル４８を介して、外部データバス５６に接続さ
れる。

【００４５】またＣＰＵ１２の命令フェッチ用バス６４
は、内部ＲＯＭ１６に接続されると共に、命令／データ
切り替え部４２、データバス６２、入出力パッドセル４
８を介して、外部データバス５６に接続される。

【００４６】メモリ制御部２０は、第１のチップイネー
ブル信号ＣＥ１、第１のメモリリード信号ＲＤ１を外部
メモリ３０に出力する。また、ＣＥ１、ＲＤ１とは別系
統の第２のチップイネーブル信号ＣＥ２、第２のメモリ
リードＲＤ２をエミュレーションメモリ３２に出力す
る。また第３のチップイネーブル信号ＣＥ３、第３のメ
モリリード信号ＲＤ３を内部ＲＯＭ１６に出力する。即
ち、メモリ制御部２０は、これらのＣＥ１、ＲＤ１、Ｃ
Ｅ２、ＲＤ２、ＣＥ３、ＲＤ３を用いて、外部メモリ３
０、エミュレーションメモリ３２、内部ＲＯＭ１６から
のリード動作等を制御することになる。

【００４７】モード選択端子ＭＴ、モード選択レジスタ
４４、ＯＲ回路４６は、図２のエミュレーション指示部
１８に相当するものである。即ち端子ＭＴがＨレベルに
なる、或いは、モード選択レジスタ４４にＨレベルが記
憶されると、エミュレーションモード指示信号ＥＭがＨ
レベルになり、エミュレーションモードのためのバス切
り替え制御が行われるようになる。

【００４８】なお、モード選択レジスタ４４には、図示
しないバスを介してＣＰＵ１２がアクセス可能になって
いる。即ち、モード選択レジスタ４４の情報は、ソフト
ウェア処理により書き換え可能になっている。例えばマ
イクロコンピュータ１０をシステムボード（回路ボー
ド）に実装してプログラム開発を行うユーザの中には、
プログラム完成後に、端子ＭＴに与える信号レベルをＨ
レベルからＬレベルに切り替える（エミュレーションモ
ードをオフにする）ことを望まないユーザもいる。端子
ＭＴの信号レベルを変更すると、動作環境が変化し、信
号レベルの変更前に動作していたシステムが動作しなく
なることも考えられるからである。また、端子ＭＴの信
号レベルの変更は、コスト増につながる可能性もあるか
らである。従って、このようなユーザには、ＣＰＵ１２
がアクセス可能なモード選択レジスタ４４を設けること
で、その要望に応えることができる。モード選択レジス
タ４４を用いれば、端子ＭＴの信号レベルを変更するこ
となく、プログラムを用いてソフトウェア処理でエミュ
レーションモードのオン、オフを制御できるようになる
からである。

【００４９】一方、ユーザの中には、プログラムの完成
後は、プログラムの書き換えを一切行いたくないユーザ
もいる。即ち、モード選択レジスタ４４を用いる場合に
は、プログラム完成後に、エミュレーションモードがオ
フになるようにプログラムを書き換える必要がある。し
かしながら、このようなプログラムの書き換えは、新た
なバグの発生を引き起こす可能性がある。従って、この
ようなバグの発生を、嫌いプログラム完成後にはプログ
ラムの書き換えを一切望まないユーザには、端子ＭＴを
設けることで、その要望に応えることができる。端子Ｍ
Ｔを用いれば、プログラムを書き換えることなく、端子
ＭＴの信号レベルを変更するだけでハードウェア的にエ
ミュレーションモードのオン、オフを制御できるように
なるからである。

【００５０】次に、図３のマイクロコンピュータ１０の
命令のフェッチ動作について簡単に説明する。

【００５１】命令フェッチの場合には、命令／データ切
り替え信号ＤＩＳが命令を指示するようになり、マルチ
プレクサ４０が命令用アドレスバス５０を選択する。こ
れにより、外部アドレスバス５４及び内部ＲＯＭアドレ
スバス５５には、命令用のアドレスが出力される。即
ち、エミュレーションメモリ３２、内部ＲＯＭ１６には
共に、命令用アドレスが入力されることになる。

【００５２】この時、モード選択レジスタ４４にＬレベ
ルが記憶され、且つ端子ＭＴもＬレベルに設定されてい
ると、エミュレーションモードがオフになり、信号ＥＭ
がＬレベルになる。また命令フェッチであるため、ＣＰ
Ｕ１２からの信号ＲＥＡＤ（ステータス信号の１つ）も
アクティブになる。これにより、メモリ制御部２０は、
アドレスバス５５からのアドレスをデコードし、内部Ｒ
ＯＭエリアのアドレスであれば、内部ＲＯＭ１６への第
３のチップイネーブル信号ＣＥ３、第３のメモリリード
信号ＲＤ３をアクティブにする。これにより、内部ＲＯ
Ｍ１６からの命令が、命令フェッチ用バス６４を介して
ＣＰＵ１２に読み出されるようになる。即ちＣＰＵ１２
は、内部ＲＯＭ１６に記憶されている命令をフェッチし
て実行することになる。

【００５３】一方、モード選択レジスタ４４にＨレベル
が記憶される、或いは端子ＭＴがＨレベルに設定される
と、エミュレーションモードがオンになり、信号ＥＭが
Ｈレベルになる。すると、メモリ制御部２０は、今度
は、ＣＥ３、ＲＤ３ではなく、エミュレーションメモリ
３２への第２のチップイネーブル信号ＣＥ２、第２のメ
モリリード信号ＲＤ２をアクティブにする。また、命令
フェッチであるため、信号ＤＩＳが命令を指示するよう
になると共に信号ＲＥＡＤがアクティブになり、命令／
データ切り替え部４２がデータ入力バス６０ではなく、
命令フェッチ用バス６４を選択するようになる。以上に
より、エミュレーションメモリ３２からの命令が、外部
データバス５６、入出力パッドセル４８、データバス６
２、命令／データ切り替え部４２、命令フェッチ用バス
６４を介して、ＣＰＵ１２に読み出されるようになる。
即ちＣＰＵ１２は、内部ＲＯＭ１６ではなくエミュレー
ションメモリ３２に記憶されている命令をフェッチして
実行するようになる。

【００５４】なお、このようにエミュレーションメモリ
３２の命令が読み出されている間は、内部ＲＯＭ１６が
内蔵するトライステートバッファ１７の出力がトライス
テート状態になる。これにより、命令フェッチ用バス６
４でのデータの衝突が防止される。

【００５５】以上のように図３の実施形態では、ＣＰＵ
１２の命令フェッチ時にエミュレーションモードがオフ
（信号ＥＭがＬレベル）の場合には、通常通り、内部Ｒ
ＯＭ１６からの命令が命令用フェッチバス６４を介して
ＣＰＵ１２にフェッチされて実行される。一方、ＣＰＵ
１２の命令フェッチ時にエミュレーションモードがオン
（信号ＥＭがＨレベル）の場合には、内部ＲＯＭ１６で
はなくエミュレーションメモリ３２からの命令が外部デ
ータバス５６を介してＣＰＵ１２にフェッチされて実行
されるようになる。

【００５６】従って、プログラムの完成前においてはユ
ーザは、端子ＭＴ又はモード選択レジスタ４４を用いて
エミュレーションモードをオンにし、エミュレーション
メモリ３２に開発途中のプログラムを随時ダウンロード
しながらプログラム開発を行う。そして、プログラムの
開発が完了すると、ユーザは、完成後のプログラムを内
部ＲＯＭ１６に記憶させる（マスクパターンを作成す
る）。そして、端子ＭＴ又はモード選択レジスタ４４を
用いてエミュレーションモードをオフにする。これによ
り、内部ＲＯＭ１６からの命令に基づいてＣＰＵ１２が
動作する製品チップが完成する。

【００５７】そして、本実施形態によれば、エミュレー
ションメモリ３２に専用のアドレスバス、データバスは
設けられず、外部アドレスバス、外部データバス５４、
５６が外部メモリ３０とエミュレーションメモリ３２で
共用される。従って、エミュレーションメモリ３２から
の命令（プログラム）でＣＰＵ１２が動作する評価チッ
プと、内部ＲＯＭ１６からの命令でＣＰＵ１２に動作す
る製品チップとが、端子数、パッドのレイアウト配置、
信号線の引き回し等が異ならない同一チップとなる。こ
のため、製品チップそのものを用いてプログラムを開発
できるようになる。この結果、評価時と製品時（実動作
時）とで動作環境、信号のタイミングが異なることに起
因して、評価時には正常に動作していたが製品時には動
作しなくなる等の問題を効果的に解決できるようにな
る。

【００５８】さて、以上のように外部アドレスバス、外
部データバス５４、５６を外部メモリ３０とエミュレー
ションメモリ３２で共用する手法を採用することで、製
品チップと評価チップを同一チップにできる利点を得る
ことができる。しかしながら、その反面、この手法によ
ると、エミュレーションメモリ３２からの命令の読み出
しが間に合わなくなるという問題が生じる。

【００５９】即ち、外部アドレスバス、外部データバス
５４、５６は、エミュレーションメモリ３２に専用のア
ドレスバス、データバス（図１（Ｂ）の７１２、７１４
参照）ではなく、元々、外部メモリ３０用に設計された
アドレスバス、データバスである。そして、外部メモリ
３０からの情報の読み出しについては、通常、時間的な
余裕が十分にある。これに対して、ＣＰＵ１２による命
令のフェッチ及びデコードは１クロックサイクル内で完
了する必要があるため、エミュレーションメモリ３２か
らの命令の読み出しについては時間的な余裕がない。

【００６０】そこで、本実施形態では、外部メモリ３０
用のＣＥ１、ＲＤ１とは別系統のチップイネーブル信号
ＣＥ２、メモリリード信号ＲＤ２をメモリ制御部２０に
出力させている。これにより、外部アドレスバス、外部
データバス５４、５６を外部メモリ３０とエミュレーシ
ョンメモリ３２で共用しながらも、エミュレーションメ
モリ３２からの命令のフェッチ及びデコードを、１クロ
ックサイクル内で完了できるようになる。以上のことに
ついて図４の信号波形図を用いて詳細に説明する。

【００６１】図４では、ＣＰＵ１２が次のような命令を
実行する。・命令（１）ｌｄ％ｒ２，０ｘ００・命令（２）ｌｄ％ｒ１，［％ｒ９］・命令（３）ａｄｄ％ｒ４，％ｒ１・命令（４）ｓｕｂ％ｒ５，％ｒ１上記において、命令（１）は、ＣＰＵ１２の汎用レジス
タｒ２にデータ０ｘ００をロードするという命令であ
る。命令（２）は、汎用レジスタｒ９に格納されている
アドレスである外部メモリ３０のアドレスからのデータ
を、汎用レジスタｒ１にロードする命令である。即ち外
部メモリ３０からのデータを汎用レジスタｒ１にロード
する命令である。命令（３）は、汎用レジスタｒ４のデ
ータとｒ１のデータを加算する命令である。命令（４）
は、汎用レジスタｒ５のデータからｒ１のデータを減算
する命令である。

【００６２】これらの命令（１）、（２）、（３）、
（４）は、図４のＢ１に示すようにパイプライン処理に
より実行される。なおＢ１において、Ｆは命令のフェッ
チを、Ｄは命令のデコードを、Ｒはレジスタのリード
を、Ａはアドレスの計算を、Ｅは命令の実行を、Ｗはレ
ジスタへのライトを表す。

【００６３】図４のＢ２に示すＢＣＬＫは、バスサイク
ルを決めるバスクロックであり、ここでは、ＢＣＬＫは
ＣＰＵ１２の動作クロックにもなっている。

【００６４】図４ではＢ３に示すように、まずエミュレ
ーションメモリ３２からの命令の読み出しが行われ、次
に、外部メモリ３０からのデータの読み出しが行われ、
次に、エミュレーションメモリ３２からの命令の読み出
しが行われる。

【００６５】即ち、図４のＢ４、Ｂ５、Ｂ６に示すよう
に、命令（１）、（２）、（３）をエミュレーションメ
モリ３２から読み出すためのアドレスが外部アドレスバ
ス５４に出力される。これらのアドレスは、ＣＰＵ１２
から命令用アドレスバス５０、マルチプレクサ４０を介
して外部アドレスバス５４に出力される。これにより、
Ｂ７、Ｂ８、Ｂ９に示すように、各アドレスに対応する
命令（命令データ）がエミュレーションメモリ３２から
読み出され、外部データバス５６に出力される。そし
て、これらの命令は、外部データバス５６から入出力パ
ッドセル４８、データバス６２、命令／データ切り替え
部４２、命令フェッチ用バス６４を介して、ＣＰＵ１２
にフェッチされデコードされる。

【００６６】また、図４のＢ１０では、外部メモリ３０
への読み出しアドレスが、ＣＰＵ１２からデータ用アド
レスバス５２、マルチプレクサ４０を介して外部アドレ
スバス５４に出力される。このアドレスは、上記命令
（２）により指定されるアドレス［％ｒ９］である。こ
れにより、Ｂ１１に示すように、外部メモリ３０からの
データが外部データバス５６に出力され、入出力パッド
セル４８、データバス６２、命令／データ切り替え部４
２、データ入力バス６０を介してＣＰＵ１２に読み出さ
れる。

【００６７】また、図４のＢ１２では、命令（４）をエ
ミュレーションメモリ３２から読み出すためのアドレス
が外部アドレスバス５４に出力される。これによりＢ１
３に示すように、このアドレスに対応する命令がエミュ
レーションメモリ３２から外部データバス５６に出力さ
れる。

【００６８】外部メモリ３０からデータを読み出す場合
には、図４のＢ１４、Ｂ１５に示すように第１のチップ
イネーブル信号ＣＥ１、第１のメモリリード信号ＲＤ１
をアクティブにする（Ｌレベルにする）。一方、エミュ
レーションメモリ３２から命令を読み出す場合には、Ｂ
１６〜Ｂ２１に示すように、第２のチップイネーブル信
号ＣＥ２、第２のメモリリード信号ＲＤ２をアクティブ
にする。

【００６９】この時、Ｂ１５に示すように、ＲＤ１はＢ
ＣＬＫの立ち下がりに同期してアクティブになる。一
方、Ｂ１８〜Ｂ２１に示すように、ＲＤ２は、ＢＣＬＫ
の立ち上がりに同期してアクティブになる。より具体的
には、ＢＣＬＫの立ち上がりから所与の遅延時間（遅延
素子における遅延時間）ＴＤ経過後にアクティブにな
る。即ち、ＲＤ２は、ＲＤ１よりも早いタイミングでア
クティブになるように制御される。

【００７０】このようにＲＤ２を早いタイミングアクテ
ィブにすることで、ＣＰＵ１２による命令のフェッチ
（Ｆ）及びデコード（Ｄ）を、１クロックサイクル内で
完了できるようになる。

【００７１】即ち、他の外部メモリ３０に使用するＲＤ
１を用いてエミュレーションメモリ３２からの命令の読
み出しを行うと、ＲＤ１はＢＣＬＫの立ち下がりに同期
してアクティブになるため、ＣＰＵ１２による命令のフ
ェッチ及びデコードが１クロックサイクル内で完了でき
なくなる問題が生じる。特に、ＢＣＬＫのクロック周波
数が高くなった場合には、この問題が生じる可能性は更
に高まる。

【００７２】この場合、例えば、評価時、即ちエミュレ
ーションメモリ３２からの命令の読み出し時において
は、ＢＣＬＫのクロック周波数を低くするようにすれ
ば、上記問題を解消できる。しかしながら、これでは、
実動作時のクロック周波数とプログラム開発時のクロッ
ク周波数が異なることになってしまい、プログラム開発
時には正常に動作していたプログラムが実動作時には正
常に動作しなくなるという問題を招く。従って、製品チ
ップと評価チップを同一チップにできるという本実施形
態の利点が、実質的に失われてしまう。

【００７３】これに対して、図４では、ＲＤ１と別系統
のＲＤ２を用意し、Ｂ１８〜Ｂ２１に示すようにＲＤ２
を早いアクティブでアクティブにしているため、エミュ
レーションメモリ３２からの命令のフェッチ及びデコー
ドを１クロックサイクル内で適正に完了できるようにな
る。従って、実動作時と同一のクロック周波数でプログ
ラム開発をできるようになり、プログラム開発が終了し
完成後のプログラムを内部ＲＯＭ１６に記憶させた場合
にも、問題なくプログラムが正常に動作するようにな
る。従って、外部アドレスバス、外部データバス５４、
５６の共用により製品チップと評価チップを同一チップ
にできるという本実施形態の利点を、より生かせるよう
になる。

【００７４】なお、図４のＢ２２では、外部メモリ３０
からのデータの読み出しにウェイトが挿入されているた
め、ＣＰＵ１２のパイプライン処理がストールしてい
る。即ち、外部アドレスバス５４、外部データバス５６
には、読み出しや書き込みスピードが異なる種々の外部
メモリ３０が接続される可能性がある。従って、信号Ｃ
Ｅ１、ＲＤ１がアクティブになる期間に対してはウェイ
トの挿入が可能になっており、読み出しや書き込みスピ
ードが異なる種々の外部メモリ３０に対応できるように
なっている。

【００７５】一方、信号ＣＥ２、ＲＤ２が出力されるエ
ミュレーションメモリ３２については、上述したように
１クロックサイクルで命令を読み出す必要がある。従っ
て、ＣＥ２、ＲＤ２がアクティブになる期間に対して
は、ＣＥ１、ＲＤ１とは異なり、ウェイトの挿入は行わ
れないことになる。

【００７６】さて、図３では、１ビットのモード選択端
子ＭＴによりエミュレーションモードのオン、オフを選
択できるようになっているが、この端子ＭＴを例えば複
数ビットにし、他のモードを選択できるようにしてもよ
い。

【００７７】例えば図５では端子ＭＴを２ビットにして
いる。そして、端子ＭＴが（００）に設定された場合に
は、エミュレーションメモリ３２からブートするモード
が選択される。即ち、リセット後にＣＰＵ１２が最初に
アクセスするアクセス先がエミュレーションメモリ３２
になるモード（エミュレーションモードがオンになるモ
ード）が選択される。また端子ＭＴが（０１）に設定さ
れた場合には、外部メモリ３０からエミュレーションメ
モリ３２に情報を転送した後に、エミュレーションメモ
リ３２からブートするモードが選択される。また端子Ｍ
Ｔが（１０）に設定された場合には、内部ＲＯＭ１６か
らブートするモードが選択される。即ち、リセット後の
ＣＰＵ１２の最初のアクセス先が内部ＲＯＭ１６になる
モードが選択される。また端子ＭＴが（１１）に設定さ
れた場合には、外部メモリ３０からブートするモードが
選択される。即ち、リセット後のＣＰＵ１２の最初のア
クセス先が外部メモリ３０になるモードが選択される。

【００７８】このように、端子ＭＴを用いて各種モード
を選択できるようにすることで、プログラム開発の更な
る効率化を図れるようになる。

【００７９】例えば、プログラムの開発途中においては
端子ＭＴを（００）に設定する。このようにすること
で、リセット後は常にエミュレーションメモリ３２から
ブートするようになる。従って、エミュレーションメモ
リ３２に記憶されたプログラム（命令）によりＣＰＵ１
２が動作するようになり、エミュレーションメモリ３２
に随時プログラムをダウンロードしながらプログラム開
発を行えるようになる。

【００８０】また、プログラムの開発が終了し完成した
プログラムを内部ＲＯＭ１６に記憶させた後は、端子Ｍ
Ｔを（１０）に設定する。このようにすることで、リセ
ット後は常に内部ＲＯＭ１６からブートするようにな
る。従って、マイクロコンピュータ１０を製品チップと
して使用できるようになる。即ち、端子ＭＴの設定を
（００）から（１０）に変更するだけで、評価チップ
を、製品チップとして使用できるようになる。

【００８１】また、リセット後に外部メモリ３０からブ
ートしたいユーザは、端子ＭＴを（１１）に設定すれば
よい。即ち、ユーザの中には、ユーザのシステムボード
上の外部メモリ３０に、リセット後に最初に起動させる
プログラムを格納することを望むユーザもいる。このよ
うなユーザには、内部ＲＯＭ１６は不要であり、電子機
器の低コスト化のために内部ＲＯＭ１６を内蔵しないタ
イプのマイクロコンピュータを提供することが望まし
い。このような場合にも本実施形態によれば、端子ＭＴ
を（１１）に設定するだけで、このようなユーザの要望
に容易に対応できるようになる。

【００８２】次に、端子ＭＴを（０１）にした場合のモ
ード（以下、ＯＴＰ（ＯｎｅＴｉｍｅＰｒｏｍ）モード
と呼ぶ）について図６を用いて詳細に説明する。

【００８３】ＯＴＰモードにおいては、リセット後に、
図６のＣ１に示すように、フラッシュメモリ３１（外部
メモリの１つ）からのプログラム（情報）がマイクロコ
ンピュータ１０が内蔵するＤＭＡコントローラ８０を介
してエミュレーションメモリ３２に転送される。即ち、
エミュレーションメモリ３２は、処理の高速化のため
に、通常、高速ＳＲＡＭにより構成される。従って、電
源が切れてしまうと、エミュレーションメモリ３２に記
憶されていたプログラムは失われてしまう。このため、
電源を切る毎に、エミュレーションメモリ３２にプログ
ラムをダウンロードする手間が必要になり、プログラム
開発の作業が煩雑化する。

【００８４】そこで、このような場合に本実施形態で
は、端子ＭＴを（０１）に設定する。このようにすれ
ば、フラッシュメモリ（ＥＥＰＲＯＭ）３１に記憶され
ていたプログラムが、リセット後に自動的にエミュレー
ションメモリ３２に転送されるようになる。そして、フ
ラッシュメモリ３１は不揮発性のメモリであるため、電
源が切れた場合にもフラッシュメモリ３１に記憶される
プログラムは消失しない。従って、電源が切れた場合に
も、エミュレーションメモリ３２にプログラムを再度ダ
ウンロードする必要がなくなり、プログラム開発の効率
化を図れるようになる。

【００８５】以上のように、複数ビットの端子ＭＴを設
け、この端子ＭＴにより上記した種々のモードを選択で
きるようにすることで、幅広い層のユーザの要望に応え
ることができるようになると共にプログラム開発の効率
化や自由度を増すことができるようになる。

【００８６】２．電子機器次に、本実施形態のマイクロコンピュータを含む電子機
器に関して説明する。

【００８７】例えば図７（Ａ）に、電子機器の１つであ
るカーナビゲーションシステムの内部ブロック図を示
し、図８（Ａ）に、その外観図を示す。カーナビゲーシ
ョンシステムの操作はリモコン５１０を用いて行われ、
ＧＰＳやジャイロからの情報に基づいて位置検出部５２
０が車の位置を検出する。地図などの情報はＣＤＲＯＭ
５３０（情報記憶媒体）に格納されている。メモリ５４
０は画像処理や音声処理の際の作業領域になるメモリで
あり、生成された画像は画像出力部５５０を用いて運転
者に表示される。また、生成されたカーナビゲーション
用のガイド音声は、音出力部５３５を用いて運転者に出
力される。マイクロコンピュータ５００は、リモコン５
１０、位置検出部５２０、ＣＤＲＯＭ５３０などの情報
入力源から情報を入力し、種々の処理を行い、処理後の
情報を、画像出力部５５０、音出力部５３５などの出力
装置を用いて出力する。

【００８８】図７（Ｂ）に、電子機器の１つであるゲー
ム装置の内部ブロック図を示し、図８（Ｂ）に、その外
観図を示す。このゲーム装置では、ゲームコントローラ
５６０からのプレーヤの操作情報、ＣＤＲＯＭ５７０か
らのゲームプログラム、ＩＣカード５８０からのプレー
ヤ情報等に基づいて、メモリ５９０を作業領域としてゲ
ーム画像やゲーム音を生成し、画像出力部６１０、音出
力部６００を用いて出力する。

【００８９】図７（Ｃ）に電子機器の１つであるプリン
タの内部ブロック図を示し、図８（Ｃ）にその外観図を
示す。このプリンタでは、操作パネル６２０からの操作
情報、コードメモリ６３０及びフォントメモリ６４０か
ら文字情報に基づいて、ビットマップメモリ６５０を作
業領域として、印刷画像を生成し、プリント出力部６６
０を用いて出力する。またプリンタの状態やモードを表
示パネル６７０を用いてユーザに伝える。

【００９０】本実施形態のマイクロコンピュータによれ
ば、電子機器（システムボード）に組み込むマイクロコ
ンピュータのチップとして、評価時と製品時（実動作
時）とで同一のチップを使用できるようになる。従っ
て、評価時と製品時とで、マイクロコンピュータのチッ
プのソケットやマイクロコンピュータへの配線の引き回
しを同一にできるようになり、電子機器の低コスト化を
図れるようになる。また、評価時には正常に動作してい
たのに製品時には正常に動作しなくなるというような事
態も効果的に防止できる。また、マイクロコンピュータ
を電子機器に組み込んだ状態で行われるプログラム開発
の効率化を図ることができ、開発期間の短縮化や電子機
器の低コスト化を図れる。

【００９１】なおマイクロコンピュータを適用できる電
子機器としては、上記以外にも例えば、携帯電話（セル
ラーフォン）、ＰＨＳ、ページャ、携帯型情報端末、デ
ジタルカメラ、ハードディスク装置、光ディスク（Ｃ
Ｄ、ＤＶＤ）装置、光磁気ディスク（ＭＯ）装置、オー
ディオ機器、電子手帳、電子卓上計算機、ＰＯＳ端末、
タッチパネルを備えた装置、プロジェクタ、ワードプロ
セッサ、パーソナルコンピュータ、テレビ、ビューファ
インダ型、又はモニタ直視型のビデオテープレコーダな
ど種々のものを考えることができる。

【００９２】なお、本発明は本実施形態に限定されず、
本発明の要旨の範囲内で種々の変形実施が可能である。

【００９３】例えば、エミュレーションモードがオンの
時に、プロセッサ（ＣＰＵ）のバスを外部バスに接続す
る手法も、図３で説明したものに限定されず、種々の変
形実施が可能である。

【００９４】また、エミュレーションモードのオン、オ
フの設定は、モード選択レジスタやモード選択端子によ
り行うことが特に好ましいが、他の手法を用いることも
可能である。

【００９５】また、外部メモリを制御するための第１の
制御信号や、エミュレーションメモリを制御するための
第２の制御信号も、図３、図４で説明したような信号が
特に望ましいが、これに限定されるものではない。

【００９６】また、本発明の電子機器の構成も、図７
（Ａ）〜図８（Ｃ）で説明したものに限定されるもので
なく、種々の変形実施が可能である。

【図面の簡単な説明】

【図１】図１（Ａ）、（Ｂ）は、製品チップと評価チッ
プを別チップにする従来の手法について説明するための
図である。

【図２】本実施形態のマイクロコンピュータの構成例を
示すブロック図である。

【図３】本実施形態のマイクロコンピュータの更に詳細
な構成例を示すブロック図である。

【図４】本実施形態のマイクロコンピュータの動作を説
明するための信号波形図である。

【図５】モード選択端子ＭＴにより設定可能な各種のモ
ードについて説明するための図である。

【図６】ＯＰＴモードについて説明するための図であ
る。

【図７】図７（Ａ）、（Ｂ）、（Ｃ）は、種々の電子機
器の内部ブロック図の例である。

【図８】図８（Ａ）、（Ｂ）、（Ｃ）は、種々の電子機
器の外観図の例である。

【符号の説明】

１０マイクロコンピュータ１２ＣＰＵ１４バス制御部１６内部ＲＯＭ（内部メモリ）１７トライステートバッファ１８エミュレーション指示部２０メモリ制御部２２ＣＰＵバス２６内部ＲＯＭバス２８外部バス３０外部メモリ３１フラッシュメモリ３２エミュレーションメモリ４０マルチプレクサ４２命令／データ切り替え部４４モード選択レジスタ４６ＯＲ回路４８入出力パッドセル５０命令用アドレスバス５２データ用アドレスバス５４外部アドレスバス５５内部ＲＯＭアドレスバス５６外部データバス５８データ出力バス６０データバス６２データ入力バス６４命令フェッチ用バス８０ＤＭＡコントローラ

───────────────────────────────────────────────────── フロントページの続き (72)発明者宮山芳幸長野県諏訪市大和３丁目３番５号セイコーエプソン株式会社内Ｆターム(参考） 5B048 AA13 BB02 FF01

Claims

【特許請求の範囲】

【請求項１】情報処理を行うマイクロコンピュータで
あって、命令の実行処理を行うプロセッサと、エミュレーションメモリと少なくとも１つの他の外部メ
モリとが接続可能な外部バスと、エミュレーションモードがオンになった場合に、前記プ
ロセッサの内部メモリへのアクセスが、前記外部バスを
介した前記エミュレーションメモリへのアクセスに切り
替わるように、前記プロセッサのバスを前記外部バスに
接続するバス制御手段とを含むことを特徴とするマイク
ロコンピュータ。
【請求項２】請求項１において、エミュレーションモードのオン、オフを選択するための
モード選択端子を含むことを特徴とするマイクロコンピ
ュータ。
【請求項３】請求項１又は２において、エミュレーションモードのオン、オフを選択するための
情報を記憶し前記プロセッサがアクセス可能なモード選
択レジスタを含むことを特徴とするマイクロコンピュー
タ。
【請求項４】請求項１乃至３のいずれかにおいて、プロセッサのアドレスバスについては、エミュレーショ
ンモードのオン、オフに依存せずに外部アドレスバス及
び前記内部メモリのアドレスバスに接続され、プロセッ
サのデータバスについては、エミュレーションモードが
オンになった場合に外部データバスに接続されることを
特徴とするマイクロコンピュータ。
【請求項５】請求項１乃至４のいずれかにおいて、前記外部バスに接続される前記外部メモリを制御するた
めの第１の制御信号と、前記外部バスに接続される前記
エミュレーションメモリを制御するための、前記第１の
制御手段とは別系統の第２の制御信号とを出力するメモ
リ制御手段を含むことを特徴とするマイクロコンピュー
タ。
【請求項６】請求項５において、前記第２の制御信号が含む第２のメモリリード信号が、
前記第１の制御信号が含む第１のメモリリード信号より
も早いタイミングでアクティブになることを特徴とする
マイクロコンピュータ。
【請求項７】請求項１乃至６のいずれかにおいて、リセット後に前記プロセッサが最初にアクセスするアク
セス先が前記エミュレーションメモリになる第１のモー
ドと、前記アクセス先が前記内部メモリになる第２のモ
ードを選択するためのモード選択端子を含むことを特徴
とするマイクロコンピュータ。
【請求項８】請求項７において、前記アクセス先が前記外部メモリになる第３のモード
が、前記モード選択端子により選択可能なことを特徴と
するマイクロコンピュータ。
【請求項９】請求項７又は８において、リセット後に前記外部メモリから前記エミュレーション
メモリに情報が送信され、その後に前記プロセッサが最
初に前記エミュレーションメモリにアクセスする第４の
モードが、前記モード選択端子により選択可能なことを
特徴とするマイクロコンピュータ。
【請求項１０】請求項１乃至９のいずれかのマイクロ
コンピュータと、前記マイクロコンピュータの処理対象となる情報の入力
源と、前記マイクロコンピュータにより処理された情報を出力
するための出力装置とを含むことを特徴とする電子機
器。
【請求項１１】命令の実行処理を行うプロセッサと、
エミュレーションメモリ及び少なくとも１つの他の外部
メモリが接続可能な外部バスとを含むマイクロコンピュ
ータのためのエミュレーション方法であって、マイクロコンピュータの評価時においては、前記エミュ
レーションメモリと前記外部メモリとで前記外部バスを
共用させると共に、前記外部バスを介して前記エミュレ
ーションメモリにアクセスし、該アクセスにより前記エ
ミュレーションメモリから読み出される情報に基づいて
前記プロセッサを動作させ、マイクロコンピュータの製品時においては、内部メモリ
から読み出される情報に基づいて前記プロセッサを動作
させることを特徴とするエミュレーション方法。