JPH11184724A - インサーキットエミュレータ及び半導体集積回路 - Google Patents
インサーキットエミュレータ及び半導体集積回路Info
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- JPH11184724A JPH11184724A JP9348946A JP34894697A JPH11184724A JP H11184724 A JPH11184724 A JP H11184724A JP 9348946 A JP9348946 A JP 9348946A JP 34894697 A JP34894697 A JP 34894697A JP H11184724 A JPH11184724 A JP H11184724A
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- Japan
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- circuit
- prom
- data
- emulator
- emulation
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/261—Functional testing by simulating additional hardware, e.g. fault simulation
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- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】
【課題】 従来のインサーキットエミュレータは、エミ
ュレーション時エミュレータ接続バスを使用するため、
エミュレーションチップに内蔵されるメモリへのアクセ
スができなかった。 【解決手段】 Ｅ2ＰＲＯＭ制御回路４０を設けること
によって、エミュレーション時においても周辺回路の一
種としてＥ2ＰＲＯＭ３４へのアクセスを可能とする。
ュレーション時エミュレータ接続バスを使用するため、
エミュレーションチップに内蔵されるメモリへのアクセ
スができなかった。 【解決手段】 Ｅ2ＰＲＯＭ制御回路４０を設けること
によって、エミュレーション時においても周辺回路の一
種としてＥ2ＰＲＯＭ３４へのアクセスを可能とする。
Description
【０００１】
【発明の属する技術分野】本発明は、システム及びプロ
グラムの検証を行うサポートツールにおける、書き換え
可能な不揮発性メモリの書き換え処理の検証を可能にす
るインサーキットエミュレータ及び半導体集積回路に関
する。
グラムの検証を行うサポートツールにおける、書き換え
可能な不揮発性メモリの書き換え処理の検証を可能にす
るインサーキットエミュレータ及び半導体集積回路に関
する。
【０００２】
【従来の技術】近年、マイコンに内蔵するプログラムを
開発するため、一般にインサーキットエミュレータが使
われるようになってきた。
開発するため、一般にインサーキットエミュレータが使
われるようになってきた。
【０００３】インサーキットエミュレータは、プログラ
ムをマイコンの外部に接続したパソコンから与え、マイ
コンの動作を確認し、この結果に基づいてプログラムを
修正することにより、プログラムを完成させるためのも
のである。
ムをマイコンの外部に接続したパソコンから与え、マイ
コンの動作を確認し、この結果に基づいてプログラムを
修正することにより、プログラムを完成させるためのも
のである。
【０００４】図３は、従来のインサーキットエミュレー
タのブロック図であり、１０はインサーキットエミュレ
ータ本体、１１はエミュレーションの対象となるエミュ
レーションチップであり、これにエミュレータ接続バス
１２を介してパソコン等のインサーキットエミュレータ
本体１０が接続される。また、エミュレーションチップ
１１はＣＰＵ１３、Ｅ2ＰＲＯＭ１４とこれらを接続す
るメモリ接続バス１９、さらに周辺回路１５とこれをＣ
ＰＵ１３に接続する周辺回路接続バス１６からなるがＥ
2ＰＲＯＭ１４にはまだプログラムは格納されておら
ず、またインサーキットエミュレータ本体１０はエミュ
レーション回路１８およびエミュレーションメモリ１７
からなる。
タのブロック図であり、１０はインサーキットエミュレ
ータ本体、１１はエミュレーションの対象となるエミュ
レーションチップであり、これにエミュレータ接続バス
１２を介してパソコン等のインサーキットエミュレータ
本体１０が接続される。また、エミュレーションチップ
１１はＣＰＵ１３、Ｅ2ＰＲＯＭ１４とこれらを接続す
るメモリ接続バス１９、さらに周辺回路１５とこれをＣ
ＰＵ１３に接続する周辺回路接続バス１６からなるがＥ
2ＰＲＯＭ１４にはまだプログラムは格納されておら
ず、またインサーキットエミュレータ本体１０はエミュ
レーション回路１８およびエミュレーションメモリ１７
からなる。
【０００５】そして、エミュレーションは、まずエミュ
レーションチップ１１をエミュレーションモードにする
ことでエミュレータ接続バス１２を有効とする。次に、
エミュレーションメモリ１７に格納したプログラムをエ
ミュレーションチップ１１に与えることにより行われ
る。
レーションチップ１１をエミュレーションモードにする
ことでエミュレータ接続バス１２を有効とする。次に、
エミュレーションメモリ１７に格納したプログラムをエ
ミュレーションチップ１１に与えることにより行われ
る。
【０００６】一方、エミュレーションチップ１１に通常
動作（エミュレーションではなく、内蔵するＥ2ＰＲＯ
Ｍ１４に格納されたプログラムにより動作させること）
を行わせる場合にはメモリ接続バス１９が有効となる。
動作（エミュレーションではなく、内蔵するＥ2ＰＲＯ
Ｍ１４に格納されたプログラムにより動作させること）
を行わせる場合にはメモリ接続バス１９が有効となる。
【０００７】
【発明が解決しようとする課題】しかしながら、上記従
来のインサーキットエミュレータでは、フラッシュメモ
リ等のＥ2ＰＲＯＭを内蔵したマイコンについて、メモ
リ内容を書き換え処理等するプログラムの正常動作を確
認することはできなかった。
来のインサーキットエミュレータでは、フラッシュメモ
リ等のＥ2ＰＲＯＭを内蔵したマイコンについて、メモ
リ内容を書き換え処理等するプログラムの正常動作を確
認することはできなかった。
【０００８】すなわち、Ｅ2ＰＲＯＭの書き換え処理は
書き込みレベル判定が必要である。ところが、エミュレ
ーションにおいては、エミュレータ接続バス１２に接続
されているメモリのみをエミュレーションの対象とする
ため、通常の接続バス１６に接続されているＥ2ＰＲＯ
Ｍ１４にアクセスすることが不可能であった。
書き込みレベル判定が必要である。ところが、エミュレ
ーションにおいては、エミュレータ接続バス１２に接続
されているメモリのみをエミュレーションの対象とする
ため、通常の接続バス１６に接続されているＥ2ＰＲＯ
Ｍ１４にアクセスすることが不可能であった。
【０００９】本発明は、書き込みレベル判定を含む不揮
発性メモリの書き換え処理プログラムの、正常動作を検
証することができるインサーキットエミュレータ及び半
導体集積回路の提供を目的とする。
発性メモリの書き換え処理プログラムの、正常動作を検
証することができるインサーキットエミュレータ及び半
導体集積回路の提供を目的とする。
【００１０】
【課題を解決するための手段】この課題を解決するため
に、本発明は、エミュレーション時、周辺回路を接続す
るバスを用いて電気的に書き換え可能な記憶装置にアク
セスすることとしたものである。
に、本発明は、エミュレーション時、周辺回路を接続す
るバスを用いて電気的に書き換え可能な記憶装置にアク
セスすることとしたものである。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を用いて説明する。
て図面を用いて説明する。
【００１２】図１は、本発明の一実施の形態におけるイ
ンサーキットエミュレータの構成図である。同図におい
て、３０はホストコンピュータとインサーキットエミュ
レータとを接続する機能を備えたエミュレーション回路
３８と被検証プログラムが格納されるエミュレーション
メモリ３７とを内蔵するインサーキットエミュレータ本
体、３１はＣＰＵ３３とＥ2ＰＲＯＭ３４に対するアク
セスを制御するＥ2ＰＲＯＭ制御回路４０とプログラム
により機能する周辺回路３５と最終的なプログラムが格
納される書き換え可能なＥ2ＰＲＯＭ３４を内蔵するエ
ミュレーションチップ、３２はインサーキットエミュレ
ータ本体３０とエミュレーションチップ３１とを接続す
るエミュレータ接続バスである。
ンサーキットエミュレータの構成図である。同図におい
て、３０はホストコンピュータとインサーキットエミュ
レータとを接続する機能を備えたエミュレーション回路
３８と被検証プログラムが格納されるエミュレーション
メモリ３７とを内蔵するインサーキットエミュレータ本
体、３１はＣＰＵ３３とＥ2ＰＲＯＭ３４に対するアク
セスを制御するＥ2ＰＲＯＭ制御回路４０とプログラム
により機能する周辺回路３５と最終的なプログラムが格
納される書き換え可能なＥ2ＰＲＯＭ３４を内蔵するエ
ミュレーションチップ、３２はインサーキットエミュレ
ータ本体３０とエミュレーションチップ３１とを接続す
るエミュレータ接続バスである。
【００１３】すなわち、図４に示す従来のインサーキッ
トエミュレータと比べて、レジスタ制御信号４１とモー
ド信号４２とに基づいてメモリ接続バス３９、周辺回路
接続バス３６とＥ2ＰＲＯＭ３４との接続を制御するＥ2
ＰＲＯＭ制御回路４０を設けたことを特徴とするもので
ある。そして、このＥ2ＰＲＯＭ制御回路４０によっ
て、エミュレーションにおいても周辺回路接続バス３６
によるＥ2ＰＲＯＭ３４へのアクセスを可能としたもの
である。これにより、エミュレーションにおいて、Ｅ2
ＰＲＯＭ３４を周辺回路の一種として扱うことが可能と
なる。なお、ＣＰＵ３３等の他の部分は図４に示す従来
のインサーキットエミュレータと基本的に同じである。
トエミュレータと比べて、レジスタ制御信号４１とモー
ド信号４２とに基づいてメモリ接続バス３９、周辺回路
接続バス３６とＥ2ＰＲＯＭ３４との接続を制御するＥ2
ＰＲＯＭ制御回路４０を設けたことを特徴とするもので
ある。そして、このＥ2ＰＲＯＭ制御回路４０によっ
て、エミュレーションにおいても周辺回路接続バス３６
によるＥ2ＰＲＯＭ３４へのアクセスを可能としたもの
である。これにより、エミュレーションにおいて、Ｅ2
ＰＲＯＭ３４を周辺回路の一種として扱うことが可能と
なる。なお、ＣＰＵ３３等の他の部分は図４に示す従来
のインサーキットエミュレータと基本的に同じである。
【００１４】次に、Ｅ2ＰＲＯＭ制御回路４０について
具体的に説明する。図２は、Ｅ2ＰＲＯＭ制御回路４０
のブロック図である。
具体的に説明する。図２は、Ｅ2ＰＲＯＭ制御回路４０
のブロック図である。
【００１５】同図において、５０はエミュレーションに
おいてＥ2ＰＲＯＭ３４をアクセスするために設けたレ
ジスタ群でアドレスを格納するアドレスレジスタ５１、
書き込みデータまたは読み出しデータを格納するデータ
レジスタ５２、Ｅ2ＰＲＯＭ３４に対し書き込みを行う
か読み出しを行うかを制御するコントロールレジスタ５
３およびこれらのレジスタにデータを書き込みまたはデ
ータレジスタ５２からデータを読み出す周辺回路接続バ
ス３６からなり、レジスタ制御信号４１（アドレスイネ
ーブル信号、データリードイネーブル信号、データライ
トイネーブル信号、コントロールイネーブル信号）が周
辺回路接続バス３６からこれらのレジスタへの書き込み
等を制御する。
おいてＥ2ＰＲＯＭ３４をアクセスするために設けたレ
ジスタ群でアドレスを格納するアドレスレジスタ５１、
書き込みデータまたは読み出しデータを格納するデータ
レジスタ５２、Ｅ2ＰＲＯＭ３４に対し書き込みを行う
か読み出しを行うかを制御するコントロールレジスタ５
３およびこれらのレジスタにデータを書き込みまたはデ
ータレジスタ５２からデータを読み出す周辺回路接続バ
ス３６からなり、レジスタ制御信号４１（アドレスイネ
ーブル信号、データリードイネーブル信号、データライ
トイネーブル信号、コントロールイネーブル信号）が周
辺回路接続バス３６からこれらのレジスタへの書き込み
等を制御する。
【００１６】次に、アクセス切り替え回路５４はモード
信号４２に基づいて、メモリ接続バス３９またはレジス
タ群５０いずれを使用するかを切り替える。具体的に
は、セレクタ５５、５６はモード信号４２に基づいて、
アドレスレジスタ５１、コントロールレジスタ５３また
はアドレスバス、コントロールバスいずれを使用するか
を選択する。また、トライステートバッファ５７はモー
ド信号４２がエミュレーションモードを意味するときオ
ンし、トライステートバッファ５８、５９はモード信号
４２が通常動作時を意味するときにオンする。
信号４２に基づいて、メモリ接続バス３９またはレジス
タ群５０いずれを使用するかを切り替える。具体的に
は、セレクタ５５、５６はモード信号４２に基づいて、
アドレスレジスタ５１、コントロールレジスタ５３また
はアドレスバス、コントロールバスいずれを使用するか
を選択する。また、トライステートバッファ５７はモー
ド信号４２がエミュレーションモードを意味するときオ
ンし、トライステートバッファ５８、５９はモード信号
４２が通常動作時を意味するときにオンする。
【００１７】このレジスタ群５０は、周辺回路接続バス
３６はメモリ接続バス３９のようにアドレスバス、デー
タバス、コントロールバスという３本のバスを有してい
ないため、レジスタ制御回路５８の制御と相まって１本
の周辺回路接続バスを時分割で使用することにより、ア
ドレス、データ、コントロールをやりとりするためのも
のである。
３６はメモリ接続バス３９のようにアドレスバス、デー
タバス、コントロールバスという３本のバスを有してい
ないため、レジスタ制御回路５８の制御と相まって１本
の周辺回路接続バスを時分割で使用することにより、ア
ドレス、データ、コントロールをやりとりするためのも
のである。
【００１８】以上のように構成された本発明の実施の形
態に係るインサーキットエミュレータおよび半導体装置
について、以下動作を説明する。
態に係るインサーキットエミュレータおよび半導体装置
について、以下動作を説明する。
【００１９】このインサーキットエミュレータは、Ｅ2
ＰＲＯＭ制御回路４０によって、エミュレーション時は
周辺回路接続バス３６を介して、一方通常動作時（エミ
ュレーションではなく、内蔵するＥ2ＰＲＯＭ３４に格
納されたプログラムにより動作させるとき）はメモリ接
続バス３９を介して、Ｅ2ＰＲＯＭ３４にアクセスする
ものである。
ＰＲＯＭ制御回路４０によって、エミュレーション時は
周辺回路接続バス３６を介して、一方通常動作時（エミ
ュレーションではなく、内蔵するＥ2ＰＲＯＭ３４に格
納されたプログラムにより動作させるとき）はメモリ接
続バス３９を介して、Ｅ2ＰＲＯＭ３４にアクセスする
ものである。
【００２０】（１）エミュレーションモード時のＥ2Ｐ
ＲＯＭライト まず、Ｅ2ＰＲＯＭ制御回路４０のＥ2ＰＲＯＭアクセス
制御回路５９によって、Ｅ2ＰＲＯＭ３４への接続は周
辺回路接続バス３６が有効となる。
ＲＯＭライト まず、Ｅ2ＰＲＯＭ制御回路４０のＥ2ＰＲＯＭアクセス
制御回路５９によって、Ｅ2ＰＲＯＭ３４への接続は周
辺回路接続バス３６が有効となる。
【００２１】そして、ＣＰＵ３３は周辺回路接続バス３
６にアドレスをのせるとともに、レジスタ制御回路５８
を制御することによりアドレスレジスタ５１のライトイ
ネーブル信号を有効とし、アドレスレジスタ５１にアド
レスを書き込む。また、ＣＰＵ３３は周辺回路接続バス
３６にライトするデータをのせるとともに、レジスタ制
御回路５８を制御することによりデータレジスタ５２の
ライトイネーブル信号を有効とし、データレジスタ５２
にデータを書き込む。同様に、ＣＰＵ３３は周辺回路接
続バス３６にＥ2ＰＲＯＭ３４をライトモードとするた
めのコントロールデータをのせるとともに、レジスタ制
御回路５８を制御することによりコントロールレジスタ
５３のライトイネーブル信号を有効とし、コントロール
レジスタ５３にコントロールデータを書き込む。
６にアドレスをのせるとともに、レジスタ制御回路５８
を制御することによりアドレスレジスタ５１のライトイ
ネーブル信号を有効とし、アドレスレジスタ５１にアド
レスを書き込む。また、ＣＰＵ３３は周辺回路接続バス
３６にライトするデータをのせるとともに、レジスタ制
御回路５８を制御することによりデータレジスタ５２の
ライトイネーブル信号を有効とし、データレジスタ５２
にデータを書き込む。同様に、ＣＰＵ３３は周辺回路接
続バス３６にＥ2ＰＲＯＭ３４をライトモードとするた
めのコントロールデータをのせるとともに、レジスタ制
御回路５８を制御することによりコントロールレジスタ
５３のライトイネーブル信号を有効とし、コントロール
レジスタ５３にコントロールデータを書き込む。
【００２２】最後に、アドレスレジスタ５１に格納され
たＥ2ＰＲＯＭ３４アドレスにデータレジスタ５２のデ
ータが書き込まれる。
たＥ2ＰＲＯＭ３４アドレスにデータレジスタ５２のデ
ータが書き込まれる。
【００２３】（２）エミュレーションモード時のＥ2Ｐ
ＲＯＭリード 上記（１）エミュレーションモード時のＥ2ＰＲＯＭラ
イトと同様に、まずＥ2ＰＲＯＭ制御回路４０のＥ2ＰＲ
ＯＭアクセス制御回路５９によって、Ｅ2ＰＲＯＭ３４
への接続は周辺回路接続バス３６が有効となる。
ＲＯＭリード 上記（１）エミュレーションモード時のＥ2ＰＲＯＭラ
イトと同様に、まずＥ2ＰＲＯＭ制御回路４０のＥ2ＰＲ
ＯＭアクセス制御回路５９によって、Ｅ2ＰＲＯＭ３４
への接続は周辺回路接続バス３６が有効となる。
【００２４】そして、アドレスレジスタ５１、コントロ
ールレジスタ５３の制御も上記（１）と同様であるが、
データレジスタ５２の制御が異なる。
ールレジスタ５３の制御も上記（１）と同様であるが、
データレジスタ５２の制御が異なる。
【００２５】すなわち、Ｅ2ＰＲＯＭリードの場合、ア
ドレスレジスタ５１、コントロールレジスタ５３にデー
タを書き込み、このデータに基づいてＥ2ＰＲＯＭ３４
のデータをデータレジスタ５２に読み出したのち、ＣＰ
Ｕ３３はレジスタ制御回路５８を制御することによって
データレジスタ５２のリードイネーブル信号を有効と
し、周辺回路接続バス３６を介してデータを読み出す。
ドレスレジスタ５１、コントロールレジスタ５３にデー
タを書き込み、このデータに基づいてＥ2ＰＲＯＭ３４
のデータをデータレジスタ５２に読み出したのち、ＣＰ
Ｕ３３はレジスタ制御回路５８を制御することによって
データレジスタ５２のリードイネーブル信号を有効と
し、周辺回路接続バス３６を介してデータを読み出す。
【００２６】（３）通常動作時 まず、Ｅ2ＰＲＯＭ制御回路４０のＥ2ＰＲＯＭアクセス
制御回路５９によって、Ｅ2ＰＲＯＭ３４への接続はメ
モリ接続バス３９が有効となる。
制御回路５９によって、Ｅ2ＰＲＯＭ３４への接続はメ
モリ接続バス３９が有効となる。
【００２７】そして、ＣＰＵ３３はメモリ接続バス３９
に含まれるアドレスバスにアドレスを出力し、それから
コントロールバスにＥ2ＰＲＯＭ３４からデータを読み
出すためのコントロール信号を出力する。
に含まれるアドレスバスにアドレスを出力し、それから
コントロールバスにＥ2ＰＲＯＭ３４からデータを読み
出すためのコントロール信号を出力する。
【００２８】これにより、アドレスバスに出力されたＥ
2ＰＲＯＭ３４のアドレスのデータがデータバスから読
み出される。
2ＰＲＯＭ３４のアドレスのデータがデータバスから読
み出される。
【００２９】
【発明の効果】以上のように本発明のインサーキットエ
ミュレータによれば、特定の領域への書き込みおよび読
み出しがエミュレーションメモリではなくＥ2ＰＲＯＭ
に行われるため、書き換え処理プログラムの正常動作を
検証することができるという有利な効果が得られる。
ミュレータによれば、特定の領域への書き込みおよび読
み出しがエミュレーションメモリではなくＥ2ＰＲＯＭ
に行われるため、書き換え処理プログラムの正常動作を
検証することができるという有利な効果が得られる。
【図１】本発明の実施形態におけるインサーキットエミ
ュレータの構成図
ュレータの構成図
【図２】同実施形態におけるＥ2ＰＲＯＭ制御回路４０
の構成図
の構成図
【図３】従来のインサーキットエミュレータの構成図
３０ インサーキットエミュレータ本体 ３１ エミュレーションチップ ３２ エミュレータ接続バス ３３ ＣＰＵ ３４ Ｅ2ＰＲＯＭ ３５ 周辺回路 ３６ 周辺回路接続バス ３７ エミュレーションメモリ ３８ エミュレーション回路 ３９ メモリ接続バス ４０ Ｅ2ＰＲＯＭ制御回路 ４１ レジスタ制御信号 ４２ モード信号 ５０ レジスタ群 ５１ アドレスレジスタ ５２ データレジスタ ５３ コントロールレジスタ ５５、５６ セレクタ ５７、５８、５９ トライステートバッファ
Claims (4)
- 【請求項１】 エミュレーション時、周辺回路として電
気的に書き換え可能な記憶装置にＣＰＵがアクセス可能
な半導体集積回路。 - 【請求項２】 エミュレーション時、周辺回路として電
気的に書き換え可能な記憶装置にＣＰＵがアクセス可能
なインサーキットエミュレータ。 - 【請求項３】 電気的に書き換え可能な記憶装置を内蔵
する半導体集積回路において、 エミュレーション時、周辺回路を接続するバスのデータ
をいったんレジスタに格納し、そのデータに基づいて電
気的に書き換え可能な記憶装置にアクセスすることを特
徴とする半導体集積回路。 - 【請求項４】 電気的に書き換え可能な記憶装置を内蔵
する半導体集積回路に対するインサーキットエミュレー
タにおいて、 エミュレーション時、周辺回路を接続するバスのデータ
をいったんレジスタに格納し、そのデータに基づいて電
気的に書き換え可能な記憶装置にアクセスすることを特
徴とするインサーキットエミュレータ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9348946A JPH11184724A (ja) | 1997-12-18 | 1997-12-18 | インサーキットエミュレータ及び半導体集積回路 |
| US09/210,985 US6240377B1 (en) | 1997-12-18 | 1998-12-14 | Integrated circuit with embedded reprogrammable EEPROM and emulation method to facilitate debugging |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9348946A JPH11184724A (ja) | 1997-12-18 | 1997-12-18 | インサーキットエミュレータ及び半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11184724A true JPH11184724A (ja) | 1999-07-09 |
Family
ID=18400458
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9348946A Pending JPH11184724A (ja) | 1997-12-18 | 1997-12-18 | インサーキットエミュレータ及び半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6240377B1 (ja) |
| JP (1) | JPH11184724A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001001245A1 (en) * | 1999-06-26 | 2001-01-04 | Yang Sei Yang | Input/output probing apparatus and input/output probing method using the same, and mixed emulation/simulation method based on it |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP3943277B2 (ja) * | 1999-03-23 | 2007-07-11 | セイコーエプソン株式会社 | マイクロコンピュータ及び電子機器 |
| US7191373B2 (en) | 2001-03-01 | 2007-03-13 | Syntest Technologies, Inc. | Method and apparatus for diagnosing failures in an integrated circuit using design-for-debug (DFD) techniques |
| US6854047B2 (en) * | 2001-09-20 | 2005-02-08 | Oki Electric Industry Co., Ltd. | Data storage device and data transmission system using the same |
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Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5175840A (en) * | 1985-10-02 | 1992-12-29 | Hitachi, Ltd. | Microcomputer having a PROM including data security and test circuitry |
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| US5768563A (en) * | 1993-07-20 | 1998-06-16 | Dell Usa, L.P. | System and method for ROM program development |
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1997
- 1997-12-18 JP JP9348946A patent/JPH11184724A/ja active Pending
-
1998
- 1998-12-14 US US09/210,985 patent/US6240377B1/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001001245A1 (en) * | 1999-06-26 | 2001-01-04 | Yang Sei Yang | Input/output probing apparatus and input/output probing method using the same, and mixed emulation/simulation method based on it |
| US6701491B1 (en) | 1999-06-26 | 2004-03-02 | Sei-Yang Yang | Input/output probing apparatus and input/output probing method using the same, and mixed emulation/simulation method based on it |
Also Published As
| Publication number | Publication date |
|---|---|
| US6240377B1 (en) | 2001-05-29 |
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