JP2000276877A - ポステッドｃａｓラテンシ機能を備えた同期式半導体メモリ装置及びｃａｓラテンシ制御方法 - Google Patents
ポステッドｃａｓラテンシ機能を備えた同期式半導体メモリ装置及びｃａｓラテンシ制御方法Info
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Abstract
(57)【要約】 （修正有）
【課題】 ポステッドＣＡＳラテンシ機能を備えた同期
式半導体メモリ装置及びＣＡＳラテンシ制御方法を提供
する。 【解決手段】 バンクの列を選択するカラムアドレス入
力端とカラムデコーダ間で、カラムアドレスを所定の遅
延クロック周期数だけ遅らせる第１シフトレジスタと、
ロウアクセス命令の印加からメモリセルのデータ出力に
必要なクロック信号の最小クロック周期数をＲＬminと
し、カラムアクセス命令の印加からメモリセルのデータ
出力に必要なクロック信号の最小クロック周期数をＣＬ
minとするとき、同一のバンクに対し、ロウアクセス命
令の印加からカラムアクセス命令の印加までのクロック
信号のクロック周期数ＲＣＤを感知して、ＲＣＤと（Ｒ
Ｌmin−ＣＬmin）との差分に関する情報を有する第１遅
延クロック制御信号を第１シフトレジスタに供給するカ
ウンタとを具備し、遅延クロック周期数は、ＲＣＤと
（ＲＬmin−ＣＬmin）との差分に対応して決定される。
式半導体メモリ装置及びＣＡＳラテンシ制御方法を提供
する。 【解決手段】 バンクの列を選択するカラムアドレス入
力端とカラムデコーダ間で、カラムアドレスを所定の遅
延クロック周期数だけ遅らせる第１シフトレジスタと、
ロウアクセス命令の印加からメモリセルのデータ出力に
必要なクロック信号の最小クロック周期数をＲＬminと
し、カラムアクセス命令の印加からメモリセルのデータ
出力に必要なクロック信号の最小クロック周期数をＣＬ
minとするとき、同一のバンクに対し、ロウアクセス命
令の印加からカラムアクセス命令の印加までのクロック
信号のクロック周期数ＲＣＤを感知して、ＲＣＤと（Ｒ
Ｌmin−ＣＬmin）との差分に関する情報を有する第１遅
延クロック制御信号を第１シフトレジスタに供給するカ
ウンタとを具備し、遅延クロック周期数は、ＲＣＤと
（ＲＬmin−ＣＬmin）との差分に対応して決定される。
Description
【０００１】
【発明の属する技術分野】本発明は、同期式半導体メモ
リ装置（シンクロナスＲＡＭ；以下、ＳＤＲＡＭと称す
る）に係り、具体的には、ポステッドＣＡＳラテンシ機
能を備えたＳＤＲＡＭ及びＣＡＳラテンシ制御方法に関
する。
リ装置（シンクロナスＲＡＭ；以下、ＳＤＲＡＭと称す
る）に係り、具体的には、ポステッドＣＡＳラテンシ機
能を備えたＳＤＲＡＭ及びＣＡＳラテンシ制御方法に関
する。
【０００２】
【従来の技術】一般に、ＳＤＲＡＭは、外部から入力さ
れるクロック信号に同期して読出しまたは書込み動作が
制御される。図１３は、ロウアクセス命令またはカラム
アクセス命令の印加からデータが出力されるまでのそれ
ぞれのラテンシ（Ｌａｔｅｎｃｙ）を説明するための図
である。まず、ロウアクセス命令が印加されてから最初
のデータが出力されるまでの外部クロック信号のクロッ
ク周期数をＲＡＳラテンシ（以下、ＲＬ）とし、カラム
アクセス命令が印加されてから最初のデータが出力され
るまでの外部クロック信号のクロック周期数をＣＡＳラ
テンシ（以下、ＣＬ）とする。そしてロウアクセス命令
が印加されてから同一のバンクへのカラムアクセス命令
が印加されるまでの外部クロック信号のクロック周期数
をＲＡＳ−ＣＡＳラテンシ（以下、ＲＣＤ）とする。ま
た、これらＲＣＤ、ＲＬ及びＣＬの間には以下のような
数式が成立つ。
れるクロック信号に同期して読出しまたは書込み動作が
制御される。図１３は、ロウアクセス命令またはカラム
アクセス命令の印加からデータが出力されるまでのそれ
ぞれのラテンシ（Ｌａｔｅｎｃｙ）を説明するための図
である。まず、ロウアクセス命令が印加されてから最初
のデータが出力されるまでの外部クロック信号のクロッ
ク周期数をＲＡＳラテンシ（以下、ＲＬ）とし、カラム
アクセス命令が印加されてから最初のデータが出力され
るまでの外部クロック信号のクロック周期数をＣＡＳラ
テンシ（以下、ＣＬ）とする。そしてロウアクセス命令
が印加されてから同一のバンクへのカラムアクセス命令
が印加されるまでの外部クロック信号のクロック周期数
をＲＡＳ−ＣＡＳラテンシ（以下、ＲＣＤ）とする。ま
た、これらＲＣＤ、ＲＬ及びＣＬの間には以下のような
数式が成立つ。
【０００３】
【数１】ＲＬ＝ＲＣＤ＋ＣＬ …（１） また、特定の外部クロック信号の周波数におけるＲＬの
最小値をＲＬminとするとき、ＲＬは、下記式を満足し
なければならない。
最小値をＲＬminとするとき、ＲＬは、下記式を満足し
なければならない。
【数２】ＲＬ≧ＲＬmin …（２） 続けて、特定の外部クロック信号の周波数におけるＣＬ
の最小値をＣＬminとするとき、ＲＣＤminは下記式のよ
うに定義される。
の最小値をＣＬminとするとき、ＲＣＤminは下記式のよ
うに定義される。
【数３】ＲＣＤmin＝ＲＬmin−ＣＬmin …（３）
【０００４】ところが、ＳＤＲＡＭを使用するシステム
において、その性能を向上させるためには、ＲＣＤmin
がＲＣＤより大きい（ＲＣＤ＜ＲＣＤmin）場合、すな
わち、ポステッドＣＡＳラテンシ（ＰｏｓｔｅｄＣＡＳ
Ｌａｔｅｎｃｙ）の場合にもデータが正常に出力可能な
機能が望まれる。すなわち、ＲＣＤ＜ＲＣＤminの場合
にも製品の仕様であるＲＬ≧ＲＬminを満足しなければ
ならないのである。このように、ポステッドＣＡＳラテ
ンシの場合にＲＬ≧ＲＬminを満足するためには、ＣＬ
が下記式を満足しなければならない。
において、その性能を向上させるためには、ＲＣＤmin
がＲＣＤより大きい（ＲＣＤ＜ＲＣＤmin）場合、すな
わち、ポステッドＣＡＳラテンシ（ＰｏｓｔｅｄＣＡＳ
Ｌａｔｅｎｃｙ）の場合にもデータが正常に出力可能な
機能が望まれる。すなわち、ＲＣＤ＜ＲＣＤminの場合
にも製品の仕様であるＲＬ≧ＲＬminを満足しなければ
ならないのである。このように、ポステッドＣＡＳラテ
ンシの場合にＲＬ≧ＲＬminを満足するためには、ＣＬ
が下記式を満足しなければならない。
【数４】 ＣＬ＞ＣＬmin＋（ＲＣＤmin−ＲＣＤ）…（４）
【０００５】
【発明が解決しようとする課題】従来のＳＤＲＡＭにお
いては、ＲＣＤmin−ＲＣＤ＜０といった仕様を厳守し
なければならなかったため、モードレジスタセット（以
下、ＭＲＳ）命令によりＣＬの最小値ＣＬminを保障す
るＣＬを決定することで十分であった。ところが、ポス
テッドＣＡＳ状態では、式（４）から分かるように、
（ＲＣＤmin−ＲＣＤ）値及びＣＬminを別に知っていな
ければ、適宜な遅延時間及びデータパスのラテンシを制
御するＣＡＳ命令（カラムアドレス命令を含む）が入力
できない。したがって本発明の目的は、ポステッドＣＡ
Ｓ命令が行えるようなＳＤＲＡＭ及びこれを用いたデー
タ出力方法を提供することである。
いては、ＲＣＤmin−ＲＣＤ＜０といった仕様を厳守し
なければならなかったため、モードレジスタセット（以
下、ＭＲＳ）命令によりＣＬの最小値ＣＬminを保障す
るＣＬを決定することで十分であった。ところが、ポス
テッドＣＡＳ状態では、式（４）から分かるように、
（ＲＣＤmin−ＲＣＤ）値及びＣＬminを別に知っていな
ければ、適宜な遅延時間及びデータパスのラテンシを制
御するＣＡＳ命令（カラムアドレス命令を含む）が入力
できない。したがって本発明の目的は、ポステッドＣＡ
Ｓ命令が行えるようなＳＤＲＡＭ及びこれを用いたデー
タ出力方法を提供することである。
【０００６】
【課題を解決するための手段】前記目的を達成するた
め、本発明では、行及び列に配列される多数個のメモリ
セルを有するバンクと、前記バンクの列を選択するカラ
ムデコーダとを含み、クロック信号に同期されて動作す
るＳＤＲＡＭが提供される。本発明のＳＤＲＡＭは、ポ
ステッドＣＡＳ状態でＣＡＳ命令を遅らせる適宜な遅延
手段を具備する。すなわち、（ｔＲＣＤmin−ｔＲＣ
Ｄ）の値を決定する方法及び、その結果分メモリの内部
においてＣＡＳ命令を遅らせる方法が提案される。ま
た、本発明のＳＤＲＡＭは、前記バンクの列を選択する
カラムアドレスを入力するカラムアドレス入力端と、前
記カラムアドレス入力端と前記カラムデコーダとの間
で、前記カラムアドレスを所定の遅延クロック周期数だ
け遅らせる第１シフトレジスタと、ロウアクセス命令の
印加から前記メモリセルのデータが出力されるのに必要
な前記クロック信号の最小クロック周期数をＲＬminと
し、カラムアクセス命令の印加から前記メモリセルのデ
ータが出力されるのに必要な前記クロック信号の最小ク
ロック周期数をＣＬminとするとき、同一のバンクに対
し、前記ロウアクセス命令の印加から前記カラムアクセ
ス命令の印加までの前記クロック信号のクロック周期数
のＲＣＤに対応して、前記ＲＣＤと前記（ＲＬmin−Ｃ
Ｌmin）との差分に関する情報を有する第１遅延クロッ
ク制御信号を前記第１シフトレジスタに供給する手段と
を具備する。そして前記遅延クロック周期数は、前記Ｒ
ＣＤと前記（ＲＬmin−ＣＬmin）との差分に対応して、
外部においてプログラムされるか、或いは内部において
決定される。特に、内部において決定される時には、所
定のカウンタを具備する。
め、本発明では、行及び列に配列される多数個のメモリ
セルを有するバンクと、前記バンクの列を選択するカラ
ムデコーダとを含み、クロック信号に同期されて動作す
るＳＤＲＡＭが提供される。本発明のＳＤＲＡＭは、ポ
ステッドＣＡＳ状態でＣＡＳ命令を遅らせる適宜な遅延
手段を具備する。すなわち、（ｔＲＣＤmin−ｔＲＣ
Ｄ）の値を決定する方法及び、その結果分メモリの内部
においてＣＡＳ命令を遅らせる方法が提案される。ま
た、本発明のＳＤＲＡＭは、前記バンクの列を選択する
カラムアドレスを入力するカラムアドレス入力端と、前
記カラムアドレス入力端と前記カラムデコーダとの間
で、前記カラムアドレスを所定の遅延クロック周期数だ
け遅らせる第１シフトレジスタと、ロウアクセス命令の
印加から前記メモリセルのデータが出力されるのに必要
な前記クロック信号の最小クロック周期数をＲＬminと
し、カラムアクセス命令の印加から前記メモリセルのデ
ータが出力されるのに必要な前記クロック信号の最小ク
ロック周期数をＣＬminとするとき、同一のバンクに対
し、前記ロウアクセス命令の印加から前記カラムアクセ
ス命令の印加までの前記クロック信号のクロック周期数
のＲＣＤに対応して、前記ＲＣＤと前記（ＲＬmin−Ｃ
Ｌmin）との差分に関する情報を有する第１遅延クロッ
ク制御信号を前記第１シフトレジスタに供給する手段と
を具備する。そして前記遅延クロック周期数は、前記Ｒ
ＣＤと前記（ＲＬmin−ＣＬmin）との差分に対応して、
外部においてプログラムされるか、或いは内部において
決定される。特に、内部において決定される時には、所
定のカウンタを具備する。
【０００７】本発明のＳＤＲＡＭの前記カウンタは、同
一のバンクに対し、ロウアクセス命令の印加からカラム
アクセス命令の印加までの前記クロック信号のクロック
周期数のＲＣＤ及び前記ロウアクセス命令の印加から前
記センスアンプがイネーブルされるまでの前記クロック
信号のクロック周期数のＲＳＥを感知して、前記ＲＣＤ
と前記ＲＳＥとの差分に関する情報を有する第１遅延ク
ロック制御信号を前記第１シフトレジスタに供給するこ
ともできる。このとき、前記遅延クロック周期数は、前
記ＲＣＤと前記ＲＳＥとの差分に対応して決定される。
一のバンクに対し、ロウアクセス命令の印加からカラム
アクセス命令の印加までの前記クロック信号のクロック
周期数のＲＣＤ及び前記ロウアクセス命令の印加から前
記センスアンプがイネーブルされるまでの前記クロック
信号のクロック周期数のＲＳＥを感知して、前記ＲＣＤ
と前記ＲＳＥとの差分に関する情報を有する第１遅延ク
ロック制御信号を前記第１シフトレジスタに供給するこ
ともできる。このとき、前記遅延クロック周期数は、前
記ＲＣＤと前記ＲＳＥとの差分に対応して決定される。
【０００８】前記目的を達成するため、本発明は、ＳＤ
ＲＡＭのＣＡＳラテンシ制御方法を提供する。本発明の
ＣＡＳラテンシ制御方法は、前記（ＲＬmin−ＣＬmin）
を前記ＳＤＲＡＭの外部から入力する段階と、前記ＲＣ
Ｄと前記（ＲＬmin−ＣＬmin）とを比較する段階と、前
記ＲＣＤが（ＲＬmin−ＣＬmin）より小さければ、前記
カラムアクセス命令の印加からデータが出力されるのに
かかる前記クロック信号のクロック周期数であるＣＬを
（ＲＬmin−ＲＣＤ）に決定する段階と、前記ＲＣＤが
（ＲＬmin−ＣＬmin）以上であれば、前記ＣＬをＣＬ
minに決定する段階とを具備する。
ＲＡＭのＣＡＳラテンシ制御方法を提供する。本発明の
ＣＡＳラテンシ制御方法は、前記（ＲＬmin−ＣＬmin）
を前記ＳＤＲＡＭの外部から入力する段階と、前記ＲＣ
Ｄと前記（ＲＬmin−ＣＬmin）とを比較する段階と、前
記ＲＣＤが（ＲＬmin−ＣＬmin）より小さければ、前記
カラムアクセス命令の印加からデータが出力されるのに
かかる前記クロック信号のクロック周期数であるＣＬを
（ＲＬmin−ＲＣＤ）に決定する段階と、前記ＲＣＤが
（ＲＬmin−ＣＬmin）以上であれば、前記ＣＬをＣＬ
minに決定する段階とを具備する。
【０００９】本発明の他のＣＡＳラテンシ制御方法は、
ＲＣＤを感知する段階と、ＲＳＥを感知する段階と、前
記ＲＣＤと前記ＲＳＥとを比較する段階と、前記ＲＣＤ
が前記ＲＳＥより小さく、且つその差分が所定の基準ク
ロック周期数以上であれば、前記カラムアクセス命令の
印加からデータが出力されるのかかる前記クロック信号
のクロック周期数であるＣＬを（ＲＬmin−ＲＣＤ）に
決定する段階と、前記ＲＣＤが前記ＲＳＥ以上、或いは
その差分が前記基準クロック周期数より小さければ、前
記ＣＬをＣＬminに決定する段階とを具備する。
ＲＣＤを感知する段階と、ＲＳＥを感知する段階と、前
記ＲＣＤと前記ＲＳＥとを比較する段階と、前記ＲＣＤ
が前記ＲＳＥより小さく、且つその差分が所定の基準ク
ロック周期数以上であれば、前記カラムアクセス命令の
印加からデータが出力されるのかかる前記クロック信号
のクロック周期数であるＣＬを（ＲＬmin−ＲＣＤ）に
決定する段階と、前記ＲＣＤが前記ＲＳＥ以上、或いは
その差分が前記基準クロック周期数より小さければ、前
記ＣＬをＣＬminに決定する段階とを具備する。
【００１０】本発明のさらに他の制御方法は、前記（Ｒ
ＣＤＬmin−ＲＣＤ）値を外部においてプログラムし
て、内部ＣＡＳ命令の遅延を制御することである。これ
は、外部ＲＣＤを感知する過程が省かれる場合である。
本発明のＳＤＲＡＭ及びＣＡＳラテンシ制御方法による
と、ＳＤＲＡＭにおいて別途のＭＲＳ命令なしでも、ポ
ステッドＣＡＳラテンシ及び通常のＣＡＳラテンシ動作
が適宜行える。
ＣＤＬmin−ＲＣＤ）値を外部においてプログラムし
て、内部ＣＡＳ命令の遅延を制御することである。これ
は、外部ＲＣＤを感知する過程が省かれる場合である。
本発明のＳＤＲＡＭ及びＣＡＳラテンシ制御方法による
と、ＳＤＲＡＭにおいて別途のＭＲＳ命令なしでも、ポ
ステッドＣＡＳラテンシ及び通常のＣＡＳラテンシ動作
が適宜行える。
【００１１】
【発明の実施の形態】本発明及び本発明の動作上の利点
並びに本発明の実施によって達成される目的を十分理解
するためには、本発明の好適な実施の形態を例示する添
付図面及び添付図面に対応して記載された内容を参照し
なければならない。以下、添付した図面に基づき、本発
明の好適な実施の形態について詳細に説明する。 図
中、同一の参照符号は同一の部材を表わす。
並びに本発明の実施によって達成される目的を十分理解
するためには、本発明の好適な実施の形態を例示する添
付図面及び添付図面に対応して記載された内容を参照し
なければならない。以下、添付した図面に基づき、本発
明の好適な実施の形態について詳細に説明する。 図
中、同一の参照符号は同一の部材を表わす。
【００１２】先ず、通常のＳＤＲＡＭの出力に関わる構
成要素及びデータ出力動作は、概して説明すれば、下記
の通りである。ＳＤＲＡＭは、多数個のバンクを有して
いる。また、この個々のバンクは、行及び列に配列され
る多数個のメモリセルから構成される。そしてＳＤＲＡ
Ｍは、１つのバンク中に含まれる多数個のメモリセルか
ら特定のメモリセルを選択するため、行を選択するロウ
デコーダ及び列を選択するカラムデコーダを含む。ま
た、ロウデコーダを介して選択される行のメモリセルの
データは、ビットライン対に出力される。また、出力さ
れるデータはセンスアンプを介して増幅される。また、
選択される列に対応するビットライン対の増幅されたデ
ータは、伝送スイッチを介してデータ入出力線に出力さ
れる。この時、伝送スイッチは、カラムデコーダを介し
て入力されるデコーディングされたカラムアドレスによ
って選択的にターンオンされる。入出力線に出力された
データは、出力バッファを介して外部に出力される。Ｓ
ＤＲＡＭの出力動作は、外部から入力されるクロック信
号に同期されて制御される。
成要素及びデータ出力動作は、概して説明すれば、下記
の通りである。ＳＤＲＡＭは、多数個のバンクを有して
いる。また、この個々のバンクは、行及び列に配列され
る多数個のメモリセルから構成される。そしてＳＤＲＡ
Ｍは、１つのバンク中に含まれる多数個のメモリセルか
ら特定のメモリセルを選択するため、行を選択するロウ
デコーダ及び列を選択するカラムデコーダを含む。ま
た、ロウデコーダを介して選択される行のメモリセルの
データは、ビットライン対に出力される。また、出力さ
れるデータはセンスアンプを介して増幅される。また、
選択される列に対応するビットライン対の増幅されたデ
ータは、伝送スイッチを介してデータ入出力線に出力さ
れる。この時、伝送スイッチは、カラムデコーダを介し
て入力されるデコーディングされたカラムアドレスによ
って選択的にターンオンされる。入出力線に出力された
データは、出力バッファを介して外部に出力される。Ｓ
ＤＲＡＭの出力動作は、外部から入力されるクロック信
号に同期されて制御される。
【００１３】
【実施例】第１実施例 図１は、本発明の第１実施例によるポステッドＣＡＳラ
テンシ機能を備えたＳＤＲＡＭの概略ブロック図であ
る。図中には、本発明と関わる要素が示してある。図１
を参照すると、第１実施例によるＳＤＲＡＭは、カラム
アドレス入力端Ｎ１０２、第１シフトレジスタ１０３、
カラムデコーダ１０９、カウンタ１１５及びメモリセル
バンク１０５を含む。
テンシ機能を備えたＳＤＲＡＭの概略ブロック図であ
る。図中には、本発明と関わる要素が示してある。図１
を参照すると、第１実施例によるＳＤＲＡＭは、カラム
アドレス入力端Ｎ１０２、第１シフトレジスタ１０３、
カラムデコーダ１０９、カウンタ１１５及びメモリセル
バンク１０５を含む。
【００１４】メモリセルバンク１０５は、行及び列に配
列される多数個のメモリセルから構成される（ここで
は、便宜上１つのバンクのみを示す）。カラムデコーダ
１０９は、メモリセルバンク１０５の列を選択する。カ
ラムアドレス入力端Ｎ１０２は、メモリセルバンク１０
５の列を選択するカラムアドレスＣＡを受信する。第１
シフトレジスタ１０３は、カラムアドレス入力端Ｎ１０
２を介して入力されるカラムアドレスＣＡを遅延クロッ
ク周期数ＴＤ１だけ遅らせてカラムデコーダ１０９に供
給する。ここで、遅延クロック周期数ＴＤ１は、下記式
を満足する。
列される多数個のメモリセルから構成される（ここで
は、便宜上１つのバンクのみを示す）。カラムデコーダ
１０９は、メモリセルバンク１０５の列を選択する。カ
ラムアドレス入力端Ｎ１０２は、メモリセルバンク１０
５の列を選択するカラムアドレスＣＡを受信する。第１
シフトレジスタ１０３は、カラムアドレス入力端Ｎ１０
２を介して入力されるカラムアドレスＣＡを遅延クロッ
ク周期数ＴＤ１だけ遅らせてカラムデコーダ１０９に供
給する。ここで、遅延クロック周期数ＴＤ１は、下記式
を満足する。
【数５】 ＴＤ１=（ＲＬmin−ＣＬmin）−ＲＣＤ …（５）
【００１５】ここで、ＲＬminは、ロウアクセス命令の
印加からメモリセルのデータが出力されるのに必要なク
ロック信号ＣＬＫの最小クロック周期数を表わす。また
ＣＬ minは、カラムアクセス命令の印加からメモリセル
のデータが出力されるのに必要なクロック信号ＣＬＫの
最小クロック周期数を表わす。またＲＣＤは、同一のバ
ンクに対しロウアクセス命令の印加からカラムアクセス
命令の印加までのクロック信号ＣＬＫのクロック周期数
を表す。
印加からメモリセルのデータが出力されるのに必要なク
ロック信号ＣＬＫの最小クロック周期数を表わす。また
ＣＬ minは、カラムアクセス命令の印加からメモリセル
のデータが出力されるのに必要なクロック信号ＣＬＫの
最小クロック周期数を表わす。またＲＣＤは、同一のバ
ンクに対しロウアクセス命令の印加からカラムアクセス
命令の印加までのクロック信号ＣＬＫのクロック周期数
を表す。
【００１６】第１シフトレジスタ１０３は、具体的には
多数個のレジスタ１０３ａ、１０３ｂ、１０３ｃ及びマ
ルチプレクサ１０３ｘを具備する。レジスタ１０３ａ、
１０３ｂ、１０３ｃは直列に接続され、クロック信号Ｃ
ＬＫに応答して入力されるカラムアドレスＣＡを順次送
る。従って、カラムアドレスＣＡは、クロック信号ＣＬ
Ｋの１クロック毎に次のレジスタに送られる。マルチプ
レクサ１０３ｘは、カラムアドレス入力端Ｎ１０２及び
前記レジスタ１０３ａ、１０３ｂ、１０３ｃの出力信号
を入力信号とし、カウンタ１１５から出力される第１遅
延クロック制御信号ＤＲＣＤに応答して選択される１つ
の信号をカラムデコーダ１０９に供給する。第１シフト
レジスタ１０３に含まれるレジスタの数は拡張可能であ
る（ここでは、便宜上３つのレジスタのみを示す）。好
ましい実施例によると、レジスタ１０３ａ、１０３ｂ、
１０３ｃはＤフリップ−フロップである。カウンタ１１
５はＲＣＤを感知して、ＲＣＤと（ＲＬmin−ＣＬmin）
との差分に関する情報を有する第１遅延クロック制御信
号ＤＲＣＤを第１シフトレジスタ１０３のマルチプレク
サ１０３ｘに供給する。（ＲＬmin−ＣＬmin）の値は、
ＭＲＳを介してＳＤＲＡＭの外部から入力可能である。
カウンタ１１５の詳細については、図２を参照して具体
的に説明する。
多数個のレジスタ１０３ａ、１０３ｂ、１０３ｃ及びマ
ルチプレクサ１０３ｘを具備する。レジスタ１０３ａ、
１０３ｂ、１０３ｃは直列に接続され、クロック信号Ｃ
ＬＫに応答して入力されるカラムアドレスＣＡを順次送
る。従って、カラムアドレスＣＡは、クロック信号ＣＬ
Ｋの１クロック毎に次のレジスタに送られる。マルチプ
レクサ１０３ｘは、カラムアドレス入力端Ｎ１０２及び
前記レジスタ１０３ａ、１０３ｂ、１０３ｃの出力信号
を入力信号とし、カウンタ１１５から出力される第１遅
延クロック制御信号ＤＲＣＤに応答して選択される１つ
の信号をカラムデコーダ１０９に供給する。第１シフト
レジスタ１０３に含まれるレジスタの数は拡張可能であ
る（ここでは、便宜上３つのレジスタのみを示す）。好
ましい実施例によると、レジスタ１０３ａ、１０３ｂ、
１０３ｃはＤフリップ−フロップである。カウンタ１１
５はＲＣＤを感知して、ＲＣＤと（ＲＬmin−ＣＬmin）
との差分に関する情報を有する第１遅延クロック制御信
号ＤＲＣＤを第１シフトレジスタ１０３のマルチプレク
サ１０３ｘに供給する。（ＲＬmin−ＣＬmin）の値は、
ＭＲＳを介してＳＤＲＡＭの外部から入力可能である。
カウンタ１１５の詳細については、図２を参照して具体
的に説明する。
【００１７】図１に示されたように、第１実施例による
ＳＤＲＡＭは、センスアンプ１０７、第２シフトレジス
タ１１１及びバッファ１１３をさらに具備する。センス
アンプ１０７は、ビットライン対に出力されるメモリセ
ルのデータを増幅する。第２シフトレジスタ１１１は、
メモリセルの出力データをＣＬminだけ遅らせてバッフ
ァ１１３に供給する。第２シフトレジスタ１１１は、第
１シフトレジスタ１０３とほぼ同一の構成及び作用効果
を有するので、ここではそれについての具体的な説明は
省略する。ただ、マルチプレクサ１１１ｘはＣＬminに
よって制御される。
ＳＤＲＡＭは、センスアンプ１０７、第２シフトレジス
タ１１１及びバッファ１１３をさらに具備する。センス
アンプ１０７は、ビットライン対に出力されるメモリセ
ルのデータを増幅する。第２シフトレジスタ１１１は、
メモリセルの出力データをＣＬminだけ遅らせてバッフ
ァ１１３に供給する。第２シフトレジスタ１１１は、第
１シフトレジスタ１０３とほぼ同一の構成及び作用効果
を有するので、ここではそれについての具体的な説明は
省略する。ただ、マルチプレクサ１１１ｘはＣＬminに
よって制御される。
【００１８】バッファ１１３は、第２遅延クロック制御
信号ＰＴＲＳＴに応答して、第２シフトレジスタ１１１
の出力信号Ｎ１１２を遅延クロック周期数ＴＤ１だけ遅
らせてバッファリングする。本発明の好ましい実施例に
よると、ＳＤＲＡＭは、バッファ１１３を制御する第２
遅延クロック制御信号ＲＴＲＳＴを発生させるバッファ
制御部１１７をさらに具備する。バッファ制御部１１７
の詳細については、図３を参照して具体的に説明する。
ＡＮＤゲート１１９は、図２と関連づけられて後述する
カウンティング静止信号ＱＲＣＤＺＥによってイネーブ
ルされて、クロック信号ＣＬＫに応答してカラム制御信
号ＰＣＤＥＮを発生させる。カラム制御信号ＰＣＤＥＮ
は、最終的には、カラムデコーダ１０９を制御する。
信号ＰＴＲＳＴに応答して、第２シフトレジスタ１１１
の出力信号Ｎ１１２を遅延クロック周期数ＴＤ１だけ遅
らせてバッファリングする。本発明の好ましい実施例に
よると、ＳＤＲＡＭは、バッファ１１３を制御する第２
遅延クロック制御信号ＲＴＲＳＴを発生させるバッファ
制御部１１７をさらに具備する。バッファ制御部１１７
の詳細については、図３を参照して具体的に説明する。
ＡＮＤゲート１１９は、図２と関連づけられて後述する
カウンティング静止信号ＱＲＣＤＺＥによってイネーブ
ルされて、クロック信号ＣＬＫに応答してカラム制御信
号ＰＣＤＥＮを発生させる。カラム制御信号ＰＣＤＥＮ
は、最終的には、カラムデコーダ１０９を制御する。
【００１９】図２は、図１のカウンタ１１５を具体的に
示す回路図である。これを参照すると、カウンタ１１５
は、ダウンカウンタ２０１、レジスタ２０３、クロック
制御部２０５、論理部２０７及びＲＣＤ測定部２０９を
具備する。ダウンカウンタ２０１は、（ＲＬmin−ＣＬ
min）の値であるＲＣＤminを入力し、クロック制御部２
０５の出力信号である第１クロック制御信号ＣＫＣＯＮ
１に応答して、ＲＣＤminから１ずつデクリメントされ
る値を有する出力信号ＱＲＣＤを発生させる。レジスタ
２０３は、ダウンカウンタ２０１の出力信号ＱＲＣＤを
論理部２０７の出力信号である第２クロック制御信号Ｃ
ＫＣＯＮ２に応答して格納させ、第１遅延クロック制御
信号ＤＲＣＤを第１シフトレジスタ１０３（図１参照）
に供給する。
示す回路図である。これを参照すると、カウンタ１１５
は、ダウンカウンタ２０１、レジスタ２０３、クロック
制御部２０５、論理部２０７及びＲＣＤ測定部２０９を
具備する。ダウンカウンタ２０１は、（ＲＬmin−ＣＬ
min）の値であるＲＣＤminを入力し、クロック制御部２
０５の出力信号である第１クロック制御信号ＣＫＣＯＮ
１に応答して、ＲＣＤminから１ずつデクリメントされ
る値を有する出力信号ＱＲＣＤを発生させる。レジスタ
２０３は、ダウンカウンタ２０１の出力信号ＱＲＣＤを
論理部２０７の出力信号である第２クロック制御信号Ｃ
ＫＣＯＮ２に応答して格納させ、第１遅延クロック制御
信号ＤＲＣＤを第１シフトレジスタ１０３（図１参照）
に供給する。
【００２０】クロック制御部２０５は、ロウアクセス命
令の発生によってイネーブルされて、クロック信号ＣＬ
Ｋに応答する第１クロック制御信号ＣＫＣＯＮ１をダウ
ンカウンタ２０１に供給する。クロック制御部２０５
は、ダウンカウンタ２０１の出力信号ＱＲＣＤの値が
“０”となるときにディスエーブルされる。好ましく
は、クロック制御部２０５は、インバータ２０５ａ及び
ＡＮＤゲート２０５ｂから構成される。インバータ２０
５ａは、ダウンカウンタ２０１の出力信号ＱＲＣＤの値
が"０"となる時に"ハイ"に活性化するカウンティング静
止信号ＱＲＣＤＺＥを反転させる。そしてＡＮＤゲート
２０５ｂは、ロウアクセス信号ＰＲ、クロック信号ＣＬ
Ｋ及びインバータ２０５ａの出力信号Ｎ２０６を論理積
して第１クロック制御信号ＣＫＣＯＮ１を発生させる。
ここで、ロウアクセス信号ＰＲは、ロウアクセス命令が
発生されると"ハイ"に活性化される信号である。従っ
て、第１クロック制御信号ＣＫＣＯＮ１は、ロウアクセ
ス命令が発生した後にクロック信号ＣＬＫに応答する。
しかし乍ら、第１クロック制御信号ＣＫＣＯＮ１は、ダ
ウンカウンタ２０１の出力信号ＱＲＣＤが"０"となって
からは、"ロウ"の状態が続く。
令の発生によってイネーブルされて、クロック信号ＣＬ
Ｋに応答する第１クロック制御信号ＣＫＣＯＮ１をダウ
ンカウンタ２０１に供給する。クロック制御部２０５
は、ダウンカウンタ２０１の出力信号ＱＲＣＤの値が
“０”となるときにディスエーブルされる。好ましく
は、クロック制御部２０５は、インバータ２０５ａ及び
ＡＮＤゲート２０５ｂから構成される。インバータ２０
５ａは、ダウンカウンタ２０１の出力信号ＱＲＣＤの値
が"０"となる時に"ハイ"に活性化するカウンティング静
止信号ＱＲＣＤＺＥを反転させる。そしてＡＮＤゲート
２０５ｂは、ロウアクセス信号ＰＲ、クロック信号ＣＬ
Ｋ及びインバータ２０５ａの出力信号Ｎ２０６を論理積
して第１クロック制御信号ＣＫＣＯＮ１を発生させる。
ここで、ロウアクセス信号ＰＲは、ロウアクセス命令が
発生されると"ハイ"に活性化される信号である。従っ
て、第１クロック制御信号ＣＫＣＯＮ１は、ロウアクセ
ス命令が発生した後にクロック信号ＣＬＫに応答する。
しかし乍ら、第１クロック制御信号ＣＫＣＯＮ１は、ダ
ウンカウンタ２０１の出力信号ＱＲＣＤが"０"となって
からは、"ロウ"の状態が続く。
【００２１】しかし、再びロウアクセス命令が発生され
ると、リセット制御部２１１の出力信号ＰＲＳＥＴが活
性化され、ダウンカウンタ２０１はリセットされる。そ
して第１クロック制御信号ＣＫＣＯＮ１は再びクロック
信号ＣＬｋに応答する。ＲＣＤ測定部２０９は、ロウア
クセス信号ＰＲ及びカラムアクセス信号ＰＣを入力され
て、論理部２０７に出力されるＲＣＤ測定信号ＲＣＤＥ
Ｔを発生させる。ここで、カラムアクセス信号ＰＣは、
カラムアクセス命令が発生されると"ハイ"に活性化され
る信号である。ＲＣＤ測定信号ＲＣＤＥＴは、ロウアク
セス命令の発生によって活性化され、カラムアクセス命
令の発生によってディスエーブルされる。
ると、リセット制御部２１１の出力信号ＰＲＳＥＴが活
性化され、ダウンカウンタ２０１はリセットされる。そ
して第１クロック制御信号ＣＫＣＯＮ１は再びクロック
信号ＣＬｋに応答する。ＲＣＤ測定部２０９は、ロウア
クセス信号ＰＲ及びカラムアクセス信号ＰＣを入力され
て、論理部２０７に出力されるＲＣＤ測定信号ＲＣＤＥ
Ｔを発生させる。ここで、カラムアクセス信号ＰＣは、
カラムアクセス命令が発生されると"ハイ"に活性化され
る信号である。ＲＣＤ測定信号ＲＣＤＥＴは、ロウアク
セス命令の発生によって活性化され、カラムアクセス命
令の発生によってディスエーブルされる。
【００２２】本発明の好ましい実施例によると、ＲＣＤ
測定部２０９は２つのインバータ２０９ａ、２０９ｄ及
び２つのＮＡＮＤゲート２０９ｂ、２０９ｃから構成さ
れる。インバータ２０９ａは、カラムアクセス信号ＰＣ
を反転させる。そして２つのＮＡＮＤゲート２０９ｂ、
２０９ｃは、それぞれロウアクセス信号ＰＲ及びインバ
ータ２０９ａの出力信号を１つの入力信号とし、クロス
カップルする。そしてインバータ２０９ｄは、ＮＡＮＤ
ゲート２０９ｂの出力信号を反転させてＲＣＤ測定信号
ＲＣＤＥＴを発生させる。従って、ＲＣＤ測定信号ＲＣ
ＤＥＴは、ロウアクセス命令の発生によって活性化さ
れ、カラムアクセス命令の発生によってディスエーブル
される。論理部２０７は、第１クロック制御信号ＣＫＣ
ＯＮ１及びＲＣＤ測定信号ＲＣＤＥＴを論理和して、そ
の出力信号である第２クロック制御信号ＣＫＣＯＮ２を
レジスタ２０３のクロック端に供給する。好ましくは、
論理部２０７はＯＲゲートにて具現される。
測定部２０９は２つのインバータ２０９ａ、２０９ｄ及
び２つのＮＡＮＤゲート２０９ｂ、２０９ｃから構成さ
れる。インバータ２０９ａは、カラムアクセス信号ＰＣ
を反転させる。そして２つのＮＡＮＤゲート２０９ｂ、
２０９ｃは、それぞれロウアクセス信号ＰＲ及びインバ
ータ２０９ａの出力信号を１つの入力信号とし、クロス
カップルする。そしてインバータ２０９ｄは、ＮＡＮＤ
ゲート２０９ｂの出力信号を反転させてＲＣＤ測定信号
ＲＣＤＥＴを発生させる。従って、ＲＣＤ測定信号ＲＣ
ＤＥＴは、ロウアクセス命令の発生によって活性化さ
れ、カラムアクセス命令の発生によってディスエーブル
される。論理部２０７は、第１クロック制御信号ＣＫＣ
ＯＮ１及びＲＣＤ測定信号ＲＣＤＥＴを論理和して、そ
の出力信号である第２クロック制御信号ＣＫＣＯＮ２を
レジスタ２０３のクロック端に供給する。好ましくは、
論理部２０７はＯＲゲートにて具現される。
【００２３】図２に示されたように、カウンタ１１５
は、ＲＣＤmin、ロウアクセス信号ＰＲ、カラムアクセ
ス信号ＰＣ、クロック信号ＣＬＫを入力されて（ＲＣＤ
min−ＲＣＤ）に関する情報を有する第１遅延クロック
制御信号ＤＲＣＤを発生させる。ここで、（ＲＣＤmin
−ＲＣＤ）が"０"より小さな値である場合には、第１遅
延クロック制御信号ＤＲＣＤは、（ＲＣＤmin−ＲＣ
Ｄ）が"０"である場合の情報と同一の情報を有する。
は、ＲＣＤmin、ロウアクセス信号ＰＲ、カラムアクセ
ス信号ＰＣ、クロック信号ＣＬＫを入力されて（ＲＣＤ
min−ＲＣＤ）に関する情報を有する第１遅延クロック
制御信号ＤＲＣＤを発生させる。ここで、（ＲＣＤmin
−ＲＣＤ）が"０"より小さな値である場合には、第１遅
延クロック制御信号ＤＲＣＤは、（ＲＣＤmin−ＲＣ
Ｄ）が"０"である場合の情報と同一の情報を有する。
【００２４】図３は、図１のバッファ制御部１１７を具
体的に示す回路図である。これを参照すると、バッファ
制御部１１７は、第１レジスタ３０１及び第２レジスタ
３０３を具備する。第1レジスタ３０１はクロック信号
ＣＬＫに応答して、カラムアクセス信号ＰＣを遅延クロ
ック周期数ＴＤ１だけ遅らせて出力する。第１レジスタ
３０１は、クロック信号ＣＬＫに代えて、内部クロック
信号ＰＣＬＫに応答する場合もある。ここで、内部クロ
ック信号ＰＣＬＫは、クロック信号ＣＬＫの立ち上がり
エッジに応答して発生される信号である。第１レジスタ
３０１は、図１に示された第１シフトレジスタ１０３と
ほぼ同一の構成及び作用効果を有する。ただ、第１シフ
トレジスタ１０３はカラムアドレスＣＡを遅延クロック
周期数ＴＤ１だけ遅らせるのに対し、第１レジスタ３０
１はカラムアクセス信号ＰＣを遅延クロック周期数ＴＤ
１だけ遅らせる点で違う。
体的に示す回路図である。これを参照すると、バッファ
制御部１１７は、第１レジスタ３０１及び第２レジスタ
３０３を具備する。第1レジスタ３０１はクロック信号
ＣＬＫに応答して、カラムアクセス信号ＰＣを遅延クロ
ック周期数ＴＤ１だけ遅らせて出力する。第１レジスタ
３０１は、クロック信号ＣＬＫに代えて、内部クロック
信号ＰＣＬＫに応答する場合もある。ここで、内部クロ
ック信号ＰＣＬＫは、クロック信号ＣＬＫの立ち上がり
エッジに応答して発生される信号である。第１レジスタ
３０１は、図１に示された第１シフトレジスタ１０３と
ほぼ同一の構成及び作用効果を有する。ただ、第１シフ
トレジスタ１０３はカラムアドレスＣＡを遅延クロック
周期数ＴＤ１だけ遅らせるのに対し、第１レジスタ３０
１はカラムアクセス信号ＰＣを遅延クロック周期数ＴＤ
１だけ遅らせる点で違う。
【００２５】第２レジスタ３０３はクロック信号ＣＬＫ
に応答して、第１レジスタ３０１の出力信号Ｎ３０２を
遅延クロック周期数ＣＬminだけ遅らせて出力する。第
２レジスタ３０３は、図１に示された第２シフトレジス
タ１１１とほぼ同一の構成及び作用効果を有する。た
だ、第２シフトレジスタ１１１はメモリセルの出力デー
タをＣＬminだけ遅らせるのに対し、第２レジスタ３０
３は第１レジスタ３０１の出力信号Ｎ３０２をＣＬmin
だけ遅らせる点で違う。
に応答して、第１レジスタ３０１の出力信号Ｎ３０２を
遅延クロック周期数ＣＬminだけ遅らせて出力する。第
２レジスタ３０３は、図１に示された第２シフトレジス
タ１１１とほぼ同一の構成及び作用効果を有する。た
だ、第２シフトレジスタ１１１はメモリセルの出力デー
タをＣＬminだけ遅らせるのに対し、第２レジスタ３０
３は第１レジスタ３０１の出力信号Ｎ３０２をＣＬmin
だけ遅らせる点で違う。
【００２６】図４は、ポステッドＣＡＳ命令において、
第１実施例によるＳＤＲＡＭの重要端子のタイミング図
である。図中、ＲＣＤminは4であり、ＣＬminは４であ
り、ＲＣＤが２である。このように、ＲＣＤがＲＣＤ
minより小さな場合には、ＣＬが６に変わり、データの
出力動作が適宜行われるということが分かる。図５は、
通常のＣＡＳ命令において、第１実施例によるＳＤＲＡ
Ｍの重要端子のタイミング図である。図中、ＲＣＤmin
は４であり、ＣＬminは４であり、ＲＣＤが６である。
このように、ＲＣＤがＲＣＤminより大きい場合には、
ＣＬがＣＬminである４となって、ＣＬの損失なしにデ
ータの出力動作が適宜行われるということが分かる。
第１実施例によるＳＤＲＡＭの重要端子のタイミング図
である。図中、ＲＣＤminは4であり、ＣＬminは４であ
り、ＲＣＤが２である。このように、ＲＣＤがＲＣＤ
minより小さな場合には、ＣＬが６に変わり、データの
出力動作が適宜行われるということが分かる。図５は、
通常のＣＡＳ命令において、第１実施例によるＳＤＲＡ
Ｍの重要端子のタイミング図である。図中、ＲＣＤmin
は４であり、ＣＬminは４であり、ＲＣＤが６である。
このように、ＲＣＤがＲＣＤminより大きい場合には、
ＣＬがＣＬminである４となって、ＣＬの損失なしにデ
ータの出力動作が適宜行われるということが分かる。
【００２７】図６は、第１実施例によるＳＤＲＡＭを使
用するＣＡＳラテンシ制御方法を示すフローチャートで
ある。これを参照して、ＣＬ制御方法につき説明すれ
ば、下記の通りである。先ず、ＲＣＤminがＳＤＲＡＭ
の外部から入力される（ステップ６０３）。次にＲＣＤ
が測定される（ステップ６０５）。次にＲＣＤとＲＣＤ
minとが比較される（ステップ６０７）。次に、ステッ
プ６０７においてＲＣＤがＲＣＤminより小さければ、
ＣＬは（ＲＬmin−ＲＣＤ）に決定される（ステップ６
０９）。これに対し、前記ステップ６０７においてＲＣ
ＤがＲＣＤmin以上であれば、ＣＬはＣＬminに決定され
る（ステップ６１１）。
用するＣＡＳラテンシ制御方法を示すフローチャートで
ある。これを参照して、ＣＬ制御方法につき説明すれ
ば、下記の通りである。先ず、ＲＣＤminがＳＤＲＡＭ
の外部から入力される（ステップ６０３）。次にＲＣＤ
が測定される（ステップ６０５）。次にＲＣＤとＲＣＤ
minとが比較される（ステップ６０７）。次に、ステッ
プ６０７においてＲＣＤがＲＣＤminより小さければ、
ＣＬは（ＲＬmin−ＲＣＤ）に決定される（ステップ６
０９）。これに対し、前記ステップ６０７においてＲＣ
ＤがＲＣＤmin以上であれば、ＣＬはＣＬminに決定され
る（ステップ６１１）。
【００２８】第２実施例 図７は、本発明の第２実施例によるポステッドＣＡＳラ
テンシ機能を備えたＳＤＲＡＭの概略ブロック図であ
る。図中には、本発明と関わった要素が示してある。そ
して図７の第２実施例において、図１の第１実施例と同
一の機能をする信号には同一の符号が付してある。図７
に示されたように、第２実施例は、図１の第１実施例と
ほぼ同一の構成及び作用効果を有する。よって、ここで
は、説明の便宜のため、第２実施例の構成及び作用効果
が第１実施例と区別される部分についてのみ説明する。
ただ、図７の第２実施例は、第１遅延クロック制御信号
ＤＲＣＤを発生させるカウンタ７１５に、図１のカウン
タ１１５と違いがある。カウンタ７１５は、ＲＣＤ及び
ＲＳＥを感知して、ＲＣＤとＲＳＥとの差分に関する情
報を有する第１遅延クロック制御信号ＤＲＣＤを第１シ
フトレジスタ７０３のマルチプレクサ７０３ｘに供給す
る。もちろん、第１遅延クロック制御信号が外部から直
接的にＭＲＳなどの手段を介して印加されるのも、一つ
の具現方法として認められる。ここで、ＲＳＥは、ロウ
アクセス命令の印加からセンスアンプ７０７がイネーブ
ルされるまでのクロック信号ＣＬＫのクロック周期数で
ある。そしてＲＳＥは、ＳＤＲＡＭの内部において自動
的に測定される。
テンシ機能を備えたＳＤＲＡＭの概略ブロック図であ
る。図中には、本発明と関わった要素が示してある。そ
して図７の第２実施例において、図１の第１実施例と同
一の機能をする信号には同一の符号が付してある。図７
に示されたように、第２実施例は、図１の第１実施例と
ほぼ同一の構成及び作用効果を有する。よって、ここで
は、説明の便宜のため、第２実施例の構成及び作用効果
が第１実施例と区別される部分についてのみ説明する。
ただ、図７の第２実施例は、第１遅延クロック制御信号
ＤＲＣＤを発生させるカウンタ７１５に、図１のカウン
タ１１５と違いがある。カウンタ７１５は、ＲＣＤ及び
ＲＳＥを感知して、ＲＣＤとＲＳＥとの差分に関する情
報を有する第１遅延クロック制御信号ＤＲＣＤを第１シ
フトレジスタ７０３のマルチプレクサ７０３ｘに供給す
る。もちろん、第１遅延クロック制御信号が外部から直
接的にＭＲＳなどの手段を介して印加されるのも、一つ
の具現方法として認められる。ここで、ＲＳＥは、ロウ
アクセス命令の印加からセンスアンプ７０７がイネーブ
ルされるまでのクロック信号ＣＬＫのクロック周期数で
ある。そしてＲＳＥは、ＳＤＲＡＭの内部において自動
的に測定される。
【００２９】そしてカラムアドレスＣＡが第１シフトレ
ジスタ７０３によって遅延されて遅延クロック周期数Ｔ
Ｄ２が発生される。そして遅延クロック周期数ＴＤ２
は、下記式を満足する。
ジスタ７０３によって遅延されて遅延クロック周期数Ｔ
Ｄ２が発生される。そして遅延クロック周期数ＴＤ２
は、下記式を満足する。
【数６】ＴＤ２＝ＲＳＥ−ＲＣＤ …（６）
【００３０】カウンタ７１５の詳細については、図８な
いし図１１を参照して具体的に説明する。図８は、図７
のカウンタ７１５を具体的に示す図面である。図８を参
照すると、カウンタ７１５は、第１カウンティング回路
８０１、第２カウンティング回路８０３及び減算部８０
５を具備する。第１カウンティング回路８０１は、ＲＳ
Ｅをカウントして第１クロック周期数ＣＮＴ１を発生さ
せる。第２カウンティング回路８０３は、ＲＣＤをカウ
ントして第２クロック周期数ＣＮＴ２を発生させる。減
算器８０５は、第２クロック周期数ＣＮＴ２から第１ク
ロック周期数ＣＮＴ１を減算して第１遅延クロック制御
信号ＤＲＣＤを発生させる。しかし、第２クロック周期
数ＣＮＴ２が第１クロック周期数ＣＮＴ１より小さな場
合、第１遅延クロック制御信号ＤＲＣＤは"０"の情報を
有する。
いし図１１を参照して具体的に説明する。図８は、図７
のカウンタ７１５を具体的に示す図面である。図８を参
照すると、カウンタ７１５は、第１カウンティング回路
８０１、第２カウンティング回路８０３及び減算部８０
５を具備する。第１カウンティング回路８０１は、ＲＳ
Ｅをカウントして第１クロック周期数ＣＮＴ１を発生さ
せる。第２カウンティング回路８０３は、ＲＣＤをカウ
ントして第２クロック周期数ＣＮＴ２を発生させる。減
算器８０５は、第２クロック周期数ＣＮＴ２から第１ク
ロック周期数ＣＮＴ１を減算して第１遅延クロック制御
信号ＤＲＣＤを発生させる。しかし、第２クロック周期
数ＣＮＴ２が第１クロック周期数ＣＮＴ１より小さな場
合、第１遅延クロック制御信号ＤＲＣＤは"０"の情報を
有する。
【００３１】第１カウンティング回路８０１は、具体的
に論理ラッチ部及びカウンタ８０１ｃを具備する。本発
明の好ましい実施例によると、論理ラッチ部は、ＮＡＮ
Ｄゲート８０１ａ、８０１ｂにて具現される。ＮＡＮＤ
ゲート８０１ａ、８０１ｂは、ロウ感知信号/ＰＲＤ及
びセンスアンプ感知信号/ＰＲＣＤをそれぞれ１つの入
力信号とする。そしてＮＡＮＤゲート８０１ａ、８０１
ｂは、クロスカップルされる。ここで、ロウ感知信号/
ＰＲＤはロウアクセス信号ＰＲの立ち上がり遷移に応答
してパルスとして発生される信号である。そしてセンス
アンプ感知信号/ＰＲＣＤはセンスアンプ７０７（図７
参照）のイネーブルを指示するセンスアンプイネーブル
信号ＰＳＥの立ち上がり遷移に応答してパルスとして発
生する信号である。従って、論理ラッチ部の出力信号Ｎ
８０１はロウアクセス命令の発生によって活性化され、
センスアンプイネーブル信号ＰＳＥの活性化によって非
活性化される。そしてカウンタ８０１ｃは、ＮＡＮＤゲ
ート８０１ａ、８０１ｂの出力信号Ｎ８０１の活性区間
でイネーブルされて、活性区間で発生されるクロック信
号ＣＬＫのクロック周期数をカウントして第１クロック
周期数ＣＮＴ１を減算器８０５に供給する。従って、第
１クロック周期数ＣＮＴ１は、ロウアクセス命令の印加
からセンスアンプ６０７がイネーブルされるまでのクロ
ック信号ＣＬＫのクロック周期数ＲＳＥとなる。
に論理ラッチ部及びカウンタ８０１ｃを具備する。本発
明の好ましい実施例によると、論理ラッチ部は、ＮＡＮ
Ｄゲート８０１ａ、８０１ｂにて具現される。ＮＡＮＤ
ゲート８０１ａ、８０１ｂは、ロウ感知信号/ＰＲＤ及
びセンスアンプ感知信号/ＰＲＣＤをそれぞれ１つの入
力信号とする。そしてＮＡＮＤゲート８０１ａ、８０１
ｂは、クロスカップルされる。ここで、ロウ感知信号/
ＰＲＤはロウアクセス信号ＰＲの立ち上がり遷移に応答
してパルスとして発生される信号である。そしてセンス
アンプ感知信号/ＰＲＣＤはセンスアンプ７０７（図７
参照）のイネーブルを指示するセンスアンプイネーブル
信号ＰＳＥの立ち上がり遷移に応答してパルスとして発
生する信号である。従って、論理ラッチ部の出力信号Ｎ
８０１はロウアクセス命令の発生によって活性化され、
センスアンプイネーブル信号ＰＳＥの活性化によって非
活性化される。そしてカウンタ８０１ｃは、ＮＡＮＤゲ
ート８０１ａ、８０１ｂの出力信号Ｎ８０１の活性区間
でイネーブルされて、活性区間で発生されるクロック信
号ＣＬＫのクロック周期数をカウントして第１クロック
周期数ＣＮＴ１を減算器８０５に供給する。従って、第
１クロック周期数ＣＮＴ１は、ロウアクセス命令の印加
からセンスアンプ６０７がイネーブルされるまでのクロ
ック信号ＣＬＫのクロック周期数ＲＳＥとなる。
【００３２】第２カウンティング回路８０３は、具体的
に論理ラッチ部及びカウンタ８０３ｃを具備する。本発
明の好ましい実施例によると、論理ラッチ部は、ＮＡＮ
Ｄゲート８０３ａ、８０３ｂにて具現される。ＮＡＮＤ
ゲート８０３ａ、８０３ｂは、ロウ感知信号/ＰＲＤ及
びカラム感知信号/ＰＣＤをそれぞれ１つの入力信号と
する。そしてナンドゲート８０３ａ、８０３ｂはクロス
カップルされる。ここで、カラム感知信号/ＰＣＤは、
カラムアクセス信号ＰＣの立ち上がり遷移に応答してパ
ルスとして発生される信号である。従って、論理ラッチ
部の出力信号Ｎ８０３は、ロウアクセス命令の発生によ
って活性化され、カラムアクセス信号ＰＣの活性化によ
って非活性化される。そしてカウンタ８０３ｃは、ＮＡ
ＮＤゲート８０３ａ、８０３ｂの出力信号Ｎ８０３の活
性区間でイネーブルされて、活性区間で発生されるクロ
ック信号ＣＬＫのクロック周期数をカウントして第２ク
ロック周期数ＣＮＴ２を減算器８０５に供給する。従っ
て、前記第２クロック周期数ＣＮＴ２は、同一のバンク
に対しロウアクセス命令の印加からカラムアクセス命令
の印加までのクロック信号ＣＬＫのクロック周期数ＲＣ
Ｄとなる。
に論理ラッチ部及びカウンタ８０３ｃを具備する。本発
明の好ましい実施例によると、論理ラッチ部は、ＮＡＮ
Ｄゲート８０３ａ、８０３ｂにて具現される。ＮＡＮＤ
ゲート８０３ａ、８０３ｂは、ロウ感知信号/ＰＲＤ及
びカラム感知信号/ＰＣＤをそれぞれ１つの入力信号と
する。そしてナンドゲート８０３ａ、８０３ｂはクロス
カップルされる。ここで、カラム感知信号/ＰＣＤは、
カラムアクセス信号ＰＣの立ち上がり遷移に応答してパ
ルスとして発生される信号である。従って、論理ラッチ
部の出力信号Ｎ８０３は、ロウアクセス命令の発生によ
って活性化され、カラムアクセス信号ＰＣの活性化によ
って非活性化される。そしてカウンタ８０３ｃは、ＮＡ
ＮＤゲート８０３ａ、８０３ｂの出力信号Ｎ８０３の活
性区間でイネーブルされて、活性区間で発生されるクロ
ック信号ＣＬＫのクロック周期数をカウントして第２ク
ロック周期数ＣＮＴ２を減算器８０５に供給する。従っ
て、前記第２クロック周期数ＣＮＴ２は、同一のバンク
に対しロウアクセス命令の印加からカラムアクセス命令
の印加までのクロック信号ＣＬＫのクロック周期数ＲＣ
Ｄとなる。
【００３３】図８の第１感知信号発生部８０７は、ロウ
アクセス信号ＰＲまたはカラムアクセス信号ＰＣに応答
して、ロウ感知信号/ＰＲＤまたはカラム感知信号/ＰＣ
Ｄを発生させる回路であって、その具体的な構成は図９
と関連づけられて説明される。また、図８の第２感知信
号発生部８０９はセンスアンプイネーブル信号ＰＳＥに
応答して、センスアンプ感知信号/ＰＲＣＤを発生させ
る回路であって、その具体的な構成は図１０と関連づけ
られて説明される。図９は、図８の第１感知信号発生部
８０７を具体的に示す回路図である。図９を参照する
と、ロウ感知信号/ＰＲＤまたはカラム感知信号/ＰＣＤ
は、ロウアクセス信号ＰＲまたはカラムアクセス信号Ｐ
Ｃに応答して、パルスとして発生される信号である。
アクセス信号ＰＲまたはカラムアクセス信号ＰＣに応答
して、ロウ感知信号/ＰＲＤまたはカラム感知信号/ＰＣ
Ｄを発生させる回路であって、その具体的な構成は図９
と関連づけられて説明される。また、図８の第２感知信
号発生部８０９はセンスアンプイネーブル信号ＰＳＥに
応答して、センスアンプ感知信号/ＰＲＣＤを発生させ
る回路であって、その具体的な構成は図１０と関連づけ
られて説明される。図９は、図８の第１感知信号発生部
８０７を具体的に示す回路図である。図９を参照する
と、ロウ感知信号/ＰＲＤまたはカラム感知信号/ＰＣＤ
は、ロウアクセス信号ＰＲまたはカラムアクセス信号Ｐ
Ｃに応答して、パルスとして発生される信号である。
【００３４】図１０は、図８の第２感知信号発生部８０
９を具体的に示す回路図である。図１０を参照すると、
センスアンプ感知信号/ＰＲＣＤは、センスアンプイネ
ーブル信号ＰＳＥに応答して、パルスとして発生される
信号である。しかし、センスアンプ感知信号/ＰＲＣＤ
のセンスアンプイネーブル信号ＰＳＥへの応答は、遅延
部１００１による遅延時間ＴＤＥＬを有する。好ましく
は、遅延時間ＴＤＥＬは、カラムアクセス命令の発生か
らビットライン対のデータを入出力線に伝送する伝送ス
イッチが"ターンオン"されるのにかかる時間である。そ
して遅延時間ＴＤＥＬは、基準クロック周期数Ｔ１のク
ロック信号ＣＬＫが発生される時間である。
９を具体的に示す回路図である。図１０を参照すると、
センスアンプ感知信号/ＰＲＣＤは、センスアンプイネ
ーブル信号ＰＳＥに応答して、パルスとして発生される
信号である。しかし、センスアンプ感知信号/ＰＲＣＤ
のセンスアンプイネーブル信号ＰＳＥへの応答は、遅延
部１００１による遅延時間ＴＤＥＬを有する。好ましく
は、遅延時間ＴＤＥＬは、カラムアクセス命令の発生か
らビットライン対のデータを入出力線に伝送する伝送ス
イッチが"ターンオン"されるのにかかる時間である。そ
して遅延時間ＴＤＥＬは、基準クロック周期数Ｔ１のク
ロック信号ＣＬＫが発生される時間である。
【００３５】図１１は、図７のカウンタ７１５を具体的
に示す他の図面である。図１１のカウンタ７１５は、論
理部１１０１及びカウンタ１１０３を具備する。論理部
１１０１は、具体的に３つのＮＡＮＤゲート１１０１
ａ、１１０１ｂ、１１０１ｃを含む。ＮＡＮＤゲート１
１０１ａは、ロウアクセス命令及びカラムアクセス命令
が発生されると活性化される出力信号Ｎ１１０１を発生
させる。そしてＮＡＮＤゲート１１０１ｂ、１１０１ｃ
は、それぞれＮＡＮＤゲート１１０１ａの出力信号Ｎ１
１０１及びセンスアンプ感知信号/ＰＲＣＤをそれぞれ
１つの入力信号とする。そしてＮＡＮＤゲート１１０１
ｂ、１１０１ｃは、クロスカップルされる。従って、論
理部１１０１の出力信号Ｎ１１０２はカラムアクセス命
令の発生に応答して活性化され、センスアンプイネーブ
ル信号ＰＳＥに応答して非活性化される。カウンタ１１
０３は、論理部１１０１の出力信号Ｎ１１０２の活性区
間で発生されるクロック信号ＰＣＬＫのクロック周期数
をカウントする。そして、図１１の第１及び第２感知信
号発生部１１０７、１１０９は、図８の第１及び第２感
知信号発生部８０７、８０９と同一の構成をもって具現
可能なので、それについての具体的な説明は省略する。
に示す他の図面である。図１１のカウンタ７１５は、論
理部１１０１及びカウンタ１１０３を具備する。論理部
１１０１は、具体的に３つのＮＡＮＤゲート１１０１
ａ、１１０１ｂ、１１０１ｃを含む。ＮＡＮＤゲート１
１０１ａは、ロウアクセス命令及びカラムアクセス命令
が発生されると活性化される出力信号Ｎ１１０１を発生
させる。そしてＮＡＮＤゲート１１０１ｂ、１１０１ｃ
は、それぞれＮＡＮＤゲート１１０１ａの出力信号Ｎ１
１０１及びセンスアンプ感知信号/ＰＲＣＤをそれぞれ
１つの入力信号とする。そしてＮＡＮＤゲート１１０１
ｂ、１１０１ｃは、クロスカップルされる。従って、論
理部１１０１の出力信号Ｎ１１０２はカラムアクセス命
令の発生に応答して活性化され、センスアンプイネーブ
ル信号ＰＳＥに応答して非活性化される。カウンタ１１
０３は、論理部１１０１の出力信号Ｎ１１０２の活性区
間で発生されるクロック信号ＰＣＬＫのクロック周期数
をカウントする。そして、図１１の第１及び第２感知信
号発生部１１０７、１１０９は、図８の第１及び第２感
知信号発生部８０７、８０９と同一の構成をもって具現
可能なので、それについての具体的な説明は省略する。
【００３６】図１２は、本発明の第２実施例によるＳＤ
ＲＡＭを用いるＣＡＳラテンシ制御方法を示すフローチ
ャートである。これを参照してＣＡＳラテンシ制御方法
について説明すると、下記の通りである。先ず、ＲＣＤ
及びＲＳＥがＳＤＲＡＭの内部において測定される（ス
テップ１２０３）。次に、ＲＣＤとＲＳＥとが比較され
る（ステップ１２０５）。前記ステップ１２０５におい
て、ＲＣＤがＲＳＥより小さく、且つその差分が基準ク
ロック周期数Ｔ１以上であれば、ＣＬは（ＲＬ min−Ｒ
ＣＤ）に決定される（ステップ１２０７）。これに対
し、ＲＣＤがＲＳＥ以上、或いはその差分が基準クロッ
ク周期数Ｔ１より小さければ、ＣＬはＣＬ minに決定さ
れる（ステップ１２０９）。本発明の第１実施例による
ＳＤＲＡＭは、ＲＣＤminをＳＤＲＡＭの外部からＭＲ
Ｓなどを介して入力し、ＲＣＤとＲＣＤminとを比較
し、その結果に応じてＣＬを調節する。これに対し、本
発明の第２実施例によるＳＤＲＡＭは、同期式半導体メ
モリ自体でＲＣＤ及びＲＳＥを測定して比較し、その結
果に応じてＣＬを調節するという点で、第１実施例と違
う。
ＲＡＭを用いるＣＡＳラテンシ制御方法を示すフローチ
ャートである。これを参照してＣＡＳラテンシ制御方法
について説明すると、下記の通りである。先ず、ＲＣＤ
及びＲＳＥがＳＤＲＡＭの内部において測定される（ス
テップ１２０３）。次に、ＲＣＤとＲＳＥとが比較され
る（ステップ１２０５）。前記ステップ１２０５におい
て、ＲＣＤがＲＳＥより小さく、且つその差分が基準ク
ロック周期数Ｔ１以上であれば、ＣＬは（ＲＬ min−Ｒ
ＣＤ）に決定される（ステップ１２０７）。これに対
し、ＲＣＤがＲＳＥ以上、或いはその差分が基準クロッ
ク周期数Ｔ１より小さければ、ＣＬはＣＬ minに決定さ
れる（ステップ１２０９）。本発明の第１実施例による
ＳＤＲＡＭは、ＲＣＤminをＳＤＲＡＭの外部からＭＲ
Ｓなどを介して入力し、ＲＣＤとＲＣＤminとを比較
し、その結果に応じてＣＬを調節する。これに対し、本
発明の第２実施例によるＳＤＲＡＭは、同期式半導体メ
モリ自体でＲＣＤ及びＲＳＥを測定して比較し、その結
果に応じてＣＬを調節するという点で、第１実施例と違
う。
【００３７】
【発明の効果】以上述べたように、本発明のＳＤＲＡＭ
及びＣＡＳラテンシ制御方法によると、ＳＤＲＡＭにお
いて、ポステッドＣＡＳラテンシ及び通常のＣＡＳラテ
ンシ動作が適宜行えるようになる。本発明は、図面に示
された実施例を参考に説明されたが、これは単なる例示
的なものに過ぎず、本技術分野において通常の知識を有
した者なら、これより種々なる変形及び均等な他の実施
例が可能なことは言うまでもない。よって、本発明の真
の保護範囲は、請求範囲の技術的な思想によって定まる
べきである。
及びＣＡＳラテンシ制御方法によると、ＳＤＲＡＭにお
いて、ポステッドＣＡＳラテンシ及び通常のＣＡＳラテ
ンシ動作が適宜行えるようになる。本発明は、図面に示
された実施例を参考に説明されたが、これは単なる例示
的なものに過ぎず、本技術分野において通常の知識を有
した者なら、これより種々なる変形及び均等な他の実施
例が可能なことは言うまでもない。よって、本発明の真
の保護範囲は、請求範囲の技術的な思想によって定まる
べきである。
【図１】本発明の第１実施例によるポステッドＣＡＳラ
テンシ機能を備えたＳＤＲＡＭの概略ブロック図であ
る。
テンシ機能を備えたＳＤＲＡＭの概略ブロック図であ
る。
【図２】図１のカウンタを具体的に示す回路図である。
【図３】図１のバッファ制御部を具体的に示す回路図で
ある。
ある。
【図４】ポステッドＣＡＳ命令において、本発明の第１
実施例によるＳＤＲＡＭの重要端子のタイミング図であ
る。
実施例によるＳＤＲＡＭの重要端子のタイミング図であ
る。
【図５】通常のＣＡＳ命令において、本発明の第１実施
例によるＳＤＲＡＭの重要端子のタイミング図である。
例によるＳＤＲＡＭの重要端子のタイミング図である。
【図６】本発明の第１実施例によるＳＤＲＡＭを使用す
るＣＡＳラテンシ制御方法を示すフローチャートであ
る。
るＣＡＳラテンシ制御方法を示すフローチャートであ
る。
【図７】本発明の第２実施例によるポステッドＣＡＳラ
テンシ機能を備えたＳＤＲＡＭの概略ブロック図であ
る。
テンシ機能を備えたＳＤＲＡＭの概略ブロック図であ
る。
【図８】図７のカウンタを具体的に示す図面である。
【図９】図８の第１感知信号発生部を具体的に示す回路
図である。
図である。
【図１０】図８の第２感知信号発生部を具体的に示す回
路図である。
路図である。
【図１１】図７のカウンタを具体的に示す他の図面であ
る。
る。
【図１２】本発明の第２実施例によるＳＤＲＡＭを使用
するＣＡＳラテンシ制御方法を示すフローチャートであ
る。
するＣＡＳラテンシ制御方法を示すフローチャートであ
る。
【図１３】通常のロウアクセス命令またはカラムアクセ
ス命令の印加からデータが出力されるまでのそれぞれの
ラテンシを説明するための図面である。
ス命令の印加からデータが出力されるまでのそれぞれの
ラテンシを説明するための図面である。
１０３・・・・・第１シフトレジスタ １１１・・・・・第２シフトレジスタ １１９・・・・・ＡＮＤゲート
───────────────────────────────────────────────────── フロントページの続き (72)発明者 李 ▲ジュン▼ 培 大韓民国京畿道軍浦市山本洞320番地 朱 夢住公アパート1006棟1205号
Claims (23)
- 【請求項１】 行及び列に配列される多数個のメモリセ
ルを有するバンクと、前記バンクの列を選択するカラム
デコーダとを含み、クロック信号に同期して動作する同
期式半導体メモリ装置において、 前記バンクの列を選択するカラムアドレスを入力するカ
ラムアドレス入力端と、 前記カラムアドレス入力端と前記カラムデコーダとの間
で、前記カラムアドレスを所定の遅延クロック周期数だ
け遅らせる第１シフトレジスタと、 ロウアクセス命令の印加から前記メモリセルのデータが
出力されるのに必要な前記クロック信号の最小クロック
周期数をＲＬminとし、カラムアクセス命令の印加から
前記メモリセルのデータが出力されるのに必要な前記ク
ロック信号の最小クロック周期数をＣＬminとすると
き、同一のバンクに対し、前記ロウアクセス命令の印加
から前記カラムアクセス命令の印加までの前記クロック
信号のクロック周期数のＲＣＤを感知して、前記ＲＣＤ
と前記（ＲＬmin−ＣＬmin）との差分に関する情報を有
する第１遅延クロック制御信号を前記第１シフトレジス
タに供給するカウンタとを具備し、 前記遅延クロック周期数は、前記ＲＣＤと前記（ＲＬ
min−ＣＬmin）との差分に対応して決定されることを特
徴とする同期式半導体メモリ装置。 - 【請求項２】 前記第１シフトレジスタは、 毎週期の前記クロック信号に応答して前記カラムアドレ
スを継続的に伝送し、直列に接続される多数個のレジス
タと、 前記ＲＣＤと前記（ＲＬmin−ＣＬmin）との差分に対応
して、前記多数個のレジスタの出力信号の内いずれかの
信号を選択的に前記カラムデコーダに供給するマルチプ
レクサとを具備することを特徴とする請求項１に記載の
同期式半導体メモリ装置。 - 【請求項３】 前記多数個のレジスタは、 Ｄフリップ−フロップであることを特徴とする請求項２
に記載の同期式半導体メモリ装置。 - 【請求項４】 前記カウンタは、 前記（ＲＬmin−ＣＬmin）の値を前記クロック信号に応
答して１ずつデクリメントさせるダウンカウンタと、 前記ロウアクセス命令が発生してから前記カラムアクセ
ス命令が発生する時の前記ダウンカウンタの出力値の情
報を有する前記第１遅延クロック制御信号を前記第１シ
フトレジスタに供給するレジスタと、 前記ロウアクセス命令の発生によってイネーブルされて
前記クロック信号に応答する第１クロック制御信号を前
記ダウンカウンタに供給し、前記ダウンカウンタの出力
値が０となる時にディスエーブルされるクロック制御部
と、 前記ロウアクセス命令の発生によってイネーブルされて
前記第１クロック制御信号に応答する第２クロック制御
信号を前記レジスタに供給し、前記カラムアクセス命令
の発生によってディスエーブルされる論理部とを具備す
ることを特徴とする請求項１に記載の同期式半導体メモ
リ装置。 - 【請求項５】 前記同期式半導体メモリ装置は、 前記ロウアクセス命令の発生によって活性化され、前記
カラムアクセス命令の発生によって非活性化される出力
信号を前記論理部に供給するＲＣＤ測定部をさらに具備
することを特徴とする請求項４に記載の同期式半導体メ
モリ装置。 - 【請求項６】 前記同期式半導体メモリ装置は、 前記メモリセルの出力データをＣＬminだけ遅らせる第
２シフトレジスタと、 所定の第２遅延クロック制御信号に応答して、前記第２
シフトレジスタの出力信号を前記遅延クロック周期数だ
け遅らせてバッファリングするバッファとをさらに具備
することを特徴とする請求項１に記載の同期式半導体メ
モリ装置。 - 【請求項７】 前記同期式半導体メモリ装置は、前記バ
ッファを制御する第２遅延クロック制御信号を発生させ
るバッファ制御部をさらに具備し、 前記バッファ制御部は、 毎週期の前記クロック信号に応答して、前記カラムアク
セス命令を前記遅延クロック周期数だけ遅らせて出力す
る第１レジスタと、 毎週期の前記クロック信号に応答して、前記第１レジス
タの出力信号を前記ＣＬminだけ遅らせて前記バッファ
を制御する前記第２遅延クロック制御信号とを発生させ
る第２レジスタとを具備することを特徴とする請求項６
に記載の同期式半導体メモリ装置。 - 【請求項８】 行及び列に配列される多数個のメモリセ
ルを有するバンクと、 前記バンクの列を選択するカラ
ムデコーダと、選択される前記メモリセルからのデータ
を出力するビットライン対と、前記ビットライン対のデ
ータを増幅するセンスアンプとを含み、クロック信号に
同期されて動作する同期式半導体メモリ装置において、 前記バンクの列を選択するカラムアドレスを入力するカ
ラムアドレス入力端と、 前記カラムアドレス入力端と前記カラムデコーダとの間
で、前記カラムアドレスを所定の遅延クロック周期数だ
け遅らせる第１シフトレジスタと、 同一のバンクに対しロウアクセス命令の印加からカラム
アクセス命令の印加までの前記クロック信号のクロック
周期数のＲＣＤ、及び前記ロウアクセス命令の印加から
前記センスアンプがイネーブルされるまでの前記クロッ
ク信号のクロック周期数のＲＳＥ値が定まっている時、
前記ＲＣＤと前記ＲＳＥとの差分に関する情報を有する
第１遅延クロック制御信号を前記第１シフトレジスタに
供給するカウンタとを具備し、 前記遅延クロック周期数は、前記ＲＣＤと前記ＲＳＥと
の差分に対応して決定されることを特徴とする請求項８
に記載の同期式半導体メモリ装置。 - 【請求項９】 前記第１シフトレジスタは、 毎週期の前記クロック信号に応答して前記カラムアドレ
スを継続的に伝送し、直列に接続される多数個のレジス
タと、 前記ＲＣＤと前記ＲＳＥとの差分に対応して、前記多数
個のレジスタの出力信号の内いずれかの信号を選択的に
前記カラムデコーダに供給するマルチプレクサとを具備
することを特徴とする請求項８に記載の同期式半導体メ
モリ装置。 - 【請求項１０】 前記多数個のレジスタは、 Ｄフリップ−フロップであることを特徴とする請求項９
に記載の同期式半導体メモリ装置。 - 【請求項１１】 前記カウンタは、 前記ＲＳＥをカウントして第１クロック周期数を発生さ
せる第１カウント回路と、 前記ＲＣＤをカウントして第２クロック周期数を発生さ
せる第２カウント回路と、 前記第２クロック周期数から前記第１クロック周期数を
減算して第３クロック周期数を算出し、前記第１クロッ
ク周期数が前記第２クロック周期数より大きい場合には
前記第３クロック周期数を０にする減算器とを具備する
ことを特徴とする請求項８に記載の同期式半導体メモリ
装置。 - 【請求項１２】 前記第１カウント回路は、 前記ロウアクセス命令の発生によって活性化され、前記
センスアンプイネーブル信号の活性化によって非活性さ
れる出力信号を発生させる論理ラッチ部と、 前記論理ラッチ部の出力信号の活性区間でイネーブルさ
れて、前記活性区間で発生される前記クロック信号のク
ロック周期数をカウントして前記第１クロック周期数を
発生させるカウンタとを具備することを特徴とする請求
項１１に記載の同期式半導体メモリ装置。 - 【請求項１３】 前記第２カウント回路は、 前記ロウアクセス命令の発生によって活性化され、前記
カラムアクセス命令の発生によって非活性化される出力
信号を発生させる論理ラッチ部と、 前記論理ラッチ部の出力信号の活性区間でイネーブルさ
れて、前記活性区間で発生される前記クロック信号のク
ロック周期数をカウントして前記第２クロック周期数を
発生させるカウンタとを具備することを特徴とする請求
項１２に記載の同期式半導体メモリ装置。 - 【請求項１４】 前記カウンタは、 前記カラムアクセス命令の発生によって活性化され、前
記センスアンプをイネーブルさせるセンスアンプイネー
ブル信号に応答して非活性される出力信号を発生させる
論理部と、 前記論理部の出力信号の活性区間で発生される前記クロ
ック信号のクロック周期数をカウントするカウンタとを
具備することを特徴とする請求項８に記載の同期式半導
体メモリ装置。 - 【請求項１５】 前記半導体メモリ装置は、 カラムアクセス命令の印加から前記メモリセルのデータ
が出力されるのに必要な前記クロック信号の最小クロッ
ク周期数をＣＬminとするとき、前記メモリセルの出力
データを前記ＣＬminだけ遅らせる第２シフトレジスタ
と、 所定の第２遅延クロック制御信号に応答して、前記第２
シフトレジスタの出力信号を所定の遅延クロック周期数
だけ遅らせてバッファリングするバッファとをさらに具
備することを特徴とする請求項８に記載の同期式半導体
メモリ装置。 - 【請求項１６】 前記同期式半導体メモリ装置は、前記
バッファを制御する第２遅延クロック制御信号を発生さ
せるバッファ制御部をさらに具備し、 前記バッファ制御部は、 毎週期の前記クロック信号に応答して、前記カラムアク
セス命令を前記第１遅延クロック周期数だけ遅らせて出
力する第１レジスタと、 毎週期の前記クロック信号に応答して、前記第１レジス
タの出力信号を前記遅延クロック周期数だけ遅らせて前
記バッファを制御する前記第２遅延クロック制御信号を
発生させる第２レジスタとを具備することを特徴とする
請求項１５に記載の同期式半導体メモリ装置。 - 【請求項１７】 前記第１遅延クロック信号は、 外部から直接供給されることを特徴とする請求項８に記
載の同期式半導体メモリ装置。 - 【請求項１８】 行及び列に配列される多数個のメモリ
セルを有するバンクを含み、選択される前記メモリセル
のデータをカラムアクセス命令から所定のＣＡＳラテン
シが経過した後のクロック信号に同期して読み出す同期
式半導体メモリ装置において、 前記ＣＡＳラテンシは、 同一のバンクに対し、ロウアクセス命令の印加からカラ
ムアクセス命令の印加までの前記クロック信号のクロッ
ク周期数によって決定されることを特徴とする同期式半
導体メモリ装置。 - 【請求項１９】 行及び列に配列される多数個のメモリ
セルを有するバンクを含み、選択される前記メモリセル
のデータをクロック信号に同期して出力する同期式半導
体メモリ装置において、 ロウアクセス命令の印加から前記メモリセルのデータが
出力されるのに必要な前記クロック信号の最小クロック
周期数をＲＬminとし、カラムアクセス命令の印加から
前記メモリセルのデータが出力されるのに必要な前記ク
ロック信号の最小クロック周期数をＣＬminとし、同一
のバンクに対しロウアクセス命令の印加からカラムアク
セス命令の印加までの前記クロック信号のクロック周期
数をＲＣＤとするとき、 前記カラムアクセス命令の印加からデータが出力される
のにかかる前記クロック信号のクロック周期数であるＣ
ＡＳラテンシは、 ＲＣＤが（ＲＬmin−ＣＬmin）より小さい場合には（Ｒ
Ｌmin−ＲＣＤ）に決定され、 ＲＣＤが（ＲＬmin−ＣＬmin）以上の場合にはＣＬmin
に決定されることを特徴とする同期式半導体メモリ装
置。 - 【請求項２０】 前記（ＲＬmin−ＣＬmin）は、 前記同期式半導体メモリ装置の外部から入力されること
を特徴とする請求項１９に記載の同期式半導体メモリ装
置。 - 【請求項２１】 行及び列に配列される多数個のメモリ
セルを有するバンクと、前記バンクの列を選択するカラ
ムデコーダと、選択される前記メモリセルからのデータ
を出力するビットライン対と、前記ビットライン対のデ
ータを増幅するセンスアンプとを含み、クロック信号に
同期されて動作する同期式半導体メモリ装置において、 ロウアクセス命令の印加から前記メモリセルのデータが
出力されるのに必要な前記クロック信号の最小クロック
周期数をＲＬminとし、カラムアクセス命令の印加から
前記メモリセルのデータが出力されるのに必要な前記ク
ロック信号の最小クロック周期数をＣＬminとし、同一
のバンクに対しロウアクセス命令の印加からカラムアク
セス命令の印加までの前記クロック信号のクロック周期
数をＲＣＤとし、前記ロウアクセス命令の印加から前記
センスアンプがイネーブルされるまでの前記クロック信
号のクロック周期数をＲＳＥとする時、 前記カラムアクセス命令の印加からデータが出力される
のにかかる前記クロック信号のクロック周期数であるＣ
ＡＳラテンシは、 前記ＲＣＤと前記ＲＳＥとの差分に対応して決定される
ことを特徴とする同期式半導体メモリ装置。 - 【請求項２２】 前記ＣＡＳラテンシは、 前記ＲＣＤが前記ＲＳＥより小さく、且つその差分が所
定の基準クロック周期数以上である場合には（ＲＬmin
−ＲＣＤ）に決定され、 前記ＲＣＤが前記ＲＳＥ以上、或いはその差分が前記基
準クロック周期数以下である場合には前記ＣＬminに決
定されることを特徴とする請求項２１に記載の同期式半
導体メモリ装置。 - 【請求項２３】 行及び列に配列される多数個のメモリ
セルを有するバンクを含み、ロウアクセス命令の印加か
ら前記メモリセルのデータが出力されるのに必要なクロ
ック信号の最小クロック周期数をＲＬminとし、カラム
アクセス命令の印加から前記メモリセルのデータが出力
されるのに必要な前記クロック信号の最小クロック周期
数をＣＬminとし、前記クロック信号に同期されて選択
される前記メモリセルのデータを出力する同期式半導体
メモリ装置のＣＡＳラテンシ制御方法において、 ロウアクセス命令の印加から前記カラムアクセス命令の
印加までの前記クロック信号のクロック周期数のＲＣＤ
を感知する段階と、 前記ロウアクセス命令の印加から前記センスアンプがイ
ネーブルされるまでの前記クロック信号のクロック周期
数のＲＳＥを感知する段階と、 前記ＲＣＤと前記ＲＳＥとを比較する段階と、 前記ＲＣＤが前記ＲＳＥより小さく、且つその差分が所
定の基準クロック周期数以上であれば、前記カラムアク
セス命令の印加からデータが出力されるのかかる前記ク
ロック信号のクロック周期数であるＣＡＳラテンシを
（ＲＬmin−ＲＣＤ）に決定する段階と、 前記ＲＣＤが前記ＲＳＥ以上、或いはその差分が前記基
準クロック周期数より小さければ、前記ＣＡＳラテンシ
をＣＬminに決定する段階とを具備することを特徴とす
る同期式半導体メモリ装置のＣＡＳラテンシ制御方法。
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