JP2000278112A - 出力バッファ回路 - Google Patents
出力バッファ回路Info
- Publication number
- JP2000278112A JP2000278112A JP11084716A JP8471699A JP2000278112A JP 2000278112 A JP2000278112 A JP 2000278112A JP 11084716 A JP11084716 A JP 11084716A JP 8471699 A JP8471699 A JP 8471699A JP 2000278112 A JP2000278112 A JP 2000278112A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- power supply
- circuit
- transistor
- supply voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】
【課題】 外部電源電圧がＩＣチップの内部電源電圧よ
り高い場合、前記ＩＣチップのトランジスタに、前記外
部電源電圧よりも耐圧の低いトランジスタの使用を可能
にする。 【解決手段】 ＩＣチップ内部の内部電源電圧ＶＣＣ１
より外部電源電圧ＶＣＣＥが高い場合に、前記外部電源
電圧ＶＣＣＥよりも耐圧の低いトランジスタにかかる電
圧がその耐圧を超えることなく、内部電源電圧ＶＣＣ１
で動作する前記ＩＣチップと外部電源電圧ＶＣＣＥで動
作する回路間とで信号の入出力を可能にする回路構成の
簡略化された出力バッファ回路を前記ＩＣチップ内部に
構成する。
り高い場合、前記ＩＣチップのトランジスタに、前記外
部電源電圧よりも耐圧の低いトランジスタの使用を可能
にする。 【解決手段】 ＩＣチップ内部の内部電源電圧ＶＣＣ１
より外部電源電圧ＶＣＣＥが高い場合に、前記外部電源
電圧ＶＣＣＥよりも耐圧の低いトランジスタにかかる電
圧がその耐圧を超えることなく、内部電源電圧ＶＣＣ１
で動作する前記ＩＣチップと外部電源電圧ＶＣＣＥで動
作する回路間とで信号の入出力を可能にする回路構成の
簡略化された出力バッファ回路を前記ＩＣチップ内部に
構成する。
Description
【０００１】
【発明の属する技術分野】この発明は、マイクロプロセ
ッサや半導体記憶装置などのＩＣチップの出力バッファ
回路に関し、特に外部電源電圧がトランジスタの耐圧よ
り高い場合に用いて好適な出力バッファ回路に関するも
のである。
ッサや半導体記憶装置などのＩＣチップの出力バッファ
回路に関し、特に外部電源電圧がトランジスタの耐圧よ
り高い場合に用いて好適な出力バッファ回路に関するも
のである。
【０００２】
【従来の技術】従来、ＩＣチップの外部電源電圧がＩＣ
チップを駆動する内部電源電圧と異なることが多い。外
部電源電圧がＩＣ内部のトランジスタの耐圧より低い場
合には容易に前記ＩＣ内部に前記外部電源電圧に対応可
能な出力回路を用意することができる。一方、外部電源
電圧がＩＣ内部のトランジスタの耐圧より高い場合には
外付けで昇圧回路ＩＣを用いたり、前記外部電源電圧に
耐えられるようなトランジスタを使用する必要があっ
た。
チップを駆動する内部電源電圧と異なることが多い。外
部電源電圧がＩＣ内部のトランジスタの耐圧より低い場
合には容易に前記ＩＣ内部に前記外部電源電圧に対応可
能な出力回路を用意することができる。一方、外部電源
電圧がＩＣ内部のトランジスタの耐圧より高い場合には
外付けで昇圧回路ＩＣを用いたり、前記外部電源電圧に
耐えられるようなトランジスタを使用する必要があっ
た。
【０００３】
【発明が解決しようとする課題】従来の出力バッファ回
路は以上のように構成されていたので、外部電源電圧が
ＩＣ内部のトランジスタの耐圧より高い場合、外付けＩ
Ｃなどを用いることによりコストが増大する課題があっ
た。
路は以上のように構成されていたので、外部電源電圧が
ＩＣ内部のトランジスタの耐圧より高い場合、外付けＩ
Ｃなどを用いることによりコストが増大する課題があっ
た。
【０００４】また、基板上のＩＣなどの実装面積が、外
付けのＩＣを用いることにより制約される課題があっ
た。
付けのＩＣを用いることにより制約される課題があっ
た。
【０００５】また、外付けＩＣによるＩ／Ｆ部の信号遅
延量が増加する課題があった。
延量が増加する課題があった。
【０００６】この発明は、上記のような課題を解決する
ためになされたものであり、外部電源電圧よりも耐圧の
低いトランジスタの使用を可能にし、前記外部電源電圧
がＩＣチップの内部電源電圧より高い場合に必要であっ
た外付けＩＣを不要にし、また回路構成を簡略化するこ
とでコストの増大を抑制し、また基板上の面積が制約さ
れるのを回避し、さらに前記外付けＩＣを用いた場合や
耐圧の高いトランジスタを用いた場合の特性の劣化やＩ
／Ｆ部の信号遅延量の増加などを回避できる前記ＩＣチ
ップ内に構成された出力バッファ回路を得ることを目的
とする。
ためになされたものであり、外部電源電圧よりも耐圧の
低いトランジスタの使用を可能にし、前記外部電源電圧
がＩＣチップの内部電源電圧より高い場合に必要であっ
た外付けＩＣを不要にし、また回路構成を簡略化するこ
とでコストの増大を抑制し、また基板上の面積が制約さ
れるのを回避し、さらに前記外付けＩＣを用いた場合や
耐圧の高いトランジスタを用いた場合の特性の劣化やＩ
／Ｆ部の信号遅延量の増加などを回避できる前記ＩＣチ
ップ内に構成された出力バッファ回路を得ることを目的
とする。
【０００７】
【課題を解決するための手段】この発明に係る出力バッ
ファ回路は、出力端子、および、バックゲートの電位に
より端子間に印加される電圧が調整され、外部電源電圧
の中間電圧が印加されるゲートが共通接続され、前記外
部電源電圧とグランドとの間に接続された相補型のトラ
ンジスタを有した出力回路と、前記中間電圧と前記外部
電源電圧とが供給され、ＩＣチップの内部電源電圧レベ
ルの入力信号を、前記中間電圧と前記外部電源電圧との
間の信号レベルへ変換するレベルシフト回路と、前記中
間電圧を生成する電圧発生回路と、前記中間電圧と前記
外部電源電圧との間で動作し、前記レベルシフト回路で
レベル変換された前記入力信号を、前記出力回路の前記
出力端子と前記外部電源電圧との間に接続されているト
ランジスタを制御可能な、前記中間電圧と前記外部電源
電圧との間で振れる信号レベルへ変換する第１のドライ
ブ回路と、前記中間電圧と前記グランドとの間で動作
し、前記ＩＣチップの内部電源電圧レベルの前記入力信
号を、前記出力回路の前記出力端子と前記グランドとの
間に接続されているトランジスタを制御可能な、前記中
間電圧と前記グランドとの間で振れる信号レベルへ変換
する第２のドライブ回路とを備えるようにしたものであ
る。
ファ回路は、出力端子、および、バックゲートの電位に
より端子間に印加される電圧が調整され、外部電源電圧
の中間電圧が印加されるゲートが共通接続され、前記外
部電源電圧とグランドとの間に接続された相補型のトラ
ンジスタを有した出力回路と、前記中間電圧と前記外部
電源電圧とが供給され、ＩＣチップの内部電源電圧レベ
ルの入力信号を、前記中間電圧と前記外部電源電圧との
間の信号レベルへ変換するレベルシフト回路と、前記中
間電圧を生成する電圧発生回路と、前記中間電圧と前記
外部電源電圧との間で動作し、前記レベルシフト回路で
レベル変換された前記入力信号を、前記出力回路の前記
出力端子と前記外部電源電圧との間に接続されているト
ランジスタを制御可能な、前記中間電圧と前記外部電源
電圧との間で振れる信号レベルへ変換する第１のドライ
ブ回路と、前記中間電圧と前記グランドとの間で動作
し、前記ＩＣチップの内部電源電圧レベルの前記入力信
号を、前記出力回路の前記出力端子と前記グランドとの
間に接続されているトランジスタを制御可能な、前記中
間電圧と前記グランドとの間で振れる信号レベルへ変換
する第２のドライブ回路とを備えるようにしたものであ
る。
【０００８】この発明に係る出力バッファ回路は、出力
端子、および、バックゲートの電位により端子間に印加
される電圧が調整され、外部電源電圧の中間電圧が印加
されるゲートが共通接続され、前記外部電源電圧とグラ
ンドとの間に接続された相補型のトランジスタを有した
出力回路と、前記中間電圧と前記外部電源電圧とが供給
され、ＩＣチップの内部電源電圧レベルの入力信号を、
前記出力回路の前記出力端子と前記外部電源電圧との間
に接続されているトランジスタを制御する前記中間電圧
と前記外部電源電圧との間の信号レベルへ変換するレベ
ルシフト回路と、前記中間電圧を生成する電圧発生回路
と、前記ＩＣチップの内部電源電圧と前記グランドとの
間で動作し、前記ＩＣチップの内部電源電圧レベルの前
記入力信号を、前記出力回路の前記出力端子と前記グラ
ンドとの間に接続されているトランジスタを制御可能
な、前記ＩＣチップの内部電源電圧と前記グランドとの
間で振れる信号レベルへ変換する第３のドライブ回路と
を備えるようにしたものである。
端子、および、バックゲートの電位により端子間に印加
される電圧が調整され、外部電源電圧の中間電圧が印加
されるゲートが共通接続され、前記外部電源電圧とグラ
ンドとの間に接続された相補型のトランジスタを有した
出力回路と、前記中間電圧と前記外部電源電圧とが供給
され、ＩＣチップの内部電源電圧レベルの入力信号を、
前記出力回路の前記出力端子と前記外部電源電圧との間
に接続されているトランジスタを制御する前記中間電圧
と前記外部電源電圧との間の信号レベルへ変換するレベ
ルシフト回路と、前記中間電圧を生成する電圧発生回路
と、前記ＩＣチップの内部電源電圧と前記グランドとの
間で動作し、前記ＩＣチップの内部電源電圧レベルの前
記入力信号を、前記出力回路の前記出力端子と前記グラ
ンドとの間に接続されているトランジスタを制御可能
な、前記ＩＣチップの内部電源電圧と前記グランドとの
間で振れる信号レベルへ変換する第３のドライブ回路と
を備えるようにしたものである。
【０００９】この発明に係る出力バッファ回路は、出力
回路の出力端子に接続された相補型のトランジスタのバ
ックゲートをソース側と接続するようにしたものであ
る。
回路の出力端子に接続された相補型のトランジスタのバ
ックゲートをソース側と接続するようにしたものであ
る。
【００１０】この発明に係る出力バッファ回路は、出力
回路の出力端子に接続された相補型のトランジスタのバ
ックゲートへ電圧を印加し、前記トランジスタに印加さ
れる電圧を当該トランジスタの耐圧以内に制御可能にす
る印加電圧制御回路を備えるようにしたものである。
回路の出力端子に接続された相補型のトランジスタのバ
ックゲートへ電圧を印加し、前記トランジスタに印加さ
れる電圧を当該トランジスタの耐圧以内に制御可能にす
る印加電圧制御回路を備えるようにしたものである。
【００１１】
【発明の実施の形態】以下、この発明の実施の一形態に
ついて説明する。 実施の形態１．図１は、この実施の形態１による出力バ
ッファ回路を備えた半導体装置を示す全体構成図であ
る。図１において、１００はマイクロプロセッサ（ＩＣ
チップ）、１０２はマイクロプロセッサ１００のＩ／
Ｏ、１０３はＣＰＵ、１０４はＲＡＭなどの内部記憶装
置である。マイクロプロセッサ１００は、外部ＩＣや外
部基板との間でＩ／Ｏ１０２を用いてデータや信号など
の入出力を行う。
ついて説明する。 実施の形態１．図１は、この実施の形態１による出力バ
ッファ回路を備えた半導体装置を示す全体構成図であ
る。図１において、１００はマイクロプロセッサ（ＩＣ
チップ）、１０２はマイクロプロセッサ１００のＩ／
Ｏ、１０３はＣＰＵ、１０４はＲＡＭなどの内部記憶装
置である。マイクロプロセッサ１００は、外部ＩＣや外
部基板との間でＩ／Ｏ１０２を用いてデータや信号など
の入出力を行う。
【００１２】なお、以下の説明では、一例として内部電
源電圧ＶＣＣ１が１．８Ｖ、外部電源電圧が５Ｖ、トラ
ンジスタの耐圧は３．３Ｖと２．５Ｖの２種類であり、
Ｐｃｈトランジスタ閾値をＰｃｈＶｔｈ、Ｎｃｈトラン
ジスタ閾値をＮｃｈＶｔｈで表わし、ＰｃｈＶｔｈおよ
びＮｃｈＶｔｈを０．７Ｖ、電圧発生装置により出力さ
れる電圧ＶＣＣ２を２．５Ｖとする。
源電圧ＶＣＣ１が１．８Ｖ、外部電源電圧が５Ｖ、トラ
ンジスタの耐圧は３．３Ｖと２．５Ｖの２種類であり、
Ｐｃｈトランジスタ閾値をＰｃｈＶｔｈ、Ｎｃｈトラン
ジスタ閾値をＮｃｈＶｔｈで表わし、ＰｃｈＶｔｈおよ
びＮｃｈＶｔｈを０．７Ｖ、電圧発生装置により出力さ
れる電圧ＶＣＣ２を２．５Ｖとする。
【００１３】図２および図３は、図１に示すＩ／Ｏ１０
２における出力バッファ回路の具体的な回路構成を示す
回路図である。図２において、ＶＣＣＥは外部電源電
圧、ＶＳＳＥは外部のグランドである。ＶＣＣ２は外部
電源電圧ＶＣＣＥ以下の電圧であり、例えば外部電源電
圧ＶＣＣＥの半分の電圧ＶＣＣＥ／２である。また、図
２および図３における各グランドは共通接続されてい
る。
２における出力バッファ回路の具体的な回路構成を示す
回路図である。図２において、ＶＣＣＥは外部電源電
圧、ＶＳＳＥは外部のグランドである。ＶＣＣ２は外部
電源電圧ＶＣＣＥ以下の電圧であり、例えば外部電源電
圧ＶＣＣＥの半分の電圧ＶＣＣＥ／２である。また、図
２および図３における各グランドは共通接続されてい
る。
【００１４】１はＰｃｈトランジスタ（トランジスタ，
出力回路）、２はＰｃｈトランジスタ（相補型のトラン
ジスタ，出力回路）、３はＮｃｈトランジスタ（相補型
のトランジスタ，出力回路）、４はＮｃｈトランジスタ
（トランジスタ，出力回路）、１５，１６，１９，２０
はＰｃｈトランジスタ、１７，１８，２１，２２はＮｃ
ｈトランジスタである。
出力回路）、２はＰｃｈトランジスタ（相補型のトラン
ジスタ，出力回路）、３はＮｃｈトランジスタ（相補型
のトランジスタ，出力回路）、４はＮｃｈトランジスタ
（トランジスタ，出力回路）、１５，１６，１９，２０
はＰｃｈトランジスタ、１７，１８，２１，２２はＮｃ
ｈトランジスタである。
【００１５】６はレベルシフト回路である。２３はグラ
ンドを基準電位、外部電源電圧ＶＣＣＥを電源電圧とし
て動作し、前記外部電源電圧ＶＣＣＥの１／２の中間電
圧ＶＣＣ２を発生する電圧発生回路である。なお、電圧
発生回路２３の回路構成を図４に示す。
ンドを基準電位、外部電源電圧ＶＣＣＥを電源電圧とし
て動作し、前記外部電源電圧ＶＣＣＥの１／２の中間電
圧ＶＣＣ２を発生する電圧発生回路である。なお、電圧
発生回路２３の回路構成を図４に示す。
【００１６】２４はグランドを基準電位、中間電圧ＶＣ
Ｃ２を電源電圧として動作するインバータ、Ｃ１はレベ
ルシフト回路６でレベル変換された入力信号を前記中間
電圧ＶＣＣ２を基準電位とする前記外部電源電圧ＶＣＣ
Ｅのレベルの信号へ変換し、Ｐｃｈトランジスタ１のゲ
ート端子へ供給する回路（第１のドライブ回路）、Ｃ２
はＩＣチップの内部電源電圧レベルの入力信号をグラン
ドを基準電位とする前記中間電圧ＶＣＣ２のレベルの信
号へ変換し、Ｎｃｈトランジスタ４のゲート端子へ供給
する回路（第２のドライブ回路）である。
Ｃ２を電源電圧として動作するインバータ、Ｃ１はレベ
ルシフト回路６でレベル変換された入力信号を前記中間
電圧ＶＣＣ２を基準電位とする前記外部電源電圧ＶＣＣ
Ｅのレベルの信号へ変換し、Ｐｃｈトランジスタ１のゲ
ート端子へ供給する回路（第１のドライブ回路）、Ｃ２
はＩＣチップの内部電源電圧レベルの入力信号をグラン
ドを基準電位とする前記中間電圧ＶＣＣ２のレベルの信
号へ変換し、Ｎｃｈトランジスタ４のゲート端子へ供給
する回路（第２のドライブ回路）である。
【００１７】なお、前記Ｐｃｈトランジスタ１，２，１
５，１６，１９，２０およびインバータ２４を構成する
トランジスタと、前記Ｎｃｈトランジスタ３，４，１
７，１８，２１，２２は３．３Ｖの耐圧を有した構成と
なっている。また、インバータ２４は高速化を図るた
め、ノーマル（２．５Ｖ）の耐圧を有した構成になって
いる。
５，１６，１９，２０およびインバータ２４を構成する
トランジスタと、前記Ｎｃｈトランジスタ３，４，１
７，１８，２１，２２は３．３Ｖの耐圧を有した構成と
なっている。また、インバータ２４は高速化を図るた
め、ノーマル（２．５Ｖ）の耐圧を有した構成になって
いる。
【００１８】また、回路Ｃ１は、ノードＮ１の電位をＶ
ＣＣ２とＶＣＣＥとの間で振れるようにしてＰｃｈトラ
ンジスタ１がプロセスの変動によりオン／オフされにく
くなる状況を回避し、確実にオン／オフされるようにす
る機能を有している。
ＣＣ２とＶＣＣＥとの間で振れるようにしてＰｃｈトラ
ンジスタ１がプロセスの変動によりオン／オフされにく
くなる状況を回避し、確実にオン／オフされるようにす
る機能を有している。
【００１９】また、Ｐｃｈトランジスタ２のバックゲー
トをＰｃｈトランジスタ２のソース側へ接続し、また、
Ｎｃｈトランジスタ３のバックゲートをＮｃｈトランジ
スタ３のソース側へ接続することで、Ｐｃｈトランジス
タ２とＮｃｈトランジスタ３のゲート電圧を共通化した
回路構成となっている。
トをＰｃｈトランジスタ２のソース側へ接続し、また、
Ｎｃｈトランジスタ３のバックゲートをＮｃｈトランジ
スタ３のソース側へ接続することで、Ｐｃｈトランジス
タ２とＮｃｈトランジスタ３のゲート電圧を共通化した
回路構成となっている。
【００２０】図３は、レベルシフト回路６の構成を示す
回路図である。このレベルシフト回路６は外部電源電圧
ＶＣＣＥと外部のグランドＶＳＳＥとにより動作する回
路である。図において６０，６７，６８，６９はＰｃｈ
トランジスタ、６１，６２，６３，６４はＮｃｈトラン
ジスタである。６５はグランドレベルを基準電位、内部
電源電圧ＶＣＣ１を電源電圧として動作するインバータ
である。
回路図である。このレベルシフト回路６は外部電源電圧
ＶＣＣＥと外部のグランドＶＳＳＥとにより動作する回
路である。図において６０，６７，６８，６９はＰｃｈ
トランジスタ、６１，６２，６３，６４はＮｃｈトラン
ジスタである。６５はグランドレベルを基準電位、内部
電源電圧ＶＣＣ１を電源電圧として動作するインバータ
である。
【００２１】次に、動作について説明する。まず、図３
に示すレベルシフト回路６の動作について説明する。 （入力ＩＮに０Ｖが入力された場合）図３の入力ＩＮに
０Ｖが入力されるとＮｃｈトランジスタ６３はオフとな
り、またＮｃｈトランジスタ６４のゲートには内部電源
電圧ＶＣＣ１が印加されるので、Ｎｃｈトランジスタ６
４はオンとなり、ノードＮ９の電位は０Ｖとなる。
に示すレベルシフト回路６の動作について説明する。 （入力ＩＮに０Ｖが入力された場合）図３の入力ＩＮに
０Ｖが入力されるとＮｃｈトランジスタ６３はオフとな
り、またＮｃｈトランジスタ６４のゲートには内部電源
電圧ＶＣＣ１が印加されるので、Ｎｃｈトランジスタ６
４はオンとなり、ノードＮ９の電位は０Ｖとなる。
【００２２】次に、Ｎｃｈトランジスタ６２は、ノード
Ｎ９の電位が０Ｖとなり、またゲートにはＶＣＣ２が印
加されているのでオンとなり、この結果、ノードＮ７の
電位も０Ｖとなる。
Ｎ９の電位が０Ｖとなり、またゲートにはＶＣＣ２が印
加されているのでオンとなり、この結果、ノードＮ７の
電位も０Ｖとなる。
【００２３】Ｐｃｈトランジスタ６０はゲートにＶＣＣ
２が印加されており、かつＰｃｈトランジスタ６０の駆
動能力がＰｃｈトランジスタ６８より十分大きければ、
Ｐｃｈトランジスタ６８の状態に関係なくノードＮ５の
電位はＶＣＣ２＋ＰｃｈＶｔｈ程度で落ち着く。
２が印加されており、かつＰｃｈトランジスタ６０の駆
動能力がＰｃｈトランジスタ６８より十分大きければ、
Ｐｃｈトランジスタ６８の状態に関係なくノードＮ５の
電位はＶＣＣ２＋ＰｃｈＶｔｈ程度で落ち着く。
【００２４】この結果、Ｐｃｈトランジスタ６７のゲー
トにＶＣＣ２＋ＰｃｈＶｔｈの電圧がかかることにより
オンされ、出力ＯＵＴ１の電位がＶＣＣＥとなる。この
時、ゲートに外部電源電圧ＶＣＣＥが印加されるＰｃｈ
トランジスタ６８はオフの状態を維持する。
トにＶＣＣ２＋ＰｃｈＶｔｈの電圧がかかることにより
オンされ、出力ＯＵＴ１の電位がＶＣＣＥとなる。この
時、ゲートに外部電源電圧ＶＣＣＥが印加されるＰｃｈ
トランジスタ６８はオフの状態を維持する。
【００２５】また、Ｐｃｈトランジスタ６９は出力ＯＵ
Ｔ１の電位が外部電源電圧ＶＣＣＥとなったことにより
オンされノードＮ６もＶＣＣＥとなる。そして、Ｎｃｈ
トランジスタ６３はドライブされておらずＮｃｈトラン
ジスタ６１のゲートにＶＣＣ２がかかっているので、ノ
ードＮ８はＶＣＣ２−ＮｃｈＶｔｈ程度となる。
Ｔ１の電位が外部電源電圧ＶＣＣＥとなったことにより
オンされノードＮ６もＶＣＣＥとなる。そして、Ｎｃｈ
トランジスタ６３はドライブされておらずＮｃｈトラン
ジスタ６１のゲートにＶＣＣ２がかかっているので、ノ
ードＮ８はＶＣＣ２−ＮｃｈＶｔｈ程度となる。
【００２６】つまり、入力ＩＮに０Ｖが印加されること
により出力ＯＵＴ１の電位がＶＣＣＥになったことがわ
かる。また、このレベルシフト回路６でも、Ｐｃｈトラ
ンジスタ６９，６０、Ｎｃｈトランジスタ６１，６２の
バックゲートに印加される電圧を工夫することにより、
この状態においてどのトランジスタにも耐圧以上の電圧
が印加されないように調整することができる。
により出力ＯＵＴ１の電位がＶＣＣＥになったことがわ
かる。また、このレベルシフト回路６でも、Ｐｃｈトラ
ンジスタ６９，６０、Ｎｃｈトランジスタ６１，６２の
バックゲートに印加される電圧を工夫することにより、
この状態においてどのトランジスタにも耐圧以上の電圧
が印加されないように調整することができる。
【００２７】（入力ＩＮにＶＣＣ１が入力された場合）
入力ＩＮに内部電源電圧ＶＣＣ１が印加されるとＮｃｈ
トランジスタ６４はオフされ、またＮｃｈトランジスタ
６３のゲートには内部電源電圧ＶＣＣ１が印加されるの
でオンされ、ノードＮ８は０Ｖとなる。次に、Ｎｃｈト
ランジスタ６１はノードＮ８が０Ｖとなり、そのゲート
にはＶＣＣ２が印加されているので同じくオンされ、ノ
ードＮ６は０Ｖとなる。これを受けＰｃｈトランジスタ
６９のゲートにはＶＣＣ２が印加されており、かつＰｃ
ｈトランジスタ６９の駆動能力がＰｃｈトランジスタ６
７より十分大きければ、Ｐｃｈトランジスタ６７の状態
に関係なく出力ＯＵＴ１はＶＣＣ２＋ＰｃｈＶｔｈ程度
で落ち着く。
入力ＩＮに内部電源電圧ＶＣＣ１が印加されるとＮｃｈ
トランジスタ６４はオフされ、またＮｃｈトランジスタ
６３のゲートには内部電源電圧ＶＣＣ１が印加されるの
でオンされ、ノードＮ８は０Ｖとなる。次に、Ｎｃｈト
ランジスタ６１はノードＮ８が０Ｖとなり、そのゲート
にはＶＣＣ２が印加されているので同じくオンされ、ノ
ードＮ６は０Ｖとなる。これを受けＰｃｈトランジスタ
６９のゲートにはＶＣＣ２が印加されており、かつＰｃ
ｈトランジスタ６９の駆動能力がＰｃｈトランジスタ６
７より十分大きければ、Ｐｃｈトランジスタ６７の状態
に関係なく出力ＯＵＴ１はＶＣＣ２＋ＰｃｈＶｔｈ程度
で落ち着く。
【００２８】この結果、Ｐｃｈトランジスタ６８のゲー
トにＶＣＣ２＋ＰｃｈＶｔｈの電圧がかかることにより
オンされノードＮ５の電位が外部電源電圧ＶＣＣＥとな
る。この時、ゲートに外部電源電圧ＶＣＣＥの印加され
るＰｃｈトランジスタ６７はオフされることとなる。ま
た、Ｐｃｈトランジスタ６０はノードＮ５の電位がＶＣ
ＣＥとなったことによりオンされノードＮ７もＶＣＣＥ
となる。Ｎｃｈトランジスタ６４はドライブされておら
ずＮｃｈトランジスタ６２のゲートにＶＣＣ２がかかっ
ているため、ノードＮ９はＶＣＣ２−ＮｃｈＶｔｈ程度
となる。
トにＶＣＣ２＋ＰｃｈＶｔｈの電圧がかかることにより
オンされノードＮ５の電位が外部電源電圧ＶＣＣＥとな
る。この時、ゲートに外部電源電圧ＶＣＣＥの印加され
るＰｃｈトランジスタ６７はオフされることとなる。ま
た、Ｐｃｈトランジスタ６０はノードＮ５の電位がＶＣ
ＣＥとなったことによりオンされノードＮ７もＶＣＣＥ
となる。Ｎｃｈトランジスタ６４はドライブされておら
ずＮｃｈトランジスタ６２のゲートにＶＣＣ２がかかっ
ているため、ノードＮ９はＶＣＣ２−ＮｃｈＶｔｈ程度
となる。
【００２９】つまり入力ＩＮにＶＣＣ１が印加されるこ
とにより出力ＯＵＴ１がＶＣＣ２（ＶＣＣＥの半分）＋
ＰｃｈＶｔｈになったことがわかる。またＰｃｈトラン
ジスタ６９，６０、Ｎｃｈトランジスタ６１，６２のバ
ックゲートに印加される電圧を工夫することにより、こ
の状態においてどのトランジスタにも耐圧以上の電圧が
印加されていないように調整することができる。
とにより出力ＯＵＴ１がＶＣＣ２（ＶＣＣＥの半分）＋
ＰｃｈＶｔｈになったことがわかる。またＰｃｈトラン
ジスタ６９，６０、Ｎｃｈトランジスタ６１，６２のバ
ックゲートに印加される電圧を工夫することにより、こ
の状態においてどのトランジスタにも耐圧以上の電圧が
印加されていないように調整することができる。
【００３０】次に、図２に示すI／Ｏ１０２の出力バッ
ファ回路の動作について説明する。 （入力ＩＮに０Ｖが入力された場合）まず、入力ＩＮに
０Ｖが入力されると回路Ｃ２のＮｃｈトランジスタ２１
がオフになるとともに、インバータ２４の出力はＶＣＣ
２となり、このインバータ２４の出力によりＮｃｈトラ
ンジスタ２２はオンとなる。この結果、Ｎｃｈトランジ
スタ２２のドレーン側は外部のグランドＶＳＳＥ（他の
グランドと共通）の電位レベルとなり、このＮｃｈトラ
ンジスタ２２のドレーン側とゲートが接続されているＰ
ｃｈトランジスタ１９はオンし、ノードＮ４はＶＣＣ２
の電位レベルとなってＮｃｈトランジスタ４のゲートに
はＶＣＣ２が印加され、オンされる。
ファ回路の動作について説明する。 （入力ＩＮに０Ｖが入力された場合）まず、入力ＩＮに
０Ｖが入力されると回路Ｃ２のＮｃｈトランジスタ２１
がオフになるとともに、インバータ２４の出力はＶＣＣ
２となり、このインバータ２４の出力によりＮｃｈトラ
ンジスタ２２はオンとなる。この結果、Ｎｃｈトランジ
スタ２２のドレーン側は外部のグランドＶＳＳＥ（他の
グランドと共通）の電位レベルとなり、このＮｃｈトラ
ンジスタ２２のドレーン側とゲートが接続されているＰ
ｃｈトランジスタ１９はオンし、ノードＮ４はＶＣＣ２
の電位レベルとなってＮｃｈトランジスタ４のゲートに
はＶＣＣ２が印加され、オンされる。
【００３１】一方、レベルシフト回路６の入力ＩＮにも
０Ｖが印加されるので、前記説明のようにレベルシフト
回路６の出力がＶＣＣＥ、５Ｖとなり、さらに回路Ｃ１
のＰｃｈトランジスタ１６がオンし、この結果、ノード
Ｎ１には外部電源電圧ＶＣＣＥ、５Ｖが印加される。こ
れによりＰｃｈトランジスタ１はオフ、Ｎｃｈトランジ
スタ４はオンであり、ノードＮ３が０Ｖとなる。これを
受けＮｃｈトランジスタ３はゲートにＶＣＣ２が印加さ
れているのでオンされ出力ＯＵＴ２は０Ｖとなる。ま
た、Ｐｃｈトランジスタ１がオフとなっているのでノー
ドＮ２の電位はＶＣＣ２＋ＰｃｈＶｔｈ程度となる。
０Ｖが印加されるので、前記説明のようにレベルシフト
回路６の出力がＶＣＣＥ、５Ｖとなり、さらに回路Ｃ１
のＰｃｈトランジスタ１６がオンし、この結果、ノード
Ｎ１には外部電源電圧ＶＣＣＥ、５Ｖが印加される。こ
れによりＰｃｈトランジスタ１はオフ、Ｎｃｈトランジ
スタ４はオンであり、ノードＮ３が０Ｖとなる。これを
受けＮｃｈトランジスタ３はゲートにＶＣＣ２が印加さ
れているのでオンされ出力ＯＵＴ２は０Ｖとなる。ま
た、Ｐｃｈトランジスタ１がオフとなっているのでノー
ドＮ２の電位はＶＣＣ２＋ＰｃｈＶｔｈ程度となる。
【００３２】（入力ＩＮにＶＣＣ１が入力された場合）
入力ＩＮにＶＣＣ１が入力されると回路Ｃ２のＮｃｈト
ランジスタ２１がオンし、この結果、Ｎｃｈトランジス
タ４のゲートには０Ｖが印加されオフされる。一方、レ
ベルシフト回路６の入力ＩＮにもＶＣＣ１が印加される
ので前記説明のようにレベルシフト回路６の出力がＶＣ
Ｃ２＋ＰｃｈＶｔｈとなり、この電圧が回路Ｃ１のＰｃ
ｈトランジスタ１５のゲートにかかりオンされ、Ｎｃｈ
トランジスタ１８のゲートにＶＣＣＥの電圧がかかりオ
ンとなり、インバータ２３の出力はＶＣＣＥ、従って、
Ｐｃｈトランジスタ１６はオフし、これによりノード１
にはＶＣＣ２が印加される。
入力ＩＮにＶＣＣ１が入力されると回路Ｃ２のＮｃｈト
ランジスタ２１がオンし、この結果、Ｎｃｈトランジス
タ４のゲートには０Ｖが印加されオフされる。一方、レ
ベルシフト回路６の入力ＩＮにもＶＣＣ１が印加される
ので前記説明のようにレベルシフト回路６の出力がＶＣ
Ｃ２＋ＰｃｈＶｔｈとなり、この電圧が回路Ｃ１のＰｃ
ｈトランジスタ１５のゲートにかかりオンされ、Ｎｃｈ
トランジスタ１８のゲートにＶＣＣＥの電圧がかかりオ
ンとなり、インバータ２３の出力はＶＣＣＥ、従って、
Ｐｃｈトランジスタ１６はオフし、これによりノード１
にはＶＣＣ２が印加される。
【００３３】この結果、Ｐｃｈトランジスタ１はオンさ
れ、Ｎｃｈトランジスタ４はオフであり、ノード２がＶ
ＣＣＥとなる。これを受けＰｃｈトランジスタ２はゲー
トにＶＣＣ２が印加されているのでＰｃｈトランジスタ
２はオン、出力ＯＵＴ２はＶＣＣＥとなる。また、Ｎｃ
ｈトランジスタ４がオフとなっているのでノードＮ３は
ＶＣＣ２−ＮｃｈＶｔｈ程度となる。
れ、Ｎｃｈトランジスタ４はオフであり、ノード２がＶ
ＣＣＥとなる。これを受けＰｃｈトランジスタ２はゲー
トにＶＣＣ２が印加されているのでＰｃｈトランジスタ
２はオン、出力ＯＵＴ２はＶＣＣＥとなる。また、Ｎｃ
ｈトランジスタ４がオフとなっているのでノードＮ３は
ＶＣＣ２−ＮｃｈＶｔｈ程度となる。
【００３４】以上の説明において、どちらの状態でもト
ランジスタに印加される電圧は耐圧以内におさまってい
る。
ランジスタに印加される電圧は耐圧以内におさまってい
る。
【００３５】以上のように、この実施の形態１によれ
ば、ＩＣチップ内部の内部電源電圧ＶＣＣ１より外部電
源電圧ＶＣＣＥが高い場合に、前記外部電源電圧ＶＣＣ
Ｅよりも耐圧の低いトランジスタにかかる電圧がその耐
圧を超えることなく、内部電源電圧ＶＣＣ１で動作する
前記ＩＣチップと外部電源電圧ＶＣＣＥで動作する回路
間とで信号の入出力を可能にする出力バッファ回路を前
記ＩＣチップ内部に構成でき、この結果、従来、必要で
あった外付けＩＣを不要にでき、コストの増大を招来せ
ず、また基板上の面積が制約されず、また耐圧の高いト
ランジスタを用いた場合の特性の劣化やＩ／Ｆ部の信号
遅延量の増加も発生しないＩ／Ｏ１０２を備えた半導体
装置が得られる効果がある。
ば、ＩＣチップ内部の内部電源電圧ＶＣＣ１より外部電
源電圧ＶＣＣＥが高い場合に、前記外部電源電圧ＶＣＣ
Ｅよりも耐圧の低いトランジスタにかかる電圧がその耐
圧を超えることなく、内部電源電圧ＶＣＣ１で動作する
前記ＩＣチップと外部電源電圧ＶＣＣＥで動作する回路
間とで信号の入出力を可能にする出力バッファ回路を前
記ＩＣチップ内部に構成でき、この結果、従来、必要で
あった外付けＩＣを不要にでき、コストの増大を招来せ
ず、また基板上の面積が制約されず、また耐圧の高いト
ランジスタを用いた場合の特性の劣化やＩ／Ｆ部の信号
遅延量の増加も発生しないＩ／Ｏ１０２を備えた半導体
装置が得られる効果がある。
【００３６】また、Ｐｃｈトランジスタ１がプロセスの
変動によるＶｔｈの違いからオンされにくくなった場合
でも、回路Ｃ１によりノードＮ１の電位はＶＣＣ２とＶ
ＣＣＥとの間で振れることから、Ｐｃｈトランジスタ１
を確実にオンするようにでき、また、Ｐｃｈトランジス
タ２のバックゲートをＰｃｈトランジスタ２のソース側
へ接続し、また、Ｎｃｈトランジスタ３のバックゲート
をＮｃｈトランジスタ３のソース側へ接続することで、
Ｐｃｈトランジスタ２とＮｃｈトランジスタ３のゲート
電圧を共通化でき、回路構成を簡略化できる出力バッフ
ァ回路が得られる効果がある。
変動によるＶｔｈの違いからオンされにくくなった場合
でも、回路Ｃ１によりノードＮ１の電位はＶＣＣ２とＶ
ＣＣＥとの間で振れることから、Ｐｃｈトランジスタ１
を確実にオンするようにでき、また、Ｐｃｈトランジス
タ２のバックゲートをＰｃｈトランジスタ２のソース側
へ接続し、また、Ｎｃｈトランジスタ３のバックゲート
をＮｃｈトランジスタ３のソース側へ接続することで、
Ｐｃｈトランジスタ２とＮｃｈトランジスタ３のゲート
電圧を共通化でき、回路構成を簡略化できる出力バッフ
ァ回路が得られる効果がある。
【００３７】実施の形態２．この実施の形態２の出力バ
ッファ回路は、前記実施の形態１の図２に示す回路Ｃ
１、Ｃ２を省いた構成である。図５は、この実施の形態
２の出力バッファ回路の構成を示す回路図である。図５
において図２と同一または相当の部分については同一の
符号を付し説明を省略する。図５において、５は内部電
源電圧ＶＣＣ１を電源電圧、グランドを基準電位として
動作するインバータ（第３のドライブ回路）であり、内
部電源電圧ＶＣＣ１に対応した耐圧を有した構成となっ
ている。
ッファ回路は、前記実施の形態１の図２に示す回路Ｃ
１、Ｃ２を省いた構成である。図５は、この実施の形態
２の出力バッファ回路の構成を示す回路図である。図５
において図２と同一または相当の部分については同一の
符号を付し説明を省略する。図５において、５は内部電
源電圧ＶＣＣ１を電源電圧、グランドを基準電位として
動作するインバータ（第３のドライブ回路）であり、内
部電源電圧ＶＣＣ１に対応した耐圧を有した構成となっ
ている。
【００３８】次に、動作について説明する。 （入力ＩＮに０Ｖが入力された場合）まず、入力ＩＮに
０Ｖが入力されると、インバータ５の出力はＶＣＣ１と
なり、このインバータ５の出力によりＮｃｈトランジス
タ４はオンとなる。このとき、レベルシフト回路６の入
力ＩＮにも０Ｖが印加されるので、前記実施の形態１で
説明したようにレベルシフト回路６の出力がＶＣＣＥと
なり、ノードＮ１には外部電源電圧ＶＣＣＥが印加され
る。これによりＰｃｈトランジスタ１はオフ、トランジ
スタ４はオンでありノードＮ３が０Ｖとなる。これを受
けＮｃｈトランジスタ３はゲートにＶＣＣ２が印加され
ているのでオン、従って、出力ＯＵＴ２は０Ｖとなる。
また、Ｐｃｈトランジスタ１がオフとなっているのでノ
ードＮ２の電位はＶＣＣ２＋ＰｃｈＶｔｈ程度となる。
０Ｖが入力されると、インバータ５の出力はＶＣＣ１と
なり、このインバータ５の出力によりＮｃｈトランジス
タ４はオンとなる。このとき、レベルシフト回路６の入
力ＩＮにも０Ｖが印加されるので、前記実施の形態１で
説明したようにレベルシフト回路６の出力がＶＣＣＥと
なり、ノードＮ１には外部電源電圧ＶＣＣＥが印加され
る。これによりＰｃｈトランジスタ１はオフ、トランジ
スタ４はオンでありノードＮ３が０Ｖとなる。これを受
けＮｃｈトランジスタ３はゲートにＶＣＣ２が印加され
ているのでオン、従って、出力ＯＵＴ２は０Ｖとなる。
また、Ｐｃｈトランジスタ１がオフとなっているのでノ
ードＮ２の電位はＶＣＣ２＋ＰｃｈＶｔｈ程度となる。
【００３９】（入力ＩＮにＶＣＣ１が入力された場合）
入力ＩＮにＶＣＣ１が入力されるとインバータ５の出力
は０Ｖとなり、Ｎｃｈトランジスタ４のゲートには０Ｖ
が印加されオフされる。一方、レベルシフト回路６の入
力ＩＮにもＶＣＣ１が印加されるので前記実施の形態１
で説明したようにレベルシフト回路６の出力がＶＣＣ２
＋ＰｃｈＶｔｈとなり、ノード１にはＶＣＣ２＋Ｐｃｈ
Ｖｔｈが印加される。この結果、Ｐｃｈトランジスタ１
はオンされ、Ｎｃｈトランジスタ４はオフであり、ノー
ド２がＶＣＣＥとなる。これを受けＰｃｈトランジスタ
２はゲートにＶＣＣ２が印加されているのでＰｃｈトラ
ンジスタ２はオン、出力ＯＵＴ２はＶＣＣＥとなる。ま
た、Ｎｃｈトランジスタ４がオフとなっているのでノー
ドＮ３はＶＣＣ２−ＮｃｈＶｔｈ程度となる。どちらの
状態でもトランジスタにかかる電圧は耐圧以内におさま
っている。
入力ＩＮにＶＣＣ１が入力されるとインバータ５の出力
は０Ｖとなり、Ｎｃｈトランジスタ４のゲートには０Ｖ
が印加されオフされる。一方、レベルシフト回路６の入
力ＩＮにもＶＣＣ１が印加されるので前記実施の形態１
で説明したようにレベルシフト回路６の出力がＶＣＣ２
＋ＰｃｈＶｔｈとなり、ノード１にはＶＣＣ２＋Ｐｃｈ
Ｖｔｈが印加される。この結果、Ｐｃｈトランジスタ１
はオンされ、Ｎｃｈトランジスタ４はオフであり、ノー
ド２がＶＣＣＥとなる。これを受けＰｃｈトランジスタ
２はゲートにＶＣＣ２が印加されているのでＰｃｈトラ
ンジスタ２はオン、出力ＯＵＴ２はＶＣＣＥとなる。ま
た、Ｎｃｈトランジスタ４がオフとなっているのでノー
ドＮ３はＶＣＣ２−ＮｃｈＶｔｈ程度となる。どちらの
状態でもトランジスタにかかる電圧は耐圧以内におさま
っている。
【００４０】以上のように、この実施の形態２によれ
ば、ＩＣチップ内部の内部電源電圧ＶＣＣ１より外部電
源電圧ＶＣＣＥが高い場合でも、トランジスタにかかる
電圧がその耐圧を超えることなく、内部電源電圧ＶＣＣ
１で動作するＩＣチップと外部電源電圧ＶＣＣＥで動作
する回路との間で信号の入出力を可能にする出力バッフ
ァ回路を簡単な回路構成により前記ＩＣチップ内部に構
成でき、この結果、従来、必要であった外付けＩＣを不
要にでき、コストの増大を招来せず、また基板上の面積
が制約されず、またトランジスタの段数が少ないことか
らＩ／Ｆ部の信号遅延量の増加も発生しないＩ／Ｏ１０
２を備えた半導体装置が得られる効果がある。
ば、ＩＣチップ内部の内部電源電圧ＶＣＣ１より外部電
源電圧ＶＣＣＥが高い場合でも、トランジスタにかかる
電圧がその耐圧を超えることなく、内部電源電圧ＶＣＣ
１で動作するＩＣチップと外部電源電圧ＶＣＣＥで動作
する回路との間で信号の入出力を可能にする出力バッフ
ァ回路を簡単な回路構成により前記ＩＣチップ内部に構
成でき、この結果、従来、必要であった外付けＩＣを不
要にでき、コストの増大を招来せず、また基板上の面積
が制約されず、またトランジスタの段数が少ないことか
らＩ／Ｆ部の信号遅延量の増加も発生しないＩ／Ｏ１０
２を備えた半導体装置が得られる効果がある。
【００４１】また、図１に比べてトランジスタ数が少な
いため実装面積的にも有利であるし、ＶＣＣ２で駆動す
るトランジスタが図２の回路構成に比べ少なくなるので
電圧発生装置２３のＶＣＣ２供給能力が小さくて済むＩ
／Ｏ１０２を備えた半導体装置が得られる効果がある。
いため実装面積的にも有利であるし、ＶＣＣ２で駆動す
るトランジスタが図２の回路構成に比べ少なくなるので
電圧発生装置２３のＶＣＣ２供給能力が小さくて済むＩ
／Ｏ１０２を備えた半導体装置が得られる効果がある。
【００４２】実施の形態３．前記実施の形態１および前
記実施の形態２では、内部電圧が１．８Ｖ、外部電圧が
５Ｖ、トランジスタの耐圧が３．３Ｖおよび２．５Ｖ、
ＰｃｈＶｔｈおよびＮｃｈＶｔｈを０．７Ｖ、ＶＣＣ２
を２．５Ｖとしたが、各値を変えてもそれぞれのトラン
ジスタにかかる電圧が耐圧を満たしていればこれらの値
に限定されるものではない。
記実施の形態２では、内部電圧が１．８Ｖ、外部電圧が
５Ｖ、トランジスタの耐圧が３．３Ｖおよび２．５Ｖ、
ＰｃｈＶｔｈおよびＮｃｈＶｔｈを０．７Ｖ、ＶＣＣ２
を２．５Ｖとしたが、各値を変えてもそれぞれのトラン
ジスタにかかる電圧が耐圧を満たしていればこれらの値
に限定されるものではない。
【００４３】実施の形態４．この実施の形態４では、前
記実施の形態１の図２に示す出力バッファ回路の回路構
成を変形し、Ｐｃｈトランジスタ２，Ｎｃｈトランジス
タ３のバックゲートに異なる電圧（ＶＣＣ３，ＶＣＣ
４）を供給する。
記実施の形態１の図２に示す出力バッファ回路の回路構
成を変形し、Ｐｃｈトランジスタ２，Ｎｃｈトランジス
タ３のバックゲートに異なる電圧（ＶＣＣ３，ＶＣＣ
４）を供給する。
【００４４】図６（ａ）はＰｃｈトランジスタ２，Ｎｃ
ｈトランジスタ３のバックゲートに異なる電圧（ＶＣＣ
３，ＶＣＣ４）を供給する電圧発生回路を示すブロック
図、同図（ｂ）は前記実施の形態１の図２に示す出力バ
ッファ回路を変形したこの実施の形態４の出力バッファ
回路の構成を示す回路図である。図６において図２と同
一または相当の部分については同一の符号を付し説明を
省略する。図において、３１はＰｃｈトランジスタ２の
バックゲートへ電圧ＶＣＣ３を印加する電圧発生回路
（印加電圧制御回路）、３２はＮｃｈトランジスタ３の
バックゲートへ電圧ＶＣＣ４を印加する電圧発生回路
（印加電圧制御回路）である。
ｈトランジスタ３のバックゲートに異なる電圧（ＶＣＣ
３，ＶＣＣ４）を供給する電圧発生回路を示すブロック
図、同図（ｂ）は前記実施の形態１の図２に示す出力バ
ッファ回路を変形したこの実施の形態４の出力バッファ
回路の構成を示す回路図である。図６において図２と同
一または相当の部分については同一の符号を付し説明を
省略する。図において、３１はＰｃｈトランジスタ２の
バックゲートへ電圧ＶＣＣ３を印加する電圧発生回路
（印加電圧制御回路）、３２はＮｃｈトランジスタ３の
バックゲートへ電圧ＶＣＣ４を印加する電圧発生回路
（印加電圧制御回路）である。
【００４５】次に、動作について説明する。この実施の
形態４の出力バッファ回路では、トランジスタのソース
電位を変えてトランジスタの耐圧を満足させる必要があ
る場合、Ｐｃｈトランジスタ２のバックゲートへ電圧発
生回路３１から電圧ＶＣＣ３を印加することで、Ｐｃｈ
トランジスタ２の閾値ＰｃｈＶｔｈを変え、または調整
し、出力が０ＶのときのＰｃｈトランジスタ２のソース
電位をＶＣＣ２＋ＰｃｈＶｔｈ’にしてＰｃｈトランジ
スタ２の耐圧を満足させ、また、Ｎｃｈトランジスタ３
のバックゲートへ電圧発生回路３２から電圧ＶＣＣ４を
印加することで、Ｎｃｈトランジスタ３の閾値ＮｃｈＶ
ｔｈを変え、または調整し、出力がＶＣＣＥであるとき
のＮｃｈトランジスタ３のソース電位をＶＣＣ２−Ｎｃ
ｈＶｔｈ’にして、Ｎｃｈトランジスタ３の耐圧を満足
させることができる。
形態４の出力バッファ回路では、トランジスタのソース
電位を変えてトランジスタの耐圧を満足させる必要があ
る場合、Ｐｃｈトランジスタ２のバックゲートへ電圧発
生回路３１から電圧ＶＣＣ３を印加することで、Ｐｃｈ
トランジスタ２の閾値ＰｃｈＶｔｈを変え、または調整
し、出力が０ＶのときのＰｃｈトランジスタ２のソース
電位をＶＣＣ２＋ＰｃｈＶｔｈ’にしてＰｃｈトランジ
スタ２の耐圧を満足させ、また、Ｎｃｈトランジスタ３
のバックゲートへ電圧発生回路３２から電圧ＶＣＣ４を
印加することで、Ｎｃｈトランジスタ３の閾値ＮｃｈＶ
ｔｈを変え、または調整し、出力がＶＣＣＥであるとき
のＮｃｈトランジスタ３のソース電位をＶＣＣ２−Ｎｃ
ｈＶｔｈ’にして、Ｎｃｈトランジスタ３の耐圧を満足
させることができる。
【００４６】以上のように、この実施の形態４によれ
ば、チップ内部の内部電源電圧ＶＣＣ１より外部電源電
圧ＶＣＣＥが高い場合に、トランジスタのバックゲート
に印加する電圧ＶＣＣ３，ＶＣＣ４を調整し、そのトラ
ンジスタの閾値を変え、または調整することができ、ト
ランジスタにかかる電圧がトランジスタの耐圧を超える
ことのないようにして、内部電源電圧ＶＣＣ１で動作す
るＩＣチップと外部電源電圧ＶＣＣＥで動作する回路間
とで信号の入出力を可能にする出力バッファ回路を前記
ＩＣチップ内部に構成できる。この結果、従来、必要で
あった外付けＩＣが不要になり、コストの増大を招来せ
ず、また基板上の面積が制約されず、また耐圧の高いト
ランジスタを用いた場合の特性の劣化やＩ／Ｆ部の信号
遅延量の増加も発生しないＩ／Ｏ１０２を備えた半導体
装置が得られる効果がある。
ば、チップ内部の内部電源電圧ＶＣＣ１より外部電源電
圧ＶＣＣＥが高い場合に、トランジスタのバックゲート
に印加する電圧ＶＣＣ３，ＶＣＣ４を調整し、そのトラ
ンジスタの閾値を変え、または調整することができ、ト
ランジスタにかかる電圧がトランジスタの耐圧を超える
ことのないようにして、内部電源電圧ＶＣＣ１で動作す
るＩＣチップと外部電源電圧ＶＣＣＥで動作する回路間
とで信号の入出力を可能にする出力バッファ回路を前記
ＩＣチップ内部に構成できる。この結果、従来、必要で
あった外付けＩＣが不要になり、コストの増大を招来せ
ず、また基板上の面積が制約されず、また耐圧の高いト
ランジスタを用いた場合の特性の劣化やＩ／Ｆ部の信号
遅延量の増加も発生しないＩ／Ｏ１０２を備えた半導体
装置が得られる効果がある。
【００４７】なお、前記トランジスタのバックゲートに
印加する電圧を変え、または調整する構成は、レベルシ
フト回路６や回路Ｃ１，Ｃ２の構成に適用しても有効で
ある。
印加する電圧を変え、または調整する構成は、レベルシ
フト回路６や回路Ｃ１，Ｃ２の構成に適用しても有効で
ある。
【００４８】実施の形態５．図７の（ｂ）は、前記実施
の形態２の図５に示す出力バッファ回路を変形したこの
実施の形態５の出力バッファ回路の構成を示す回路図、
図７（ａ）はＰｃｈトランジスタ２，Ｎｃｈトランジス
タ３のバックゲートに異なる電圧（ＶＣＣ３，ＶＣＣ
４）を供給する電圧発生回路を示すブロック図である。
図７において図５および図６と同一または相当の部分に
ついては同一の符号を付し説明を省略する。
の形態２の図５に示す出力バッファ回路を変形したこの
実施の形態５の出力バッファ回路の構成を示す回路図、
図７（ａ）はＰｃｈトランジスタ２，Ｎｃｈトランジス
タ３のバックゲートに異なる電圧（ＶＣＣ３，ＶＣＣ
４）を供給する電圧発生回路を示すブロック図である。
図７において図５および図６と同一または相当の部分に
ついては同一の符号を付し説明を省略する。
【００４９】次に、動作について説明する。この実施の
形態５の出力バッファ回路でも、Ｐｃｈトランジスタ２
のバックゲートへ電圧発生回路３１から電圧ＶＣＣ３を
印加することでＰｃｈトランジスタ２の閾値ＰｃｈＶｔ
ｈを変え、出力ＯＵＴ２が０ＶのときのＰｃｈトランジ
スタ２のソース電位をＶＣＣ２＋ＰｃｈＶｔｈ’にして
トランジスタ２の耐圧を満足させ、また、Ｎｃｈトラン
ジスタ３のバックゲートへ電圧発生回路３２から電圧Ｖ
ＣＣ４を印加することでＮｃｈトランジスタ３の閾値Ｎ
ｃｈＶｔｈを変え、出力ＯＵＴ２が外部電源電圧ＶＣＣ
ＥであるときのＮｃｈトランジスタ３のソース電位をＶ
ＣＣ２−ＮｃｈＶｔｈ’にして、Ｎｃｈトランジスタ３
の耐圧を満足させる。
形態５の出力バッファ回路でも、Ｐｃｈトランジスタ２
のバックゲートへ電圧発生回路３１から電圧ＶＣＣ３を
印加することでＰｃｈトランジスタ２の閾値ＰｃｈＶｔ
ｈを変え、出力ＯＵＴ２が０ＶのときのＰｃｈトランジ
スタ２のソース電位をＶＣＣ２＋ＰｃｈＶｔｈ’にして
トランジスタ２の耐圧を満足させ、また、Ｎｃｈトラン
ジスタ３のバックゲートへ電圧発生回路３２から電圧Ｖ
ＣＣ４を印加することでＮｃｈトランジスタ３の閾値Ｎ
ｃｈＶｔｈを変え、出力ＯＵＴ２が外部電源電圧ＶＣＣ
ＥであるときのＮｃｈトランジスタ３のソース電位をＶ
ＣＣ２−ＮｃｈＶｔｈ’にして、Ｎｃｈトランジスタ３
の耐圧を満足させる。
【００５０】以上のように、この実施の形態５によれ
ば、チップ内部の内部電圧ＶＣＣ１より外部電圧ＶＣＣ
Ｅが高い場合に、トランジスタのバックゲートに印加す
る電圧を調整し、そのトランジスタの閾値を変え、トラ
ンジスタにかかる電圧がトランジスタの耐圧を超えるこ
とのないようにして、電源内部電圧ＶＣＣ１で動作する
ＩＣチップと、電源内部電圧ＶＣＣ１より高い外部電源
電圧ＶＣＣＥで動作する回路との間で信号の入出力を可
能にする出力バッファ回路を簡単な回路構成により前記
ＩＣチップ内部に構成できる。この結果、従来、必要で
あった外付けＩＣが不要になり、コストの増大を招来せ
ず、また基板上の面積が制約されず、またトランジスタ
の段数が少ないことからＩ／Ｆ部の信号遅延量の増加も
発生しないＩ／Ｏ１０２を備えた半導体装置が得られる
効果がある。
ば、チップ内部の内部電圧ＶＣＣ１より外部電圧ＶＣＣ
Ｅが高い場合に、トランジスタのバックゲートに印加す
る電圧を調整し、そのトランジスタの閾値を変え、トラ
ンジスタにかかる電圧がトランジスタの耐圧を超えるこ
とのないようにして、電源内部電圧ＶＣＣ１で動作する
ＩＣチップと、電源内部電圧ＶＣＣ１より高い外部電源
電圧ＶＣＣＥで動作する回路との間で信号の入出力を可
能にする出力バッファ回路を簡単な回路構成により前記
ＩＣチップ内部に構成できる。この結果、従来、必要で
あった外付けＩＣが不要になり、コストの増大を招来せ
ず、また基板上の面積が制約されず、またトランジスタ
の段数が少ないことからＩ／Ｆ部の信号遅延量の増加も
発生しないＩ／Ｏ１０２を備えた半導体装置が得られる
効果がある。
【００５１】
【発明の効果】以上のように、この発明によれば、出力
端子、および、バックゲートの電位により端子間に印加
される電圧が調整され、外部電源電圧の中間電圧が印加
されるゲートが共通接続され、前記外部電源電圧とグラ
ンドとの間に接続された相補型のトランジスタを有した
出力回路と、前記中間電圧と前記外部電源電圧とが供給
され、ＩＣチップの内部電源電圧レベルの入力信号を、
前記中間電圧と前記外部電源電圧との間の信号レベルへ
変換するレベルシフト回路と、前記中間電圧を生成する
電圧発生回路と、前記中間電圧と前記外部電源電圧との
間で動作し、前記レベルシフト回路でレベル変換された
前記入力信号を、前記出力回路の前記出力端子と前記外
部電源電圧との間に接続されているトランジスタを制御
可能な、前記中間電圧と前記外部電源電圧との間で振れ
る信号レベルへ変換する第１のドライブ回路と、前記中
間電圧と前記グランドとの間で動作し、前記ＩＣチップ
の内部電源電圧レベルの前記入力信号を、前記出力回路
の前記出力端子と前記グランドとの間に接続されている
トランジスタを制御可能な、前記中間電圧と前記グラン
ドとの間で振れる信号レベルへ変換する第２のドライブ
回路とを備えるように構成したので、外部電源電圧より
耐圧の低いトランジスタを使用することができ、前記出
力回路のトランジスタに印加される電圧がトランジスタ
の耐圧を超えないようにそのトランジスタのバックゲー
トの電位により容易に調整でき、前記出力回路の相補型
のトランジスタの中間電圧が印加されるゲートを共通接
続した構成にして回路構成を簡略化でき、外付けＩＣが
不要になり、コストの増大が抑制され、また基板上の面
積が制約されることがなくなり、耐圧の高いトランジス
タを用いた場合の特性の劣化やＩ／Ｆ部の信号遅延量の
増加なども回避できる効果がある。
端子、および、バックゲートの電位により端子間に印加
される電圧が調整され、外部電源電圧の中間電圧が印加
されるゲートが共通接続され、前記外部電源電圧とグラ
ンドとの間に接続された相補型のトランジスタを有した
出力回路と、前記中間電圧と前記外部電源電圧とが供給
され、ＩＣチップの内部電源電圧レベルの入力信号を、
前記中間電圧と前記外部電源電圧との間の信号レベルへ
変換するレベルシフト回路と、前記中間電圧を生成する
電圧発生回路と、前記中間電圧と前記外部電源電圧との
間で動作し、前記レベルシフト回路でレベル変換された
前記入力信号を、前記出力回路の前記出力端子と前記外
部電源電圧との間に接続されているトランジスタを制御
可能な、前記中間電圧と前記外部電源電圧との間で振れ
る信号レベルへ変換する第１のドライブ回路と、前記中
間電圧と前記グランドとの間で動作し、前記ＩＣチップ
の内部電源電圧レベルの前記入力信号を、前記出力回路
の前記出力端子と前記グランドとの間に接続されている
トランジスタを制御可能な、前記中間電圧と前記グラン
ドとの間で振れる信号レベルへ変換する第２のドライブ
回路とを備えるように構成したので、外部電源電圧より
耐圧の低いトランジスタを使用することができ、前記出
力回路のトランジスタに印加される電圧がトランジスタ
の耐圧を超えないようにそのトランジスタのバックゲー
トの電位により容易に調整でき、前記出力回路の相補型
のトランジスタの中間電圧が印加されるゲートを共通接
続した構成にして回路構成を簡略化でき、外付けＩＣが
不要になり、コストの増大が抑制され、また基板上の面
積が制約されることがなくなり、耐圧の高いトランジス
タを用いた場合の特性の劣化やＩ／Ｆ部の信号遅延量の
増加なども回避できる効果がある。
【００５２】この発明によれば、出力端子、および、バ
ックゲートの電位により端子間に印加される電圧が調整
され、外部電源電圧の中間電圧が印加されるゲートが共
通接続され、前記外部電源電圧とグランドとの間に接続
された相補型のトランジスタを有した出力回路と、前記
中間電圧と前記外部電源電圧とが供給され、ＩＣチップ
の内部電源電圧レベルの入力信号を、前記出力回路の前
記出力端子と前記外部電源電圧との間に接続されている
トランジスタを制御する前記中間電圧と前記外部電源電
圧との間の信号レベルへ変換するレベルシフト回路と、
前記中間電圧を生成する電圧発生回路と、前記ＩＣチッ
プの内部電源電圧と前記グランドとの間で動作し、前記
ＩＣチップの内部電源電圧レベルの前記入力信号を、前
記出力回路の前記出力端子と前記グランドとの間に接続
されているトランジスタを制御可能な、前記ＩＣチップ
の内部電源電圧と前記グランドとの間で振れる信号レベ
ルへ変換する第３のドライブ回路とを備えるように構成
したので、外部電源電圧より耐圧の低いトランジスタを
使用することができ、前記出力回路のトランジスタに印
加される電圧がトランジスタの耐圧を超えないようにそ
のトランジスタのバックゲートの電位により容易に調整
でき、前記出力回路の相補型のトランジスタの中間電圧
が印加されるゲートを共通接続した構成にして回路構成
を簡略化でき、また第１のドライブ回路および第２のド
ライブ回路に代えて第３のドライブ回路を設ける構成に
したことでさらに回路構成の簡略化を図ることができ、
外付けＩＣが不要になり、コストの増大が抑制され、ま
た基板上の面積が制約されることがなくなり、耐圧の高
いトランジスタを用いた場合の特性の劣化やＩ／Ｆ部の
信号遅延量の増加なども回避できる効果がある。
ックゲートの電位により端子間に印加される電圧が調整
され、外部電源電圧の中間電圧が印加されるゲートが共
通接続され、前記外部電源電圧とグランドとの間に接続
された相補型のトランジスタを有した出力回路と、前記
中間電圧と前記外部電源電圧とが供給され、ＩＣチップ
の内部電源電圧レベルの入力信号を、前記出力回路の前
記出力端子と前記外部電源電圧との間に接続されている
トランジスタを制御する前記中間電圧と前記外部電源電
圧との間の信号レベルへ変換するレベルシフト回路と、
前記中間電圧を生成する電圧発生回路と、前記ＩＣチッ
プの内部電源電圧と前記グランドとの間で動作し、前記
ＩＣチップの内部電源電圧レベルの前記入力信号を、前
記出力回路の前記出力端子と前記グランドとの間に接続
されているトランジスタを制御可能な、前記ＩＣチップ
の内部電源電圧と前記グランドとの間で振れる信号レベ
ルへ変換する第３のドライブ回路とを備えるように構成
したので、外部電源電圧より耐圧の低いトランジスタを
使用することができ、前記出力回路のトランジスタに印
加される電圧がトランジスタの耐圧を超えないようにそ
のトランジスタのバックゲートの電位により容易に調整
でき、前記出力回路の相補型のトランジスタの中間電圧
が印加されるゲートを共通接続した構成にして回路構成
を簡略化でき、また第１のドライブ回路および第２のド
ライブ回路に代えて第３のドライブ回路を設ける構成に
したことでさらに回路構成の簡略化を図ることができ、
外付けＩＣが不要になり、コストの増大が抑制され、ま
た基板上の面積が制約されることがなくなり、耐圧の高
いトランジスタを用いた場合の特性の劣化やＩ／Ｆ部の
信号遅延量の増加なども回避できる効果がある。
【００５３】この発明によれば、出力回路の出力端子に
接続された相補型のトランジスタのバックゲートがソー
ス側と接続されている構成を備えるようにしたので、外
部電源電圧より耐圧の低いトランジスタを使用すること
ができ、前記出力回路のトランジスタに印加される電圧
がトランジスタの耐圧を超えないようにそのトランジス
タのバックゲートの電位により容易に調整でき、前記出
力回路の相補型のトランジスタの中間電圧が印加される
ゲートを共通接続した構成にして回路構成を簡略化で
き、外付けＩＣが不要になり、コストの増大が抑制さ
れ、また基板上の面積が制約されることがなくなり、ま
た耐圧の高いトランジスタを用いた場合の特性の劣化や
Ｉ／Ｆ部の信号遅延量の増加なども回避できる効果があ
る。
接続された相補型のトランジスタのバックゲートがソー
ス側と接続されている構成を備えるようにしたので、外
部電源電圧より耐圧の低いトランジスタを使用すること
ができ、前記出力回路のトランジスタに印加される電圧
がトランジスタの耐圧を超えないようにそのトランジス
タのバックゲートの電位により容易に調整でき、前記出
力回路の相補型のトランジスタの中間電圧が印加される
ゲートを共通接続した構成にして回路構成を簡略化で
き、外付けＩＣが不要になり、コストの増大が抑制さ
れ、また基板上の面積が制約されることがなくなり、ま
た耐圧の高いトランジスタを用いた場合の特性の劣化や
Ｉ／Ｆ部の信号遅延量の増加なども回避できる効果があ
る。
【００５４】この発明によれば、出力回路の出力端子に
接続された相補型のトランジスタのバックゲートへ電圧
を印加し、前記トランジスタに印加される電圧を当該ト
ランジスタの耐圧以内に制御可能にする印加電圧制御回
路を備えるように構成したので、外部電源電圧より耐圧
の低いトランジスタを使用することができ、前記出力回
路のトランジスタに印加される電圧がトランジスタの耐
圧を超えないようにそのトランジスタのバックゲートの
電位を前記印加電圧制御回路により容易に調整でき、前
記出力回路の相補型のトランジスタの中間電圧が印加さ
れるゲートを共通接続した構成にして回路構成を簡略化
でき、外付けＩＣが不要になり、コストの増大が抑制さ
れ、また基板上の面積が制約されることがなくなり、耐
圧の高いトランジスタを用いた場合の特性の劣化やＩ／
Ｆ部の信号遅延量の増加なども回避できる効果がある。
接続された相補型のトランジスタのバックゲートへ電圧
を印加し、前記トランジスタに印加される電圧を当該ト
ランジスタの耐圧以内に制御可能にする印加電圧制御回
路を備えるように構成したので、外部電源電圧より耐圧
の低いトランジスタを使用することができ、前記出力回
路のトランジスタに印加される電圧がトランジスタの耐
圧を超えないようにそのトランジスタのバックゲートの
電位を前記印加電圧制御回路により容易に調整でき、前
記出力回路の相補型のトランジスタの中間電圧が印加さ
れるゲートを共通接続した構成にして回路構成を簡略化
でき、外付けＩＣが不要になり、コストの増大が抑制さ
れ、また基板上の面積が制約されることがなくなり、耐
圧の高いトランジスタを用いた場合の特性の劣化やＩ／
Ｆ部の信号遅延量の増加なども回避できる効果がある。
【図１】 この発明の実施の形態１による出力バッファ
回路を備えた半導体装置を示す全体構成図である。
回路を備えた半導体装置を示す全体構成図である。
【図２】 この発明の実施の形態１の出力バッファ回路
の具体的な回路構成を示す回路図である。
の具体的な回路構成を示す回路図である。
【図３】 この発明の実施の形態１の出力バッファ回路
のレベルシフト回路の具体的な回路構成を示す回路図で
ある。
のレベルシフト回路の具体的な回路構成を示す回路図で
ある。
【図４】 この発明の実施の形態１の出力バッファ回路
の電圧発生回路の具体的な回路構成を示す回路図であ
る。
の電圧発生回路の具体的な回路構成を示す回路図であ
る。
【図５】 この発明の実施の形態２の出力バッファ回路
の具体的な回路構成を示す回路図である。
の具体的な回路構成を示す回路図である。
【図６】 この発明の実施の形態４の出力バッファ回路
の具体的な回路構成を示す回路図である。
の具体的な回路構成を示す回路図である。
【図７】 この発明の実施の形態５の出力バッファ回路
の具体的な回路構成を示す回路図である。
の具体的な回路構成を示す回路図である。
【符号の説明】 １ Ｐｃｈトランジスタ（トランジスタ，出力回路）、
２ Ｐｃｈトランジスタ（相補型のトランジスタ，出力
回路）、３ Ｎｃｈトランジスタ（相補型のトランジス
タ，出力回路）、４ Ｎｃｈトランジスタ（トランジス
タ，出力回路）、５ インバータ（第３のドライブ回
路）、６ レベルシフト回路、２３ 電圧発生回路、Ｃ
１ 回路（第１のドライブ回路）、Ｃ２ 回路（第２の
ドライブ回路）、３１，３２ 電圧発生回路（印加電圧
制御回路）、ＯＵＴ２ 出力端子、１００ マイクロプ
ロセッサ（ＩＣチップ）。
２ Ｐｃｈトランジスタ（相補型のトランジスタ，出力
回路）、３ Ｎｃｈトランジスタ（相補型のトランジス
タ，出力回路）、４ Ｎｃｈトランジスタ（トランジス
タ，出力回路）、５ インバータ（第３のドライブ回
路）、６ レベルシフト回路、２３ 電圧発生回路、Ｃ
１ 回路（第１のドライブ回路）、Ｃ２ 回路（第２の
ドライブ回路）、３１，３２ 電圧発生回路（印加電圧
制御回路）、ＯＵＴ２ 出力端子、１００ マイクロプ
ロセッサ（ＩＣチップ）。
Claims (4)
- 【請求項１】 出力端子、および、バックゲートの電位
により端子間に印加される電圧が調整され、外部電源電
圧の中間電圧が印加されるゲートが共通接続され、前記
外部電源電圧とグランドとの間に接続された相補型のト
ランジスタを有した出力回路と、 前記中間電圧と前記外部電源電圧とが供給され、ＩＣチ
ップの内部電源電圧レベルの入力信号を、前記中間電圧
と前記外部電源電圧との間の信号レベルへ変換するレベ
ルシフト回路と、 前記中間電圧を生成する電圧発生回路と、 前記中間電圧と前記外部電源電圧との間で動作し、前記
レベルシフト回路でレベル変換された前記入力信号を、
前記出力回路の前記出力端子と前記外部電源電圧との間
に接続されているトランジスタを制御可能な、前記中間
電圧と前記外部電源電圧との間で振れる信号レベルへ変
換する第１のドライブ回路と、 前記中間電圧と前記グランドとの間で動作し、前記ＩＣ
チップの内部電源電圧レベルの前記入力信号を、前記出
力回路の前記出力端子と前記グランドとの間に接続され
ているトランジスタを制御可能な、前記中間電圧と前記
グランドとの間で振れる信号レベルへ変換する第２のド
ライブ回路と、を備えた出力バッファ回路。 - 【請求項２】 出力端子、および、バックゲートの電位
により端子間に印加される電圧が調整され、外部電源電
圧の中間電圧が印加されるゲートが共通接続され、前記
外部電源電圧とグランドとの間に接続された相補型のト
ランジスタを有した出力回路と、 前記中間電圧と前記外部電源電圧とが供給され、ＩＣチ
ップの内部電源電圧レベルの入力信号を、前記出力回路
の前記出力端子と前記外部電源電圧との間に接続されて
いるトランジスタを制御する前記中間電圧と前記外部電
源電圧との間の信号レベルへ変換するレベルシフト回路
と、 前記中間電圧を生成する電圧発生回路と、 前記ＩＣチップの内部電源電圧と前記グランドとの間で
動作し、前記ＩＣチップの内部電源電圧レベルの前記入
力信号を、前記出力回路の前記出力端子と前記グランド
との間に接続されているトランジスタを制御可能な、前
記ＩＣチップの内部電源電圧と前記グランドとの間で振
れる信号レベルへ変換する第３のドライブ回路と、 を備えた出力バッファ回路。 - 【請求項３】 出力回路の出力端子に接続された相補型
のトランジスタは、バックゲートがソース側と接続され
ていることを特徴とする請求項１または請求項２記載の
出力バッファ回路。 - 【請求項４】 出力回路の出力端子に接続された相補型
のトランジスタのバックゲートへ電圧を印加し、前記ト
ランジスタに印加される電圧を当該トランジスタの耐圧
以内に制御可能にする印加電圧制御回路を備えているこ
とを特徴とする請求項１または請求項２記載の出力バッ
ファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08471699A JP4145410B2 (ja) | 1999-03-26 | 1999-03-26 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08471699A JP4145410B2 (ja) | 1999-03-26 | 1999-03-26 | 出力バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000278112A true JP2000278112A (ja) | 2000-10-06 |
| JP4145410B2 JP4145410B2 (ja) | 2008-09-03 |
Family
ID=13838413
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08471699A Expired - Fee Related JP4145410B2 (ja) | 1999-03-26 | 1999-03-26 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4145410B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005184656A (ja) * | 2003-12-22 | 2005-07-07 | Matsushita Electric Ind Co Ltd | レベルシフト回路 |
| JP2007013748A (ja) * | 2005-07-01 | 2007-01-18 | Matsushita Electric Ind Co Ltd | 入出力回路装置 |
| CN1303761C (zh) * | 2002-12-11 | 2007-03-07 | 智慧第一公司 | 数字电压转换器及其集成电路 |
| JP2007235815A (ja) * | 2006-03-03 | 2007-09-13 | Oki Electric Ind Co Ltd | レベル変換回路 |
| US7880501B2 (en) | 2008-06-24 | 2011-02-01 | Samsung Electronics Co., Ltd. | Integrated circuit devices having level shifting circuits therein |
| JP2013500633A (ja) * | 2009-07-22 | 2013-01-07 | クゥアルコム・インコーポレイテッド | レベルシフタおよび高電圧論理回路 |
| JP2013219669A (ja) * | 2012-04-11 | 2013-10-24 | Renesas Electronics Corp | 半導体集積回路装置、レベルシフト回路 |
| WO2020080304A1 (ja) * | 2018-10-17 | 2020-04-23 | 日立オートモティブシステムズ株式会社 | 電子回路およびセンサシステム |
-
1999
- 1999-03-26 JP JP08471699A patent/JP4145410B2/ja not_active Expired - Fee Related
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1303761C (zh) * | 2002-12-11 | 2007-03-07 | 智慧第一公司 | 数字电压转换器及其集成电路 |
| JP2005184656A (ja) * | 2003-12-22 | 2005-07-07 | Matsushita Electric Ind Co Ltd | レベルシフト回路 |
| JP2007013748A (ja) * | 2005-07-01 | 2007-01-18 | Matsushita Electric Ind Co Ltd | 入出力回路装置 |
| JP2007235815A (ja) * | 2006-03-03 | 2007-09-13 | Oki Electric Ind Co Ltd | レベル変換回路 |
| US7880501B2 (en) | 2008-06-24 | 2011-02-01 | Samsung Electronics Co., Ltd. | Integrated circuit devices having level shifting circuits therein |
| JP2013500633A (ja) * | 2009-07-22 | 2013-01-07 | クゥアルコム・インコーポレイテッド | レベルシフタおよび高電圧論理回路 |
| JP2013219669A (ja) * | 2012-04-11 | 2013-10-24 | Renesas Electronics Corp | 半導体集積回路装置、レベルシフト回路 |
| WO2020080304A1 (ja) * | 2018-10-17 | 2020-04-23 | 日立オートモティブシステムズ株式会社 | 電子回路およびセンサシステム |
| US12013421B2 (en) | 2018-10-17 | 2024-06-18 | Hitachi Astemo, Ltd. | Electronic circuit and sensor system |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4145410B2 (ja) | 2008-09-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR960003374B1 (ko) | 반도체 집적 회로 장치 | |
| JP3245062B2 (ja) | オフ‐チップ・ドライバ回路 | |
| US5828262A (en) | Ultra low power pumped n-channel output buffer with self-bootstrap | |
| US7173472B2 (en) | Input buffer structure with single gate oxide | |
| KR20010049227A (ko) | 레벨조정회로 및 이를 포함하는 데이터 출력회로 | |
| JP2000312136A (ja) | フリップフロップ回路 | |
| JPH10276081A (ja) | 入力回路および出力回路ならびに入出力回路 | |
| JPH04330822A (ja) | Ｃｍｏｓ出力バッファ回路 | |
| JPH10322192A (ja) | レベル変換回路 | |
| JPH09502589A (ja) | 改良されたデータ出力バッファ | |
| US6580291B1 (en) | High voltage output buffer using low voltage transistors | |
| CN117813767A (zh) | 用于电源电压高于内核电源电压的输出缓冲器的自适应栅极偏置调节器 | |
| JP2000278112A (ja) | 出力バッファ回路 | |
| JPH04120817A (ja) | Ｌｓｉ回路の出力バッファ回路 | |
| JP3400294B2 (ja) | プル・アップ回路及び半導体装置 | |
| KR100259070B1 (ko) | 데이터 출력 버퍼 회로 | |
| US5764082A (en) | Circuits, systems and methods for transferring data across a conductive line | |
| US5483179A (en) | Data output drivers with pull-up devices | |
| JPH10215166A (ja) | 高出力電圧生成用半導体回路 | |
| EP0533332A1 (en) | CMOS self-boost circuit | |
| JP4608063B2 (ja) | 出力インターフェース回路 | |
| JPH10135818A (ja) | 入力回路 | |
| JP2654275B2 (ja) | 双方向バッファ | |
| KR100502677B1 (ko) | 반도체 메모리 소자의 출력 버퍼 | |
| JPH10154391A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20060123 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060206 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20071101 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080229 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080318 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080516 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080610 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080618 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110627 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110627 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110627 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120627 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120627 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130627 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |