JPH04330822A - Ｃｍｏｓ出力バッファ回路 - Google Patents
Ｃｍｏｓ出力バッファ回路Info
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- JPH04330822A JPH04330822A JP3002815A JP281591A JPH04330822A JP H04330822 A JPH04330822 A JP H04330822A JP 3002815 A JP3002815 A JP 3002815A JP 281591 A JP281591 A JP 281591A JP H04330822 A JPH04330822 A JP H04330822A
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- Japan
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- circuit
- pull
- transistor
- cmos
- mos transistor
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/08—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/081—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit
- H03K17/0812—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the control circuit
- H03K17/08122—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the control circuit in field-effect transistor switches
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
- H03K17/163—Soft switching
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- Logic Circuits (AREA)
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路、特に
ＣＭＯＳディジタル回路で使用されるＣＭＯＳ出力回路
に関する。
ＣＭＯＳディジタル回路で使用されるＣＭＯＳ出力回路
に関する。
【０００２】
【従来の技術】一般に半導体回路装置において、半導体
チップはパッケージに収納され使用される。このため、
半導体チップの出力バッファと外部回路とはリードフレ
ームを介して接続されることになる。このリードフレー
ムがインダクタンス成分Ｌを持つために、半導体回路に
流れ込む（流れ出す）電流ｉが変化するとＬ×（ｄｉ／
ｄｔ）でノイズが発生する。
チップはパッケージに収納され使用される。このため、
半導体チップの出力バッファと外部回路とはリードフレ
ームを介して接続されることになる。このリードフレー
ムがインダクタンス成分Ｌを持つために、半導体回路に
流れ込む（流れ出す）電流ｉが変化するとＬ×（ｄｉ／
ｄｔ）でノイズが発生する。
【０００３】上記ノイズについて、図５に示す半導体回
路中に通常設けられる従来の出力バッファ回路の動作波
形図で説明する。図中各波形は出力バッファ回路の入力
波形４１、出力波形４２、接地電圧ＶＳＳ波形４３、電
源電圧ＶＤＤ波形４４である。ノイズには二つのピーク
があり、一つはスイッチングの初期、出力端子の電圧が
変化し始めたときに電源ライン上に生じるもので、初期
ノイズ（図中ａ）と呼ばれるもの、もう一つは出力電圧
が最終値に達した後にアンダーシュート（図中ｂ）やオ
ーバシュート（図中ｃ）が生じて電源ラインに影響を及
ぼすもので、リンギングノイズ（図中ｄ）と呼ばれるも
のである。
路中に通常設けられる従来の出力バッファ回路の動作波
形図で説明する。図中各波形は出力バッファ回路の入力
波形４１、出力波形４２、接地電圧ＶＳＳ波形４３、電
源電圧ＶＤＤ波形４４である。ノイズには二つのピーク
があり、一つはスイッチングの初期、出力端子の電圧が
変化し始めたときに電源ライン上に生じるもので、初期
ノイズ（図中ａ）と呼ばれるもの、もう一つは出力電圧
が最終値に達した後にアンダーシュート（図中ｂ）やオ
ーバシュート（図中ｃ）が生じて電源ラインに影響を及
ぼすもので、リンギングノイズ（図中ｄ）と呼ばれるも
のである。
【０００４】初期ノイズはバッファ回路の出力端子に寄
生する容量性負荷を充電するために電源端子を流れる電
流の増加により生じ、リンギングは充電放電が終り、電
流が減少するために生ずるものである。これらのノイズ
はバッファ回路の駆動力が大きいものほど大きくなる傾
向がある。
生する容量性負荷を充電するために電源端子を流れる電
流の増加により生じ、リンギングは充電放電が終り、電
流が減少するために生ずるものである。これらのノイズ
はバッファ回路の駆動力が大きいものほど大きくなる傾
向がある。
【０００５】図６はノイズ発生量が比較的少ない駆動力
の小さなバッファ回路を並列接続した従来の回路図であ
る。入力端子４５と出力端子４６との間に並列に挿入さ
れている個々のバッファ回路４７の動作タイミングを微
妙にずらすことによって初期ノイズのピーク値を低く抑
える。
の小さなバッファ回路を並列接続した従来の回路図であ
る。入力端子４５と出力端子４６との間に並列に挿入さ
れている個々のバッファ回路４７の動作タイミングを微
妙にずらすことによって初期ノイズのピーク値を低く抑
える。
【０００６】このような構成では、分割した各バッファ
回路４５の入力端子は寄生容量Ｃ０ ，Ｃ１ ，Ｃ２
…Ｃｎ−１ を持ち、分割したバッファ回路４５のそれ
ぞれの入力端子間に抵抗Ｒ１ ，Ｒ２ …Ｒｎ−１ を
挿入して配線される。このため、ＣＲ時定数の遅延が生
じ、これを利用した構成となっている。
回路４５の入力端子は寄生容量Ｃ０ ，Ｃ１ ，Ｃ２
…Ｃｎ−１ を持ち、分割したバッファ回路４５のそれ
ぞれの入力端子間に抵抗Ｒ１ ，Ｒ２ …Ｒｎ−１ を
挿入して配線される。このため、ＣＲ時定数の遅延が生
じ、これを利用した構成となっている。
【０００７】このような方法では、先に動くバッファ回
路と後から動くバッファ回路の出力が競合し、貫通電流
の問題があり、動作のタイミングを大きくずらすことが
できない。このため、図７に示す出力波形４８、ＶＳＳ
波形４９、ＶＤＤ波形５０に示すように、初期ノイズに
は有効であるが、リンギングに対しての効果があまり高
くない。
路と後から動くバッファ回路の出力が競合し、貫通電流
の問題があり、動作のタイミングを大きくずらすことが
できない。このため、図７に示す出力波形４８、ＶＳＳ
波形４９、ＶＤＤ波形５０に示すように、初期ノイズに
は有効であるが、リンギングに対しての効果があまり高
くない。
【０００８】図８は特開昭６１−２４４１２４号公報に
記載された回路構成である。出力端子５１に接続される
最終段が駆動能力の小さいインバータ５２、駆動能力の
大きいインバータ５３に分けられている。インバータ５
２はＰチャネル型ＭＯＳトランジスタ５４、Ｎチャネル
型ＭＯＳトランジスタ５５からなり、これらトランジス
タ５４，５５の両ゲートは前段のインバータ５６の出力
端子に接続されている。また、インバータ５３はＰチャ
ネル型ＭＯＳトランジスタ５７、Ｎチャネル型ＭＯＳト
ランジスタ５８からなり、トランジスタ５７のゲートは
前段のインバータ５９の出力端子に接続され、トランジ
スタ５８のゲートは前段のインバータ６０の出力端子に
接続されている。インバータ５６，５９，６０の入力端
は入力端子６１に接続されている。
記載された回路構成である。出力端子５１に接続される
最終段が駆動能力の小さいインバータ５２、駆動能力の
大きいインバータ５３に分けられている。インバータ５
２はＰチャネル型ＭＯＳトランジスタ５４、Ｎチャネル
型ＭＯＳトランジスタ５５からなり、これらトランジス
タ５４，５５の両ゲートは前段のインバータ５６の出力
端子に接続されている。また、インバータ５３はＰチャ
ネル型ＭＯＳトランジスタ５７、Ｎチャネル型ＭＯＳト
ランジスタ５８からなり、トランジスタ５７のゲートは
前段のインバータ５９の出力端子に接続され、トランジ
スタ５８のゲートは前段のインバータ６０の出力端子に
接続されている。インバータ５６，５９，６０の入力端
は入力端子６１に接続されている。
【０００９】上記インバータ５２を駆動させる前段のイ
ンバータ５６、上記インバータ５３を駆動させる前段の
インバータ５９，６０それぞれの回路しきい値Ｖｔｈ５
６，Ｖｔｈ５９，Ｖｔｈ６０はＶｔｈ６０＜Ｖｔｈ５６
＜Ｖｔｈ５９の関係にある。このため、入力信号が変化
すると、まず駆動力の大きいインバータ５３がハイイン
ピーダンスになった後に駆動力の小さいインバータ５２
が動作し、その後、駆動力の大きいインバータ５３が動
作する。
ンバータ５６、上記インバータ５３を駆動させる前段の
インバータ５９，６０それぞれの回路しきい値Ｖｔｈ５
６，Ｖｔｈ５９，Ｖｔｈ６０はＶｔｈ６０＜Ｖｔｈ５６
＜Ｖｔｈ５９の関係にある。このため、入力信号が変化
すると、まず駆動力の大きいインバータ５３がハイイン
ピーダンスになった後に駆動力の小さいインバータ５２
が動作し、その後、駆動力の大きいインバータ５３が動
作する。
【００１０】図８の構成の回路で入力が“Ｈ”レベルか
ら“Ｌ”レベルになる場合の動作を図９に示す出力波形
６２、ＶＳＳ波形６３、ＶＤＤ波形６４の波形図を参照
して説明する。入力電圧が始めインバータ５９の回路し
きい値に達し、インバータ５３がハイインピーダンス状
態になる。 その後、入力電圧がインバータ５６の回路しきい値に達
し、トランジスタ５４がオンする。このときＶＳＳ電源
ラインにノイズが生じるが、インバータ５２の駆動力は
小さいのでノイズのレベルは小さい。次に入力電圧がイ
ンバータ６０の回路しきい値に達し、トランジスタ５８
がオンする。この時に生じるノイズはすでに出力電圧が
下がり始めているので、インバータ５２を使わずにいき
なりインバータ５３を動作させた場合よりも小さくなる
。また、入力が“Ｌ”レベルから“Ｈ”レベルになる場
合も同様である。
ら“Ｌ”レベルになる場合の動作を図９に示す出力波形
６２、ＶＳＳ波形６３、ＶＤＤ波形６４の波形図を参照
して説明する。入力電圧が始めインバータ５９の回路し
きい値に達し、インバータ５３がハイインピーダンス状
態になる。 その後、入力電圧がインバータ５６の回路しきい値に達
し、トランジスタ５４がオンする。このときＶＳＳ電源
ラインにノイズが生じるが、インバータ５２の駆動力は
小さいのでノイズのレベルは小さい。次に入力電圧がイ
ンバータ６０の回路しきい値に達し、トランジスタ５８
がオンする。この時に生じるノイズはすでに出力電圧が
下がり始めているので、インバータ５２を使わずにいき
なりインバータ５３を動作させた場合よりも小さくなる
。また、入力が“Ｌ”レベルから“Ｈ”レベルになる場
合も同様である。
【００１１】このような方法では、終段の２つのインバ
ータ５２，５３の出力が競合するようなことはない。従
って、初期ノイズとリンギングノイズの両者に対して有
効な方法となり得る。しかし、動作のタイミングをずら
すために前段のインバータの回路しきい値の違いを利用
しているので、入力信号のライズタイム，フォールタイ
ムの影響を受ける。すなわち、ライズタイム，フォール
タイムが短い場合、インバータ５２の動作後、十分な時
間間隔なしにインバータ５３が動作することになる。従
って、この回路には波形を考慮した信号を入力する必要
がある。
ータ５２，５３の出力が競合するようなことはない。従
って、初期ノイズとリンギングノイズの両者に対して有
効な方法となり得る。しかし、動作のタイミングをずら
すために前段のインバータの回路しきい値の違いを利用
しているので、入力信号のライズタイム，フォールタイ
ムの影響を受ける。すなわち、ライズタイム，フォール
タイムが短い場合、インバータ５２の動作後、十分な時
間間隔なしにインバータ５３が動作することになる。従
って、この回路には波形を考慮した信号を入力する必要
がある。
【００１２】さらに、インバータ５６の駆動力が高いと
、入力信号がＶｔｈ５６に達した際にインバータ５２の
入力電圧が急激に変化する。このとき、インバータのオ
ンする側のトランジスタに急激に電流が流れ出す。ノイ
ズの大きさは電流の変化率に比例するので、インバータ
５２のサイズを小さくして駆動力を下げてもインバータ
５６の駆動力によってはノイズが十分に小さくならない
こともある。
、入力信号がＶｔｈ５６に達した際にインバータ５２の
入力電圧が急激に変化する。このとき、インバータのオ
ンする側のトランジスタに急激に電流が流れ出す。ノイ
ズの大きさは電流の変化率に比例するので、インバータ
５２のサイズを小さくして駆動力を下げてもインバータ
５６の駆動力によってはノイズが十分に小さくならない
こともある。
【００１３】また、半導体基板上のパターン設計時にも
終段のインバータを分割し、それぞれに駆動回路が必要
となる等の制約がある。よって、このような構成の出力
バッファを集積回路に組み込んだ場合、電源ラインと出
力端子上に発生するノイズを十分に抑えられず、ノイズ
による誤動作を招く恐れがある。
終段のインバータを分割し、それぞれに駆動回路が必要
となる等の制約がある。よって、このような構成の出力
バッファを集積回路に組み込んだ場合、電源ラインと出
力端子上に発生するノイズを十分に抑えられず、ノイズ
による誤動作を招く恐れがある。
【００１４】
【発明が解決しようとする課題】このように、従来では
、出力バッファの動作によるノイズは出力バッファに流
れる電流ｉの変化率ｄｉ／ｄｔに比例するので、トラン
ジスタのサイズを小さくしてｉの最大値を規制すること
によりｄｉ／ｄｔを制限する方法をとっていた。しかし
、ｉの最大値を低く抑えていてもｉの変化率ｄｉ／ｄｔ
はトランジスタのソース，ドレイン間電圧ＶＧＳの波形
に影響され、最終段のトランジスタに加わるＶＧＳが急
激に変化する場合、ノイズ防止の効果がうすれるという
欠点があった。
、出力バッファの動作によるノイズは出力バッファに流
れる電流ｉの変化率ｄｉ／ｄｔに比例するので、トラン
ジスタのサイズを小さくしてｉの最大値を規制すること
によりｄｉ／ｄｔを制限する方法をとっていた。しかし
、ｉの最大値を低く抑えていてもｉの変化率ｄｉ／ｄｔ
はトランジスタのソース，ドレイン間電圧ＶＧＳの波形
に影響され、最終段のトランジスタに加わるＶＧＳが急
激に変化する場合、ノイズ防止の効果がうすれるという
欠点があった。
【００１５】この発明は上記のような事情を考慮してな
されたものであり、その目的は、集積回路の出力バッフ
ァの動作時に電源ラインと出力端子上に発生するノイズ
を削減し、集積回路に組み込まれた場合にノイズによる
誤動作を防止するＣＭＯＳ出力バッファ回路を提供する
ことにある。
されたものであり、その目的は、集積回路の出力バッフ
ァの動作時に電源ラインと出力端子上に発生するノイズ
を削減し、集積回路に組み込まれた場合にノイズによる
誤動作を防止するＣＭＯＳ出力バッファ回路を提供する
ことにある。
【００１６】
【課題を解決するための手段】この発明のＣＭＯＳ出力
バッファ回路は、ＣＭＯＳ回路で構成され信号を出力す
る出力段回路と、入力信号に基づいて前記ＣＭＯＳ回路
に制御信号を供給する前段の回路を構成し、前記ＣＭＯ
Ｓ回路における最終段のＭＯＳトランジスタがオフから
オンするときのゲート，ソース間電圧の変化速度が、こ
のＭＯＳトランジスタがオンからオフするときのゲート
，ソース間電圧の変化速度よりも遅くなるようにする出
力段制御回路とを具備したことを特徴としている。
バッファ回路は、ＣＭＯＳ回路で構成され信号を出力す
る出力段回路と、入力信号に基づいて前記ＣＭＯＳ回路
に制御信号を供給する前段の回路を構成し、前記ＣＭＯ
Ｓ回路における最終段のＭＯＳトランジスタがオフから
オンするときのゲート，ソース間電圧の変化速度が、こ
のＭＯＳトランジスタがオンからオフするときのゲート
，ソース間電圧の変化速度よりも遅くなるようにする出
力段制御回路とを具備したことを特徴としている。
【００１７】
【作用】この発明では、出力トランジスタのソース，ド
レイン間電圧ＶＧＳの波形を直接コントロールすること
により、出力バッファに流れる電流ｉが増加する際の変
化率ｄｉ／ｄｔが制御する。従って、ｉの最大値も制限
できる。これにより、ノイズを確実に削減する。
レイン間電圧ＶＧＳの波形を直接コントロールすること
により、出力バッファに流れる電流ｉが増加する際の変
化率ｄｉ／ｄｔが制御する。従って、ｉの最大値も制限
できる。これにより、ノイズを確実に削減する。
【００１８】
【実施例】以下、この発明の実施例を図面を参照して説
明する。
明する。
【００１９】図１はこの発明に係るＣＭＯＳバッファ回
路の構成を示す回路図である。入力端子１ にＰチャネ
ル型ＭＯＳトランジスタ２ 、Ｎチャネル型ＭＯＳトラ
ンジスタ３ の両ゲートが接続されている。これらトラ
ンジスタ２ ，３ の両ドレインが最終段の出力プルア
ップ用のＰチャネル型ＭＯＳトランジスタ４ のゲート
に接続されている。トランジスタ２ ，４ のソースは
電源電圧ＶＤＤに接続されている。トランジスタ３ の
ソースと接地電圧ＶＳＳとの間にはクリップ用のＮチャ
ネル型ＭＯＳトランジスタ５ が挿入されている。この
トランジスタ５ のゲートとドレインは接続されている
。
路の構成を示す回路図である。入力端子１ にＰチャネ
ル型ＭＯＳトランジスタ２ 、Ｎチャネル型ＭＯＳトラ
ンジスタ３ の両ゲートが接続されている。これらトラ
ンジスタ２ ，３ の両ドレインが最終段の出力プルア
ップ用のＰチャネル型ＭＯＳトランジスタ４ のゲート
に接続されている。トランジスタ２ ，４ のソースは
電源電圧ＶＤＤに接続されている。トランジスタ３ の
ソースと接地電圧ＶＳＳとの間にはクリップ用のＮチャ
ネル型ＭＯＳトランジスタ５ が挿入されている。この
トランジスタ５ のゲートとドレインは接続されている
。
【００２０】また、入力端子１ にＰチャネル型ＭＯＳ
トランジスタ６ 、Ｎチャネル型ＭＯＳトランジスタ７
の両ゲートが接続されている。これらトランジスタ６
，７ の両ドレインが最終段の出力プルダウン用のＮ
チャネル型ＭＯＳトランジスタ８ のゲートに接続され
ている。トランジスタ７ ，８ のソースは接地電圧Ｖ
ＳＳに接続されている。トランジスタ６ のソースは電
源電圧ＶＤＤに接続されている。出力プルアップ用のト
ランジスタ４ 、出力プルダウン用のトランジスタ８
の両ドレインは出力端子９ に接続されている。
トランジスタ６ 、Ｎチャネル型ＭＯＳトランジスタ７
の両ゲートが接続されている。これらトランジスタ６
，７ の両ドレインが最終段の出力プルダウン用のＮ
チャネル型ＭＯＳトランジスタ８ のゲートに接続され
ている。トランジスタ７ ，８ のソースは接地電圧Ｖ
ＳＳに接続されている。トランジスタ６ のソースは電
源電圧ＶＤＤに接続されている。出力プルアップ用のト
ランジスタ４ 、出力プルダウン用のトランジスタ８
の両ドレインは出力端子９ に接続されている。
【００２１】ここでは、最終段の出力プルダウン用のト
ランジスタ８ を駆動制御するトランジスタ６ ，７
が以下のように構成されている。トランジスタ６ でト
ランジスタ８のゲート，ソース間電圧（ＶＧＳ）を“Ｌ
”レベルから“Ｈ”レベルにするのに要する時間が、ト
ランジスタ７でトランジスタ８ のＶＧＳを“Ｈ”レベ
ルから“Ｌ”レベルにするのに要する時間より長くなる
ようにしている。具体的には他のトランジスタに比べて
トランジスタ６ のチャネル長を大きく、チャネル幅を
小さくした構成となっている。図２は図１の回路におい
て入力信号のレベルが変化した場合の動作を示す波形図
であり、それぞれ出力波形１１、ＶＳＳ波形１２、ＶＤ
Ｄ波形１３を示す。
ランジスタ８ を駆動制御するトランジスタ６ ，７
が以下のように構成されている。トランジスタ６ でト
ランジスタ８のゲート，ソース間電圧（ＶＧＳ）を“Ｌ
”レベルから“Ｈ”レベルにするのに要する時間が、ト
ランジスタ７でトランジスタ８ のＶＧＳを“Ｈ”レベ
ルから“Ｌ”レベルにするのに要する時間より長くなる
ようにしている。具体的には他のトランジスタに比べて
トランジスタ６ のチャネル長を大きく、チャネル幅を
小さくした構成となっている。図２は図１の回路におい
て入力信号のレベルが変化した場合の動作を示す波形図
であり、それぞれ出力波形１１、ＶＳＳ波形１２、ＶＤ
Ｄ波形１３を示す。
【００２２】入力信号が“Ｈ”レベルから“Ｌ”レベル
に変化するとトランジスタ４ のＶＧＳは速やかに“Ｈ
”レベルとなり、トランジスタ４ はオフする。このた
め、トランジスタ８ がオンしても貫通電流の心配はな
い。トランジスタ８ のＶＧＳはトランジスタ６ の駆
動力が小さいため急には上昇せず、トランジスタ８ に
流れる電源ノイズに比例する電流の変化率は小さく、初
期ノイズａを小さく抑えることができる。
に変化するとトランジスタ４ のＶＧＳは速やかに“Ｈ
”レベルとなり、トランジスタ４ はオフする。このた
め、トランジスタ８ がオンしても貫通電流の心配はな
い。トランジスタ８ のＶＧＳはトランジスタ６ の駆
動力が小さいため急には上昇せず、トランジスタ８ に
流れる電源ノイズに比例する電流の変化率は小さく、初
期ノイズａを小さく抑えることができる。
【００２３】出力電圧は容量性負荷の電荷を放電しなが
ら低下していく。放電電流はピークを迎えた後減少する
が、このときの電流の変化率もトランジスタ８のＶＧＳ
を低く保ち駆動力を弱めてあるので小さく、リンギング
ノイズｂは小さくなる。
ら低下していく。放電電流はピークを迎えた後減少する
が、このときの電流の変化率もトランジスタ８のＶＧＳ
を低く保ち駆動力を弱めてあるので小さく、リンギング
ノイズｂは小さくなる。
【００２４】ところで、容量性負荷の容量値はある程度
予想できるので、出力電圧が“Ｌ”レベルに達するのに
必要な時間は予測できる。トランジスタ６ のサイズは
、出力電圧が“Ｌ”レベルに達した後にトランジスタ８
のＶＧＳをＶＤＤとなるようにしてある。このため、
トランジスタ８ の駆動能力が不足するようなことはな
い。
予想できるので、出力電圧が“Ｌ”レベルに達するのに
必要な時間は予測できる。トランジスタ６ のサイズは
、出力電圧が“Ｌ”レベルに達した後にトランジスタ８
のＶＧＳをＶＤＤとなるようにしてある。このため、
トランジスタ８ の駆動能力が不足するようなことはな
い。
【００２５】次に、入力信号が“Ｌ”レベルから“Ｈ”
レベルに変化した場合、トランジスタ８ のＶＧＳは速
やかに“Ｌ”レベルになり、トランジスタ８ はオフす
る。トランジスタ４ のＶＧＳはトランジスタ５による
電流制限と電圧クリップの働きのため、緩やかに“Ｌ”
レベルへと推移する。このため、初期ノイズ、リンギン
グノイズ共に削減できる。ただし、トランジスタ４ の
ＶＧＳはトランジスタ５ によりクリップされるので若
干駆動力が低下する。上記図１の回路を構成する各トラ
ンジスタのチャネル幅Ｗ、チャネル長Ｌの一例を以下に
示す。 トランジスタ２ ，３ ，５ ，７ については、Ｗ＝
２０μｍ，Ｌ＝１μｍ。 トランジスタ６ については、Ｗ＝４μｍ，Ｌ＝３．５
μｍ。 トランジスタ４ については、Ｗ＝３２０μｍ，Ｌ＝１
μｍ。 トランジスタ８ については、Ｗ＝１２８μｍ，Ｌ＝１
μｍ。
レベルに変化した場合、トランジスタ８ のＶＧＳは速
やかに“Ｌ”レベルになり、トランジスタ８ はオフす
る。トランジスタ４ のＶＧＳはトランジスタ５による
電流制限と電圧クリップの働きのため、緩やかに“Ｌ”
レベルへと推移する。このため、初期ノイズ、リンギン
グノイズ共に削減できる。ただし、トランジスタ４ の
ＶＧＳはトランジスタ５ によりクリップされるので若
干駆動力が低下する。上記図１の回路を構成する各トラ
ンジスタのチャネル幅Ｗ、チャネル長Ｌの一例を以下に
示す。 トランジスタ２ ，３ ，５ ，７ については、Ｗ＝
２０μｍ，Ｌ＝１μｍ。 トランジスタ６ については、Ｗ＝４μｍ，Ｌ＝３．５
μｍ。 トランジスタ４ については、Ｗ＝３２０μｍ，Ｌ＝１
μｍ。 トランジスタ８ については、Ｗ＝１２８μｍ，Ｌ＝１
μｍ。
【００２６】図３はこの発明の第２の実施例のＣＭＯＳ
バッファ回路の構成を示す回路図である。入力端子２１
にＰチャネル型ＭＯＳトランジスタ２２、Ｎチャネル型
ＭＯＳトランジスタ２３の両ゲートが接続されている。 これらトランジスタ２２，２３の両ドレインは最終段の
出力プルアップ用のＰチャネル型ＭＯＳトランジスタ２
４のゲートに接続されている。トランジスタ２２，２４
のソースは電源電圧ＶＤＤに接続されている。トランジ
スタ２３のソースと接地電圧ＶＳＳとの間には電流制限
用のＰチャネル型ＭＯＳトランジスタ２５が挿入されて
いる。このトランジスタ２５のゲートとドレインは接続
されている。また、トランジスタ２４のゲートと接地電
圧ＶＳＳとの間には、レベル補償用のＮチャネル型ＭＯ
Ｓトランジスタ２６が挿入されている。このトランジス
タ２６のゲートはトランジスタ２３のゲートと共通に接
続されている。
バッファ回路の構成を示す回路図である。入力端子２１
にＰチャネル型ＭＯＳトランジスタ２２、Ｎチャネル型
ＭＯＳトランジスタ２３の両ゲートが接続されている。 これらトランジスタ２２，２３の両ドレインは最終段の
出力プルアップ用のＰチャネル型ＭＯＳトランジスタ２
４のゲートに接続されている。トランジスタ２２，２４
のソースは電源電圧ＶＤＤに接続されている。トランジ
スタ２３のソースと接地電圧ＶＳＳとの間には電流制限
用のＰチャネル型ＭＯＳトランジスタ２５が挿入されて
いる。このトランジスタ２５のゲートとドレインは接続
されている。また、トランジスタ２４のゲートと接地電
圧ＶＳＳとの間には、レベル補償用のＮチャネル型ＭＯ
Ｓトランジスタ２６が挿入されている。このトランジス
タ２６のゲートはトランジスタ２３のゲートと共通に接
続されている。
【００２７】また、入力端子２１にＰチャネル型ＭＯＳ
トランジスタ２７、Ｎチャネル型ＭＯＳトランジスタ２
８の両ゲートが接続されている。これらトランジスタ２
７，２８の両ドレインは最終段の出力プルダウン用のＮ
チャネル型ＭＯＳトランジスタ２９のゲートに接続され
ている。トランジスタ２８，２９のソースは接地電圧Ｖ
ＳＳに接続されている。トランジスタ２７のソースと電
源電圧ＶＤＤとの間には電流制限用のＮチャネル型ＭＯ
Ｓトランジスタ３０が挿入されている。このトランジス
タ３０のゲートとドレインは接続されている。また、ト
ランジスタ２９のゲートと電源電圧ＶＤＤとの間には、
レベル補償用のＰチャネル型ＭＯＳトランジスタ３１が
挿入されている。このトランジスタ３１のゲートはトラ
ンジスタ２７のゲートと共通に接続されている。出力プ
ルアップ用のトランジスタ２４、出力プルダウン用のト
ランジスタ２９の両ドレインは出力端子３２に接続され
ている。
トランジスタ２７、Ｎチャネル型ＭＯＳトランジスタ２
８の両ゲートが接続されている。これらトランジスタ２
７，２８の両ドレインは最終段の出力プルダウン用のＮ
チャネル型ＭＯＳトランジスタ２９のゲートに接続され
ている。トランジスタ２８，２９のソースは接地電圧Ｖ
ＳＳに接続されている。トランジスタ２７のソースと電
源電圧ＶＤＤとの間には電流制限用のＮチャネル型ＭＯ
Ｓトランジスタ３０が挿入されている。このトランジス
タ３０のゲートとドレインは接続されている。また、ト
ランジスタ２９のゲートと電源電圧ＶＤＤとの間には、
レベル補償用のＰチャネル型ＭＯＳトランジスタ３１が
挿入されている。このトランジスタ３１のゲートはトラ
ンジスタ２７のゲートと共通に接続されている。出力プ
ルアップ用のトランジスタ２４、出力プルダウン用のト
ランジスタ２９の両ドレインは出力端子３２に接続され
ている。
【００２８】上記構成では、トランジスタ２５（または
３０）がバックゲートバイアス効果によって、トランジ
スタ２３（または２７）の動作電流を制限するので、こ
のままでは出力用のトランジスタ２４（または２９）
のＶＧＳはＶＳＳ（またはＶＤＤ）レベルに達しなくな
る。そこで、トランジスタ２６（または３１）を設ける
ことによって、トランジスタ２４（または２９） のＶ
ＧＳがＶＳＳ（またはＶＤＤ）レベルとなるように補償
している。このレベル補償用のトランジスタ２６，３１
はチャネル長、チャネル幅等により駆動力が低くなるよ
うに設定されている。
３０）がバックゲートバイアス効果によって、トランジ
スタ２３（または２７）の動作電流を制限するので、こ
のままでは出力用のトランジスタ２４（または２９）
のＶＧＳはＶＳＳ（またはＶＤＤ）レベルに達しなくな
る。そこで、トランジスタ２６（または３１）を設ける
ことによって、トランジスタ２４（または２９） のＶ
ＧＳがＶＳＳ（またはＶＤＤ）レベルとなるように補償
している。このレベル補償用のトランジスタ２６，３１
はチャネル長、チャネル幅等により駆動力が低くなるよ
うに設定されている。
【００２９】図３の回路において入力信号が“Ｈ”レベ
ルから“Ｌ”レベルに変化した場合の動作について説明
する。トランジスタ２４のＶＧＳは速やかに“Ｈ”レベ
ルとなり、トランジスタ２４はオフする。トランジスタ
２９のＶＧＳは、２個のトランジスタ３１，２７のプル
アップ動作により上昇する。しかし、トランジスタ２７
の動作はトランジスタ３０によって電流が制限され、か
つ、トランジスタ３１はもともと駆動力を弱めてあるか
ら、トランジスタ２９のＶＧＳは急激には上昇しない。 このため、初期ノイズとリンギングノイズを小さく抑え
ることができる。
ルから“Ｌ”レベルに変化した場合の動作について説明
する。トランジスタ２４のＶＧＳは速やかに“Ｈ”レベ
ルとなり、トランジスタ２４はオフする。トランジスタ
２９のＶＧＳは、２個のトランジスタ３１，２７のプル
アップ動作により上昇する。しかし、トランジスタ２７
の動作はトランジスタ３０によって電流が制限され、か
つ、トランジスタ３１はもともと駆動力を弱めてあるか
ら、トランジスタ２９のＶＧＳは急激には上昇しない。 このため、初期ノイズとリンギングノイズを小さく抑え
ることができる。
【００３０】また、トランジスタ２７の動作だけではト
ランジスタ３０により電圧がクリップされるため、トラ
ンジスタ２９のＶＧＳをＶＤＤレベルにまで駆動できな
い。このため、出力電圧が“Ｌ”レベルに達した後にト
ランジスタ３１により、トランジスタ２９のＶＧＳがＶ
ＤＤレベルとなるように補償される。入力信号が“Ｌ”
レベルから“Ｈ”レベルに変化した場合についても同様
であり、この図３の回路のノイズも上記図２で示す波形
図のように削減される。
ランジスタ３０により電圧がクリップされるため、トラ
ンジスタ２９のＶＧＳをＶＤＤレベルにまで駆動できな
い。このため、出力電圧が“Ｌ”レベルに達した後にト
ランジスタ３１により、トランジスタ２９のＶＧＳがＶ
ＤＤレベルとなるように補償される。入力信号が“Ｌ”
レベルから“Ｈ”レベルに変化した場合についても同様
であり、この図３の回路のノイズも上記図２で示す波形
図のように削減される。
【００３１】図４はこの発明の第３の実施例のＣＭＯＳ
バッファ回路の構成を示す回路図である。回路構成は上
記図３の回路において、Ｐチャネル型ＭＯＳトランジス
タ２５の代りにＮチャネル型ＭＯＳトランジスタ３３を
設け、また、Ｎチャネル型ＭＯＳトランジスタ３０の代
りにＰチャネル型ＭＯＳトランジスタ３４を設けたもの
である。上記トランジスタ３３，３４はゲートとドレイ
ンが接続されておりダイオードが構成されている。
バッファ回路の構成を示す回路図である。回路構成は上
記図３の回路において、Ｐチャネル型ＭＯＳトランジス
タ２５の代りにＮチャネル型ＭＯＳトランジスタ３３を
設け、また、Ｎチャネル型ＭＯＳトランジスタ３０の代
りにＰチャネル型ＭＯＳトランジスタ３４を設けたもの
である。上記トランジスタ３３，３４はゲートとドレイ
ンが接続されておりダイオードが構成されている。
【００３２】上記トランジスタ３３（または３４）はし
きい値を利用してクランプ回路を構成したものである。 これにより、トランジスタ２３（または２７）の動作が
所定の電圧でクランプされ、トランジスタ２４（または
２９）のＶＧＳを急激に上昇させないようにする。後は
図３と同様に駆動力の低いトランジスタ２６（または３
１）により出力のトランジスタ２４（または２９）のＶ
ＧＳがＶＳＳ（またはＶＤＤ）レベルとなるように補償
される。このため、初期ノイズとリンギングノイズを小
さく抑えることができる。 このような構成では、トランジスタ３３，３４のしきい
値を変化させ、クランプ電圧を調整することも可能であ
る。
きい値を利用してクランプ回路を構成したものである。 これにより、トランジスタ２３（または２７）の動作が
所定の電圧でクランプされ、トランジスタ２４（または
２９）のＶＧＳを急激に上昇させないようにする。後は
図３と同様に駆動力の低いトランジスタ２６（または３
１）により出力のトランジスタ２４（または２９）のＶ
ＧＳがＶＳＳ（またはＶＤＤ）レベルとなるように補償
される。このため、初期ノイズとリンギングノイズを小
さく抑えることができる。 このような構成では、トランジスタ３３，３４のしきい
値を変化させ、クランプ電圧を調整することも可能であ
る。
【００３３】
【発明の効果】以上説明したようにこの発明によれば、
トランジスタのソース，ドレイン間電圧ＶＧＳの波形を
直接コントロールすることにより、電流の変化率が制御
でき、ノイズは確実に削減されるＣＭＯＳ出力バッファ
回路が提供できる。
トランジスタのソース，ドレイン間電圧ＶＧＳの波形を
直接コントロールすることにより、電流の変化率が制御
でき、ノイズは確実に削減されるＣＭＯＳ出力バッファ
回路が提供できる。
【図１】この発明の第１の実施例による構成を示す回路
図。
図。
【図２】図１の回路動作を示す波形図。
【図３】この発明の第２の実施例による構成を示す回路
図。
図。
【図４】この発明の第３の実施例による構成を示す回路
図。
図。
【図５】半導体回路中に通常設けられる従来の出力バッ
ファ回路の動作波形図。
ファ回路の動作波形図。
【図６】従来の出力バッファ回路の構成を示す回路図。
【図７】図６の回路の動作波形図。
【図８】従来の出力バッファ回路の構成を示す回路図。
【図９】図８の回路の動作波形図。
１…入力端子、 ２， ４， ６…Ｐチャネル型ＭＯＳ
トランジスタ、 ３， ５， ７，８…Ｎチャネル型Ｍ
ＯＳトランジスタ、 ９…出力端子。
トランジスタ、 ３， ５， ７，８…Ｎチャネル型Ｍ
ＯＳトランジスタ、 ９…出力端子。
Claims (4)
- 【請求項１】 ＣＭＯＳ回路で構成され信号を出力す
る出力段回路と、入力信号に基づいて前記ＣＭＯＳ回路
に制御信号を供給する前段の回路を構成し、前記ＣＭＯ
Ｓ回路における最終段のＭＯＳトランジスタがオフから
オンするときのゲート，ソース間電圧の変化速度が、こ
のＭＯＳトランジスタがオンからオフするときのゲート
，ソース間電圧の変化速度よりも遅くなるようにする出
力段制御回路とを具備したことを特徴とするＣＭＯＳ出
力バッファ回路。 - 【請求項２】 前記出力段制御回路は前記ＣＭＯＳ回
路における最終段のＭＯＳトランジスタの前段に設けら
れた前記最終段のＭＯＳトランジスタを駆動するプルア
ップ回路とプルダウン回路であり、このプルアップ回路
とプルダウン回路のオン抵抗を調整したことにより前記
最終段のＭＯＳトランジスタのゲート，ソース間電圧の
変化速度が制御されていることを特徴とする請求項１記
載のＣＭＯＳ出力バッファ回路。 - 【請求項３】 前記出力段制御回路は前記ＣＭＯＳ回
路における最終段のＭＯＳトランジスタの前段に設けら
れた前記最終段のＭＯＳトランジスタを駆動するプルア
ップ回路とプルダウン回路であり、このプルアップ回路
とプルダウン回路のどちらかの動作を遅くするために、
ダイオード、トランジスタのしきい値、トランジスタの
バックゲートバイアス効果のうちいずれかを利用してク
ランプ回路が構成されこのクランプ回路が前記プルアッ
プ回路またはプルダウン回路に含まれていることを特徴
とした請求項１記載のＣＭＯＳ出力バッファ回路。 - 【請求項４】 前記クランプ回路を含むプルアップ回
路には、このプルアップ回路がオンのときにオンし、オ
フのときにオフするクランプされない補助的なプルアッ
プ回路が付加されており、前記クランプ回路を含むプル
ダウン回路には、このプルダウン回路がオンのときにオ
ンし、オフのときにオフするクランプされない補助的な
プルダウン回路が付加されていることを特徴とする請求
項３記載のＣＭＯＳ出力バッファ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3002815A JP2567153B2 (ja) | 1991-01-14 | 1991-01-14 | Ｃｍｏｓ出力バッファ回路 |
| US07/814,438 US5216293A (en) | 1991-01-14 | 1991-12-30 | CMOS output buffer with pre-drive circuitry to control slew rate of main drive transistors |
| KR1019920000358A KR950003017B1 (ko) | 1991-01-14 | 1992-01-13 | 저 노이즈 cmos 출력 버퍼 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3002815A JP2567153B2 (ja) | 1991-01-14 | 1991-01-14 | Ｃｍｏｓ出力バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04330822A true JPH04330822A (ja) | 1992-11-18 |
| JP2567153B2 JP2567153B2 (ja) | 1996-12-25 |
Family
ID=11539901
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3002815A Expired - Lifetime JP2567153B2 (ja) | 1991-01-14 | 1991-01-14 | Ｃｍｏｓ出力バッファ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5216293A (ja) |
| JP (1) | JP2567153B2 (ja) |
| KR (1) | KR950003017B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7956646B2 (en) | 2007-02-20 | 2011-06-07 | Fujitsu Semiconductor Limited | Buffer circuit and control method thereof |
Families Citing this family (21)
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| US5477166A (en) * | 1993-04-22 | 1995-12-19 | Benchmarq Microelectronics | Programmable output device with integrated circuit |
| US5367206A (en) * | 1993-06-17 | 1994-11-22 | Advanced Micro Devices, Inc. | Output buffer circuit for a low voltage EPROM |
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| DE69407352T2 (de) * | 1993-06-22 | 1998-06-04 | Philips Electronics Nv | Integrierter Schaltkreis mit Störsignal reduzierender Ausgangsstufe |
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1991
- 1991-01-14 JP JP3002815A patent/JP2567153B2/ja not_active Expired - Lifetime
- 1991-12-30 US US07/814,438 patent/US5216293A/en not_active Expired - Lifetime
-
1992
- 1992-01-13 KR KR1019920000358A patent/KR950003017B1/ko not_active Expired - Fee Related
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|---|---|
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| KR950003017B1 (ko) | 1995-03-29 |
| US5216293A (en) | 1993-06-01 |
| KR920015719A (ko) | 1992-08-27 |
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