JP2000285227A - 情報処理装置とその制御方法 - Google Patents
情報処理装置とその制御方法Info
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- JP2000285227A JP2000285227A JP11094336A JP9433699A JP2000285227A JP 2000285227 A JP2000285227 A JP 2000285227A JP 11094336 A JP11094336 A JP 11094336A JP 9433699 A JP9433699 A JP 9433699A JP 2000285227 A JP2000285227 A JP 2000285227A
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Abstract
(57)【要約】
【課題】 バッテリ動作される携帯型のコンピュータ機
器等の情報処理装置の無駄な消費電力を低減し、バッテ
リ動作時間を長くする。 【解決手段】 ＶＲＡＭに対する描画処理を高速に行う
グラフィックスアクセラレータにおいて、処理すべき描
画コマンドが格納されるＦＩＦＯバッファメモリ内の描
画コマンド格納状況を監視し、ＦＩＦＯバッファメモリ
内が空になり、かつ描画部による描画処理が非実行状態
らなったとき、クロック制御部から描画部へのクロック
信号の供給を停止する。
器等の情報処理装置の無駄な消費電力を低減し、バッテ
リ動作時間を長くする。 【解決手段】 ＶＲＡＭに対する描画処理を高速に行う
グラフィックスアクセラレータにおいて、処理すべき描
画コマンドが格納されるＦＩＦＯバッファメモリ内の描
画コマンド格納状況を監視し、ＦＩＦＯバッファメモリ
内が空になり、かつ描画部による描画処理が非実行状態
らなったとき、クロック制御部から描画部へのクロック
信号の供給を停止する。
Description
【０００１】
【発明の属する技術分野】本発明は、携帯型のコンピュ
ータ機器などの情報処理装置とその制御方法に関する。
ータ機器などの情報処理装置とその制御方法に関する。
【０００２】
【従来の技術】パーソナルコンピュータなどの情報処理
装置では、オペレーティングシステムによって省電力化
のための電力管理が行われている。このオペレーティン
グシステムによる電力管理では、たとえば、システムが
一定時間使用されなかった場合にシステムがスタンバイ
状態と呼ばれるパワーダウンモードにセットされる。こ
のスタンバイ状態では、ＣＰＵの動作クロックを低下
（停止）させたり、ハードディスクの回転を停止させる
などして消費電力の低減化を図っている。
装置では、オペレーティングシステムによって省電力化
のための電力管理が行われている。このオペレーティン
グシステムによる電力管理では、たとえば、システムが
一定時間使用されなかった場合にシステムがスタンバイ
状態と呼ばれるパワーダウンモードにセットされる。こ
のスタンバイ状態では、ＣＰＵの動作クロックを低下
（停止）させたり、ハードディスクの回転を停止させる
などして消費電力の低減化を図っている。
【０００３】ところが、グラフィックスアクセラレータ
等の描画処理を高速化する装置は前記オペレーティング
システムによる電力管理の対象外とされており、上記の
スタンバイ状態時はもちろん、描画処理が実行中である
か否かに拘らず常に一定の高速クロック信号が上記描画
高速化装置に供給されている。
等の描画処理を高速化する装置は前記オペレーティング
システムによる電力管理の対象外とされており、上記の
スタンバイ状態時はもちろん、描画処理が実行中である
か否かに拘らず常に一定の高速クロック信号が上記描画
高速化装置に供給されている。
【０００４】したがって、上記描画高速化装置の電力利
用効率は芳しいものと言えず、特にバッテリ動作時間の
長さが重要なスペックの一つとなっているＰＤＡ（Pers
onalDigital Assistant）等の個人情報機器では、電力
利用効率の改善が強く期待されている。
用効率は芳しいものと言えず、特にバッテリ動作時間の
長さが重要なスペックの一つとなっているＰＤＡ（Pers
onalDigital Assistant）等の個人情報機器では、電力
利用効率の改善が強く期待されている。
【０００５】
【発明が解決しようとする課題】グラフィックスアクセ
ラレータ等の描画高速化装置では、描画処理が実行され
ない期間も高速クロックの供給を受けており、このこと
が電力の無駄な消費にむすびついている。特にバッテリ
で動作される個人情報機器では、前述した描画処理非実
行時の高速クロック供給による無駄な電力消費によって
バッテリ動作時間が縮まってしまうという問題があっ
た。
ラレータ等の描画高速化装置では、描画処理が実行され
ない期間も高速クロックの供給を受けており、このこと
が電力の無駄な消費にむすびついている。特にバッテリ
で動作される個人情報機器では、前述した描画処理非実
行時の高速クロック供給による無駄な電力消費によって
バッテリ動作時間が縮まってしまうという問題があっ
た。
【０００６】本発明はこのような課題を解決するための
もので、描画処理のための高速演算回路の電力消費量を
低減して、バッテリ動作時間を引き延ばすことに寄与す
ることのできる情報処理装置とその制御方法の提供を目
的とする。
もので、描画処理のための高速演算回路の電力消費量を
低減して、バッテリ動作時間を引き延ばすことに寄与す
ることのできる情報処理装置とその制御方法の提供を目
的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、請求項１の発明の情報処理装置は、描画コマンドを
格納する記憶手段と、前記記憶手段より読み出された前
記描画コマンドにより描画用メモリに対する描画処理を
行う描画手段と、前記記憶手段内の前記描画コマンドの
有無および前記描画手段による描画処理の状況に応じ
て、前記描画手段へのクロック信号の供給を制御する手
段とを有することを特徴とする。
に、請求項１の発明の情報処理装置は、描画コマンドを
格納する記憶手段と、前記記憶手段より読み出された前
記描画コマンドにより描画用メモリに対する描画処理を
行う描画手段と、前記記憶手段内の前記描画コマンドの
有無および前記描画手段による描画処理の状況に応じ
て、前記描画手段へのクロック信号の供給を制御する手
段とを有することを特徴とする。
【０００８】請求項２の発明の情報処理装置は、描画コ
マンドを格納する記憶手段と、前記記憶手段より読み出
された前記描画コマンドにより描画用メモリに対する描
画処理を行う描画手段と、前記記憶手段に前記描画コマ
ンドが格納されていない場合で、かつ前記描画手段によ
る描画処理が非実行状態であるとき、前記描画手段への
前記クロック信号の供給を停止する手段とを具備するこ
とを特徴とする。
マンドを格納する記憶手段と、前記記憶手段より読み出
された前記描画コマンドにより描画用メモリに対する描
画処理を行う描画手段と、前記記憶手段に前記描画コマ
ンドが格納されていない場合で、かつ前記描画手段によ
る描画処理が非実行状態であるとき、前記描画手段への
前記クロック信号の供給を停止する手段とを具備するこ
とを特徴とする。
【０００９】請求項３の発明の情報処理装置は、描画コ
マンドを格納する記憶手段と、前記記憶手段より読み出
された前記描画コマンドにより描画用メモリに対する描
画処理を行う描画手段と、前記記憶手段に前記描画コマ
ンドが無い場合若しくは前記記憶手段より読み出された
前記描画コマンドが前記描画手段の動作によらない描画
処理のための描画コマンドである場合で、かつ前記描画
手段による描画処理が非実行状態であるとき、前記描画
手段へのクロック信号の供給を停止する手段とを具備す
ることを特徴とするものである。
マンドを格納する記憶手段と、前記記憶手段より読み出
された前記描画コマンドにより描画用メモリに対する描
画処理を行う描画手段と、前記記憶手段に前記描画コマ
ンドが無い場合若しくは前記記憶手段より読み出された
前記描画コマンドが前記描画手段の動作によらない描画
処理のための描画コマンドである場合で、かつ前記描画
手段による描画処理が非実行状態であるとき、前記描画
手段へのクロック信号の供給を停止する手段とを具備す
ることを特徴とするものである。
【００１０】また、請求項４の発明の情報処理装置の制
御方法は、描画コマンドを格納する記憶部と、この記憶
部より読み出された前記描画コマンドにより描画用メモ
リに対する描画処理を行う描画部とを有する情報処理装
置の制御方法において、前記記憶部に前記描画コマンド
が格納されていない場合で、かつ前記描画部による描画
処理が非実行状態であるとき、前記描画部へのクロック
信号の供給を停止することを特徴とする。
御方法は、描画コマンドを格納する記憶部と、この記憶
部より読み出された前記描画コマンドにより描画用メモ
リに対する描画処理を行う描画部とを有する情報処理装
置の制御方法において、前記記憶部に前記描画コマンド
が格納されていない場合で、かつ前記描画部による描画
処理が非実行状態であるとき、前記描画部へのクロック
信号の供給を停止することを特徴とする。
【００１１】請求項５の発明の情報処理装置の制御方法
は、描画コマンドを格納する記憶部と、この記憶部より
読み出された前記描画コマンドにより描画用メモリに対
する描画処理を行う描画部とを有する情報処理装置の制
御方法において、前記記憶部に前記描画コマンドが無い
場合若しくは前記記憶部より読み出された前記描画コマ
ンドが前記描画部の動作によらない描画処理のための描
画コマンドである場合で、かつ前記描画手段による描画
処理が非実行状態であるとき、前記描画手段へのクロッ
ク信号の供給を停止することを特徴とする。
は、描画コマンドを格納する記憶部と、この記憶部より
読み出された前記描画コマンドにより描画用メモリに対
する描画処理を行う描画部とを有する情報処理装置の制
御方法において、前記記憶部に前記描画コマンドが無い
場合若しくは前記記憶部より読み出された前記描画コマ
ンドが前記描画部の動作によらない描画処理のための描
画コマンドである場合で、かつ前記描画手段による描画
処理が非実行状態であるとき、前記描画手段へのクロッ
ク信号の供給を停止することを特徴とする。
【００１２】以上、本発明によれば、描画処理の非実行
時に描画手段への高速なクロック信号の供給をたとえば
停止するように制御することによって、無駄な電力の消
費量を低減することができ、特にバッテリで動作される
情報処理装置のバッテリ動作時間を長くすることができ
る。
時に描画手段への高速なクロック信号の供給をたとえば
停止するように制御することによって、無駄な電力の消
費量を低減することができ、特にバッテリで動作される
情報処理装置のバッテリ動作時間を長くすることができ
る。
【００１３】
【発明の実施の形態】以下、図面を参照しながら、本発
明の実施形態について詳細に説明する。
明の実施形態について詳細に説明する。
【００１４】図１に、本発明の一実施形態であるＰＤＡ
（Personal Digital Assistant）等の情報処理装置の全
体構成を示す。
（Personal Digital Assistant）等の情報処理装置の全
体構成を示す。
【００１５】同図に示すように、この情報処理装置は、
システムメモリ（ＤＲＡＭ）２０、プロセッサ（Proces
sor ）２１、電源制御回路（Power Control ）２２、Ｍ
ＲＯＭ２３、ＶＲＡＭ２４、キーボードコントローラ
（ＫＢＣ）２５、デバイスコントローラ２６で構成され
ている。
システムメモリ（ＤＲＡＭ）２０、プロセッサ（Proces
sor ）２１、電源制御回路（Power Control ）２２、Ｍ
ＲＯＭ２３、ＶＲＡＭ２４、キーボードコントローラ
（ＫＢＣ）２５、デバイスコントローラ２６で構成され
ている。
【００１６】システムメモリ２０はプログラムやデータ
を記憶してプロセッサ２１のワークエリアとして用いら
れるメモリである。プロセッサ２１はプログラム命令を
解釈し実行する装置である。電源制御回路２２はシステ
ム電源を制御する回路である。ＭＲＯＭ２３はシステム
の基本ソフトウェアが格納されたメモリである。ＶＲＡ
Ｍ２４は表示装置に表示するデータを記憶するメモリで
ある。キーボードコントローラ２５は接続されたキーボ
ードを制御する装置である。
を記憶してプロセッサ２１のワークエリアとして用いら
れるメモリである。プロセッサ２１はプログラム命令を
解釈し実行する装置である。電源制御回路２２はシステ
ム電源を制御する回路である。ＭＲＯＭ２３はシステム
の基本ソフトウェアが格納されたメモリである。ＶＲＡ
Ｍ２４は表示装置に表示するデータを記憶するメモリで
ある。キーボードコントローラ２５は接続されたキーボ
ードを制御する装置である。
【００１７】デバイスコントローラ２６は、バスコント
ローラ（Bus Controller）１、表示コントローラ（ＬＣ
Ｄ／ＣＲＴ Controller)２、グラフィックスアクセラレ
ータ(Accelerator）３、ＵＳＢ（Universal Serial Bu
s）ホストコントローラ４、ＶＲＡＭコントローラ（Ｖ
ＲＡＭ Controller)５、ＰＣＭＣＩＡコントローラ（Ｐ
ＣＭＣＩＡ Controller ）６、スマートメディアコント
ローラ（Smart Media Controller）７、Ｉ／Ｏバスコン
トローラ（Ｉ／Ｏ Bus Controller ）８、レジスタイン
タフェースバス９、ＶＲＡＭインタフェースバス１０、
クロックコントローラ（Clock Controller）１１、割り
込みコントローラ（Interrupt Controller）１２で構成
されている。
ローラ（Bus Controller）１、表示コントローラ（ＬＣ
Ｄ／ＣＲＴ Controller)２、グラフィックスアクセラレ
ータ(Accelerator）３、ＵＳＢ（Universal Serial Bu
s）ホストコントローラ４、ＶＲＡＭコントローラ（Ｖ
ＲＡＭ Controller)５、ＰＣＭＣＩＡコントローラ（Ｐ
ＣＭＣＩＡ Controller ）６、スマートメディアコント
ローラ（Smart Media Controller）７、Ｉ／Ｏバスコン
トローラ（Ｉ／Ｏ Bus Controller ）８、レジスタイン
タフェースバス９、ＶＲＡＭインタフェースバス１０、
クロックコントローラ（Clock Controller）１１、割り
込みコントローラ（Interrupt Controller）１２で構成
されている。
【００１８】バスコントローラ１はデバイスコントロー
ラ２６の内部バスを制御する装置である。表示コントロ
ーラ２はＬＣＤパネルやＣＲＴ等の表示装置の表示を制
御する装置である。グラフィックスアクセラレータ３は
描画処理を高速化するための補助演算を行う装置であ
る。ＵＳＢホストコントローラ４は接続されたＵＳＢデ
バイスを制御する装置である。ＶＲＡＭコントローラ５
はＶＲＡＭ２４を制御する装置である。ＰＣＭＣｌＡコ
ントローラ６はＰＣＭＣｌＡ（Personal Computer Memo
ry Card Inernational Association）準拠のＰＣカード
とのインタフェースを受け持つコントローラである。ス
マートメディアコントローラ７は接続されたフラッシュ
メモリの制御を行うコントローラである。Ｉ／Ｏバスコ
ントローラ８はキーボードコントローラ２５や接続され
た拡張デバイスの制御を行うコントローラである。レジ
スタインタフェースバス９は内部レジスタのアクセス等
に用いられる内部バスである。ＶＲＡＭインタフェース
バス１０はＶＲＡＭ２４をアクセスするデバイスを接続
するバスである。クロックコントローラ１１はクロック
ソースの選択やクロックゲートを行うコントローラであ
る。割り込みコントローラ１２は割り込み要因を識別し
てその有効／無効の制御を行うコントローラである。
ラ２６の内部バスを制御する装置である。表示コントロ
ーラ２はＬＣＤパネルやＣＲＴ等の表示装置の表示を制
御する装置である。グラフィックスアクセラレータ３は
描画処理を高速化するための補助演算を行う装置であ
る。ＵＳＢホストコントローラ４は接続されたＵＳＢデ
バイスを制御する装置である。ＶＲＡＭコントローラ５
はＶＲＡＭ２４を制御する装置である。ＰＣＭＣｌＡコ
ントローラ６はＰＣＭＣｌＡ（Personal Computer Memo
ry Card Inernational Association）準拠のＰＣカード
とのインタフェースを受け持つコントローラである。ス
マートメディアコントローラ７は接続されたフラッシュ
メモリの制御を行うコントローラである。Ｉ／Ｏバスコ
ントローラ８はキーボードコントローラ２５や接続され
た拡張デバイスの制御を行うコントローラである。レジ
スタインタフェースバス９は内部レジスタのアクセス等
に用いられる内部バスである。ＶＲＡＭインタフェース
バス１０はＶＲＡＭ２４をアクセスするデバイスを接続
するバスである。クロックコントローラ１１はクロック
ソースの選択やクロックゲートを行うコントローラであ
る。割り込みコントローラ１２は割り込み要因を識別し
てその有効／無効の制御を行うコントローラである。
【００１９】図２に、グラフィックスアクセラレータ３
の構成を示す。
の構成を示す。
【００２０】同図に示すように、グラフィックスアクセ
ラレータ３は、クロック制御部３−１、アクセラレータ
制御部３−２、メモリ調停部３−４、ＦＩＦＯバッファ
メモリ３−５および描画部３−１０から構成される。
ラレータ３は、クロック制御部３−１、アクセラレータ
制御部３−２、メモリ調停部３−４、ＦＩＦＯバッファ
メモリ３−５および描画部３−１０から構成される。
【００２１】アクセラレータ制御部３−２は、マイクロ
プロセッサ２１から発行された描画コマンドを受け、受
けた描画コマンドをメモリ調停部３−４を介してＦＩＦ
Ｏバッファメモリ３−５に書込む。また、アクセラレー
タ制御部３−２は、ＦＩＦＯバッファメモリ３−５から
メモリ調停部３−４を通じて描画コマンドを読み出し、
描画部３−１０に伝送する。また、アクセラレータ制御
部３−２はＦＩＦＯバッファメモリ３−５に描画コマン
ドが格納されていない状況を検出して、この描画コマン
ドが格納されていない状況を検出したときクロック制御
部３−１へ描画コマンドがないことを信号３−６で通知
する。
プロセッサ２１から発行された描画コマンドを受け、受
けた描画コマンドをメモリ調停部３−４を介してＦＩＦ
Ｏバッファメモリ３−５に書込む。また、アクセラレー
タ制御部３−２は、ＦＩＦＯバッファメモリ３−５から
メモリ調停部３−４を通じて描画コマンドを読み出し、
描画部３−１０に伝送する。また、アクセラレータ制御
部３−２はＦＩＦＯバッファメモリ３−５に描画コマン
ドが格納されていない状況を検出して、この描画コマン
ドが格納されていない状況を検出したときクロック制御
部３−１へ描画コマンドがないことを信号３−６で通知
する。
【００２２】描画部３−１０は、アクセラレータ制御部
３−２より与えられた描画コマンドに基づいて描画処理
を実行する。また、描画部３−１０は描画処理の実行中
に信号３−７をアサートして、描画処理を実行中である
ことをクロック制御部３−１へ伝え、描画処理が終了す
ると同信号３−７をデアサートしてクロック制御部３−
１に描画処理の完了を通知する。
３−２より与えられた描画コマンドに基づいて描画処理
を実行する。また、描画部３−１０は描画処理の実行中
に信号３−７をアサートして、描画処理を実行中である
ことをクロック制御部３−１へ伝え、描画処理が終了す
ると同信号３−７をデアサートしてクロック制御部３−
１に描画処理の完了を通知する。
【００２３】クロック制御部３−１は、描画部３−１０
に対して描画処理用クロックを供給する。クロック制御
部３−１は、アクセラレータ制御部３−２より描画コマ
ンドがないことを示す信号３−６を受信し、かつ描画部
３−１０から発生される信号３−７がデアサートされた
とき、描画部３−１０への描画処理用クロックの供給を
停止するように動作する。
に対して描画処理用クロックを供給する。クロック制御
部３−１は、アクセラレータ制御部３−２より描画コマ
ンドがないことを示す信号３−６を受信し、かつ描画部
３−１０から発生される信号３−７がデアサートされた
とき、描画部３−１０への描画処理用クロックの供給を
停止するように動作する。
【００２４】次に、このグラフィックスアクセラレータ
３の動作について説明する。
３の動作について説明する。
【００２５】マイクロプロセッサ２１から発行された描
画コマンドは、アクセラレータ制御部３−２の制御もと
メモリ調停部３−４によって指定されたＦＩＦＯバッフ
ァメモリ３−５の空き領域へ書込まれる。描画コマンド
がＦＩＦＯバッファメモリ３−５に書込まれると、アク
セラレータ制御部３−２はＦＩＦＯバッファメモリ３−
５に描画コマンドがあることを信号３−６によってクロ
ック制御部３−１に通知するとともに、メモリ調停部３
−４に対しＦＩＦＯバッファメモリ３−５からの描画コ
マンドの読出しを要求する。
画コマンドは、アクセラレータ制御部３−２の制御もと
メモリ調停部３−４によって指定されたＦＩＦＯバッフ
ァメモリ３−５の空き領域へ書込まれる。描画コマンド
がＦＩＦＯバッファメモリ３−５に書込まれると、アク
セラレータ制御部３−２はＦＩＦＯバッファメモリ３−
５に描画コマンドがあることを信号３−６によってクロ
ック制御部３−１に通知するとともに、メモリ調停部３
−４に対しＦＩＦＯバッファメモリ３−５からの描画コ
マンドの読出しを要求する。
【００２６】アクセラレータ制御部３−２から描画コマ
ンドを読出すよう要求されたメモリ調停部３−４は、Ｆ
ＩＦＯバッファメモリ３−５から順次描画コマンドを読
出し、アクセラレータ制御部３−２へその描画コマンド
を渡す。また、このときアクセラレータ制御部３−２に
よってその描画コマンドが解読され、コマンド内の描画
データに関するパラメータが図示しない内部レジスタに
セットされる。
ンドを読出すよう要求されたメモリ調停部３−４は、Ｆ
ＩＦＯバッファメモリ３−５から順次描画コマンドを読
出し、アクセラレータ制御部３−２へその描画コマンド
を渡す。また、このときアクセラレータ制御部３−２に
よってその描画コマンドが解読され、コマンド内の描画
データに関するパラメータが図示しない内部レジスタに
セットされる。
【００２７】一方、クロック制御部３−１は、アクセラ
レータ制御部３−２から信号３−６で、ＦＩＦＯバッフ
ァメモリ３−５に描画コマンドがあることの通知を受け
た場合、描画部３−１０に描画処理用のクロック３−９
を供給する。
レータ制御部３−２から信号３−６で、ＦＩＦＯバッフ
ァメモリ３−５に描画コマンドがあることの通知を受け
た場合、描画部３−１０に描画処理用のクロック３−９
を供給する。
【００２８】描画部３−１０は、アクセラレータ制御部
３−２内の図示しない内部レジスタを参照してＶＲＡＭ
２４への描画処理を行う。描画部３−１０は、この描画
処理を行っている間、信号３−７をアサートして描画実
行中であることをクロック制御部３−１に通知する。描
画処理が終了すると、描画部３−１０は信号３−７をデ
アサートして描画処理が終了したことをクロック制御部
３−１に伝える。
３−２内の図示しない内部レジスタを参照してＶＲＡＭ
２４への描画処理を行う。描画部３−１０は、この描画
処理を行っている間、信号３−７をアサートして描画実
行中であることをクロック制御部３−１に通知する。描
画処理が終了すると、描画部３−１０は信号３−７をデ
アサートして描画処理が終了したことをクロック制御部
３−１に伝える。
【００２９】さらに、アクセラレータ制御部３−２は、
ＦＩＦＯバッファメモリ３−５内の描画コマンドがすべ
て消費されて無くなったことを確認すると、クロック制
御部３−１に伝える信号３−６をデアサートする。
ＦＩＦＯバッファメモリ３−５内の描画コマンドがすべ
て消費されて無くなったことを確認すると、クロック制
御部３−１に伝える信号３−６をデアサートする。
【００３０】かくして、クロック制御部３−１は、描画
部３−１０の信号３−７がデアサートされ、かつアクセ
ラレータ制御部３−２の信号３−６がデアサートされる
と、描画部３−１０へのクロック信号３−９の供給を停
止する。
部３−１０の信号３−７がデアサートされ、かつアクセ
ラレータ制御部３−２の信号３−６がデアサートされる
と、描画部３−１０へのクロック信号３−９の供給を停
止する。
【００３１】以上説明したように、本実施形態では、Ｆ
ＩＦＯバッファメモリ３−５内の描画コマンドがなくな
ってそれを示す信号３−６がデアサートされ、かつ描画
部３−１０が描画処理を終了し、描画部３−１０が実行
中であることを示す信号３−７がデアサートされると、
すなわち、描画部３−１０がアイドル状態の期間は、こ
の描画部３−１０へのクロック３−９の供給を停止する
ようにしたことによって、描画部３−１０の消費電力を
低減することができる。
ＩＦＯバッファメモリ３−５内の描画コマンドがなくな
ってそれを示す信号３−６がデアサートされ、かつ描画
部３−１０が描画処理を終了し、描画部３−１０が実行
中であることを示す信号３−７がデアサートされると、
すなわち、描画部３−１０がアイドル状態の期間は、こ
の描画部３−１０へのクロック３−９の供給を停止する
ようにしたことによって、描画部３−１０の消費電力を
低減することができる。
【００３２】なお、この実施形態では、ＦＩＦＯバッフ
ァメモリ３−５内の描画コマンドがなくなるとクロック
制御部３−１への信号３−６がデアサートされるものと
したが、ＦＩＦＯバッファメモリ３−５内の描画コマン
ドが存在していても、これが描画部３−１０で描画処理
を実行させるコマンド以外のコマンドならば、前記と同
様にクロック制御部３−１への信号３−６がデアサート
されるようにしてもよい。
ァメモリ３−５内の描画コマンドがなくなるとクロック
制御部３−１への信号３−６がデアサートされるものと
したが、ＦＩＦＯバッファメモリ３−５内の描画コマン
ドが存在していても、これが描画部３−１０で描画処理
を実行させるコマンド以外のコマンドならば、前記と同
様にクロック制御部３−１への信号３−６がデアサート
されるようにしてもよい。
【００３３】次に、本発明にかかるグラフィックスアク
セラレータの他の実施形態を図３により説明する。
セラレータの他の実施形態を図３により説明する。
【００３４】同図に示すグラフィックスアクセラレータ
１３において、アクセラレータ制御部１３−２は、ＦＩ
ＦＯバッファメモリ１３−５から読出されたコマンドが
描画部１３−１０による描画処理のための実行コマンド
であるかどうかを監視し、実行コマンドでない場合には
クロック制御部１３−１に出力する信号１３−６をデア
サートする。
１３において、アクセラレータ制御部１３−２は、ＦＩ
ＦＯバッファメモリ１３−５から読出されたコマンドが
描画部１３−１０による描画処理のための実行コマンド
であるかどうかを監視し、実行コマンドでない場合には
クロック制御部１３−１に出力する信号１３−６をデア
サートする。
【００３５】すなわち、描画コマンドには、ＶＲＡＭ２
４に対して描画動作を行うための実行コマンドと、ＶＲ
ＡＭ２４に対して描画動作を行わずパラメータの設定だ
けを行うための非実行コマンドがある。本実施形態のア
クセラレータ制御部１３−２は、この実行コマンドと非
実行コマンドとを判別してクロック制御部１３−１に出
力する信号１３−６の状態を切り替える。
４に対して描画動作を行うための実行コマンドと、ＶＲ
ＡＭ２４に対して描画動作を行わずパラメータの設定だ
けを行うための非実行コマンドがある。本実施形態のア
クセラレータ制御部１３−２は、この実行コマンドと非
実行コマンドとを判別してクロック制御部１３−１に出
力する信号１３−６の状態を切り替える。
【００３６】次に、このグラフィックスアクセラレータ
１３の動作を説明する。
１３の動作を説明する。
【００３７】マイクロプロセッサ２１から発行された描
画コマンドは、アクセラレータ制御部１３−２の制御も
とメモリ調停部１３−４によって指定されたＦＩＦＯバ
ッファメモリ１３−５の空き領域へ書込まれる。描画コ
マンドがＦＩＦＯバッファメモリ１３−５に書込まれる
と、アクセラレータ制御部１３−２はＦＩＦＯバッファ
メモリ１３−５に描画コマンドがあることを信号１３−
６によってクロック制御部１３−１に通知するととも
に、メモリ調停部１３−４に対しＦＩＦＯバッファメモ
リ１３−５からの描画コマンドの読出しを要求する。
画コマンドは、アクセラレータ制御部１３−２の制御も
とメモリ調停部１３−４によって指定されたＦＩＦＯバ
ッファメモリ１３−５の空き領域へ書込まれる。描画コ
マンドがＦＩＦＯバッファメモリ１３−５に書込まれる
と、アクセラレータ制御部１３−２はＦＩＦＯバッファ
メモリ１３−５に描画コマンドがあることを信号１３−
６によってクロック制御部１３−１に通知するととも
に、メモリ調停部１３−４に対しＦＩＦＯバッファメモ
リ１３−５からの描画コマンドの読出しを要求する。
【００３８】アクセラレータ制御部１３−２から描画コ
マンドを読出すよう要求されたメモリ調停部１３−４
は、ＦＩＦＯバッファメモリ１３−５から順次描画コマ
ンドを読出し、アクセラレータ制御部１３−２へその描
画コマンドを渡す。また、このときアクセラレータ制御
部１３−２によってその描画コマンドが解読され、この
描画コマンドが実行コマンドであるか非実行コマンドで
あるかが判別される。描画コマンドが実行コマンドであ
る場合、コマンド内の描画データに関するパラメータが
図示しない内部レジスタにセットされる。
マンドを読出すよう要求されたメモリ調停部１３−４
は、ＦＩＦＯバッファメモリ１３−５から順次描画コマ
ンドを読出し、アクセラレータ制御部１３−２へその描
画コマンドを渡す。また、このときアクセラレータ制御
部１３−２によってその描画コマンドが解読され、この
描画コマンドが実行コマンドであるか非実行コマンドで
あるかが判別される。描画コマンドが実行コマンドであ
る場合、コマンド内の描画データに関するパラメータが
図示しない内部レジスタにセットされる。
【００３９】一方、クロック制御部１３−１は、アクセ
ラレータ制御部１３−２から信号１３−６で、ＦＩＦＯ
バッファメモリ１３−５に描画コマンドがあることの通
知を受けた場合、描画部１３−１０に描画処理用のクロ
ック１３−９を供給する。
ラレータ制御部１３−２から信号１３−６で、ＦＩＦＯ
バッファメモリ１３−５に描画コマンドがあることの通
知を受けた場合、描画部１３−１０に描画処理用のクロ
ック１３−９を供給する。
【００４０】描画部１３−１０は、アクセラレータ制御
部１３−２内の図示しない内部レジスタを参照してＶＲ
ＡＭ２４への描画処理を行う。描画部１３−１０は、こ
の描画処理を行っている間、信号３−７をアサートして
描画実行中であることをクロック制御部１３−１に通知
する。描画処理が終了すると、描画部１３−１０は信号
１３−７をデアサートして描画処理が終了したことをク
ロック制御部１３−１に伝える。
部１３−２内の図示しない内部レジスタを参照してＶＲ
ＡＭ２４への描画処理を行う。描画部１３−１０は、こ
の描画処理を行っている間、信号３−７をアサートして
描画実行中であることをクロック制御部１３−１に通知
する。描画処理が終了すると、描画部１３−１０は信号
１３−７をデアサートして描画処理が終了したことをク
ロック制御部１３−１に伝える。
【００４１】さらに、アクセラレータ制御部１３−２
は、ＦＩＦＯバッファメモリ１３−５内の描画コマンド
がすべて消費されて無くなったことを確認すると、クロ
ック制御部１３−１に伝える信号１３−６をデアサート
する。
は、ＦＩＦＯバッファメモリ１３−５内の描画コマンド
がすべて消費されて無くなったことを確認すると、クロ
ック制御部１３−１に伝える信号１３−６をデアサート
する。
【００４２】かくして、クロック制御部１３−１は、描
画部１３−１０の信号１３−７がデアサートされ、かつ
アクセラレータ制御部１３−２の信号１３−６がデアサ
ートされると、描画部１３−１０へのクロック信号１３
−９の供給を停止する。
画部１３−１０の信号１３−７がデアサートされ、かつ
アクセラレータ制御部１３−２の信号１３−６がデアサ
ートされると、描画部１３−１０へのクロック信号１３
−９の供給を停止する。
【００４３】また、アクセラレータ制御部１３−２は、
ＦＩＦＯバッファメモリ１３−５から読み出された描画
コマンドが非実行コマンドであることを判別した場合
は、描画処理に必要なパラメータをレジスタに設定する
処理のみを行い、クロック制御部１３−１への信号１３
−６をデアサートする。したがって、クロック制御部１
３−１は、ＦＩＦＯバッファメモリ１３−５に描画コマ
ンドが無くなった場合と同様に、描画部１３−１０の信
号１３−７がデアサートされ、かつアクセラレータ制御
部１３−２の信号１３−６がデアサートされたときに、
描画部１３−１０へのクロック信号１３−９の供給を停
止する。
ＦＩＦＯバッファメモリ１３−５から読み出された描画
コマンドが非実行コマンドであることを判別した場合
は、描画処理に必要なパラメータをレジスタに設定する
処理のみを行い、クロック制御部１３−１への信号１３
−６をデアサートする。したがって、クロック制御部１
３−１は、ＦＩＦＯバッファメモリ１３−５に描画コマ
ンドが無くなった場合と同様に、描画部１３−１０の信
号１３−７がデアサートされ、かつアクセラレータ制御
部１３−２の信号１３−６がデアサートされたときに、
描画部１３−１０へのクロック信号１３−９の供給を停
止する。
【００４４】以上説明したように、本実施形態では、Ｆ
ＩＦＯバッファメモリ１３−５内の描画コマンドが無く
なった場合若しくはＦＩＦＯバッファメモリ１３−５よ
り読み出された描画コマンドが描画部１３−１０の動作
によらない描画処理のための描画コマンド（非実行コマ
ンド）である場合で、かつ描画部１３−１０による描画
処理が非実行状態であるとき、クロック制御部１３−１
から描画部１３−１０へのクロック信号の供給を停止す
ることによって、描画部３−１０の消費電力を低減する
ことができる。
ＩＦＯバッファメモリ１３−５内の描画コマンドが無く
なった場合若しくはＦＩＦＯバッファメモリ１３−５よ
り読み出された描画コマンドが描画部１３−１０の動作
によらない描画処理のための描画コマンド（非実行コマ
ンド）である場合で、かつ描画部１３−１０による描画
処理が非実行状態であるとき、クロック制御部１３−１
から描画部１３−１０へのクロック信号の供給を停止す
ることによって、描画部３−１０の消費電力を低減する
ことができる。
【００４５】
【発明の効果】以上詳細に説明したように、本発明によ
れば、描画処理の非実行時に描画手段への高速なクロッ
ク信号の供給をたとえば停止するように制御することに
よって、無駄な電力の消費量を低減することができ、特
にバッテリで動作される情報処理装置のバッテリ動作時
間を長くすることができる。
れば、描画処理の非実行時に描画手段への高速なクロッ
ク信号の供給をたとえば停止するように制御することに
よって、無駄な電力の消費量を低減することができ、特
にバッテリで動作される情報処理装置のバッテリ動作時
間を長くすることができる。
【図１】本発明の一実施形態である情報処理装置の全体
の構成を示すブロック図である。
の構成を示すブロック図である。
【図２】図１のグラフィックスアクセラレータの構成を
示すブロック図である。
示すブロック図である。
【図３】本発明の他の実施形態のグラフィックスアクセ
ラレータの構成を示すブロック図である。
ラレータの構成を示すブロック図である。
１・・・バスコントローラ ２・・・表示コントローラ ３・・・グラフィックスアクセラレータ ３−１・・・クロック制御部 ３−２・・・アクセラレータ制御部 ３−４・・・メモリ調停部 ３−５・・・ＦＩＦＯバッファメモリ ３−１０・・描画部 ４・・・ＵＳＢホストコントローラ ５・・・ＶＲＡＭコントローラ ６・・・ＰＣＭＣＩＡコントローラ ７・・・スマートメディアコントローラ ８・・・Ｉ／Ｏバスコントローラ ９・・・レジスタインタフェースバス １０・・・ＶＲＡＭインタフェースバス １１・・・クロックコントローラ １２・・・割り込みコントローラ ２０・・・システムメモリ ２１・・・マイクロプロセッサ ２４・・・ＶＲＡＭ ２６・・・デバイスコントローラ
フロントページの続き (72)発明者 村野 義明 東京都青梅市新町３丁目３番地の１ 東芝 コンピュータエンジニアリング株式会社内 Ｆターム(参考） 5B057 CH11 CH18 5B069 AA01 BB13 BC02 LA16 5B079 BA12 BB10 BC01
Claims (5)
- 【請求項１】 描画コマンドを格納する記憶手段と、 前記記憶手段より読み出された前記描画コマンドにより
描画用メモリに対する描画処理を行う描画手段と、 前記記憶手段内の前記描画コマンドの有無および前記描
画手段による描画処理の状況に応じて、前記描画手段へ
のクロック信号の供給を制御する手段とを有することを
特徴とする情報処理装置。 - 【請求項２】 描画コマンドを格納する記憶手段と、 前記記憶手段より読み出された前記描画コマンドにより
描画用メモリに対する描画処理を行う描画手段と、 前記記憶手段に前記描画コマンドが格納されていない場
合で、かつ前記描画手段による描画処理が非実行状態で
あるとき、前記描画手段への前記クロック信号の供給を
停止する手段とを具備することを特徴とする情報処理装
置。 - 【請求項３】 描画コマンドを格納する記憶手段と、 前記記憶手段より読み出された前記描画コマンドにより
描画用メモリに対する描画処理を行う描画手段と、 前記記憶手段に前記描画コマンドが無い場合若しくは前
記記憶手段より読み出された前記描画コマンドが前記描
画手段の動作によらない描画処理のための描画コマンド
である場合で、かつ前記描画手段による描画処理が非実
行状態であるとき、前記描画手段へのクロック信号の供
給を停止する手段とを具備することを特徴とする情報処
理装置。 - 【請求項４】 描画コマンドを格納する記憶部と、この
記憶部より読み出された前記描画コマンドにより描画用
メモリに対する描画処理を行う描画部とを有する情報処
理装置の制御方法において、 前記記憶部に前記描画コマンドが格納されていない場合
で、かつ前記描画部による描画処理が非実行状態である
とき、前記描画部へのクロック信号の供給を停止するこ
とを特徴とする情報処理装置の制御方法。 - 【請求項５】 描画コマンドを格納する記憶部と、この
記憶部より読み出された前記描画コマンドにより描画用
メモリに対する描画処理を行う描画部とを有する情報処
理装置の制御方法において、 前記記憶部に前記描画コマンドが無い場合若しくは前記
記憶部より読み出された前記描画コマンドが前記描画部
の動作によらない描画処理のための描画コマンドである
場合で、かつ前記描画手段による描画処理が非実行状態
であるとき、前記描画手段へのクロック信号の供給を停
止することを特徴とする情報処理装置の制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11094336A JP2000285227A (ja) | 1999-03-31 | 1999-03-31 | 情報処理装置とその制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11094336A JP2000285227A (ja) | 1999-03-31 | 1999-03-31 | 情報処理装置とその制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000285227A true JP2000285227A (ja) | 2000-10-13 |
Family
ID=14107453
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11094336A Withdrawn JP2000285227A (ja) | 1999-03-31 | 1999-03-31 | 情報処理装置とその制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000285227A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7263622B2 (en) | 2003-07-30 | 2007-08-28 | Sony Computer Entertainment Inc. | Power-saving device for controlling circuit operation, and information processing apparatus |
| JP2007293852A (ja) * | 2006-04-20 | 2007-11-08 | Nvidia Corp | ディスプレイサブシステム用のワークベース型クロック管理 |
| JP2009003807A (ja) * | 2007-06-22 | 2009-01-08 | Fujitsu Ltd | マイクロプロセッサ |
| JP2009267546A (ja) * | 2008-04-23 | 2009-11-12 | Nec Corp | 情報通信機器、低消費電力回路及びそれらに用いる消費電力削減方法 |
-
1999
- 1999-03-31 JP JP11094336A patent/JP2000285227A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7263622B2 (en) | 2003-07-30 | 2007-08-28 | Sony Computer Entertainment Inc. | Power-saving device for controlling circuit operation, and information processing apparatus |
| JP2007293852A (ja) * | 2006-04-20 | 2007-11-08 | Nvidia Corp | ディスプレイサブシステム用のワークベース型クロック管理 |
| JP2009003807A (ja) * | 2007-06-22 | 2009-01-08 | Fujitsu Ltd | マイクロプロセッサ |
| JP2009267546A (ja) * | 2008-04-23 | 2009-11-12 | Nec Corp | 情報通信機器、低消費電力回路及びそれらに用いる消費電力削減方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060606 |