JP2000285686A - 不揮発性メモリの書き込み回路 - Google Patents
不揮発性メモリの書き込み回路Info
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- 239000000872 buffer Substances 0.000 claims abstract description 40
- 238000001514 detection method Methods 0.000 claims description 17
- 238000013500 data storage Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 1
- 238000010926 purge Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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Abstract
(57)【要約】
【課題】 誤書き換えを防止する。
【解決手段】 フラッシュメモリ１における所定１ブロ
ックの内容を書き換える場合、ページバッファ５、６の
各アドレスに１対１に対応するフラグ回路７内部の１２
８個のフラグの状態をフラグ検出回路８で検出する。即
ち、全フラグが予め定められた論理値に変化していない
場合、フラグ検出回路８からの論理値「０」の検出信号
ＩＤＡＬＬに従い、制御部９は書き換え動作を再実行さ
せる。これにより、データ書き換えを確実に実現でき
る。
ックの内容を書き換える場合、ページバッファ５、６の
各アドレスに１対１に対応するフラグ回路７内部の１２
８個のフラグの状態をフラグ検出回路８で検出する。即
ち、全フラグが予め定められた論理値に変化していない
場合、フラグ検出回路８からの論理値「０」の検出信号
ＩＤＡＬＬに従い、制御部９は書き換え動作を再実行さ
せる。これにより、データ書き換えを確実に実現でき
る。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性メモリの
書き込み回路に関する。
書き込み回路に関する。
【０００２】
【従来の技術】図２は不揮発性メモリの書き込み回路を
示す一般ブロック図である。
示す一般ブロック図である。
【０００３】図２において、フラッシュメモリ（１０
１）はデータの電気消去及びデータの書き込み読み出し
が可能な不揮発性の特性を有し、マイクロコンピュータ
のプログラムメモリ、データメモリ等に使用される。フ
ラッシュメモリ（１０１）は一定記憶容量の複数ブロッ
ク１〜ｎに分割され、各ブロック単位でデータ書き換え
動作を実行する構造である。例えば、フラッシュメモリ
（１０１）の１ブロックは１２８バイト（＝１ページ）
である。ページバッファ（１０２）はフラッシュメモリ
（１０１）の１ブロック分の記憶容量を有する。ページ
バッファ（１０２）は、フラッシュメモリ（１０１）の
予め定められた１ブロックの内容を書き換える際、１２
８バイト分の新規データが格納される。
１）はデータの電気消去及びデータの書き込み読み出し
が可能な不揮発性の特性を有し、マイクロコンピュータ
のプログラムメモリ、データメモリ等に使用される。フ
ラッシュメモリ（１０１）は一定記憶容量の複数ブロッ
ク１〜ｎに分割され、各ブロック単位でデータ書き換え
動作を実行する構造である。例えば、フラッシュメモリ
（１０１）の１ブロックは１２８バイト（＝１ページ）
である。ページバッファ（１０２）はフラッシュメモリ
（１０１）の１ブロック分の記憶容量を有する。ページ
バッファ（１０２）は、フラッシュメモリ（１０１）の
予め定められた１ブロックの内容を書き換える際、１２
８バイト分の新規データが格納される。
【０００４】１ブロック単位で全内容を書き換える場
合、パージバッファ（１０２）の全バイトに対し外部Ｐ
ＲＯＭライタ等から１２８バイトの新規データを格納す
る（ステップ１）。フラッシュメモリ（１０１）のｎブ
ロックのうち書き換え対象である所定１ブロックの全内
容を消去する（ステップ２）。フラッシュメモリ（１０
１）の所定１ブロックに対しページバッファ（１０２）
の１２８バイト分の新規データを書き込む（ステップ
３）。という３個の処理ステップを実行する必要があ
る。
合、パージバッファ（１０２）の全バイトに対し外部Ｐ
ＲＯＭライタ等から１２８バイトの新規データを格納す
る（ステップ１）。フラッシュメモリ（１０１）のｎブ
ロックのうち書き換え対象である所定１ブロックの全内
容を消去する（ステップ２）。フラッシュメモリ（１０
１）の所定１ブロックに対しページバッファ（１０２）
の１２８バイト分の新規データを書き込む（ステップ
３）。という３個の処理ステップを実行する必要があ
る。
【０００５】
【発明が解決しようとする課題】しかし、従来はページ
バッファ（１０２）の格納状態を確認する手段がない。
即ち、何らかの要因が作用し、ページバッファ（１０
２）に対し１２８バイトの新規データを全て格納できな
かった場合でも、この状態を検出する術がない。従っ
て、フラッシュメモリ（１０１）の書き換え対象ブロッ
クに対し使用者の意志と異なるデータを書き込んでしま
う不都合があった。
バッファ（１０２）の格納状態を確認する手段がない。
即ち、何らかの要因が作用し、ページバッファ（１０
２）に対し１２８バイトの新規データを全て格納できな
かった場合でも、この状態を検出する術がない。従っ
て、フラッシュメモリ（１０１）の書き換え対象ブロッ
クに対し使用者の意志と異なるデータを書き込んでしま
う不都合があった。
【０００６】
【課題を解決するための手段】本発明は、前記問題点を
解決する為に創作されたものであり、データの電気消去
及びデータの書き込み読み出しが可能な特性を有し、一
定記憶容量の複数ブロックから成る不揮発性メモリと、
前記不揮発性メモリを構成する１ブロック分の格納容量
を有し、所定１ブロックの書き換えデータを格納するバ
ッファ回路と、前記バッファ回路を構成する各アドレス
に１対１に対応するフラグを有し、前記バッファ回路に
おける前記書き換えデータ格納済みアドレスに対応する
フラグを予め定められた論理値に設定するフラグ回路
と、前記フラグ回路の状態を検出するフラグ検出回路
と、前記バッファ回路の全アドレスの書き換えが実行さ
れなかった時の前記フラグ検出回路の検出結果に従い、
前記バッファ回路の全アドレスに対するデータ格納動作
を再実行させる制御回路と、 を備えたことを特徴とす
る。
解決する為に創作されたものであり、データの電気消去
及びデータの書き込み読み出しが可能な特性を有し、一
定記憶容量の複数ブロックから成る不揮発性メモリと、
前記不揮発性メモリを構成する１ブロック分の格納容量
を有し、所定１ブロックの書き換えデータを格納するバ
ッファ回路と、前記バッファ回路を構成する各アドレス
に１対１に対応するフラグを有し、前記バッファ回路に
おける前記書き換えデータ格納済みアドレスに対応する
フラグを予め定められた論理値に設定するフラグ回路
と、前記フラグ回路の状態を検出するフラグ検出回路
と、前記バッファ回路の全アドレスの書き換えが実行さ
れなかった時の前記フラグ検出回路の検出結果に従い、
前記バッファ回路の全アドレスに対するデータ格納動作
を再実行させる制御回路と、 を備えたことを特徴とす
る。
【０００７】
【発明の実施の形態】本発明の詳細を図面に従って具体
的に説明する。
的に説明する。
【０００８】図１は本発明の不揮発性メモリの書き込み
回路を示すブロック図である。
回路を示すブロック図である。
【０００９】図１において、フラッシュメモリ（１）
は、データを特定ブロック単位で電気消去でき且つデー
タを繰り返し書き込み及び読み出しできる不揮発性の特
性を有し、各々第１記憶領域（１ａ：LEFT ARRAY）及
び第２記憶領域（１ｂ：RIGHTARRAY）に均等分割され
る。フラッシュメモリ（１）にはマイクロコンピュータ
を各種論理演算動作させる為のプログラムデータ、テー
ブルデータ等が記憶される。フラッシュメモリ（１）の
第１及び第２記憶領域（１ａ）（１ｂ）は、例えば全記
憶容量が各々６４Ｋバイト（１ワード＝８ビットを表す
単位）で構成され、６４バイト単位の偶数ブロックＥＶ
ＥＮと奇数ブロックＯＤＤを交互に繰り返すものである
（偶数ブロックＥＶＥＮは０，２，４…番目、奇数ブロ
ックＯＤＤは１，３，５…番目を表す）。
は、データを特定ブロック単位で電気消去でき且つデー
タを繰り返し書き込み及び読み出しできる不揮発性の特
性を有し、各々第１記憶領域（１ａ：LEFT ARRAY）及
び第２記憶領域（１ｂ：RIGHTARRAY）に均等分割され
る。フラッシュメモリ（１）にはマイクロコンピュータ
を各種論理演算動作させる為のプログラムデータ、テー
ブルデータ等が記憶される。フラッシュメモリ（１）の
第１及び第２記憶領域（１ａ）（１ｂ）は、例えば全記
憶容量が各々６４Ｋバイト（１ワード＝８ビットを表す
単位）で構成され、６４バイト単位の偶数ブロックＥＶ
ＥＮと奇数ブロックＯＤＤを交互に繰り返すものである
（偶数ブロックＥＶＥＮは０，２，４…番目、奇数ブロ
ックＯＤＤは１，３，５…番目を表す）。
【００１０】ローデコーダ（２）は、フラッシュメモリ
（１）を構成する第１又は第２記憶領域（１ａ）（１
ｂ）の何れか一方を選択し、選択された側の記憶領域か
ら６４バイト単位の偶数ブロック又は奇数ブロックを選
択するものである。第１カラムデコーダ（３）は、第１
記憶領域（１ａ）内で指定された６４バイト単位の偶数
又は奇数の１ブロック中の所定１バイトのみを選択する
ものである。第２カラムデコーダ（４）は、第２記憶領
域（１ｂ）内で指定された６４バイト単位の偶数又は奇
数の１ブロック中の所定１バイトのみを選択するもので
ある。
（１）を構成する第１又は第２記憶領域（１ａ）（１
ｂ）の何れか一方を選択し、選択された側の記憶領域か
ら６４バイト単位の偶数ブロック又は奇数ブロックを選
択するものである。第１カラムデコーダ（３）は、第１
記憶領域（１ａ）内で指定された６４バイト単位の偶数
又は奇数の１ブロック中の所定１バイトのみを選択する
ものである。第２カラムデコーダ（４）は、第２記憶領
域（１ｂ）内で指定された６４バイト単位の偶数又は奇
数の１ブロック中の所定１バイトのみを選択するもので
ある。
【００１１】ページバッファ（５）（６）は、各々６４
バイトの格納容量を有し、即ち、第１及び第２記憶領域
（１ａ）（１ｂ）を構成する偶数及び奇数ブロックと同
一記憶容量を有する。フラグ回路（７）は、ページバッ
ファ（５）（６）の６４バイトの格納位置に１対１に対
応する１２８個のフラグを有する。フラグ回路（７）に
おける１２８個の全フラグが論理値「０」に設定された
状態から、ページバッファ（５）（６）に対し新規デー
タを格納すると、新規データ格納位置に１対１に対応す
るフラグは論理値「１」に変化する。フラグ検出回路
（８）は、フラグ回路（７）の１２８個の全フラグが論
理値「１」になった状態、即ち、ページバッファ（５）
（６）に対し１２８バイトの新規データが格納された状
態を検出し、論理値「１」の検出信号ＩＤＡＬＬを出力
するものである。制御部（９）は、フラグ検出回路
（８）から論理値「１」の検出信号ＩＤＡＬＬが供給さ
れた時、ページバッファ（５）（６）に対する１２８バ
イトの新規データ格納動作を再実行させるものである。
センスアンプ（１０）は、カラムデコーダ（３）（４）
から選択出力される１バイトデータを電流増幅するもの
である。ＩＯブロック（１１）は、データＤ７〜Ｄ０を
入出力するものである。
バイトの格納容量を有し、即ち、第１及び第２記憶領域
（１ａ）（１ｂ）を構成する偶数及び奇数ブロックと同
一記憶容量を有する。フラグ回路（７）は、ページバッ
ファ（５）（６）の６４バイトの格納位置に１対１に対
応する１２８個のフラグを有する。フラグ回路（７）に
おける１２８個の全フラグが論理値「０」に設定された
状態から、ページバッファ（５）（６）に対し新規デー
タを格納すると、新規データ格納位置に１対１に対応す
るフラグは論理値「１」に変化する。フラグ検出回路
（８）は、フラグ回路（７）の１２８個の全フラグが論
理値「１」になった状態、即ち、ページバッファ（５）
（６）に対し１２８バイトの新規データが格納された状
態を検出し、論理値「１」の検出信号ＩＤＡＬＬを出力
するものである。制御部（９）は、フラグ検出回路
（８）から論理値「１」の検出信号ＩＤＡＬＬが供給さ
れた時、ページバッファ（５）（６）に対する１２８バ
イトの新規データ格納動作を再実行させるものである。
センスアンプ（１０）は、カラムデコーダ（３）（４）
から選択出力される１バイトデータを電流増幅するもの
である。ＩＯブロック（１１）は、データＤ７〜Ｄ０を
入出力するものである。
【００１２】１６ビットのアドレスデータＡ１５〜Ａ０
は、フラッシュメモリ（１）及びページバッファ（５）
（６）をアドレス指定する為のデータである。第１記憶
領域（１ａ）は、２５６個の偶数ブロックＥＶＥＮ及び
２５６個の奇数ブロックＯＤＤを交互に配置した合計５
１２ブロックから成る。第２記憶領域（１ｂ）も同様に
５１２ブロックから成る。即ち、ローデコーダ（２）
は、アドレスデータＡ１５〜Ａ８が供給されることによ
り第１及び第２記憶領域（５）（６）間で相対応する１
対の偶数ブロック及び１対の奇数ブロックの合計４ブロ
ックを選択し、アドレスデータＡ６が供給されることに
より１対の偶数ブロック又は１対の奇数ブロックの何れ
か一方を選択する。カラムデコーダ（３）（４）は、ア
ドレスデータＡ５〜Ａ０が供給されることによりローデ
コーダ（２）で選択済みの第１及び第２記憶領域（１
ａ）（１ｂ）における各１ブロック内の所定１バイトを
選択する。但し、カラムデコーダ（３）（４）は、第１
又は第２記憶領域（３）（４）の何れか一方を選択する
為のアドレスデータＡ７も供給される為、アドレスデー
タＡ７が論理値「０」の時は第１記憶領域（１ａ）の所
定１バイトを選択出力し、アドレスデータＡ７が論理値
「１」の時は第２記憶領域（１ｂ）の所定１バイトを選
択出力する。
は、フラッシュメモリ（１）及びページバッファ（５）
（６）をアドレス指定する為のデータである。第１記憶
領域（１ａ）は、２５６個の偶数ブロックＥＶＥＮ及び
２５６個の奇数ブロックＯＤＤを交互に配置した合計５
１２ブロックから成る。第２記憶領域（１ｂ）も同様に
５１２ブロックから成る。即ち、ローデコーダ（２）
は、アドレスデータＡ１５〜Ａ８が供給されることによ
り第１及び第２記憶領域（５）（６）間で相対応する１
対の偶数ブロック及び１対の奇数ブロックの合計４ブロ
ックを選択し、アドレスデータＡ６が供給されることに
より１対の偶数ブロック又は１対の奇数ブロックの何れ
か一方を選択する。カラムデコーダ（３）（４）は、ア
ドレスデータＡ５〜Ａ０が供給されることによりローデ
コーダ（２）で選択済みの第１及び第２記憶領域（１
ａ）（１ｂ）における各１ブロック内の所定１バイトを
選択する。但し、カラムデコーダ（３）（４）は、第１
又は第２記憶領域（３）（４）の何れか一方を選択する
為のアドレスデータＡ７も供給される為、アドレスデー
タＡ７が論理値「０」の時は第１記憶領域（１ａ）の所
定１バイトを選択出力し、アドレスデータＡ７が論理値
「１」の時は第２記憶領域（１ｂ）の所定１バイトを選
択出力する。
【００１３】ページバッファ（５）（６）は、第１又は
第２記憶領域（１ａ）（１ｂ）の何れの内容を書き換え
るかに応じて格納順序が異なる。即ち、第１記憶領域
（１ａ）の内容を書き換える場合はページバッファ
（５）（６）の順番で新規データを書き込み、第２記憶
領域（１ｂ）の内容を書き換える場合はページバッファ
（６）（５）の順番で新規データを書き込む。従って、
２個のページバッファ（５）（６）は、１２８バイトの
格納容量を有する１個のページバッファとして見立てる
必要がある為にアドレスデータＡ６〜Ａ０が供給され、
ページバッファ（５）（６）の格納順序を決定する為に
アドレスデータＡ７が供給される。
第２記憶領域（１ａ）（１ｂ）の何れの内容を書き換え
るかに応じて格納順序が異なる。即ち、第１記憶領域
（１ａ）の内容を書き換える場合はページバッファ
（５）（６）の順番で新規データを書き込み、第２記憶
領域（１ｂ）の内容を書き換える場合はページバッファ
（６）（５）の順番で新規データを書き込む。従って、
２個のページバッファ（５）（６）は、１２８バイトの
格納容量を有する１個のページバッファとして見立てる
必要がある為にアドレスデータＡ６〜Ａ０が供給され、
ページバッファ（５）（６）の格納順序を決定する為に
アドレスデータＡ７が供給される。
【００１４】フラッシュメモリ（１）の所定１ページの
全内容を書き換える場合の動作を説明する。例えば、第
２記憶領域（１ｂ）内の隣接する１対の偶数及び奇数ブ
ロック（斜線）の全内容を書き換える場合とする。先
ず、ページバッファ（６）（５）に対しページバッファ
（６）（５）の順番で１２８バイトの新規データの格納
動作が実行される。この時、フラグ回路（７）の全フラ
グが論理値「１」に変化していない場合、フラグ検出回
路（８）は、ページバッファ（６）（５）に対し１２８
バイト分の全新規データが格納されなかったものと判断
し、制御部（９）に対し論理値「０」の検出信号ＩＤＡ
ＬＬを供給する。制御部（９）は論理値「０」の検出信
号ＩＤＡＬＬに従いページバッファ（６）（５）への格
納動作を再実行させる。一方、フラグ回路（７）の全フ
ラグが論理値「１」に変化した場合、フラグ検出回路
（８）は、ページバッファ（６）（５）に対し１２８バ
イト分の全新規データが格納されたものと判断し、制御
部（９）に対し論理値「１」の検出信号ＩＤＡＬＬを供
給する。制御部（９）は論理値「１」の検出信号ＩＤＡ
ＬＬに従い次の書き換えシーケンスに移行させる。即
ち、第２記憶領域（１ｂ）内における前記１対の偶数及
び奇数ブロックの全内容が消去される。次に、第２記憶
領域（１ｂ）の前記偶数ブロックＥＶＥＮ（斜線）に対
しページバッファ（６）に格納された６４バイト分の新
規データが書き込まれる。次に、ページバッファ（５）
に格納された６４バイト分の新規データがＩＯバス（１
２）、センスアンプ（１０）、ＩＯブロック（１１）、
ＩＯバス（１２）を通ってページバッファ（６）に格納
される。次に、第２記憶領域（１ｂ）の前記奇数ブロッ
クＯＤＤ（斜線）に対しページバッファ（６）に格納さ
れた別の６４バイト分の新規データが書き込まれる。以
上より、第２記憶領域（１ｂ）に対する１ページ分の全
データ書き込み動作が終了する。
全内容を書き換える場合の動作を説明する。例えば、第
２記憶領域（１ｂ）内の隣接する１対の偶数及び奇数ブ
ロック（斜線）の全内容を書き換える場合とする。先
ず、ページバッファ（６）（５）に対しページバッファ
（６）（５）の順番で１２８バイトの新規データの格納
動作が実行される。この時、フラグ回路（７）の全フラ
グが論理値「１」に変化していない場合、フラグ検出回
路（８）は、ページバッファ（６）（５）に対し１２８
バイト分の全新規データが格納されなかったものと判断
し、制御部（９）に対し論理値「０」の検出信号ＩＤＡ
ＬＬを供給する。制御部（９）は論理値「０」の検出信
号ＩＤＡＬＬに従いページバッファ（６）（５）への格
納動作を再実行させる。一方、フラグ回路（７）の全フ
ラグが論理値「１」に変化した場合、フラグ検出回路
（８）は、ページバッファ（６）（５）に対し１２８バ
イト分の全新規データが格納されたものと判断し、制御
部（９）に対し論理値「１」の検出信号ＩＤＡＬＬを供
給する。制御部（９）は論理値「１」の検出信号ＩＤＡ
ＬＬに従い次の書き換えシーケンスに移行させる。即
ち、第２記憶領域（１ｂ）内における前記１対の偶数及
び奇数ブロックの全内容が消去される。次に、第２記憶
領域（１ｂ）の前記偶数ブロックＥＶＥＮ（斜線）に対
しページバッファ（６）に格納された６４バイト分の新
規データが書き込まれる。次に、ページバッファ（５）
に格納された６４バイト分の新規データがＩＯバス（１
２）、センスアンプ（１０）、ＩＯブロック（１１）、
ＩＯバス（１２）を通ってページバッファ（６）に格納
される。次に、第２記憶領域（１ｂ）の前記奇数ブロッ
クＯＤＤ（斜線）に対しページバッファ（６）に格納さ
れた別の６４バイト分の新規データが書き込まれる。以
上より、第２記憶領域（１ｂ）に対する１ページ分の全
データ書き込み動作が終了する。
【００１５】本発明の実施の形態によれば、フラッシュ
メモリ（１）の所定１ブロックに対し新規データを確実
に書き込むことができる。
メモリ（１）の所定１ブロックに対し新規データを確実
に書き込むことができる。
【００１６】
【発明の効果】本発明によれば、不揮発性メモリにおけ
る所定１ブロックの内容を書き換える場合、バッファ回
路の各アドレスに１対１に対応するフラグの状態を検出
し、全フラグが予め定められた論理値に変化していない
場合は書き換え動作を再実行させる様にした為、データ
書き換えを確実に実現できる利点が得られる。
る所定１ブロックの内容を書き換える場合、バッファ回
路の各アドレスに１対１に対応するフラグの状態を検出
し、全フラグが予め定められた論理値に変化していない
場合は書き換え動作を再実行させる様にした為、データ
書き換えを確実に実現できる利点が得られる。
【図１】本発明の不揮発性メモリの書き込み回路を示す
ブロック図である。
ブロック図である。
【図２】従来の不揮発性メモリの書き込み回路を示すブ
ロック図である。
ロック図である。
（１） フラッシュメモリ （５）（６） ページバッファ （７） フラグ回路 （８） フラグ検出回路 （９） 制御部
Claims (1)
- 【請求項１】 データの電気消去及びデータの書き込み
読み出しが可能な特性を有し、一定記憶容量の複数ブロ
ックから成る不揮発性メモリと、 前記不揮発性メモリを構成する１ブロック分の格納容量
を有し、所定１ブロックの書き換えデータを格納するバ
ッファ回路と、 前記バッファ回路を構成する各アドレスに１対１に対応
するフラグを有し、前記バッファ回路における前記書き
換えデータ格納済みアドレスに対応するフラグを予め定
められた論理値に設定するフラグ回路と、 前記フラグ回路の状態を検出するフラグ検出回路と、 前記バッファ回路の全アドレスの書き換えが実行されな
かった時の前記フラグ検出回路の検出結果に従い、前記
バッファ回路の全アドレスに対するデータ格納動作を再
実行させる制御回路と、 を備えたことを特徴とする不揮発性メモリの書き込み回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08378499A JP4141042B2 (ja) | 1999-03-26 | 1999-03-26 | 不揮発性メモリの書き込み回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08378499A JP4141042B2 (ja) | 1999-03-26 | 1999-03-26 | 不揮発性メモリの書き込み回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000285686A true JP2000285686A (ja) | 2000-10-13 |
| JP4141042B2 JP4141042B2 (ja) | 2008-08-27 |
Family
ID=13812273
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08378499A Expired - Fee Related JP4141042B2 (ja) | 1999-03-26 | 1999-03-26 | 不揮発性メモリの書き込み回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4141042B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6917543B2 (en) | 2002-08-30 | 2005-07-12 | Nec Electronics Corporation | Flash memory for improving write access time |
| US7349256B2 (en) | 2004-12-21 | 2008-03-25 | Samsung Electronics Co., Ltd. | Flash memory devices and methods of programming the same by overlapping programming operations for multiple mats |
-
1999
- 1999-03-26 JP JP08378499A patent/JP4141042B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US7349256B2 (en) | 2004-12-21 | 2008-03-25 | Samsung Electronics Co., Ltd. | Flash memory devices and methods of programming the same by overlapping programming operations for multiple mats |
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