JP2000285689A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/18—Bit line organisation; Bit line lay-out
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/14—Word line organisation; Word line lay-out
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 読み出しメモリセルトランジスタの読み出し
時に、隣接するＯＮトランジスタ経由で流れる電流を防
止する。 【解決手段】 充電されるべき、非選択ビット線および
非選択仮想ＧＮＤ線のうちの少なくとも一方と選択仮想
ＧＮＤ線との間に位置する、ある非選択ビット線を非選
択ダミービット線と呼び、前記充電されるべき、非選択
ビット線および非選択仮想ＧＮＤ線のうちの少なくとも
一方と選択仮想ＧＮＤ線との間に位置する、ある非選択
仮想ＧＮＤ線を非選択ダミー仮想ＧＮＤ線と呼ぶ。前記
充電されるべき、前記非選択ビット線および非選択仮想
ＧＮＤ線のうちの少なくとも一方から前記選択仮想ＧＮ
Ｄ線へと、前記読み出しメモリセルトランジスタに隣接
するトランジスタを介して流れる電流が、前記非選択ダ
ミービット線または前記非選択仮想ＧＮＤ線に流し込ま
れる。
時に、隣接するＯＮトランジスタ経由で流れる電流を防
止する。 【解決手段】 充電されるべき、非選択ビット線および
非選択仮想ＧＮＤ線のうちの少なくとも一方と選択仮想
ＧＮＤ線との間に位置する、ある非選択ビット線を非選
択ダミービット線と呼び、前記充電されるべき、非選択
ビット線および非選択仮想ＧＮＤ線のうちの少なくとも
一方と選択仮想ＧＮＤ線との間に位置する、ある非選択
仮想ＧＮＤ線を非選択ダミー仮想ＧＮＤ線と呼ぶ。前記
充電されるべき、前記非選択ビット線および非選択仮想
ＧＮＤ線のうちの少なくとも一方から前記選択仮想ＧＮ
Ｄ線へと、前記読み出しメモリセルトランジスタに隣接
するトランジスタを介して流れる電流が、前記非選択ダ
ミービット線または前記非選択仮想ＧＮＤ線に流し込ま
れる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
するものであり、ビット線と仮想ＧＮＤ線を用いてメモ
リセルの読み出しを行うメモリアレイに関するものであ
る。
するものであり、ビット線と仮想ＧＮＤ線を用いてメモ
リセルの読み出しを行うメモリアレイに関するものであ
る。
【０００２】
【従来の技術】従来、ＭＲＯＭ（Ｍａｓｋ Ｒｅａｄ
Ｏｎｌｙ Ｍｅｍｏｒｙ）等で、ビット線と仮想ＧＮＤ
線を用いてメモリセルの読み出しを行う方式がある。
Ｏｎｌｙ Ｍｅｍｏｒｙ）等で、ビット線と仮想ＧＮＤ
線を用いてメモリセルの読み出しを行う方式がある。
【０００３】図６は、上述した方式による従来のＭＲＯ
Ｍの概念図を示す図である。
Ｍの概念図を示す図である。
【０００４】図６に示す従来のメモリアレイは、隣接す
るビット線と仮想ＧＮＤ線の間にＭＯＳＦＥＴ（以後、
メモリアレイ上の２値の情報を記憶することができるＭ
ＯＳＦＥＴをメモリセルトランジスタと呼ぶ）が配置さ
れ、ビット線と仮想ＧＮＤ線に直行する形でメモリセル
トランジスタのゲート電極に接続されるワード線が配置
される。ひとつのワード線に複数個のメモリセルトラン
ジスタが接続され、メモリセルの面積効率を上げてい
る。
るビット線と仮想ＧＮＤ線の間にＭＯＳＦＥＴ（以後、
メモリアレイ上の２値の情報を記憶することができるＭ
ＯＳＦＥＴをメモリセルトランジスタと呼ぶ）が配置さ
れ、ビット線と仮想ＧＮＤ線に直行する形でメモリセル
トランジスタのゲート電極に接続されるワード線が配置
される。ひとつのワード線に複数個のメモリセルトラン
ジスタが接続され、メモリセルの面積効率を上げてい
る。
【０００５】このメモリセルトランジスタの閾値が高い
トランジスタ（ゲート電極となるワード線からある電圧
を加えてもＯＮ状態とならない、つまりＯＦＦ状態であ
るＯＦＦトランジスタ）と閾値が低いトランジスタ（ゲ
ート電極となるワード線からある電圧を加えるとＯＮ状
態となるＯＮトランジスタ）の２種類のトランジスタを
製造段階で作製し、２値の情報を記憶させる。
トランジスタ（ゲート電極となるワード線からある電圧
を加えてもＯＮ状態とならない、つまりＯＦＦ状態であ
るＯＦＦトランジスタ）と閾値が低いトランジスタ（ゲ
ート電極となるワード線からある電圧を加えるとＯＮ状
態となるＯＮトランジスタ）の２種類のトランジスタを
製造段階で作製し、２値の情報を記憶させる。
【０００６】従来のメモリアレイにおける読み出し動作
では、読み出すべきトランジスタに接続されるビット線
が充電され、読み出すべきトランジスタに接続される仮
想ＧＮＤ線がＧＮＤにされる。そのような電位の状態
で、ＯＮトランジスタとＯＦＦトランジスタの違いをセ
ンス回路にて読み出し、トランジスタに記憶されている
情報が判定される。
では、読み出すべきトランジスタに接続されるビット線
が充電され、読み出すべきトランジスタに接続される仮
想ＧＮＤ線がＧＮＤにされる。そのような電位の状態
で、ＯＮトランジスタとＯＦＦトランジスタの違いをセ
ンス回路にて読み出し、トランジスタに記憶されている
情報が判定される。
【０００７】一般に、これらのメモリアレイを高速に読
み出す方式として、階層ビット線方式が知られている。
この階層ビット線方式のメモリアレイは、主ビット線と
副ビット線で構成され、この主ビット線と副ビット線を
接続するバンクトランジスタと呼ばれるトランジスタが
存在する。
み出す方式として、階層ビット線方式が知られている。
この階層ビット線方式のメモリアレイは、主ビット線と
副ビット線で構成され、この主ビット線と副ビット線を
接続するバンクトランジスタと呼ばれるトランジスタが
存在する。
【０００８】主ビット線は主に金属層にて配線され、副
ビット線は主に拡散層にて配線される。この副ビット線
の拡散層がそれぞれのメモリセルトランジスタのソース
・ドレインを形成する。バンクトランジスタ内にあるワ
ード線ＷＬ１からＷＬｎをゲート電極とするメモリセル
群をバンクといい、メモリセルの面積効率を上げるた
め、主ビット線にはバンク単位でバンクトランジスタを
介して複数の副ビット線が接続されている。この主ビッ
ト線を介してのバンク単位でメモリセルをアクセスする
ことにより高速読み出しが可能となる。
ビット線は主に拡散層にて配線される。この副ビット線
の拡散層がそれぞれのメモリセルトランジスタのソース
・ドレインを形成する。バンクトランジスタ内にあるワ
ード線ＷＬ１からＷＬｎをゲート電極とするメモリセル
群をバンクといい、メモリセルの面積効率を上げるた
め、主ビット線にはバンク単位でバンクトランジスタを
介して複数の副ビット線が接続されている。この主ビッ
ト線を介してのバンク単位でメモリセルをアクセスする
ことにより高速読み出しが可能となる。
【０００９】図７は、階層ビット線方式のメモリアレイ
回路を示す図である。
回路を示す図である。
【００１０】図７に示すように、バンクトランジスタＢ
Ｋ１−１等はバンク選択線ＢＫＬ１等にて選択される。
主ビット線ＭＢ２等はバンクトランジスタＢＫ１−１を
通じて副ビット線ＳＢ４等に接続される。これらのメモ
リアレイの主ビット線は、読み出しブロックを選択する
ブロック選択回路、充電・ＧＮＤ選択回路、および充電
・センス回路等に接続される。
Ｋ１−１等はバンク選択線ＢＫＬ１等にて選択される。
主ビット線ＭＢ２等はバンクトランジスタＢＫ１−１を
通じて副ビット線ＳＢ４等に接続される。これらのメモ
リアレイの主ビット線は、読み出しブロックを選択する
ブロック選択回路、充電・ＧＮＤ選択回路、および充電
・センス回路等に接続される。
【００１１】充電・ＧＮＤ選択回路や充電・センス回路
は複数のブロック選択回路に接続される場合もある。
は複数のブロック選択回路に接続される場合もある。
【００１２】以下に、図７に示すメモリアレイ回路の動
作を説明する。
作を説明する。
【００１３】メモリセルトランジスタＭ４から情報が読
み出される場合を考える（トランジスタＭ４を選択トラ
ンジスタとする）。
み出される場合を考える（トランジスタＭ４を選択トラ
ンジスタとする）。
【００１４】トランジスタＭ４のゲートに接続されてい
るワード線ＷＬ０がＨレベルにされ、その他のワード線
（ＷＬｎ）がＬレベルにされる。トランジスタＢＫ１−
１をＯＮトランジスタにするため、バンク線ＢＫＬ１が
Ｈレベルにされ、トランジスタＢＫ３−２をＯＮトラン
ジスタにするため、バンク線ＢＫＬ３がＨレベルにさ
れ、バンク線ＢＫＬ２およびバンク線ＢＫＬ４がＬレベ
ルにされる。
るワード線ＷＬ０がＨレベルにされ、その他のワード線
（ＷＬｎ）がＬレベルにされる。トランジスタＢＫ１−
１をＯＮトランジスタにするため、バンク線ＢＫＬ１が
Ｈレベルにされ、トランジスタＢＫ３−２をＯＮトラン
ジスタにするため、バンク線ＢＫＬ３がＨレベルにさ
れ、バンク線ＢＫＬ２およびバンク線ＢＫＬ４がＬレベ
ルにされる。
【００１５】すると、トランジスタＭ４には（ＭＢ２）
−（ＢＫ１−１）−（ＳＢ４）と（ＳＢ５）−（ＢＫ３
−２）−（ＭＢ３）という電流経路ができる。トランジ
スタＭ４がＯＮトランジスタの場合、線ＢＳＥＬ２がＨ
レベルにされ、線ＶＧＳＥＬ１がＨレベルにされ、線Ｂ
ＬＯＣＫＳＥＬ１がＨレベルにされ、線ＢＳＥＬ１がＬ
レベルにされ、線ＶＧＳＥＬ２がＬレベルにされると、
選択ビット線ＭＢ２が充電レベルにされ、選択仮想ＧＮ
Ｄ線ＭＢ３がＧＮＤレベルにされ、（ＭＢ２）−（ＢＫ
１−１）−（ＳＢ４）−（Ｍ４）−（ＳＢ５）−（ＢＫ
３−２）−（ＭＢ３）という経路で電流が流れる。
−（ＢＫ１−１）−（ＳＢ４）と（ＳＢ５）−（ＢＫ３
−２）−（ＭＢ３）という電流経路ができる。トランジ
スタＭ４がＯＮトランジスタの場合、線ＢＳＥＬ２がＨ
レベルにされ、線ＶＧＳＥＬ１がＨレベルにされ、線Ｂ
ＬＯＣＫＳＥＬ１がＨレベルにされ、線ＢＳＥＬ１がＬ
レベルにされ、線ＶＧＳＥＬ２がＬレベルにされると、
選択ビット線ＭＢ２が充電レベルにされ、選択仮想ＧＮ
Ｄ線ＭＢ３がＧＮＤレベルにされ、（ＭＢ２）−（ＢＫ
１−１）−（ＳＢ４）−（Ｍ４）−（ＳＢ５）−（ＢＫ
３−２）−（ＭＢ３）という経路で電流が流れる。
【００１６】選択ビット線ＭＢ２からトランジスタＴＲ
１を介して接続されるセンス回路１にて、選択ビット線
ＭＢ２の充電レベルの変化等で選択トランジスタＭ４が
ＯＮトランジスタであることが判定される。
１を介して接続されるセンス回路１にて、選択ビット線
ＭＢ２の充電レベルの変化等で選択トランジスタＭ４が
ＯＮトランジスタであることが判定される。
【００１７】しかしながら、選択トランジスタＭ４がＯ
ＦＦトランジスタであり、トランジスタＭ４の隣の非選
択メモリセルトランジスタＭ３、Ｍ２、Ｍ１、Ｍ０等が
ＯＮトランジスタの場合、それぞれのトランジスタのゲ
ート線であるワード線ＷＬ０が共通であることより、た
とえトランジスタＭ４がＯＦＦトランジスタであって
も、トランジスタＭ３、トランジスタＭ２、トランジス
タＭ１へとトランジスタを経由する電流経路ができてし
まう。
ＦＦトランジスタであり、トランジスタＭ４の隣の非選
択メモリセルトランジスタＭ３、Ｍ２、Ｍ１、Ｍ０等が
ＯＮトランジスタの場合、それぞれのトランジスタのゲ
ート線であるワード線ＷＬ０が共通であることより、た
とえトランジスタＭ４がＯＦＦトランジスタであって
も、トランジスタＭ３、トランジスタＭ２、トランジス
タＭ１へとトランジスタを経由する電流経路ができてし
まう。
【００１８】つまり、選択ビット線ＭＢ２が充電レベル
にされる場合、（ＭＢ２）−（ＢＫ１−１）−（ＳＢ
４）−（Ｍ３）−（Ｍ２）−（Ｍ１）…という経路で電
流が流れてしまう。この電流経路にて流れる電流を回り
込み電流Ｉ１とする。この結果、選択トランジスタＭ４
がＯＦＦトランジスタにも関わらず、あたかも選択トラ
ンジスタＭ４がＯＮトランジスタと同じようにふるまっ
てしまう。このようなふるまいを防止するため、従来の
回路では、非選択ビット線や非選択仮想ＧＮＤ線を充電
レベルにする方法がとられている。
にされる場合、（ＭＢ２）−（ＢＫ１−１）−（ＳＢ
４）−（Ｍ３）−（Ｍ２）−（Ｍ１）…という経路で電
流が流れてしまう。この電流経路にて流れる電流を回り
込み電流Ｉ１とする。この結果、選択トランジスタＭ４
がＯＦＦトランジスタにも関わらず、あたかも選択トラ
ンジスタＭ４がＯＮトランジスタと同じようにふるまっ
てしまう。このようなふるまいを防止するため、従来の
回路では、非選択ビット線や非選択仮想ＧＮＤ線を充電
レベルにする方法がとられている。
【００１９】図７に示す回路では、非選択ビット線ＭＢ
０、非選択仮想ＧＮＤ線ＭＢ１を充電レベルにする。そ
の結果、バンクトランジスタを介して線ＳＢ０、線ＳＢ
１が充電レベルとなる。このようにすると、トランジス
タＭ３、Ｍ２、Ｍ１、Ｍ０等がＯＮトランジスタの場合
でも、選択トランジスタＭ４を読み出す場合の回り込み
電流Ｉ１はなくなり、選択トランジスタＭ４のＯＮトラ
ンジスタとＯＦＦトランジスタで選択ビット線ＭＢ２の
ふるまいに変化が起こり、安定した選択メモリセルの読
み出し動作が可能となる。
０、非選択仮想ＧＮＤ線ＭＢ１を充電レベルにする。そ
の結果、バンクトランジスタを介して線ＳＢ０、線ＳＢ
１が充電レベルとなる。このようにすると、トランジス
タＭ３、Ｍ２、Ｍ１、Ｍ０等がＯＮトランジスタの場合
でも、選択トランジスタＭ４を読み出す場合の回り込み
電流Ｉ１はなくなり、選択トランジスタＭ４のＯＮトラ
ンジスタとＯＦＦトランジスタで選択ビット線ＭＢ２の
ふるまいに変化が起こり、安定した選択メモリセルの読
み出し動作が可能となる。
【００２０】
【発明が解決しようとする課題】しかしながら、回り込
み電流Ｉ１を防止するための非選択ビット線と非選択仮
想ＧＮＤ線を充電する方式は、同時に選択トランジスタ
がＯＮトランジスタの場合の読み出しマージンを減ら
す。これらの問題を解決するため、メモリトランジスタ
とバンクトランジスタの接続方式を工夫した提案もされ
ている（特開平１０−１１９９１号公報）。
み電流Ｉ１を防止するための非選択ビット線と非選択仮
想ＧＮＤ線を充電する方式は、同時に選択トランジスタ
がＯＮトランジスタの場合の読み出しマージンを減ら
す。これらの問題を解決するため、メモリトランジスタ
とバンクトランジスタの接続方式を工夫した提案もされ
ている（特開平１０−１１９９１号公報）。
【００２１】以下に、回り込み電流についてさらに、図
７に示す回路を用いて説明する。
７に示す回路を用いて説明する。
【００２２】トランジスタＭ４を読み出す場合、選択ビ
ット線ＭＢ２が充電レベルとなり、選択仮想ＧＮＤ線Ｍ
Ｂ３がＧＮＤレベルになる。非選択ビット線と非選択Ｇ
ＮＤ線が充電されるので、非選択ビット線ＭＢ０、非選
択仮想ＧＮＤ線ＭＢ１が充電レベルとなることを説明し
たが、同時に非選択ビット線ＭＢ４と非選択仮想ＧＮＤ
線ＭＢ５も充電される。
ット線ＭＢ２が充電レベルとなり、選択仮想ＧＮＤ線Ｍ
Ｂ３がＧＮＤレベルになる。非選択ビット線と非選択Ｇ
ＮＤ線が充電されるので、非選択ビット線ＭＢ０、非選
択仮想ＧＮＤ線ＭＢ１が充電レベルとなることを説明し
たが、同時に非選択ビット線ＭＢ４と非選択仮想ＧＮＤ
線ＭＢ５も充電される。
【００２３】選択トランジスタＭ４の隣の非選択トラン
ジスタＭ５、Ｍ６、Ｍ７、Ｍ８等がＯＮトランジスタの
場合、非選択ビット線ＭＢ４と非選択ＧＮＤ線ＭＢ５が
それぞれのバンクトランジスタを通じて線ＳＢ８および
ＳＢ９が充電レベルとなり、（ＳＢ８）−（Ｍ７）−
（Ｍ６）−（Ｍ５）−（Ｍ４）−（ＳＢ４）へと電流経
路ができてしまう。
ジスタＭ５、Ｍ６、Ｍ７、Ｍ８等がＯＮトランジスタの
場合、非選択ビット線ＭＢ４と非選択ＧＮＤ線ＭＢ５が
それぞれのバンクトランジスタを通じて線ＳＢ８および
ＳＢ９が充電レベルとなり、（ＳＢ８）−（Ｍ７）−
（Ｍ６）−（Ｍ５）−（Ｍ４）−（ＳＢ４）へと電流経
路ができてしまう。
【００２４】この電流経路にて流れる電流を回り込み電
流Ｉ２とする。選択トランジスタＭ４がＯＮトランジス
タの場合、この回り込み電流Ｉ２は（ＭＢ２）−（ＢＫ
１−１）−（ＳＢ４）−（Ｍ４）−（ＳＢ５）−（ＢＫ
３−２）−（ＭＢ３）へと流れる選択ビット線ＭＢ２の
読み出し電流を減少させる。この読み出し電流の減少は
メモリセル読み出し速度を遅くすることだけでなく、選
択メモリセルトランジスタの読み出し誤りといった可能
性も考えられる。
流Ｉ２とする。選択トランジスタＭ４がＯＮトランジス
タの場合、この回り込み電流Ｉ２は（ＭＢ２）−（ＢＫ
１−１）−（ＳＢ４）−（Ｍ４）−（ＳＢ５）−（ＢＫ
３−２）−（ＭＢ３）へと流れる選択ビット線ＭＢ２の
読み出し電流を減少させる。この読み出し電流の減少は
メモリセル読み出し速度を遅くすることだけでなく、選
択メモリセルトランジスタの読み出し誤りといった可能
性も考えられる。
【００２５】また、一回の読み出し動作で、複数のメモ
リセルトランジスタの同時読み出しを行うのが一般的で
あるが、図７に示す回路の場合、トランジスタＭ４の読
み出しと同時にトランジスタＭ１２の読み出しも可能と
なっている。このトランジスタＭ１２の読み出しに対す
るトランジスタＭ４の回り込み電流Ｉ１に相当する回り
込み電流を防止する充電が、非選択ビット線ＭＢ４と非
選択仮想ＧＮＤ線ＭＢ５の充電に相当する。
リセルトランジスタの同時読み出しを行うのが一般的で
あるが、図７に示す回路の場合、トランジスタＭ４の読
み出しと同時にトランジスタＭ１２の読み出しも可能と
なっている。このトランジスタＭ１２の読み出しに対す
るトランジスタＭ４の回り込み電流Ｉ１に相当する回り
込み電流を防止する充電が、非選択ビット線ＭＢ４と非
選択仮想ＧＮＤ線ＭＢ５の充電に相当する。
【００２６】したがって、非選択ビット線ＭＢ４と非選
択仮想ＧＮＤ線ＭＢ５の充電はトランジスタＭ４がＯＮ
トランジスタの場合、読み出し電流を減少させている
が、トランジスタＭ１２がＯＦＦトランジスタの場合の
読み出しを考えた場合、必要不可欠な充電となってい
る。その例を図８に示す。図８は、メモリアレイ回路に
おけるワード線に接続されたトランジスタを示す図であ
る。
択仮想ＧＮＤ線ＭＢ５の充電はトランジスタＭ４がＯＮ
トランジスタの場合、読み出し電流を減少させている
が、トランジスタＭ１２がＯＦＦトランジスタの場合の
読み出しを考えた場合、必要不可欠な充電となってい
る。その例を図８に示す。図８は、メモリアレイ回路に
おけるワード線に接続されたトランジスタを示す図であ
る。
【００２７】トランジスタＭ１２とトランジスタＭ４の
間の非選択トランジスタを増加させて、非選択ビット線
と非選択ＧＮＤ線の充電を最低限必要な充電にして、上
記説明の選択ビット線に流れ込む回り込み電流Ｉ２に相
当する電流を減らすことも可能であるが、根本的に回り
込み電流Ｉ２に相当する電流はなくならない。
間の非選択トランジスタを増加させて、非選択ビット線
と非選択ＧＮＤ線の充電を最低限必要な充電にして、上
記説明の選択ビット線に流れ込む回り込み電流Ｉ２に相
当する電流を減らすことも可能であるが、根本的に回り
込み電流Ｉ２に相当する電流はなくならない。
【００２８】つまり、トランジスタＭ１２とトランジス
タＭ４の間の非選択トランジスタがすべてＯＮトランジ
スタの場合、トランジスタＭ１２がＯＦＦトランジスタ
の場合の読み出しに必要不可欠な充電は、トランジスタ
Ｍ４がＯＮトランジスタの場合の読み出し電流にとっ
て、回り込み電流Ｉ２に相当する電流を減少させるだけ
で、トランジスタＭ４のＯＮトランジスタ読み出し電流
を減少させていることは変わらない。以後、この回り込
み電流Ｉ２に相当する電流を読み出し寄生電流と呼ぶ。
タＭ４の間の非選択トランジスタがすべてＯＮトランジ
スタの場合、トランジスタＭ１２がＯＦＦトランジスタ
の場合の読み出しに必要不可欠な充電は、トランジスタ
Ｍ４がＯＮトランジスタの場合の読み出し電流にとっ
て、回り込み電流Ｉ２に相当する電流を減少させるだけ
で、トランジスタＭ４のＯＮトランジスタ読み出し電流
を減少させていることは変わらない。以後、この回り込
み電流Ｉ２に相当する電流を読み出し寄生電流と呼ぶ。
【００２９】特開平１０−１１９９１号公報に示す半導
体記憶装置３００を図９を用いて説明する。
体記憶装置３００を図９を用いて説明する。
【００３０】図９は、従来の導体記憶装置３００を示す
図である。
図である。
【００３１】半導体記憶装置３００では、隣り合う主ビ
ット線に接続されるバンクトランジスタが、バンク選択
線に対して逆配置となっている。メモリセルトランジス
タＭ４を選択する場合、選択ビット線はＢＳ４となり、
選択仮想ＧＮＤ線はＢＳ３となる。この時、非選択のビ
ット線ＢＳ１が充電レベルとなっているため、非選択メ
モリセルトランジスタＭ２、Ｍ３を通って選択仮想ＧＮ
Ｄ線ＢＳ３へ電流が流れてしまう。しかし、この電流は
２つの非選択メモリセルトランジスタＭ２およびＭ３を
通って選択仮想ＧＮＤ線ＢＳ３へ電流が流れているた
め、読み出し寄生電流を少なくすることが可能になる。
ット線に接続されるバンクトランジスタが、バンク選択
線に対して逆配置となっている。メモリセルトランジス
タＭ４を選択する場合、選択ビット線はＢＳ４となり、
選択仮想ＧＮＤ線はＢＳ３となる。この時、非選択のビ
ット線ＢＳ１が充電レベルとなっているため、非選択メ
モリセルトランジスタＭ２、Ｍ３を通って選択仮想ＧＮ
Ｄ線ＢＳ３へ電流が流れてしまう。しかし、この電流は
２つの非選択メモリセルトランジスタＭ２およびＭ３を
通って選択仮想ＧＮＤ線ＢＳ３へ電流が流れているた
め、読み出し寄生電流を少なくすることが可能になる。
【００３２】しかしながら、特開平１０−１１９９１号
公報に示す半導体記憶装置の場合も、選択ビット線に流
れ込むこの読み出し寄生電流を減少させているが、読み
出し寄生電流は発生している。
公報に示す半導体記憶装置の場合も、選択ビット線に流
れ込むこの読み出し寄生電流を減少させているが、読み
出し寄生電流は発生している。
【００３３】本発明は、上記問題点を鑑み、この選択ビ
ット線に流れ込む読み出し寄生電流を減少させるのでは
なく、完全になくした半導体装置を提供することを目的
とする。
ット線に流れ込む読み出し寄生電流を減少させるのでは
なく、完全になくした半導体装置を提供することを目的
とする。
【００３４】
【課題を解決するための手段】本発明の半導体記憶装置
は、読み出しメモリセルトランジスタの読み出し時に、
隣接するＯＮトランジスタ経由で流れる電流を防止する
ため、非選択ビット線および非選択仮想ＧＮＤ線のうち
の少なくとも一方を充電することができる。本発明の半
導体記憶装置は、平行に複数の配線されたワード線と、
前記複数のワード線と直行に配置されるビット線と、前
記複数のワード線と直行に配置される仮想ＧＮＤ線と、
アレイ状に配列された複数のメモリセルトランジスタと
を備え、前記複数のワード線のうちの少なくとも１つの
一部が、前記複数のメモリセルトランジスタのうちの少
なくとも１つのゲート電極となり、前記複数の仮想ＧＮ
Ｄ線のうちの少なくとも１つの一部が、前記複数のメモ
リセルトランジスタのうちの少なくとも１つのソースお
よびドレインとなり、充電されるべき、非選択ビット線
および非選択仮想ＧＮＤ線のうちの少なくとも一方と選
択仮想ＧＮＤ線との間に位置する、ある非選択ビット線
を非選択ダミービット線と呼び、前記充電されるべき、
非選択ビット線および非選択仮想ＧＮＤ線のうちの少な
くとも一方と選択仮想ＧＮＤ線との間に位置する、ある
非選択仮想ＧＮＤ線を非選択ダミー仮想ＧＮＤ線と呼
び、前記充電されるべき、前記非選択ビット線および非
選択仮想ＧＮＤ線のうちの少なくとも一方から前記選択
仮想ＧＮＤ線へと、前記読み出しメモリセルトランジス
タに隣接するトランジスタを介して流れる電流が、前記
非選択ダミービット線または前記非選択ダミー仮想ＧＮ
Ｄ線に流し込まれ、そのことにより上記目的が達成され
る。
は、読み出しメモリセルトランジスタの読み出し時に、
隣接するＯＮトランジスタ経由で流れる電流を防止する
ため、非選択ビット線および非選択仮想ＧＮＤ線のうち
の少なくとも一方を充電することができる。本発明の半
導体記憶装置は、平行に複数の配線されたワード線と、
前記複数のワード線と直行に配置されるビット線と、前
記複数のワード線と直行に配置される仮想ＧＮＤ線と、
アレイ状に配列された複数のメモリセルトランジスタと
を備え、前記複数のワード線のうちの少なくとも１つの
一部が、前記複数のメモリセルトランジスタのうちの少
なくとも１つのゲート電極となり、前記複数の仮想ＧＮ
Ｄ線のうちの少なくとも１つの一部が、前記複数のメモ
リセルトランジスタのうちの少なくとも１つのソースお
よびドレインとなり、充電されるべき、非選択ビット線
および非選択仮想ＧＮＤ線のうちの少なくとも一方と選
択仮想ＧＮＤ線との間に位置する、ある非選択ビット線
を非選択ダミービット線と呼び、前記充電されるべき、
非選択ビット線および非選択仮想ＧＮＤ線のうちの少な
くとも一方と選択仮想ＧＮＤ線との間に位置する、ある
非選択仮想ＧＮＤ線を非選択ダミー仮想ＧＮＤ線と呼
び、前記充電されるべき、前記非選択ビット線および非
選択仮想ＧＮＤ線のうちの少なくとも一方から前記選択
仮想ＧＮＤ線へと、前記読み出しメモリセルトランジス
タに隣接するトランジスタを介して流れる電流が、前記
非選択ダミービット線または前記非選択ダミー仮想ＧＮ
Ｄ線に流し込まれ、そのことにより上記目的が達成され
る。
【００３５】前記選択仮想ＧＮＤ線と、前記非選択ダミ
ー仮想ビット線および前記非選択ダミー仮想ＧＮＤ線の
うちの少なくとも一方とが、異なる接地手段を介して接
地されてもよい。
ー仮想ビット線および前記非選択ダミー仮想ＧＮＤ線の
うちの少なくとも一方とが、異なる接地手段を介して接
地されてもよい。
【００３６】前記読み出しメモリセルトランジスタの読
み出し時に、読み出し動作時において、前記選択仮想Ｇ
ＮＤ線と、前記非選択ダミー仮想ビット線および前記非
選択ダミー仮想ＧＮＤ線のうちの少なくとも一方との間
に位置する、非選択ビット線および非選択仮想ＧＮＤ線
のうちの少なくとも一方が浮遊状態であってもよい。
み出し時に、読み出し動作時において、前記選択仮想Ｇ
ＮＤ線と、前記非選択ダミー仮想ビット線および前記非
選択ダミー仮想ＧＮＤ線のうちの少なくとも一方との間
に位置する、非選択ビット線および非選択仮想ＧＮＤ線
のうちの少なくとも一方が浮遊状態であってもよい。
【００３７】前記半導体記憶装置が半導体読み出し専用
メモリであることが好ましい。
メモリであることが好ましい。
【００３８】本発明の半導体記憶装置は選択仮想ＧＮＤ
線又は充電される非選択ビット線と非選択仮想ＧＮＤ線
の間に選択仮想ＧＮＤ線とは別にＧＮＤレベルとなる非
選択ビット線または、非選択仮想ＧＮＤ線を設け、（以
下このＧＮＤレベルとなる非選択ビット線または、非選
択仮想ＧＮＤ線を非選択ダミービット線、非選択ダミー
仮想ＧＮＤ線と呼ぶ。）、読み出し寄生電流をその非選
択ダミー仮想ＧＮＤ線又は、非選択ダミービット線に流
し込み、選択ビット線、選択仮想ＧＮＤ線に読み出し寄
生電流を流さない。
線又は充電される非選択ビット線と非選択仮想ＧＮＤ線
の間に選択仮想ＧＮＤ線とは別にＧＮＤレベルとなる非
選択ビット線または、非選択仮想ＧＮＤ線を設け、（以
下このＧＮＤレベルとなる非選択ビット線または、非選
択仮想ＧＮＤ線を非選択ダミービット線、非選択ダミー
仮想ＧＮＤ線と呼ぶ。）、読み出し寄生電流をその非選
択ダミー仮想ＧＮＤ線又は、非選択ダミービット線に流
し込み、選択ビット線、選択仮想ＧＮＤ線に読み出し寄
生電流を流さない。
【００３９】以下、作用を説明する。
【００４０】本発明の半導体記憶装置は、選択ビット線
に流れ込む読み出し寄生電流が無くなるので、選択ビッ
ト線の読み出し電流が増加し、安定したメモリセルの読
み出し動作を実現するだけでなく、高速な読み出し動作
が図れる。また、選択ビット線の読み出し電流が増加す
るので、主ビット線に接続するバンク数を増やす事が可
能となり、メモリ分割を減らして、チップサイズ縮小を
行うことも可能となる。
に流れ込む読み出し寄生電流が無くなるので、選択ビッ
ト線の読み出し電流が増加し、安定したメモリセルの読
み出し動作を実現するだけでなく、高速な読み出し動作
が図れる。また、選択ビット線の読み出し電流が増加す
るので、主ビット線に接続するバンク数を増やす事が可
能となり、メモリ分割を減らして、チップサイズ縮小を
行うことも可能となる。
【００４１】
【発明の実施の形態】図面を参照し、本発明を説明す
る。
る。
【００４２】（実施形態１）以下に、本発明の実施形態
１における半導体記憶装置を図１および図２を用いて説
明する。
１における半導体記憶装置を図１および図２を用いて説
明する。
【００４３】図１は、実施形態１における半導体記憶装
置において、非選択ダミー仮想ＧＮＤ線に読み出し寄生
電流を流し込み、読み出しビット線、読み出し仮想ＧＮ
Ｄ線に読み出し寄生電流が流れなくなる様子の概念を示
す図である。図２は、実施形態１における半導体記憶装
置１００を示す図である。
置において、非選択ダミー仮想ＧＮＤ線に読み出し寄生
電流を流し込み、読み出しビット線、読み出し仮想ＧＮ
Ｄ線に読み出し寄生電流が流れなくなる様子の概念を示
す図である。図２は、実施形態１における半導体記憶装
置１００を示す図である。
【００４４】図２に示す半導体記憶装置１００は、メモ
リアレイ、ブロック選択回路、充電・ＧＮＤ選択回路、
充電・センス回路等を備えている。充電・ＧＮＤ選択回
路や充電・センス回路は、複数のブロック選択回路に接
続することも可能である。半導体記憶装置１００のメモ
リアレイのバンク構成は、図７に示すバンク構成と同じ
である。
リアレイ、ブロック選択回路、充電・ＧＮＤ選択回路、
充電・センス回路等を備えている。充電・ＧＮＤ選択回
路や充電・センス回路は、複数のブロック選択回路に接
続することも可能である。半導体記憶装置１００のメモ
リアレイのバンク構成は、図７に示すバンク構成と同じ
である。
【００４５】半導体記憶装置１００の充電・ＧＮＤ選択
回路は、従来の充電・ＧＮＤ選択回路と異なる動作を行
い、具体的には、メモリアレイのビット線と仮想ＧＮＤ
線の制御を行う。
回路は、従来の充電・ＧＮＤ選択回路と異なる動作を行
い、具体的には、メモリアレイのビット線と仮想ＧＮＤ
線の制御を行う。
【００４６】以下に、図２に示す半導体記憶装置１００
の動作におけるメモリセルトランジスタＭ４の読み出し
の場合を説明する。
の動作におけるメモリセルトランジスタＭ４の読み出し
の場合を説明する。
【００４７】ここで、トランジスタＭ４が選択された選
択トランジスタとする。トランジスタＭ４と同時に読み
出せるトランジスタはトランジスタＭ２０とする。
択トランジスタとする。トランジスタＭ４と同時に読み
出せるトランジスタはトランジスタＭ２０とする。
【００４８】トランジスタＭ４のゲートに接続されてい
るワード線ＷＬ０がＨレベルとなり、その他のワード線
（ＷＬ０以外のＷＬｎ）がＬレベルになる。トランジス
タＢＫ１−１をＯＮトランジスタにするため、バンク線
ＢＫＬ１がＨレベルになり、ＢＫ３−１トランジスタを
ＯＮトランジスタにするため、バンク線ＢＫＬ３がＨレ
ベルになり、線ＢＫＬ２およびＢＫＬ４がＬレベルにな
る。すると、トランジスタＭ４には（ＭＢ２）−（ＢＫ
１−１）−（ＳＢ４）−（Ｍ４）−（ＳＢ５）−（ＢＫ
３−１）−（ＭＢ３）という電流経路ができる。この電
流経路がトランジスタＭ４の読み出し電流経路となる。
るワード線ＷＬ０がＨレベルとなり、その他のワード線
（ＷＬ０以外のＷＬｎ）がＬレベルになる。トランジス
タＢＫ１−１をＯＮトランジスタにするため、バンク線
ＢＫＬ１がＨレベルになり、ＢＫ３−１トランジスタを
ＯＮトランジスタにするため、バンク線ＢＫＬ３がＨレ
ベルになり、線ＢＫＬ２およびＢＫＬ４がＬレベルにな
る。すると、トランジスタＭ４には（ＭＢ２）−（ＢＫ
１−１）−（ＳＢ４）−（Ｍ４）−（ＳＢ５）−（ＢＫ
３−１）−（ＭＢ３）という電流経路ができる。この電
流経路がトランジスタＭ４の読み出し電流経路となる。
【００４９】次に、ブロック選択回路の線ＢＬＯＣＫＳ
ＥＬ１がＨレベルになり、充電・ＧＮＤ選択回路の線Ｖ
ＧＳＥＬ１およびＶＧＳＥＬ４がＬレベルになり、線Ｖ
ＧＳＥＬ２およびＶＧＳＥＬ３がＨレベルになり、線Ｎ
ＢＳＥＬ１、ＢＳＥＬ２、ＢＳＥＬ３、ＮＢＳＥＬ３、
ＢＳＥＬ４、およびＮＢＳＥＬ４がＬレベルになり、線
ＢＳＥＬ１およびＮＢＳＥＬ２がＨレベルになる。この
時、ビット線、仮想ＧＮＤ線の状態は、主ビット線ＭＢ
０、ＭＢ１、ＭＢ７、ＭＢ８、およびＭＢ９が充電レベ
ルとなり、主ビット線ＭＢ２およびＭＢ１０が充電レベ
ルになり、さらに、主ビット線ＭＢ２およびＭＢ１０が
センス回路接続状態となり、主ビット線ＭＢ３、ＭＢ
５、ＭＢ１１がＧＮＤレベルとなり、主ビット線ＭＢ
４、ＭＢ６がフローティング状態となる。
ＥＬ１がＨレベルになり、充電・ＧＮＤ選択回路の線Ｖ
ＧＳＥＬ１およびＶＧＳＥＬ４がＬレベルになり、線Ｖ
ＧＳＥＬ２およびＶＧＳＥＬ３がＨレベルになり、線Ｎ
ＢＳＥＬ１、ＢＳＥＬ２、ＢＳＥＬ３、ＮＢＳＥＬ３、
ＢＳＥＬ４、およびＮＢＳＥＬ４がＬレベルになり、線
ＢＳＥＬ１およびＮＢＳＥＬ２がＨレベルになる。この
時、ビット線、仮想ＧＮＤ線の状態は、主ビット線ＭＢ
０、ＭＢ１、ＭＢ７、ＭＢ８、およびＭＢ９が充電レベ
ルとなり、主ビット線ＭＢ２およびＭＢ１０が充電レベ
ルになり、さらに、主ビット線ＭＢ２およびＭＢ１０が
センス回路接続状態となり、主ビット線ＭＢ３、ＭＢ
５、ＭＢ１１がＧＮＤレベルとなり、主ビット線ＭＢ
４、ＭＢ６がフローティング状態となる。
【００５０】この時の副ビット線の様子を図３に示す。
図３は、ワード線ＷＬ０に接続されたトランジスタＭ０
〜Ｍ２０を示す図である。
図３は、ワード線ＷＬ０に接続されたトランジスタＭ０
〜Ｍ２０を示す図である。
【００５１】選択トランジスタがＭ４、それに対する本
発明の非選択ダミー仮想ＧＮＤ線が線ＳＢ９になる。線
ＳＢ１３、ＳＢ１６、およびＳＢ１７の充電は、トラン
ジスタＭ４と同時に読み出されるトランジスタＭ２０の
ＯＦＦトランジスタ時における図７に示す回路の回り込
み電流Ｉ１に相当する電流を防ぐのに必要な充電であ
る。
発明の非選択ダミー仮想ＧＮＤ線が線ＳＢ９になる。線
ＳＢ１３、ＳＢ１６、およびＳＢ１７の充電は、トラン
ジスタＭ４と同時に読み出されるトランジスタＭ２０の
ＯＦＦトランジスタ時における図７に示す回路の回り込
み電流Ｉ１に相当する電流を防ぐのに必要な充電であ
る。
【００５２】しかし、線ＳＢ１３、ＳＢ１６、およびＳ
Ｂ１７への充電は同時に、トランジスタＭ４の読み出し
寄生電流の原因であるが、本発明の非選択ダミー仮想Ｇ
ＮＤ線ＳＢ９にこの読み出し寄生電流が流れ、トランジ
スタＭ４に対しては、読み出し寄生電流がなくなる。
Ｂ１７への充電は同時に、トランジスタＭ４の読み出し
寄生電流の原因であるが、本発明の非選択ダミー仮想Ｇ
ＮＤ線ＳＢ９にこの読み出し寄生電流が流れ、トランジ
スタＭ４に対しては、読み出し寄生電流がなくなる。
【００５３】なお、図３に示す例では、線ＳＢ１３、Ｓ
Ｂ１６、ＳＢ１７というように３つの線を充電している
が、回り込み電流Ｉ１に相当する電流を防げれば、１つ
又は２つの線が充電されてもよい。その場合、図２に示
す充電・ＧＮＤ選択回路等の変更が必要である。又、図
２に示す充電・ＧＮＤ選択回路や充電・センス回路等は
本発明の非選択ダミー仮想ＧＮＤや、非選択ダミービッ
トに相当する機能が実現できる回路であれば別の回路で
も良い。
Ｂ１６、ＳＢ１７というように３つの線を充電している
が、回り込み電流Ｉ１に相当する電流を防げれば、１つ
又は２つの線が充電されてもよい。その場合、図２に示
す充電・ＧＮＤ選択回路等の変更が必要である。又、図
２に示す充電・ＧＮＤ選択回路や充電・センス回路等は
本発明の非選択ダミー仮想ＧＮＤや、非選択ダミービッ
トに相当する機能が実現できる回路であれば別の回路で
も良い。
【００５４】上述したように、本実施形態においては、
図２に示すように選択仮想ＧＮＤ線ＳＢ５がＧＮＤレベ
ルの主ビット線ＭＢ３に電気的に接続され、また、非選
択ダミー仮想ＧＮＤ線ＳＢ９がＧＮＤレベルの主ビット
線ＭＢ３に電気的に接続される。このように、選択仮想
ＧＮＤ線ＳＢ５と非選択ダミー仮想ＧＮＤ線ＳＢ９は異
なる経路でＧＮＤレベルとなるため、図１に示すように
読み出し寄生電流は非選択ダミー仮想ＧＮＤ線ＳＢ９に
のみ流れ、選択仮想ＧＮＤ線ＳＢ５での読み出し寄生電
流の発生が防止される。
図２に示すように選択仮想ＧＮＤ線ＳＢ５がＧＮＤレベ
ルの主ビット線ＭＢ３に電気的に接続され、また、非選
択ダミー仮想ＧＮＤ線ＳＢ９がＧＮＤレベルの主ビット
線ＭＢ３に電気的に接続される。このように、選択仮想
ＧＮＤ線ＳＢ５と非選択ダミー仮想ＧＮＤ線ＳＢ９は異
なる経路でＧＮＤレベルとなるため、図１に示すように
読み出し寄生電流は非選択ダミー仮想ＧＮＤ線ＳＢ９に
のみ流れ、選択仮想ＧＮＤ線ＳＢ５での読み出し寄生電
流の発生が防止される。
【００５５】なお、本実施形態では、メモリセルトラン
ジスタから情報を読み出す時に、選択仮想ＧＮＤ線と非
選択ダミー仮想ＧＮＤ線の間に、非選択仮想ＧＮＤ線ま
たは非選択仮想ビット線が配置されている。この場合、
非選択仮想ＧＮＤ線または非選択仮想ビット線が浮遊状
態である必要がある。
ジスタから情報を読み出す時に、選択仮想ＧＮＤ線と非
選択ダミー仮想ＧＮＤ線の間に、非選択仮想ＧＮＤ線ま
たは非選択仮想ビット線が配置されている。この場合、
非選択仮想ＧＮＤ線または非選択仮想ビット線が浮遊状
態である必要がある。
【００５６】これは、選択仮想ＧＮＤ線ＳＢ５と非選択
ダミー仮想ＧＮＤ線ＳＢ９は異なる経路でＧＮＤレベル
となっているにもかかわらず、選択仮想ＧＮＤ線と非選
択ダミー仮想ＧＮＤ線の間で、充電されている、非選択
仮想ＧＮＤ線または非選択仮想ビット線が存在している
と、読み出し寄生電流が発生するためである。図２で
は、選択仮想ＧＮＤ線ＳＢ５と非選択ダミー仮想ＧＮＤ
線ＳＢ９の間の線ＳＢ６、ＳＢ７、ＳＢ８が浮遊状態と
なる。
ダミー仮想ＧＮＤ線ＳＢ９は異なる経路でＧＮＤレベル
となっているにもかかわらず、選択仮想ＧＮＤ線と非選
択ダミー仮想ＧＮＤ線の間で、充電されている、非選択
仮想ＧＮＤ線または非選択仮想ビット線が存在している
と、読み出し寄生電流が発生するためである。図２で
は、選択仮想ＧＮＤ線ＳＢ５と非選択ダミー仮想ＧＮＤ
線ＳＢ９の間の線ＳＢ６、ＳＢ７、ＳＢ８が浮遊状態と
なる。
【００５７】（実施形態２）以下に、本発明の実施形態
２における半導体記憶装置２００を図４を用いて説明す
る。
２における半導体記憶装置２００を図４を用いて説明す
る。
【００５８】図４は、実施形態２における半導体記憶装
置２００を示す図である。
置２００を示す図である。
【００５９】図４に示すメモリアレイには、図２に示す
メモリアレイにバンクトランジスタＬＢＫ１−１等が追
加されている。このため、図４に示すメモリアレイで
は、図２に示すメモリアレイに比べて、主ビット線の本
数が減っている。
メモリアレイにバンクトランジスタＬＢＫ１−１等が追
加されている。このため、図４に示すメモリアレイで
は、図２に示すメモリアレイに比べて、主ビット線の本
数が減っている。
【００６０】主ビット線と副ビット線の接続は、バンク
トランジスタＬＢＫ１−１およびＢＫ１−１等に接続さ
れ、仮想ＧＮＤ線はバンクトランジスタＢＫ３−１等の
１つのバンクトランジスタにて接続される。
トランジスタＬＢＫ１−１およびＢＫ１−１等に接続さ
れ、仮想ＧＮＤ線はバンクトランジスタＢＫ３−１等の
１つのバンクトランジスタにて接続される。
【００６１】以下に、半導体記憶装置２００の動作にお
けるメモリセルトランジスタＭ４の読み出しの場合を説
明する。トランジスタＭ４が選択された選択トランジス
タとする。なお、トランジスタＭ４と同時に読み出せる
トランジスタはトランジスタＭ２０とする。
けるメモリセルトランジスタＭ４の読み出しの場合を説
明する。トランジスタＭ４が選択された選択トランジス
タとする。なお、トランジスタＭ４と同時に読み出せる
トランジスタはトランジスタＭ２０とする。
【００６２】トランジスタＭ４のゲートに接続されてい
るワード線ＷＬ０がＨレベルとなり、その他のワード線
（ＷＬ０以外のＷＬｎ）がＬレベルとなる。トランジス
タＬＢＫ１−１、ＢＫ１−１、ＢＫ３−１をＯＮトラン
ジスタにするため、線ＬＢＫＬ１、バンク線ＢＫＬ１、
およびバンク線ＢＫＬ３がＨレベルとなり、線ＬＢＫＬ
２、バンク線ＢＫＬ２、およびバンク線ＢＫＬ４がＬレ
ベルとなる。
るワード線ＷＬ０がＨレベルとなり、その他のワード線
（ＷＬ０以外のＷＬｎ）がＬレベルとなる。トランジス
タＬＢＫ１−１、ＢＫ１−１、ＢＫ３−１をＯＮトラン
ジスタにするため、線ＬＢＫＬ１、バンク線ＢＫＬ１、
およびバンク線ＢＫＬ３がＨレベルとなり、線ＬＢＫＬ
２、バンク線ＢＫＬ２、およびバンク線ＢＫＬ４がＬレ
ベルとなる。
【００６３】すると、トランジスタＭ４には（ＭＢ０）
−（ＬＢＫ１−１）−（ＢＫ１−１）−（ＳＢ４）−
（Ｍ４）−（ＳＢ５）−（ＢＫ３−１）−（ＭＢ２）と
いう電流経路ができる。この電流経路がトランジスタＭ
４の読み出し電流経路となる。
−（ＬＢＫ１−１）−（ＢＫ１−１）−（ＳＢ４）−
（Ｍ４）−（ＳＢ５）−（ＢＫ３−１）−（ＭＢ２）と
いう電流経路ができる。この電流経路がトランジスタＭ
４の読み出し電流経路となる。
【００６４】次に、ブロック選択回路の線ＢＬＯＣＫＳ
ＥＬ１がＨレベルとなり、充電・ＧＮＤ選択回路の線Ｖ
ＧＳＥＬ１およびＶＧＳＥＬ４がＬレベルとなり、線Ｖ
ＧＳＥＬ２、線ＶＧＳＥＬ３がＨレベルとなり、線ＢＳ
ＥＬ１がＬレベルとなり、線ＢＳＥＬ２がＨレベルとな
る。この時、各ビット線、仮想ＧＮＤ線の状態は、主ビ
ット線ＭＢ３、ＭＢ５、およびＭＢ７が充電レベルとな
り、主ビット線ＭＢ０および主ビット線ＭＢ６が充電レ
ベルとなり、さらに主ビット線ＭＢ０および主ビット線
ＭＢ６がセンス回路接続状態となり、主ビット線ＭＢ
２、主ビット線ＭＢ４および主ビット線ＭＢ８がＧＮＤ
レベルとなる。
ＥＬ１がＨレベルとなり、充電・ＧＮＤ選択回路の線Ｖ
ＧＳＥＬ１およびＶＧＳＥＬ４がＬレベルとなり、線Ｖ
ＧＳＥＬ２、線ＶＧＳＥＬ３がＨレベルとなり、線ＢＳ
ＥＬ１がＬレベルとなり、線ＢＳＥＬ２がＨレベルとな
る。この時、各ビット線、仮想ＧＮＤ線の状態は、主ビ
ット線ＭＢ３、ＭＢ５、およびＭＢ７が充電レベルとな
り、主ビット線ＭＢ０および主ビット線ＭＢ６が充電レ
ベルとなり、さらに主ビット線ＭＢ０および主ビット線
ＭＢ６がセンス回路接続状態となり、主ビット線ＭＢ
２、主ビット線ＭＢ４および主ビット線ＭＢ８がＧＮＤ
レベルとなる。
【００６５】この時の副ビット線の様子を図５に示す。
図５は、ワード線ＷＬ０に接続されたトランジスタＭ０
〜Ｍ２０を示す図である。
図５は、ワード線ＷＬ０に接続されたトランジスタＭ０
〜Ｍ２０を示す図である。
【００６６】図５で、選択トランジスタがＭ４、それに
対する本発明の非選択ダミー仮想ＧＮＤ線が線ＳＢ９と
なる。
対する本発明の非選択ダミー仮想ＧＮＤ線が線ＳＢ９と
なる。
【００６７】上述した実施形態１および実施形態２で
は、非選択ダミー仮想ＧＮＤ線を用いて、読み出し寄生
電流を選択トランジスタに流れないようにしているが、
非選択ダミー仮想ＧＮＤ線の代わりに非選択ダミービッ
ト線が用いられてもよい。また、本発明を実施する場
合、上述したバンク構成に限られず、他のバンク構成で
あっても、本発明を実施することができる。また、本発
明を実施する場合、上述した階層ビット線方式に限られ
ず、他のビット線方式であっても、本発明を実施するこ
とができる。
は、非選択ダミー仮想ＧＮＤ線を用いて、読み出し寄生
電流を選択トランジスタに流れないようにしているが、
非選択ダミー仮想ＧＮＤ線の代わりに非選択ダミービッ
ト線が用いられてもよい。また、本発明を実施する場
合、上述したバンク構成に限られず、他のバンク構成で
あっても、本発明を実施することができる。また、本発
明を実施する場合、上述した階層ビット線方式に限られ
ず、他のビット線方式であっても、本発明を実施するこ
とができる。
【００６８】
【発明の効果】従来の半導体記憶装置によって、選択ビ
ット線の読み出し電流が選択ビット線に流れ込む、読み
出し寄生電流を減少させることは可能であるが、本発明
の半導体記憶装置では、選択ビット線の読み出し電流に
読み出し寄生電流が流れ込まなくなり、選択ビット線の
読み出し電流の増加が図れる。このことにより、安定し
てメモリセルから情報を読み出せるだけでなく、高速に
情報を読み出すことが可能となる。
ット線の読み出し電流が選択ビット線に流れ込む、読み
出し寄生電流を減少させることは可能であるが、本発明
の半導体記憶装置では、選択ビット線の読み出し電流に
読み出し寄生電流が流れ込まなくなり、選択ビット線の
読み出し電流の増加が図れる。このことにより、安定し
てメモリセルから情報を読み出せるだけでなく、高速に
情報を読み出すことが可能となる。
【図１】実施形態における半導体記憶装置において、非
選択ダミー仮想ＧＮＤ線に読み出し寄生電流を流し込
み、読み出しビット線、読み出し仮想ＧＮＤ線に読み出
し寄生電流が流れなくなる様子の概念を示す図である。
選択ダミー仮想ＧＮＤ線に読み出し寄生電流を流し込
み、読み出しビット線、読み出し仮想ＧＮＤ線に読み出
し寄生電流が流れなくなる様子の概念を示す図である。
【図２】実施形態における半導体記憶装置１００を示す
図である。
図である。
【図３】ワード線ＷＬ０に接続されたトランジスタＭ０
〜Ｍ２０を示す図である。
〜Ｍ２０を示す図である。
【図４】実施形態２における半導体記憶装置２００を示
す図である。
す図である。
【図５】ワード線ＷＬ０に接続されたトランジスタＭ０
〜Ｍ２０を示す図である。
〜Ｍ２０を示す図である。
【図６】従来のＭＲＯＭの概念図を示す図である。
【図７】階層ビット線方式のメモリアレイ回路を示す図
である。
である。
【図８】メモリアレイ回路におけるワード線に接続され
たトランジスタを示す図である。
たトランジスタを示す図である。
【図９】実施形態３における半導体記憶装置３００を示
す図である。
す図である。
【符号の説明】 Ｍ０〜Ｍ２０ トランジスタ ＭＢ０〜ＭＢ１１ 主ビット線 ＳＢ０〜ＳＢ２１ 副ビット線 ＷＬ０、ＷＬｎ ワード線 ＴＲ１ トランジスタ
Claims (4)
- 【請求項１】 読み出しメモリセルトランジスタの読み
出し時に、隣接するＯＮトランジスタ経由で流れる電流
を防止するため、非選択ビット線および非選択仮想ＧＮ
Ｄ線のうちの少なくとも一方を充電することができる半
導体記憶装置であって、 平行に複数の配線されたワード線と、 前記複数のワード線と直行に配置される複数のビット線
と、 前記複数のワード線と直行に配置される複数の仮想ＧＮ
Ｄ線と、 アレイ状に配列された複数のメモリセルトランジスタと
を備え、 前記複数のワード線のうちの少なくとも１つの一部が、
前記複数のメモリセルトランジスタのうちの少なくとも
１つのゲート電極となり、 前記複数の仮想ＧＮＤ線のうちの少なくとも１つの一部
が、前記複数のメモリセルトランジスタのうちの少なく
とも１つのソースおよびドレインとなり、 充電されるべき、非選択ビット線および非選択仮想ＧＮ
Ｄ線のうちの少なくとも一方と選択仮想ＧＮＤ線との間
に位置する、ある非選択ビット線を非選択ダミービット
線と呼び、 前記充電されるべき、非選択ビット線および非選択仮想
ＧＮＤ線のうちの少なくとも一方と選択仮想ＧＮＤ線と
の間に位置する、ある非選択仮想ＧＮＤ線を非選択ダミ
ー仮想ＧＮＤ線と呼び、 前記充電されるべき、前記非選択ビット線および非選択
仮想ＧＮＤ線のうちの少なくとも一方から前記選択仮想
ＧＮＤ線へと、前記読み出しメモリセルトランジスタに
隣接するトランジスタを介して流れる電流が、前記非選
択ダミービット線または前記非選択ダミー仮想ＧＮＤ線
に流し込まれる、半導体記憶装置。 - 【請求項２】 前記選択仮想ＧＮＤ線と、前記非選択ダ
ミー仮想ビット線および前記非選択ダミー仮想ＧＮＤ線
のうちの少なくとも一方とが、異なる接地手段を介して
接地される請求項１記載の半導体装置。 - 【請求項３】 前記読み出しメモリセルトランジスタの
読み出し時に、 前記選択仮想ＧＮＤ線と、前記非選択ダミー仮想ビット
線および前記非選択ダミー仮想ＧＮＤ線のうちの少なく
とも一方との間に位置する、非選択ビット線および非選
択仮想ＧＮＤ線のうちの少なくとも一方が浮遊状態であ
る、請求項１または２に記載の半導体記憶装置。 - 【請求項４】 前記半導体記憶装置が半導体読み出し専
用メモリである請求項１〜３のうちの１つに記載の半導
体記憶装置。
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