JPH0513709A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0513709A JPH0513709A JP3165447A JP16544791A JPH0513709A JP H0513709 A JPH0513709 A JP H0513709A JP 3165447 A JP3165447 A JP 3165447A JP 16544791 A JP16544791 A JP 16544791A JP H0513709 A JPH0513709 A JP H0513709A
- Authority
- JP
- Japan
- Prior art keywords
- sense amplifier
- line
- switch
- amplifier circuit
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 本発明は、半導体記憶装置（ＤＲＡＭ）のセ
ンス時間を短縮するため、ビット線放電路の配線抵抗を
低減し、且つ、チップ面積の増大は招かない回路構成を
持つ半導体記憶装置を提供することを目的とする。 【構成】 カラムスイッチ制御線（ＣＳＬ）の配線間隔
をカラムスイッチ１１の間隔より狭くして、カラムスイ
ッチ制御線（ＣＳＬ）と同じ配線層の配線が可能となる
領域をメモリセルアレイ領域２上に設け、その領域とワ
ード線スナップ領域１０を覆うように接地線１４を配線
し、これらとセンスアンプ回路列領域４の共通ソース線
とを副センスアンプ駆動回路９を介して接続することに
より、チップ面積の増大は招かずビット線放電路の配線
抵抗を小さくする。
ンス時間を短縮するため、ビット線放電路の配線抵抗を
低減し、且つ、チップ面積の増大は招かない回路構成を
持つ半導体記憶装置を提供することを目的とする。 【構成】 カラムスイッチ制御線（ＣＳＬ）の配線間隔
をカラムスイッチ１１の間隔より狭くして、カラムスイ
ッチ制御線（ＣＳＬ）と同じ配線層の配線が可能となる
領域をメモリセルアレイ領域２上に設け、その領域とワ
ード線スナップ領域１０を覆うように接地線１４を配線
し、これらとセンスアンプ回路列領域４の共通ソース線
とを副センスアンプ駆動回路９を介して接続することに
より、チップ面積の増大は招かずビット線放電路の配線
抵抗を小さくする。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に係り、
特に高集積化されたＤＲＡＭ等の半導体記憶装置に関す
る。
特に高集積化されたＤＲＡＭ等の半導体記憶装置に関す
る。
【０００２】
【従来の技術】ＭＯＳトランジスタを集積した半導体記
憶装置の中で、ＤＲＡＭはメモリセル占有面積が小さい
ため高集積化に最も適している。最近、最小加工寸法0.
6μｍ以下の１６ＭビットＤＲＡＭが国内外で発表さ
れ、その量産も近い。このような高集積化ＤＲＡＭにお
いて、微細化によるＭＯＳトランジスタのスイッチング
速度の向上のみで高速性を追求することは限界にきてお
り、高速性に対する一層の改善が求められている。ＤＲ
ＡＭの高速化にとって大きな障害になっているものの一
つに、センスアンプのセンス時間がある。センス時間は
メモリアレイに書き込んだデータパターンに大きく影響
され、最もセンス時間が長くなるデータパターンによっ
てアクセスタイムが規定される。この事情については特
開平3-16082号公報に説明されている。この公報に記載
の構成は、ビット線からの放電電流パスを多方向に設け
ることにより放電路の配線抵抗を等価的に低減し、ビッ
ト線放電路のクランプ電位を下げることができるので、
ビット線放電時定数が小さくなり、センス時間の短縮が
可能となるというものである。
憶装置の中で、ＤＲＡＭはメモリセル占有面積が小さい
ため高集積化に最も適している。最近、最小加工寸法0.
6μｍ以下の１６ＭビットＤＲＡＭが国内外で発表さ
れ、その量産も近い。このような高集積化ＤＲＡＭにお
いて、微細化によるＭＯＳトランジスタのスイッチング
速度の向上のみで高速性を追求することは限界にきてお
り、高速性に対する一層の改善が求められている。ＤＲ
ＡＭの高速化にとって大きな障害になっているものの一
つに、センスアンプのセンス時間がある。センス時間は
メモリアレイに書き込んだデータパターンに大きく影響
され、最もセンス時間が長くなるデータパターンによっ
てアクセスタイムが規定される。この事情については特
開平3-16082号公報に説明されている。この公報に記載
の構成は、ビット線からの放電電流パスを多方向に設け
ることにより放電路の配線抵抗を等価的に低減し、ビッ
ト線放電路のクランプ電位を下げることができるので、
ビット線放電時定数が小さくなり、センス時間の短縮が
可能となるというものである。
【０００３】以下にこの従来の発明について図面を参照
して詳細に説明する。図４はこの発明のＤＲＡＭのセン
スアンプを中心としたコア回路部の構成を示している。
ビット線対ＢＬ、／ＢＬ（ＢＬ0、／ＢＬ0、ＢＬ1、／
ＢＬ1、…）とワード線ＷＬ（ＷＬ0、ＷＬ1、…）が交
差配置され、その各交差位置にメモリセルＭ（Ｍ11、Ｍ
12、…）１が配置されている。各ビット線対ＢＬ、／Ｂ
ＬはＭＯＳトランジスタ（Ｑ1、Ｑ2）、（Ｑ3、Ｑ4）、
…から成るダイナミック型センスアンプ回路ＳＡ（ＳＡ
1、ＳＡ2、…）３と接続されており、ＭＯＳトランジス
タ（Ｑ11、Ｑ12）、（Ｑ13、Ｑ14）、…からなるカラム
スイッチ１１を介して入出力線Ｉ/Ｏ、／Ｉ/Ｏに接続さ
れている。カラムスイッチ１１は、カラムデコーダ１２
の出力につながるカラム選択線ＣＳＬ（ＣＳＬ0、ＣＳ
Ｌ1、…）の信号により駆動される。センスアンプ回路
３のＭＯＳトランジスタの共通ソース配線／ＳＡＮは、
センスアンプ回路ＳＡを駆動するための、ＭＯＳトラン
ジスタＱ9を主構成要素とする主センスアンプ駆動回路
８および、ＭＯＳトランジスタ（Ｑ21、Ｑ22、…）を主
構成要素とする副センスアンプ駆動回路９に接続されて
いる。これらのセンスアンプ駆動回路は、メモリ領域の
端部に配置された主センスアンプ駆動回路８内に設けら
れたロウブロック選択信号ＲＢＳおよびセンスアンプ活
性化信号ＳＥＮを入力とする論理回路により制御され
る。主センスアンプ駆動回路８内の駆動回路活性化用Ｍ
ＯＳトランジスタＱ9のソース線は接地されている。ま
た、副センスアンプ駆動回路９は２つのセンスアンプ回
路領域に挟まれた空間に配置され、この駆動回路内の駆
動回路活性化用ＭＯＳトランジスタＱ21、Ｑ22のソース
線はビット線と平行にワード線スナップ領域１０を通っ
て接地されている。
して詳細に説明する。図４はこの発明のＤＲＡＭのセン
スアンプを中心としたコア回路部の構成を示している。
ビット線対ＢＬ、／ＢＬ（ＢＬ0、／ＢＬ0、ＢＬ1、／
ＢＬ1、…）とワード線ＷＬ（ＷＬ0、ＷＬ1、…）が交
差配置され、その各交差位置にメモリセルＭ（Ｍ11、Ｍ
12、…）１が配置されている。各ビット線対ＢＬ、／Ｂ
ＬはＭＯＳトランジスタ（Ｑ1、Ｑ2）、（Ｑ3、Ｑ4）、
…から成るダイナミック型センスアンプ回路ＳＡ（ＳＡ
1、ＳＡ2、…）３と接続されており、ＭＯＳトランジス
タ（Ｑ11、Ｑ12）、（Ｑ13、Ｑ14）、…からなるカラム
スイッチ１１を介して入出力線Ｉ/Ｏ、／Ｉ/Ｏに接続さ
れている。カラムスイッチ１１は、カラムデコーダ１２
の出力につながるカラム選択線ＣＳＬ（ＣＳＬ0、ＣＳ
Ｌ1、…）の信号により駆動される。センスアンプ回路
３のＭＯＳトランジスタの共通ソース配線／ＳＡＮは、
センスアンプ回路ＳＡを駆動するための、ＭＯＳトラン
ジスタＱ9を主構成要素とする主センスアンプ駆動回路
８および、ＭＯＳトランジスタ（Ｑ21、Ｑ22、…）を主
構成要素とする副センスアンプ駆動回路９に接続されて
いる。これらのセンスアンプ駆動回路は、メモリ領域の
端部に配置された主センスアンプ駆動回路８内に設けら
れたロウブロック選択信号ＲＢＳおよびセンスアンプ活
性化信号ＳＥＮを入力とする論理回路により制御され
る。主センスアンプ駆動回路８内の駆動回路活性化用Ｍ
ＯＳトランジスタＱ9のソース線は接地されている。ま
た、副センスアンプ駆動回路９は２つのセンスアンプ回
路領域に挟まれた空間に配置され、この駆動回路内の駆
動回路活性化用ＭＯＳトランジスタＱ21、Ｑ22のソース
線はビット線と平行にワード線スナップ領域１０を通っ
て接地されている。
【０００４】ここで、／ＳＡＮの抵抗値としては、主セ
ンスアンプ駆動回路８の駆動トランジスタＱ9および副
センスアンプ駆動回路９の駆動トランジスタＱ21、Ｑ22
のオン抵抗、並びに／ＳＡＮの配線抵抗Ｒ1、Ｒ2、
Ｒ21、Ｒ22が考えられる。前者トランジスタのオン抵抗
は主に各トランジスタのゲート幅により決まる。主セン
スアンプ駆動回路８の駆動トランジスタＱ9のゲート幅
に比べて、副センスアンプ駆動回路９の駆動トランジス
タＱ21、Ｑ22のゲート幅はレイアウト面積上大きくでき
ないため、Ｑ21、Ｑ22個々のオン抵抗はＱ9のオン抵抗
と比べて大きくなる。しかし、ＤＲＡＭの高集積化に伴
いワード線が長くなり、ワード線１本当りのスナップ領
域１０も多くなるので、副センスアンプ駆動回路９を多
数設けることができ、そこに設けられた副センスアンプ
駆動回路９の並列に配置された駆動トランジスタＱ21、
Ｑ22、…の合計オン抵抗は小さくすることが可能とな
る。また、副センスアンプ駆動回路９の配線抵抗につい
ても、主センスアンプ駆動回路８部分にくらべて副セン
スアンプ駆動回路９部分は配線幅も細く、配線長も長い
ため、駆動トランジスタのオン抵抗の場合と同様に
Ｒ21、Ｒ22、…個々の値はＲ1、Ｒ2と比べて大きくなる
が、並列に多数配線することにより合計の配線抵抗を小
さくすることは可能であり、ビット線放電路の放電時定
数を小さくできる。
ンスアンプ駆動回路８の駆動トランジスタＱ9および副
センスアンプ駆動回路９の駆動トランジスタＱ21、Ｑ22
のオン抵抗、並びに／ＳＡＮの配線抵抗Ｒ1、Ｒ2、
Ｒ21、Ｒ22が考えられる。前者トランジスタのオン抵抗
は主に各トランジスタのゲート幅により決まる。主セン
スアンプ駆動回路８の駆動トランジスタＱ9のゲート幅
に比べて、副センスアンプ駆動回路９の駆動トランジス
タＱ21、Ｑ22のゲート幅はレイアウト面積上大きくでき
ないため、Ｑ21、Ｑ22個々のオン抵抗はＱ9のオン抵抗
と比べて大きくなる。しかし、ＤＲＡＭの高集積化に伴
いワード線が長くなり、ワード線１本当りのスナップ領
域１０も多くなるので、副センスアンプ駆動回路９を多
数設けることができ、そこに設けられた副センスアンプ
駆動回路９の並列に配置された駆動トランジスタＱ21、
Ｑ22、…の合計オン抵抗は小さくすることが可能とな
る。また、副センスアンプ駆動回路９の配線抵抗につい
ても、主センスアンプ駆動回路８部分にくらべて副セン
スアンプ駆動回路９部分は配線幅も細く、配線長も長い
ため、駆動トランジスタのオン抵抗の場合と同様に
Ｒ21、Ｒ22、…個々の値はＲ1、Ｒ2と比べて大きくなる
が、並列に多数配線することにより合計の配線抵抗を小
さくすることは可能であり、ビット線放電路の放電時定
数を小さくできる。
【０００５】
【発明が解決しようとする課題】しかしながら、さらな
る高速化の要求から、センス時間の一層の短縮をしよう
と思えば、従来技術のようにビット線放電路をワード線
のスナップ領域１０にのみ設けていたのでは、その面積
から判断して抵抗値を十分小さくできない可能性があ
る。
る高速化の要求から、センス時間の一層の短縮をしよう
と思えば、従来技術のようにビット線放電路をワード線
のスナップ領域１０にのみ設けていたのでは、その面積
から判断して抵抗値を十分小さくできない可能性があ
る。
【０００６】本発明はこのような課題に鑑みてなされ、
ビット線放電路の放電時定数を十分に小さくしてセンス
時間のいっそうの短縮をはかった半導体記憶装置を提供
することを目的とする。
ビット線放電路の放電時定数を十分に小さくしてセンス
時間のいっそうの短縮をはかった半導体記憶装置を提供
することを目的とする。
【０００７】
【課題を解決するための手段】本発明はメモリセルと結
合したビット線対と、前記ビット線対に接続されたセン
スアンプ回路と、前記センスアンプ回路とデータの入出
力線とを接続するための第１のスイッチとを有し、前記
第１のスイッチを制御する第１の制御線を前記第１のス
イッチの配置間隔よりも狭い間隔で配線し、前記センス
アンプ回路の共通ソース線を、第２のスイッチを介して
第１の電源線、あるいは第３のスイッチを介して第１の
接地線と接続し、前記第１の電源線あるいは接地線を前
記第１のスイッチを制御する第１の制御線と同じ配線層
で、カラムアドレス方向に隣接する２つのメモリセルア
レイ領域の境界領域を覆うように配線することを特徴と
する半導体記憶装置である。
合したビット線対と、前記ビット線対に接続されたセン
スアンプ回路と、前記センスアンプ回路とデータの入出
力線とを接続するための第１のスイッチとを有し、前記
第１のスイッチを制御する第１の制御線を前記第１のス
イッチの配置間隔よりも狭い間隔で配線し、前記センス
アンプ回路の共通ソース線を、第２のスイッチを介して
第１の電源線、あるいは第３のスイッチを介して第１の
接地線と接続し、前記第１の電源線あるいは接地線を前
記第１のスイッチを制御する第１の制御線と同じ配線層
で、カラムアドレス方向に隣接する２つのメモリセルア
レイ領域の境界領域を覆うように配線することを特徴と
する半導体記憶装置である。
【０００８】第２の発明は、複数のＣＭＯＳ型のセンス
アンプ回路からなるセンスアンプ回路列と、それに対応
して配置された前記メモリセルアレイと、Ｎ型のセンス
アンプ回路の共通ソース線と第４のスイッチにより接続
された第２の接地線と、Ｐ型のセンスアンプ回路の共通
ソース線と第５のスイッチにより接続された第２の電源
線とを有し、前記第４、第５のスイッチを前記ＣＭＯＳ
型のセンスアンプ回路列のそれぞれ異なるカラムアドレ
ス方向の端部に配置し、さらに、前記ＣＭＯＳ型のセン
スアンプ回路列とそれに対応して配置された前記メモリ
セルアレイをカラムアドレス方向に分割し、その分割さ
れたＣＭＯＳ型のセンスアンプ回路列領域の境界領域か
ら見て、前記第２の接地線、電源線の遠い方と同じ電位
を供給する配線を、カラムアドレス方向に隣接する２つ
の前記分割されたメモリセルアレイ領域の境界領域を覆
うように配線することを特徴とする半導体記憶装置であ
る。
アンプ回路からなるセンスアンプ回路列と、それに対応
して配置された前記メモリセルアレイと、Ｎ型のセンス
アンプ回路の共通ソース線と第４のスイッチにより接続
された第２の接地線と、Ｐ型のセンスアンプ回路の共通
ソース線と第５のスイッチにより接続された第２の電源
線とを有し、前記第４、第５のスイッチを前記ＣＭＯＳ
型のセンスアンプ回路列のそれぞれ異なるカラムアドレ
ス方向の端部に配置し、さらに、前記ＣＭＯＳ型のセン
スアンプ回路列とそれに対応して配置された前記メモリ
セルアレイをカラムアドレス方向に分割し、その分割さ
れたＣＭＯＳ型のセンスアンプ回路列領域の境界領域か
ら見て、前記第２の接地線、電源線の遠い方と同じ電位
を供給する配線を、カラムアドレス方向に隣接する２つ
の前記分割されたメモリセルアレイ領域の境界領域を覆
うように配線することを特徴とする半導体記憶装置であ
る。
【０００９】
【作用】本発明では、メモリセル領域に配置されている
第１の制御線の配線間隔をカラムスイッチの配置間隔よ
りも狭くすることにより、メモリセル領域にもビット線
放電路を設置できるスペースを設け、ビット線電荷の放
電路をワード線スナップ領域だけでなく、ワード線スナ
ップ領域からメモリセル領域まで拡げて配置するのでさ
らに配線抵抗が低減できるため、放電時定数を小さくで
きる。従って、センスアンプ回路に係るセンス時間の短
縮が可能となる。
第１の制御線の配線間隔をカラムスイッチの配置間隔よ
りも狭くすることにより、メモリセル領域にもビット線
放電路を設置できるスペースを設け、ビット線電荷の放
電路をワード線スナップ領域だけでなく、ワード線スナ
ップ領域からメモリセル領域まで拡げて配置するのでさ
らに配線抵抗が低減できるため、放電時定数を小さくで
きる。従って、センスアンプ回路に係るセンス時間の短
縮が可能となる。
【００１０】
【実施例】（実施例１）図１は本発明の第１の実施例の
構成によるＤＲＡＭの平面図であり、図１（ａ）は複数
のメモリセルよりなるメモリセルアレイ領域２とセンス
アンプ回路よりなるセンスアンプ回路列領域４とをマト
リクス状に配列したメモリ領域を示している。ＤＲＡＭ
のデータの入出力は、ロウデコーダ７によりワード６線
が選択され、カラムデコーダ１２により、カラムスイッ
チ制御線ＣＳＬが選択され、ＭＯＳトランジスタによる
カラムスイッチのうち選択されたカラムスイッチ制御線
ＣＳＬにより制御されるものがオンとなり、ビット線が
入出力線につながれることにより行われる。カラムスイ
ッチ制御線ＣＳＬは普通、カラムスイッチの配置間隔で
配線されているが、カラムスイッチであるＭＯＳトラン
ジスタのゲートに選択信号が入力されればよいだけなの
で、メモリセルアレイ領域２上ではカラムスイッチ制御
線ＣＳＬがカラムスイッチの配置間隔より狭めて配線さ
れている。
構成によるＤＲＡＭの平面図であり、図１（ａ）は複数
のメモリセルよりなるメモリセルアレイ領域２とセンス
アンプ回路よりなるセンスアンプ回路列領域４とをマト
リクス状に配列したメモリ領域を示している。ＤＲＡＭ
のデータの入出力は、ロウデコーダ７によりワード６線
が選択され、カラムデコーダ１２により、カラムスイッ
チ制御線ＣＳＬが選択され、ＭＯＳトランジスタによる
カラムスイッチのうち選択されたカラムスイッチ制御線
ＣＳＬにより制御されるものがオンとなり、ビット線が
入出力線につながれることにより行われる。カラムスイ
ッチ制御線ＣＳＬは普通、カラムスイッチの配置間隔で
配線されているが、カラムスイッチであるＭＯＳトラン
ジスタのゲートに選択信号が入力されればよいだけなの
で、メモリセルアレイ領域２上ではカラムスイッチ制御
線ＣＳＬがカラムスイッチの配置間隔より狭めて配線さ
れている。
【００１１】近年のＤＲＡＭでは、ワード線の線幅が細
くなることによりる遅延を防ぐために、ワード線と並列
に金属配線を配線し、適当な間隔ごとにワード線とのコ
ンタクトをとっている。このコンタクトをとるための領
域をワード線スナップ領域１０と呼ぶ。メモリ領域はワ
ード線スナップ領域１０によりメモリセルアレイ領域２
に分割され、それに合わせてセンスアンプ回路列もセン
スアンプ回路列領域４として分割配置される。従来で
は、メモリセルアレイ領域２上はカラムスイッチの間隔
でカラムスイッチ制御線ＣＳＬが配線されていたので、
ワード線スナップ領域１０にのみ、カラムスイッチ制御
線ＣＳＬと同じ配線層を使った配線（例えば第２層アル
ミ）が可能であった。しかしながら、本発明の構成によ
れば、ワード線スナップ領域１０上のみでなくメモリセ
ルアレイ領域２上の一部にもカラムスイッチ制御線ＣＳ
Ｌと同じ配線層の配線が可能である。
くなることによりる遅延を防ぐために、ワード線と並列
に金属配線を配線し、適当な間隔ごとにワード線とのコ
ンタクトをとっている。このコンタクトをとるための領
域をワード線スナップ領域１０と呼ぶ。メモリ領域はワ
ード線スナップ領域１０によりメモリセルアレイ領域２
に分割され、それに合わせてセンスアンプ回路列もセン
スアンプ回路列領域４として分割配置される。従来で
は、メモリセルアレイ領域２上はカラムスイッチの間隔
でカラムスイッチ制御線ＣＳＬが配線されていたので、
ワード線スナップ領域１０にのみ、カラムスイッチ制御
線ＣＳＬと同じ配線層を使った配線（例えば第２層アル
ミ）が可能であった。しかしながら、本発明の構成によ
れば、ワード線スナップ領域１０上のみでなくメモリセ
ルアレイ領域２上の一部にもカラムスイッチ制御線ＣＳ
Ｌと同じ配線層の配線が可能である。
【００１２】図１（ｂ）は図１（ａ）の斜線部分の拡大
図である。センスアンプ回路列領域４のカラムスイッチ
配置間隔ｌ2より狭い間隔ｌ1でカラムスイッチ制御線Ｃ
ＳＬが配線してあり、ワード線スナップ領域１０のみで
なくメモリセルアレイ領域２にもカラムスイッチ制御線
ＣＳＬと同じ配線層（例えば第２層アルミ）の配線可能
領域が設けられることを示している。なお、図１(a)で
はカラムスイッチ制御線ＣＳＬがメモリセルアレイ領域
２に対して５本配線されているように示してあるが、実
際には数十本、メモリセル領域２に対して配線されてい
る。
図である。センスアンプ回路列領域４のカラムスイッチ
配置間隔ｌ2より狭い間隔ｌ1でカラムスイッチ制御線Ｃ
ＳＬが配線してあり、ワード線スナップ領域１０のみで
なくメモリセルアレイ領域２にもカラムスイッチ制御線
ＣＳＬと同じ配線層（例えば第２層アルミ）の配線可能
領域が設けられることを示している。なお、図１(a)で
はカラムスイッチ制御線ＣＳＬがメモリセルアレイ領域
２に対して５本配線されているように示してあるが、実
際には数十本、メモリセル領域２に対して配線されてい
る。
【００１３】図２は本発明の第１の実施例の構成による
センスアンプを中心とした回路構成図である。
センスアンプを中心とした回路構成図である。
【００１４】ＮＭＯＳ型センスアンプ回路３がセンスア
ンプを駆動するための駆動回路と接続されており、この
センスアンプ駆動回路は、メモリ領域の端部に設けられ
た主センスアンプ駆動回路８と、センスアンプ回路列領
域４の端部に設けられた副センスアンプ駆動回路９によ
り構成されている。主センスアンプ駆動回路８は、ロウ
ブロック選択信号ＲＢＳとセンスアンプ活性化信号ＳＥ
Ｎとの論理積をとるための論理回路およびその論理演算
の結果オンとなるＭＯＳトランジスタスイッチＱ9によ
り構成されている。副センスアンプ駆動回路９はスイッ
チＱ9に同調してオンとなるＭＯＳトランジスタスイッ
チＱ21、Ｑ22、…により構成されている。
ンプを駆動するための駆動回路と接続されており、この
センスアンプ駆動回路は、メモリ領域の端部に設けられ
た主センスアンプ駆動回路８と、センスアンプ回路列領
域４の端部に設けられた副センスアンプ駆動回路９によ
り構成されている。主センスアンプ駆動回路８は、ロウ
ブロック選択信号ＲＢＳとセンスアンプ活性化信号ＳＥ
Ｎとの論理積をとるための論理回路およびその論理演算
の結果オンとなるＭＯＳトランジスタスイッチＱ9によ
り構成されている。副センスアンプ駆動回路９はスイッ
チＱ9に同調してオンとなるＭＯＳトランジスタスイッ
チＱ21、Ｑ22、…により構成されている。
【００１５】読みだし動作においては、まず、ワード線
６が選択され、選択されたワード線につながるメモリセ
ル１の電荷がビット線に読みだされ、次に主、副センス
アンプ駆動回路８、９のＭＯＳトランジスタスイッチＱ
9、Ｑ21、Ｑ22…がオンすることによりセンスアンプ回
路３が活性化されて、ビット線ＢＬ、／ＢＬの電位差が
増幅される。ビット線ＢＬ、／ＢＬはカラムスイッチ１
１を介してそれぞれ入出力線Ｉ/Ｏ、／Ｉ/Ｏに接続され
ており、カラムデコーダ１２によって選択されたカラム
スイッチ制御線ＣＳＬと接続されているカラムスイッチ
のみがオンとなり、ビット線の電位が入出力線に出力さ
れ、Ｉ／Ｏバッファ１３に入力される。
６が選択され、選択されたワード線につながるメモリセ
ル１の電荷がビット線に読みだされ、次に主、副センス
アンプ駆動回路８、９のＭＯＳトランジスタスイッチＱ
9、Ｑ21、Ｑ22…がオンすることによりセンスアンプ回
路３が活性化されて、ビット線ＢＬ、／ＢＬの電位差が
増幅される。ビット線ＢＬ、／ＢＬはカラムスイッチ１
１を介してそれぞれ入出力線Ｉ/Ｏ、／Ｉ/Ｏに接続され
ており、カラムデコーダ１２によって選択されたカラム
スイッチ制御線ＣＳＬと接続されているカラムスイッチ
のみがオンとなり、ビット線の電位が入出力線に出力さ
れ、Ｉ／Ｏバッファ１３に入力される。
【００１６】センス時間を短縮するにはビット線放電路
／ＳＡＮの配線抵抗を小さくすればよい。副センスアン
プ駆動回路９のソース線はカラムスイッチ制御線ＣＳＬ
と同じ配線層（例えば第２層アルミ）で配線されたＶSS
接地線１４に接続されており、カラムスイッチ制御線Ｃ
ＳＬをメモリセルアレイ領域２の中心に向かって、カラ
ムスイッチの配置間隔より狭めて配線すると、メモリセ
ルアレイ領域２の端部には、カラムスイッチ制御線ＣＳ
Ｌと同じ配線層を配線できる領域ができ、ＶSS接地線１
４がワード線スナップ領域１０とその上下のメモリセル
アレイ領域２の端部を覆って配線されている。
／ＳＡＮの配線抵抗を小さくすればよい。副センスアン
プ駆動回路９のソース線はカラムスイッチ制御線ＣＳＬ
と同じ配線層（例えば第２層アルミ）で配線されたＶSS
接地線１４に接続されており、カラムスイッチ制御線Ｃ
ＳＬをメモリセルアレイ領域２の中心に向かって、カラ
ムスイッチの配置間隔より狭めて配線すると、メモリセ
ルアレイ領域２の端部には、カラムスイッチ制御線ＣＳ
Ｌと同じ配線層を配線できる領域ができ、ＶSS接地線１
４がワード線スナップ領域１０とその上下のメモリセル
アレイ領域２の端部を覆って配線されている。
【００１７】このようにＶSS接地線１４を配線すれば、
チップ面積を増加させることなくビット線放電路／ＳＡ
Ｎの配線抵抗を従来より低くおさえることが可能であ
る。なお、副センスアンプ駆動回路９の構成要素である
ＭＯＳトランジスタＱ21、Ｑ22、…は分割配置されたセ
ンスアンプ回路列領域４の間に設置されるのでチップ面
積の増大を招くことはない。
チップ面積を増加させることなくビット線放電路／ＳＡ
Ｎの配線抵抗を従来より低くおさえることが可能であ
る。なお、副センスアンプ駆動回路９の構成要素である
ＭＯＳトランジスタＱ21、Ｑ22、…は分割配置されたセ
ンスアンプ回路列領域４の間に設置されるのでチップ面
積の増大を招くことはない。
【００１８】（実施例２）図３は本発明の第２の実施例
の構成によるＣＭＯＳ型センスアンプを中心とした回路
構成図である。
の構成によるＣＭＯＳ型センスアンプを中心とした回路
構成図である。
【００１９】ＣＭＯＳ型センスアンプ回路はＮ型センス
アンプ回路３ｎとＰ型センスアンプ回路３ｐにより構成
され、それぞれの共通ソース配線／ＳＡＮはそれぞれ主
センスアンプ駆動回路８ｎ、８ｐに接続されている。こ
の構成では、主センスアンプ駆動回路から遠いビット線
ほど、放電路の配線抵抗が大きくなり、電圧のクランプ
が問題となる。
アンプ回路３ｎとＰ型センスアンプ回路３ｐにより構成
され、それぞれの共通ソース配線／ＳＡＮはそれぞれ主
センスアンプ駆動回路８ｎ、８ｐに接続されている。こ
の構成では、主センスアンプ駆動回路から遠いビット線
ほど、放電路の配線抵抗が大きくなり、電圧のクランプ
が問題となる。
【００２０】これを解決するには、Ｎ型、Ｐ型センスア
ンプ回路３ｎ、３ｐそれぞれの共通ソース配線／ＳＡＮ
に副センスアンプ駆動回路９ｎ、９ｐを接続し、ワード
線スナップ領域１０にＶSS接地線１４とＶCC電源線１５
をそれぞれ配線すればよいが、２つのセンスアンプ回路
列領域４とメモリセルアレイ領域２の間に副センスアン
プ駆動回路９ｎ、９ｐとＶSS接地線１４、ＶCC電源線１
５を配線する場合、チップ面積の増大の可能性も考えな
ければならない。そこで、主センスアンプ駆動回路から
遠いビット線の放電路の配線抵抗を効率よく小さくする
構成を図３に示す。主センスアンプ駆動回路８ｎ、８ｐ
がメモリ領域の両端に配設され、主センスアンプ駆動回
路８ｎから遠い、２つのセンスアンプ回路列領域４の間
に、副センスアンプ駆動回路９ｎを設置し、主センスア
ンプ駆動回路８ｐから遠い、２つのセンスアンプ回路列
領域４の間に、副センスアンプ駆動回路９ｐを設置す
る。副センスアンプ駆動回路９ｎにはＶSS接地線１４が
接続され、副センスアンプ駆動回路９ｐにはＶCC電源線
１５が接続される。その他の構成は図２の場合と同様で
ある。
ンプ回路３ｎ、３ｐそれぞれの共通ソース配線／ＳＡＮ
に副センスアンプ駆動回路９ｎ、９ｐを接続し、ワード
線スナップ領域１０にＶSS接地線１４とＶCC電源線１５
をそれぞれ配線すればよいが、２つのセンスアンプ回路
列領域４とメモリセルアレイ領域２の間に副センスアン
プ駆動回路９ｎ、９ｐとＶSS接地線１４、ＶCC電源線１
５を配線する場合、チップ面積の増大の可能性も考えな
ければならない。そこで、主センスアンプ駆動回路から
遠いビット線の放電路の配線抵抗を効率よく小さくする
構成を図３に示す。主センスアンプ駆動回路８ｎ、８ｐ
がメモリ領域の両端に配設され、主センスアンプ駆動回
路８ｎから遠い、２つのセンスアンプ回路列領域４の間
に、副センスアンプ駆動回路９ｎを設置し、主センスア
ンプ駆動回路８ｐから遠い、２つのセンスアンプ回路列
領域４の間に、副センスアンプ駆動回路９ｐを設置す
る。副センスアンプ駆動回路９ｎにはＶSS接地線１４が
接続され、副センスアンプ駆動回路９ｐにはＶCC電源線
１５が接続される。その他の構成は図２の場合と同様で
ある。
【００２１】なお、第１の実施例ではＮＭＯＳ型のセン
スアンプ回路を用いて述べてきたが、ＰＭＯＳ型センス
アンプを用いることも可能である。基本的には同じ回路
構成でよいが、副センスアンプ駆動回路に接続されるの
がＶSS接地線ではなくＶCC電源線となる。
スアンプ回路を用いて述べてきたが、ＰＭＯＳ型センス
アンプを用いることも可能である。基本的には同じ回路
構成でよいが、副センスアンプ駆動回路に接続されるの
がＶSS接地線ではなくＶCC電源線となる。
【００２２】さらに、カラム制御線ＣＳＬをカラムスイ
ッチの間隔より狭めて配線する場合、メモリセルアレイ
領域２の中心に向かって狭める必要はなく、メモリセル
アレイの任意の位置に向かって狭めてもよい。
ッチの間隔より狭めて配線する場合、メモリセルアレイ
領域２の中心に向かって狭める必要はなく、メモリセル
アレイの任意の位置に向かって狭めてもよい。
【００２３】
【発明の効果】本発明によれば、ビット線放電路の接地
線、電源線を、ワード線スナップ領域だけでなくメモリ
セル領域の端部を覆うように配線することにより、チッ
プ面積を増加させることなくビット線放電路の配線抵抗
を低減でき、従来とくらべてセンス時間が短縮され、高
速なＤＲＡＭを得ることができる。
線、電源線を、ワード線スナップ領域だけでなくメモリ
セル領域の端部を覆うように配線することにより、チッ
プ面積を増加させることなくビット線放電路の配線抵抗
を低減でき、従来とくらべてセンス時間が短縮され、高
速なＤＲＡＭを得ることができる。
【図１】本発明における実施例１の半導体記憶装置の構
成図
成図
【図２】同実施例の半導体記憶装置のセンスアンプを中
心とした回路構成図
心とした回路構成図
【図３】本発明における実施例２の半導体記憶装置のＣ
ＭＯＳ型センスアンプを中心とした回路構成図
ＭＯＳ型センスアンプを中心とした回路構成図
【図４】従来の半導体記憶装置のセンスアンプ回路を中
心とした回路構成図
心とした回路構成図
１ メモリセル
２ メモリセルアレイ領域
３ センスアンプ
４ センスアンプ回路列領域
６ ワード線
７ ロウデコーダ
８ 主センスアンプ駆動回路
９ 副センスアンプ駆動回路
１０ ワード線スナップ領域
１１ カラムスイッチ
１２ カラムデコーダ
１４ 接地線
１５ 電源線
Claims (2)
- 【請求項１】メモリセルと結合したビット線対と、前記
ビット線対に接続されたセンスアンプ回路と、前記セン
スアンプ回路とデータの入出力線とを接続するための第
１のスイッチとを有し、前記第１のスイッチを制御する
第１の制御線を前記第１のスイッチの配置間隔よりも狭
い間隔で配線し、前記センスアンプ回路の共通ソース線
を、第２のスイッチを介して第１の電源線、あるいは第
３のスイッチを介して第１の接地線と接続し、前記第１
の電源線あるいは接地線を前記第１のスイッチを制御す
る第１の制御線と同じ配線層で、カラムアドレス方向に
隣接する２つのメモリセルアレイ領域の境界領域を覆う
ように配線することを特徴とする半導体記憶装置。 - 【請求項２】複数のＣＭＯＳ型のセンスアンプ回路から
なるセンスアンプ回路列と、それに対応して配置された
メモリセルアレイと、Ｎ型のセンスアンプ回路の共通ソ
ース線と第４のスイッチにより接続された第２の接地線
と、Ｐ型のセンスアンプ回路の共通ソース線と第５のス
イッチにより接続された第２の電源線とを有し、前記第
４、第５のスイッチを前記ＣＭＯＳ型のセンスアンプ回
路列のそれぞれ異なるカラムアドレス方向の端部に配置
し、さらに、前記ＣＭＯＳ型のセンスアンプ回路列とそ
れに対応して配置された前記メモリセルアレイをカラム
アドレス方向に分割し、その分割されたＣＭＯＳ型のセ
ンスアンプ回路列領域の境界領域から見て、前記第２の
接地線、電源線の遠い方と同じ電位を供給する配線を、
カラムアドレス方向に隣接する２つの前記分割されたメ
モリセルアレイ領域の境界領域を覆うように配線するこ
とを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3165447A JP2887951B2 (ja) | 1991-07-05 | 1991-07-05 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3165447A JP2887951B2 (ja) | 1991-07-05 | 1991-07-05 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0513709A true JPH0513709A (ja) | 1993-01-22 |
| JP2887951B2 JP2887951B2 (ja) | 1999-05-10 |
Family
ID=15812603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3165447A Expired - Fee Related JP2887951B2 (ja) | 1991-07-05 | 1991-07-05 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2887951B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4603168A (en) * | 1984-02-21 | 1986-07-29 | Toray Silicone Co., Ltd. | Method for curing organopolysiloxane compositions and the compositions |
| US6996018B2 (en) | 2003-04-30 | 2006-02-07 | Hynix Semiconductor Inc. | Method for sensing bit line with uniform sensing margin time and memory device thereof |
-
1991
- 1991-07-05 JP JP3165447A patent/JP2887951B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4603168A (en) * | 1984-02-21 | 1986-07-29 | Toray Silicone Co., Ltd. | Method for curing organopolysiloxane compositions and the compositions |
| US6996018B2 (en) | 2003-04-30 | 2006-02-07 | Hynix Semiconductor Inc. | Method for sensing bit line with uniform sensing margin time and memory device thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2887951B2 (ja) | 1999-05-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4748591A (en) | Semiconductor memory | |
| US5321646A (en) | Layout of a semiconductor memory device | |
| JP3104319B2 (ja) | 不揮発性記憶装置 | |
| USRE36813E (en) | Semiconductor memory device having an improved wiring and decoder arrangement to decrease wiring delay | |
| US9240221B2 (en) | Semiconductor memory device with a selection transistor having same shape and size as a memory cell transistor | |
| US5097440A (en) | Semiconductor memory device comprising a plurality of memory arrays with improved peripheral circuit location and interconnection arrangement | |
| US4739497A (en) | Semiconductor memory | |
| US6191990B1 (en) | Semiconductor integrated circuit device having stabilizing capacitors connected between power lines of main amplifiers | |
| JPH05167042A (ja) | 読出専用メモリ | |
| US5293559A (en) | Semiconductor memory device having netlike power supply lines | |
| US4590588A (en) | Monolithic semiconductor memory | |
| US6977834B2 (en) | Semiconductor integrated circuit device | |
| KR100283542B1 (ko) | 입력 신호의 오버슈트, 언더슈트를 피엔 접합을 이용한 회로에의해 클램프하는 반도체 기억 장치 | |
| KR0142037B1 (ko) | 반도체 디바이스 | |
| US5184321A (en) | Semiconductor memory device comprising a plurality of memory arrays with improved peripheral circuit location and interconnection arrangement | |
| JPS61267997A (ja) | 半導体回路 | |
| US6222784B1 (en) | Semiconductor memory | |
| JP2887951B2 (ja) | 半導体記憶装置 | |
| KR100259673B1 (ko) | 반도체 메모리 | |
| JPH0786425A (ja) | ダイナミック型ｒａｍ | |
| JP3783155B2 (ja) | 半導体記憶装置及び分散ドライバの配置方法 | |
| US20120243315A1 (en) | Semiconductor memory device | |
| JPH1154726A (ja) | ダイナミック型ｒａｍ | |
| US6198648B1 (en) | Semiconductor memory device with hierarchical bit line architecture | |
| KR960001462B1 (ko) | 다이나믹형 반도체기억장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |