JP2000286384A - 唯一グラフィックインターフェイス参考電圧ピンを有するチップセット - Google Patents
唯一グラフィックインターフェイス参考電圧ピンを有するチップセットInfo
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Abstract
ピンを有するチップセットを提供する。 【解決手段】 グラフィックインターフェイス参考電圧
を提供するグラフィックチップ、グラフィックインター
フェイス参考電圧を伝送するグラフィック加速ポート、
グラフィック加速ポートに接続し、グラフィック加速シ
ステムを制御する、唯一グラフィックインターフェイス
参考電圧ピンを有するチップセットを含み、モード信号
を発生する比較回路、比較回路と唯一グラフィックイン
ターフェイス参考電圧ピンに接続し、出入力供給信号で
参考の精確電圧とグラフィックインターフェイス参考電
圧の中の二つから一つを選び、マルチプレクサに接続
し、内部参考電圧でグラフィック加速ポートのインター
フェイス信号の入力感測電圧レベルを判断するコア回路
を含む。
Description
ステムを制御できるチップセット(chip set)に関し
て、特にAGP(accelerated graphic port=AGP)
を制御利用することができるグラフィック加速システム
の唯一グラフィックインターフェイス参考電圧ピンを具
するチップセットに関する。
は段々一般的になってきたが、但し3Dグラフィック技
術が使用するデータ量は膨大なため、たびたび全体の作
業システムの速度を低下させた。従来の処理方式が全体
システムの出力/入力の詰まりを起こす問題を解決する
ために、新しいチャンネルを使用して、直接にグラフィ
ックチップ(graphic chip)とマザーボード上のチップ
セットを接続、つまりグラフィック加速ポートをもって
解決方法とした。従来のグラフィック加速ポートはシン
グルエッジ・クロック・モード(1Xmode)、ダブルエ
ッジ・クロック・モード(2Xmode)、および四倍エッ
ジ・クロック・モード(4Xmode)など数種類の動作モ
ードでグラフィックチップとグラフィック加速システム
のチップセット間のデータ伝達を制御した。
のシングルエッジ・クロック・モード或いはダブルエッ
ジ・クロック・モードで、グラフィック加速システムの
参考電圧の回路図である。そのうちマザーボードの出入
力供給電圧(Vddq)は約3.3ボルトで、チップセット
10をマザーボードに接続して、出入力供給電圧の分圧
で、1.32ボルトを内部参考電圧にした。
の動作モードの速度は比較的速いため、チップセット使
用の内部参考電圧が小さくなり、反応時間が速くなる。
グラフィック加速部が四倍エッジ・クロック・モード
時、常に0.75ボルトを使用して内部参考電圧にす
る。しかし、内部参考電圧が比較的小さいため、マザー
ボードが提供の出入力供給電圧が不安定になると、チッ
プセット内部は正確な入力感測レベル(input detectin
g potential level)に依って、正確な答えを得ること
ができなかった。この問題を解決するために、四倍エッ
ジ・クロックのモード動作時、チップセット20のコア
回路(core logic)21の内部参考電圧はマザーボード
がディスプレイカード22上に提供した参考出入力供給
電圧の電圧を来源にして、グラフィック加速ポート24
の一個のピン25によりコア回路21へ提供する。ディ
スプレイカード22上のグラフィックチップ23は、同
様に参考マザーボードにより提供の出入力供給電圧の電
圧で、グラフィック加速ポート24のもう一つのピン2
6を経過後、参考電圧の来源にする。そのうち、グラフ
ィックチップ23とコア回路21が使用の電圧はいずれ
も参考出入力供給電圧の電圧である。そのため電圧が不
安定の状況を発生する時、グラフィックチップ23とチ
ップセット20のコア回路21の内部参考電圧は連動し
てジャンプするため、グラフィックチップ23とコア回
路21の参考電圧の電圧差は変化が無く、そのためグラ
フィックチップ23とコア回路21のデータ判断結果に
影響を与えない。
が四倍エッジ・クロックのグラフィック加速ポートの動
作モードを使用するわけではないため、多くのチップセ
ットはグラフィック加速ポートの異なるモード上で操作
できるように製作される。そのうちチップセット30上
のコア回路31は二つのピンを有して、内部参考電圧源
に接続する。一つのピンをマザーボード36に接続し
て、グラフィック加速ポート34でシングルエッジ・ク
ロックとダブルエッジ・クロック動作時、マザーボード
から内部参考電圧を得る。もう一つのピンをグラフィッ
ク加速ポート34に接続して、グラフィック加速ポート
34で四倍エッジ・クロック以上のモードで動作時に内
部参考電圧を得る。ただし、このような接続方法は、使
用が面倒なだけでなく、チップセットのピン数を増やす
必要性があった。一般に、チップセット内部のレイアウ
トは相当に複雑で、さらに内部参考電圧源をもう一個増
加するとなると、レイアウトの問題はより複雑になる。
は、唯一グラフィックインターフェイス参考電圧ピンを
有するチップセットを提供することである。それは一個
の比較回路を含み、出入力供給電圧と一個の判定モード
参考電圧の大きさを比較して、比較結果により一個のモ
ード信号を発生する。一個のマルチプレクサ(multiple
xer)を、比較回路(comparator)とグラフィック加速
ポートに接続して、比較回路で発生のモード信号により
内部参考電圧を出力する。内部参考電圧は、参考出入力
供給電圧が得る精確電圧か、ディスプレイカードがグラ
フィック加速ポートにより提供するグラフィックインタ
ーフェイス参考電圧の二つの中の一つである。コア回路
は、マルチプレクサに接続して、並びにマルチプレクサ
が出力の内部参考電圧でグラフィック加速ポートのイン
ターフェイス信号の入力感測電圧レベルを判断する。
システムを提供することである。マザーボードとグラフ
ィック加速ポートをマルチプレクサに接続して、グラフ
ィック加速ポートは2本のピンでマルチプレクサに接続
する。1本のピンをグラフィックインターフェイス参考
電圧に使い、もう1本のピンをモード信号に提供、モー
ド信号によりマルチプレクサは出力の内部参考電圧を調
整して、精確電圧とグラフィックインターフェイス参考
電圧の中の二つから一つを選択する。
装着して、ディスプレイカードが出入力供給電圧によ
り、グラフィックインターフェイス参考電圧を提供する
グラフィックチップと、ディスプレイカードに接続して
モード信号を提供して、グラフィックインターフェイス
参考電圧を伝送するグラフィック加速ポートと、そし
て、グラフィック加速ポートに接続して、グラフィック
加速システムを制御する、唯一グラフィックインターフ
ェイス参考電圧ピンを有するチップセットを含む。その
うちチップセットが、出入力供給電圧と判定モード参考
電圧によりモード信号を発生する比較回路と、比較回路
と唯一グラフィックインターフェイス参考電圧ピンに接
続して、モード信号により出入力供給信号で参考の精確
電圧とグラフィックインターフェイス参考電圧の中の二
つから一つを選び、内部参考電圧を出力するマルチプレ
クサと、マルチプレクサに接続して、内部参考電圧でグ
ラフィック加速ポートのインターフェイス信号の入力感
測電圧レベルを判断するコア回路でグラフィック加速シ
ステムを構成する。
施例を図面に基づいて説明する。図4に示すように、チ
ップセット40は一個の比較回路47を含む。比較回路
47は二個の入力端子を有し、一端子は出入力供給電圧
を受け取ることができて、もう一つの端子は判定モード
参考電圧49に接続する。出力端子をマルチプレクサ4
8に接続して、モード信号を出力する。この実施例で
は、判定モード参考電圧49は2.2ボルトである。も
し出入力供給電圧がシングルエッジ・クロック或いはダ
ブルエッジ・クロック動作モードで、使用しているのが
3.3ボルトで判定モード参考電圧より大きいなら、比
較回路がマルチプレクサ48に出力するモード信号はハ
イ(high)である。反対にもし出入力供給電圧が1.5
ボルトで、判定モード参考電圧より低いならロウ(lo
w)である。
ら一つを選択して出力する。この発明で、マルチプレク
サ48の一個の出力端子は精確電源生産器51が発生す
る出入力供給電圧が得る精確な準備電圧を受け取り。マ
ルチプレクサ48のもう一個の入力端子を、チップセッ
ト40の唯一グラフィックインターフェイス参考電圧ピ
ン52に接続する。唯一グラフィックインターフェイス
参考電圧ピン52をグラフィック加速ポート44に接続
して、ディスプレイカード42がグラフィック加速ポー
ト44を通して提供のグラフィックインターフェイス参
考電圧を受け取る。この実施例で、もし比較回路47が
出力のモード信号がハイだと、グラフィック加速ポート
44がシングルエッジ・クロック或いはダブルエッジ・
クロック・モード下で動作して、マルチプレクサ48は
参考出入力供給電圧の精確電圧を内部参考電圧にして出
力する。もし比較回路47出力のモード信号がロウで、
グラフィック加速ポートが四倍エッジ・クロック・モー
ドだと、マルチプレクサ48はグラフィック加速ポート
44が提供のグラフィックインターフェイス参考電圧を
内部参考電圧にして、コア回路41まで出力する。
・クロック以上のモードで、ディスプレイカード42が
提供のグラフィックインターフェイス参考電圧は、グラ
フィック加速ポート44の一個ピン45を通して伝送す
る。グラフィックチップ43使用の参考電圧はマザーボ
ード50により提供される。これはデータ処理の安定度
を高めるためである。そのうち、グラフィック加速ポー
ト四倍エッジ・クロックのプロトコルにより、ピン46
は番号B66のピンで、ピン45は番号A66のピンで
ある。ただし、グラフィック加速ポートのプロトコル中
では、シングルエッジ・クロックおよびダブルエッジ・
クロックの状況下、番号A66とB66の二本のピンの
用途は無作用(resereved)で、これはシングルエッジ
・クロックおよびダブルエッジ・クロックのモード下、
コア回路41のグラフィックインターフェイス参考電圧
は同様にグラフィック加速ポート44により得ることは
できない。
3の参考電圧は同様にマザーボード70からグラフィッ
ク加速ポート64のピン66を通して提供される。もし
グラフィック加速ポート64が四倍速モードだとする
と、唯一グラフィックインターフェイス参考電圧ピンを
有するチップセット60のグラフィックインターフェイ
ス参考電圧は、ディスプレイカード62からグラフィッ
ク加速ポート64のピン65を通して提供される。ピン
65は同様に、番号A66のピンで、ピン66は同様に
番号B66のピンである。
はなくグラフィック加速ポート64のピン67により発
生する。そのうち、ピン67はモード偵測(TYPEDET#)
ピンで、番号はA2である。マルチプレクサ68は受け
取ったモード信号により、内部参考電圧を出力する。も
しピン67が送り出す信号モードがハイだとすると、マ
ルチプレクサ68は精確電源生産器71により出力して
発生した、参考マザーボード70の出入力供給電圧の精
確電圧を内部参考電圧とする。もしピン67が出力のモ
ード信号がロウだとすると、マルチプレクサ68はグラ
フィック加速ポート64のピン65から出力して伝送す
るグラフィックインターフェイス参考電圧を内部参考電
圧にする。マルチプレクサ68が提供の内部参考電圧
は、唯一グラフィックインターフェイス参考電圧ピン7
2からコア回路61に伝送、内部参考電圧を接収して、
並びに其れはグラフィック加速ポートのインターフェイ
ス信号の入力感測レベルを判断する。
より開示したが、もとより、この発明を限定するための
ものではなく、当業者であれば容易に理解できるよう
に、この発明の技術思想の範囲において、適当な変更な
らびに修正が当然なされうるものであるから、その特許
権保護の範囲は、特許請求の範囲および、それと均等な
領域を基準として定めなければならない。
た点を有す。この発明の唯一グラフィックインターフェ
イス参考電圧ピンを有するチップセットは、唯一グラフ
ィックインターフェイス参考電圧ピンだけで、グラフィ
ックインターフェイス参考電圧を受け取ることにより、
グラフィック加速ポートの異なるモードのチップセット
のレイアウトの複雑度を下げる。同時にピン使用を減少
することにより、コスト削減を達成することができる。
従って、産業上の利用価値が高い。
ポートが、シングルエッジ・クロック・モード或いはダ
ブルエッジ・クロック・モード動作時での、グラフィッ
ク加速システムの参考電圧の回路図である。
ポートが四倍エッジ・クロック以上のモード動作時、グ
ラフィック加速システムの参考電圧の回路図である。
ポートのシングル、ダブルおよび四倍エッジ・クロック
・モード下でいずれも使用することが可能なグラフィッ
ク加速システムの参考電圧の回路図である。
フィックインターフェイス参考電圧ピンを有するチップ
セットのグラフィック加速システムの参考電圧回路図で
ある。
の唯一グラフィックインターフェイス参考電圧ピンを有
するチップセットのグラフィック加速システムの参考電
圧回路図である。
ン 67 ピン 72 唯一グラフィックインターフェイス参考電圧ピ
ン
Claims (5)
- 【請求項1】 グラフィック加速システムが、 ディスプレイカード上に装着して、前記ディスプレイカ
ードが出入力供給電圧により、グラフィックインターフ
ェイス参考電圧を提供するグラフィックチップ、前記デ
ィスプレイカードに接続して、モード信号を提供して、
並びに前記グラフィックインターフェイス参考電圧を伝
送するグラフィック加速ポート、 そしてグラフィック加速ポートに接続して、並びに前記
グラフィック加速システムを制御する、唯一グラフィッ
クインターフェイス参考電圧ピンを有するチップセッ
ト、 を含み、 そのうち前記チップセットが、 前記出入力供給電圧と判定モード参考電圧によりモード
信号を発生する比較回路、 前記比較回路と前記唯一グラフィックインターフェイス
参考電圧ピンに接続して、前記モード信号により、前記
出入力供給信号で参考の精確電圧と前記グラフィックイ
ンターフェイス参考電圧の中の二つから一つを選び、内
部参考電圧を出力するマルチプレクサ、 および前記マルチプレクサに接続して、前記内部参考電
圧で前記グラフィック加速ポートのインターフェイス信
号の入力感測電圧レベルを判断するコア回路、 を含む、 のを特徴とするグラフィック加速システム。 - 【請求項2】 唯一グラフィックインターフェイス参考
電圧ピンを有するチップセットを、上記グラフィック加
速ポートのシングルエッジ・クロック、ダブルエッジ・
クロック、四倍エッジ・クロックの動作モードで使うの
を特徴とする請求項1記載のグラフィック加速システ
ム。 - 【請求項3】 モード信号とグラフィックインターフェ
イス参考電圧を提供するグラフィック加速ポート、 前記グラフィック加速ポートに接続して、前記モード信
号により、出入力供給電圧で参考の精確電圧と前記グラ
フィックインターフェイス参考電圧の二つから一つを選
んで、内部参考電圧を出力するマルチプレクサ、 そして、 前記唯一グラフィックインターフェイス参考電圧ピンを
前記マルチプレクサに接続して、前記内部参考電圧で前
記グラフィック加速ポートのインターフェイス信号の入
力感測電圧レベルを判断して、前記グラフィック加速ポ
ートを制御する唯一グラフィックインターフェイス参考
電圧ピンを有するチップセット、 を含むのを特徴とするマザーボードのシステム。 - 【請求項4】 上記唯一グラフィックインターフェイス
参考電圧ピンを有するチップセットを、上記グラフィッ
ク加速ポートのシングルエッジ・クロック、ダブルエッ
ジ・クロック、四倍エッジ・クロックの動作モードで使
うことができるのを特徴とする請求項3記載のマザーボ
ードのシステム。 - 【請求項5】 上記グラフィック加速システムをマザー
ボード上に装着して、 グラフィックチップ、グラフィック加速ポート、マルチ
プレクサ、および唯一グラフィックインターフェイス参
考電圧ピンを有するチップセットを含み、 上記グラフィック加速システムの制御方法が、 前記マザーボードから出入力供給電圧を前記グラフィッ
クチップへ提供して、前記出入力供給電圧により前記グ
ラフィックチップがグラフィックインターフェイス参考
電圧を発生させて前記グラフィック加速ポートへ送り、 前記グラフィック加速ポートにより前記グラフィックイ
ンターフェイス参考電圧とモード信号を前記マルチプレ
クサへ伝送して、前記マザーボードが前記出入力供給電
圧を前記マルチプレクサへ提供して、上記モード信号に
より前記マルチプレクサは内部参考電圧を発生して、前
記唯一グラフィックインターフェイス参考電圧ピンを有
するチップセットへ送り、前記内部参考電圧は前記出入
力供給電圧と前記グラフィックインターフェイス参考電
圧の二つから一つを選び、前記唯一グラフィックインタ
ーフェイス参考電圧ピンを有するチップセットが前記内
部参考電圧を使用して、前記グラフィック加速ポートの
インターフェイス信号の入力感測レベルを判断できるよ
うにする、 のを含む、 のを特徴とするグラフィック加速システムの制御方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW088104901A TW412683B (en) | 1999-03-29 | 1999-03-29 | Chip set with sole reference voltage pin for graphics interface |
| TW88104901 | 1999-03-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000286384A true JP2000286384A (ja) | 2000-10-13 |
| JP4842418B2 JP4842418B2 (ja) | 2011-12-21 |
Family
ID=21640116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000069297A Expired - Lifetime JP4842418B2 (ja) | 1999-03-29 | 2000-03-13 | グラフィック加速システム、マザーボードのシステム、およびグラフィック加速システムの制御方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6519708B1 (ja) |
| JP (1) | JP4842418B2 (ja) |
| DE (1) | DE19955034B4 (ja) |
| TW (1) | TW412683B (ja) |
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| Publication number | Publication date |
|---|---|
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| DE19955034B4 (de) | 2008-04-30 |
| TW412683B (en) | 2000-11-21 |
| US6519708B1 (en) | 2003-02-11 |
| JP4842418B2 (ja) | 2011-12-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070703 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070927 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090414 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090723 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20090812 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20090911 |
|
| A521 | Request for written amendment filed |
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|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111006 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4842418 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141014 Year of fee payment: 3 |
|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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