JP2000293553A - 出力同時動作検証方法及び検証システム - Google Patents
出力同時動作検証方法及び検証システムInfo
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- JP2000293553A JP2000293553A JP11094719A JP9471999A JP2000293553A JP 2000293553 A JP2000293553 A JP 2000293553A JP 11094719 A JP11094719 A JP 11094719A JP 9471999 A JP9471999 A JP 9471999A JP 2000293553 A JP2000293553 A JP 2000293553A
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Abstract
(57)【要約】
【課題】 サイクルベースシミュレータによる出力同時
動作検証は、エラーとして誤検出してしまうことがあり
得る。また、タイミング解析ツールによる出力同時動作
検証は、エラーとして誤検出してしまうことがあり得
る。 【解決手段】 同時に動作するように制御される複数の
論理素子の各出力信号が所定の各出力端子にそれぞれ所
定の時間差をもって出力されるべき論理回路の回路接続
情報１と、論理回路の所定の出力端子の出力信号の時間
差を含むパターン情報２１とに基づいて、サイクルベー
スシミュレータ２２によりサイクル単位の論理演算を行
って得た論理検証結果をエラー情報２３とし、エラー情
報２３と回路接続情報１とライブラリ３１からの論理回
路のタイミング制約条件とをタイミング検証ツール３２
に入力して、タイミング検証ツール３２によりタイミン
グを考慮した解析を行って得た検証結果を真の検証結果
３３として出力する。
動作検証は、エラーとして誤検出してしまうことがあり
得る。また、タイミング解析ツールによる出力同時動作
検証は、エラーとして誤検出してしまうことがあり得
る。 【解決手段】 同時に動作するように制御される複数の
論理素子の各出力信号が所定の各出力端子にそれぞれ所
定の時間差をもって出力されるべき論理回路の回路接続
情報１と、論理回路の所定の出力端子の出力信号の時間
差を含むパターン情報２１とに基づいて、サイクルベー
スシミュレータ２２によりサイクル単位の論理演算を行
って得た論理検証結果をエラー情報２３とし、エラー情
報２３と回路接続情報１とライブラリ３１からの論理回
路のタイミング制約条件とをタイミング検証ツール３２
に入力して、タイミング検証ツール３２によりタイミン
グを考慮した解析を行って得た検証結果を真の検証結果
３３として出力する。
Description
【０００１】
【発明の属する技術分野】本発明は出力同時動作検証方
法及び検証システムに係り、特にサイクルベースシミュ
レータとタイミング解析を用いた出力同時動作検証方法
及び検証システムに関する。
法及び検証システムに係り、特にサイクルベースシミュ
レータとタイミング解析を用いた出力同時動作検証方法
及び検証システムに関する。
【０００２】
【従来の技術】半導体集積回路の論理回路の複数の出力
端子の信号変化の時間差を検証する出力同時動作検証が
ある。図７は従来の出力同時動作検証方法の一例の説明
図を示す。同図において、論理検証はサイクルベースシ
ミュレータ６で行って検証結果７を得、またタイミング
検証はタイミング検証ツール８で行って検証結果９を得
る。ここで、サイクルベースシミュレータ６は、クロッ
クエッジでのみ信号値を評価する論理機能検証専用のシ
ミュレータであり、検証速度はタイミング検証の機能を
省いて高速化しているので、イベント駆動方式の論理シ
ミュレータと比べて通常は１〜２桁程度速いという特長
があるシミュレータである。
端子の信号変化の時間差を検証する出力同時動作検証が
ある。図７は従来の出力同時動作検証方法の一例の説明
図を示す。同図において、論理検証はサイクルベースシ
ミュレータ６で行って検証結果７を得、またタイミング
検証はタイミング検証ツール８で行って検証結果９を得
る。ここで、サイクルベースシミュレータ６は、クロッ
クエッジでのみ信号値を評価する論理機能検証専用のシ
ミュレータであり、検証速度はタイミング検証の機能を
省いて高速化しているので、イベント駆動方式の論理シ
ミュレータと比べて通常は１〜２桁程度速いという特長
があるシミュレータである。
【０００３】また、従来より、半導体集積回路の設計者
が設計した通りに論理回路が動作するかを検証する動作
検証方法が種々提案されている。例えば、特開平４−３
５７５６９号公報では、シミュレーション実行手段、シ
ミュレーション制御手段及びタイミングチェック実行手
段からなる論理シミュレータが開示されている。この論
理シミュレータでは、シミュレーション実行手段が、信
号値として論理値以外にタイミングエラーの有無を示す
エラー値を与えることによりエラーの影響追跡を可能と
し、タイミングチェック実行手段がフリップフロップの
ホールド条件のチェック結果の確定を待ったうえでチェ
ック結果をセットアップ条件のチェック結果と併せてシ
ミュレーション実行手段に送る構成である。
が設計した通りに論理回路が動作するかを検証する動作
検証方法が種々提案されている。例えば、特開平４−３
５７５６９号公報では、シミュレーション実行手段、シ
ミュレーション制御手段及びタイミングチェック実行手
段からなる論理シミュレータが開示されている。この論
理シミュレータでは、シミュレーション実行手段が、信
号値として論理値以外にタイミングエラーの有無を示す
エラー値を与えることによりエラーの影響追跡を可能と
し、タイミングチェック実行手段がフリップフロップの
ホールド条件のチェック結果の確定を待ったうえでチェ
ック結果をセットアップ条件のチェック結果と併せてシ
ミュレーション実行手段に送る構成である。
【０００４】また、特開平６−２１５０６０号公報に
は、論理回路を構成する論理素子の動作の定義と論理素
子間の接続関係の情報を受け取り、論理素子の動作タイ
ミングの制約条件が保証されているか否かを検出し、情
報に検出結果を付加して第１回路情報とする検出手段
と、上記の第１回路情報を受け取り、動作タイミングの
制約条件が保証されていない論理素子についてのみ、動
作タイミングを検証するタイミング検証手段とを備え、
タイミング検証の対象となる論理素子を少なくするよう
にした動作検証方法が開示されている。
は、論理回路を構成する論理素子の動作の定義と論理素
子間の接続関係の情報を受け取り、論理素子の動作タイ
ミングの制約条件が保証されているか否かを検出し、情
報に検出結果を付加して第１回路情報とする検出手段
と、上記の第１回路情報を受け取り、動作タイミングの
制約条件が保証されていない論理素子についてのみ、動
作タイミングを検証するタイミング検証手段とを備え、
タイミング検証の対象となる論理素子を少なくするよう
にした動作検証方法が開示されている。
【０００５】また、特開平８−２２１４５６号公報に
は、マージンの大きな初期チェック基準値を用いてフリ
ップフロップのセットアップ時間、ホールド時間のチェ
ックを行い、その結果がエラーのものに対してだけ、ク
ロック入力端子及びデータ入力端子に至る活性化パスを
バックトレースして同パス上の素子のティピカル遅延時
刻、対象論理回路内の遅延ばらつき時間を取得し、これ
を考慮して高精度なチェック基準値を設定し、これをフ
リップフロップに要求されるセットアップ時間、ホール
ド時間と比較してタイミングチェックを行い、２段階の
チェックでエラーとなったものに対し、そのパス、遅延
情報、波形を表示してタイミング解析に資することによ
り、高速にタイミングエラーを検証するようにしたタイ
ミング検証方法が開示されている。
は、マージンの大きな初期チェック基準値を用いてフリ
ップフロップのセットアップ時間、ホールド時間のチェ
ックを行い、その結果がエラーのものに対してだけ、ク
ロック入力端子及びデータ入力端子に至る活性化パスを
バックトレースして同パス上の素子のティピカル遅延時
刻、対象論理回路内の遅延ばらつき時間を取得し、これ
を考慮して高精度なチェック基準値を設定し、これをフ
リップフロップに要求されるセットアップ時間、ホール
ド時間と比較してタイミングチェックを行い、２段階の
チェックでエラーとなったものに対し、そのパス、遅延
情報、波形を表示してタイミング解析に資することによ
り、高速にタイミングエラーを検証するようにしたタイ
ミング検証方法が開示されている。
【０００６】更に、特開平１０−３２７０４７号公報に
は、論理ネットに基づき、通常のフリップフロップによ
る第１論理セルを使用して決定し、レイアウトの結果で
あるレイアウト情報に基づいて論理シミュレーションを
行い、論理シミュレーションの結果であるタイミング情
報を設計仕様に照らして、タイミングすれによる誤動作
の可能性を検証し、更にタイミングずれによる誤動作の
可能性がある個所の第１論理セルを、フリップフロップ
のデータ入力端又はデータ出力端に遅延素子が接続され
ている第２論理セル又は第３論理セルに置き換え、当該
半導体集積回路のレイアウトを決定する設計方法が開示
されている。以上の各公報記載の技術によれば、前述し
た論理回路の出力同時動作検証も一見可能である。
は、論理ネットに基づき、通常のフリップフロップによ
る第１論理セルを使用して決定し、レイアウトの結果で
あるレイアウト情報に基づいて論理シミュレーションを
行い、論理シミュレーションの結果であるタイミング情
報を設計仕様に照らして、タイミングすれによる誤動作
の可能性を検証し、更にタイミングずれによる誤動作の
可能性がある個所の第１論理セルを、フリップフロップ
のデータ入力端又はデータ出力端に遅延素子が接続され
ている第２論理セル又は第３論理セルに置き換え、当該
半導体集積回路のレイアウトを決定する設計方法が開示
されている。以上の各公報記載の技術によれば、前述し
た論理回路の出力同時動作検証も一見可能である。
【０００７】
【発明が解決しようとする課題】しかるに、図７に示し
た従来の出力同時動作検証方法では、サイクルベースシ
ミュレータ６による出力同時動作検証は、サイクル単位
で行うためタイミングを考慮できず、充分な間隔があ
り、制約を満たしている動作同士までもエラーとして誤
検出してしまうことがあり得る。また、タイミング解析
ツール８による出力同時動作検証は、論理を考慮せずに
行うため、偽パス（あり得ない論理）に対してもエラー
として誤検出してしまうことがあり得る。
た従来の出力同時動作検証方法では、サイクルベースシ
ミュレータ６による出力同時動作検証は、サイクル単位
で行うためタイミングを考慮できず、充分な間隔があ
り、制約を満たしている動作同士までもエラーとして誤
検出してしまうことがあり得る。また、タイミング解析
ツール８による出力同時動作検証は、論理を考慮せずに
行うため、偽パス（あり得ない論理）に対してもエラー
として誤検出してしまうことがあり得る。
【０００８】また、特開平４−３５７５６９号公報、特
開平６−２１５０６０号公報、特開平８−２２１４５６
号公報各記載の従来技術は、シミュレーション装置自体
がタイミング検証機能を有しており、そのタイミング検
証機能を補助、あるいは利用強化するためのもので、特
開平６−２１５０６０号公報、特開平８−２２１４５６
号公報各記載の従来技術ではイベントドリブン型論理シ
ミュレータで行われているタイミングチェック検証を行
うもので、いずれも検証速度の高速化が不十分である。
更に、特開平１０−３２７０４７号公報記載のものは、
タイミング解析結果を反映したレイアウト手法であり、
いわゆるタイミングドリブンレイアウトと呼ばれる手法
に関するものである。
開平６−２１５０６０号公報、特開平８−２２１４５６
号公報各記載の従来技術は、シミュレーション装置自体
がタイミング検証機能を有しており、そのタイミング検
証機能を補助、あるいは利用強化するためのもので、特
開平６−２１５０６０号公報、特開平８−２２１４５６
号公報各記載の従来技術ではイベントドリブン型論理シ
ミュレータで行われているタイミングチェック検証を行
うもので、いずれも検証速度の高速化が不十分である。
更に、特開平１０−３２７０４７号公報記載のものは、
タイミング解析結果を反映したレイアウト手法であり、
いわゆるタイミングドリブンレイアウトと呼ばれる手法
に関するものである。
【０００９】本発明は以上の点に鑑みなされたもので、
高速な検証を行い得る出力同時動作検証方法及び検証シ
ステムを提供することを目的とする。
高速な検証を行い得る出力同時動作検証方法及び検証シ
ステムを提供することを目的とする。
【００１０】また、本発明の他の目的は、高精度な検証
を行う得る出力同時動作検証方法及び検証システムを提
供することにある。
を行う得る出力同時動作検証方法及び検証システムを提
供することにある。
【００１１】
【課題を解決するための手段】上記の目的を達成するた
め、本発明方法は、複数の出力端子における信号変化の
時間差が検証されるべき論理回路の回路接続情報と、論
理回路の所定の出力端子の出力信号の時間差を含むパタ
ーン情報とに基づいて、サイクルベースシミュレータに
よりサイクル単位の論理演算を行って得た論理検証結果
をエラー情報とし、エラー情報と回路接続情報と論理回
路のタイミング制約条件とをタイミング検証ツールに入
力して、タイミング検証ツールによりタイミングを考慮
した解析を行って得た検証結果を真の検証結果として出
力することを特徴とする。
め、本発明方法は、複数の出力端子における信号変化の
時間差が検証されるべき論理回路の回路接続情報と、論
理回路の所定の出力端子の出力信号の時間差を含むパタ
ーン情報とに基づいて、サイクルベースシミュレータに
よりサイクル単位の論理演算を行って得た論理検証結果
をエラー情報とし、エラー情報と回路接続情報と論理回
路のタイミング制約条件とをタイミング検証ツールに入
力して、タイミング検証ツールによりタイミングを考慮
した解析を行って得た検証結果を真の検証結果として出
力することを特徴とする。
【００１２】また、上記の目的を達成するため、本発明
方法は、複数の出力端子における信号変化の時間差が検
証されるべき論理回路の回路接続情報と、論理回路のタ
イミング制約条件とに基づいて、タイミング検証ツール
によりタイミングを考慮した解析を行って得た検証結果
をエラー情報とし、エラー情報と回路接続情報と論理回
路の所定の出力端子の出力信号の時間差を含むパターン
情報とをサイクルベースシミュレータに入力して、サイ
クルベースシミュレータによりサイクル単位の論理演算
を行って得た論理検証結果を真の検証結果して出力する
ことを特徴とする。
方法は、複数の出力端子における信号変化の時間差が検
証されるべき論理回路の回路接続情報と、論理回路のタ
イミング制約条件とに基づいて、タイミング検証ツール
によりタイミングを考慮した解析を行って得た検証結果
をエラー情報とし、エラー情報と回路接続情報と論理回
路の所定の出力端子の出力信号の時間差を含むパターン
情報とをサイクルベースシミュレータに入力して、サイ
クルベースシミュレータによりサイクル単位の論理演算
を行って得た論理検証結果を真の検証結果して出力する
ことを特徴とする。
【００１３】また、上記の目的を達成するため、本発明
の同時動作検証システムは、複数の出力端子における信
号変化の時間差が検証されるべき論理回路の回路接続情
報と、論理回路の複数の出力端子における信号変化の時
間差を含むパターン情報とを入力とし、これらの入力情
報に基づいてサイクル単位の論理演算を行って得た論理
検証結果をエラー情報として出力するサイクルベースシ
ミュレータと、エラー情報を一時記憶する第１の記憶手
段と、論理回路のタイミング制約条件を予め記憶してい
るライブラリと、回路接続情報と、第１の記憶手段から
のエラー情報と、ライブラリからのタイミング制約条件
とを入力として受け、これらの入力情報に基づいてタイ
ミングを考慮した解析を行って得た検証結果を真の検証
結果として出力するタイミング検証ツールと、タイミン
グ検証ツールから出力された真の検証結果を保持する第
２の記憶手段とを有する構成としたものである。
の同時動作検証システムは、複数の出力端子における信
号変化の時間差が検証されるべき論理回路の回路接続情
報と、論理回路の複数の出力端子における信号変化の時
間差を含むパターン情報とを入力とし、これらの入力情
報に基づいてサイクル単位の論理演算を行って得た論理
検証結果をエラー情報として出力するサイクルベースシ
ミュレータと、エラー情報を一時記憶する第１の記憶手
段と、論理回路のタイミング制約条件を予め記憶してい
るライブラリと、回路接続情報と、第１の記憶手段から
のエラー情報と、ライブラリからのタイミング制約条件
とを入力として受け、これらの入力情報に基づいてタイ
ミングを考慮した解析を行って得た検証結果を真の検証
結果として出力するタイミング検証ツールと、タイミン
グ検証ツールから出力された真の検証結果を保持する第
２の記憶手段とを有する構成としたものである。
【００１４】更に、本発明システムは、上記の目的を達
成するため、複数の出力端子の信号変化の時間差が検証
されるべき論理回路のタイミング制約条件を予め記憶し
ているライブラリと、論理回路の回路接続情報と、ライ
ブラリからのタイミング制約条件とを入力として受け、
これらの入力情報に基づいてタイミングを考慮した解析
を行うタイミング検証ツールと、タイミング検証ツール
による検証結果をエラー情報として一時記憶する第１の
記憶手段と、第１の記憶手段からのエラー情報と、回路
接続情報と、論理回路の所定の出力端子の出力信号の時
間差を含むパターン情報とを入力として受け、これら入
力情報のサイクル単位の論理演算を行って得た論理検証
結果を真の検証結果して出力するサイクルベースシミュ
レータと、サイクルベースシミュレータから出力された
真の検証結果を保持する第２の記憶手段とを有する構成
としたものである。
成するため、複数の出力端子の信号変化の時間差が検証
されるべき論理回路のタイミング制約条件を予め記憶し
ているライブラリと、論理回路の回路接続情報と、ライ
ブラリからのタイミング制約条件とを入力として受け、
これらの入力情報に基づいてタイミングを考慮した解析
を行うタイミング検証ツールと、タイミング検証ツール
による検証結果をエラー情報として一時記憶する第１の
記憶手段と、第１の記憶手段からのエラー情報と、回路
接続情報と、論理回路の所定の出力端子の出力信号の時
間差を含むパターン情報とを入力として受け、これら入
力情報のサイクル単位の論理演算を行って得た論理検証
結果を真の検証結果して出力するサイクルベースシミュ
レータと、サイクルベースシミュレータから出力された
真の検証結果を保持する第２の記憶手段とを有する構成
としたものである。
【００１５】サイクルベースシミュレータではサイクル
単位で論理検証を行うために、またタイミング解析では
偽パス（あり得ない論理）が含まれるために検証結果に
疑似エラーが出力され、共に検証精度が劣るが、本発明
の出力同時動作検証方法及び検証システムでは、サイク
ル単位による精度の劣化はタイミング解析で、また、偽
パスはサイクルベースシミュレータで排除することがで
きる。
単位で論理検証を行うために、またタイミング解析では
偽パス（あり得ない論理）が含まれるために検証結果に
疑似エラーが出力され、共に検証精度が劣るが、本発明
の出力同時動作検証方法及び検証システムでは、サイク
ル単位による精度の劣化はタイミング解析で、また、偽
パスはサイクルベースシミュレータで排除することがで
きる。
【００１６】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面と共に説明する。図１は本発明になる出力同時動
作検証システムの一実施の形態の構成図を示す。同図に
示す出力同時動作検証システムは、第１のデータベース
からの回路接続情報１を入力として受けるサイクルベー
スシミュレーション環境２と、上記の回路接続情報１と
サイクルベースシミュレーション環境２からのエラー情
報とを入力として受けて真の検出結果を得るタイミング
解析環境３とよりなる。
て図面と共に説明する。図１は本発明になる出力同時動
作検証システムの一実施の形態の構成図を示す。同図に
示す出力同時動作検証システムは、第１のデータベース
からの回路接続情報１を入力として受けるサイクルベー
スシミュレーション環境２と、上記の回路接続情報１と
サイクルベースシミュレーション環境２からのエラー情
報とを入力として受けて真の検出結果を得るタイミング
解析環境３とよりなる。
【００１７】上記のサイクルベースシミュレーション環
境２は、回路接続情報１と第２のデータベースからのパ
ターン情報２１とを入力とし、サイクル単位の論理演算
を行い得られた検証結果をエラー情報として出力するサ
イクルベースシミュレータ２２と、エラー情報２３を格
納するメモリとよりなる。サイクルベースシミュレータ
２２自体は、前述したように従来より公知の論理機能検
証専用のシミュレータであるので、その詳細な説明は省
略する。
境２は、回路接続情報１と第２のデータベースからのパ
ターン情報２１とを入力とし、サイクル単位の論理演算
を行い得られた検証結果をエラー情報として出力するサ
イクルベースシミュレータ２２と、エラー情報２３を格
納するメモリとよりなる。サイクルベースシミュレータ
２２自体は、前述したように従来より公知の論理機能検
証専用のシミュレータであるので、その詳細な説明は省
略する。
【００１８】タイミング解析環境３は、タイミング制約
ライブラリ３１と、回路接続情報１、サイクルベースシ
ミュレーション環境２からのエラー情報、及びタイミン
グ制約ライブラリ３１からタイミング制約情報とを入力
とし、エラー情報に基づいて偽パスを排除し、タイミン
グ制約情報の条件で真の検出結果を出力するタイミング
解析ツール３２と、真の検出結果を保持するメモリ３３
とよりなる。タイミング解析ツール３２自体は、従来よ
り公知のタイミング検証専用のソフトウェアである。
ライブラリ３１と、回路接続情報１、サイクルベースシ
ミュレーション環境２からのエラー情報、及びタイミン
グ制約ライブラリ３１からタイミング制約情報とを入力
とし、エラー情報に基づいて偽パスを排除し、タイミン
グ制約情報の条件で真の検出結果を出力するタイミング
解析ツール３２と、真の検出結果を保持するメモリ３３
とよりなる。タイミング解析ツール３２自体は、従来よ
り公知のタイミング検証専用のソフトウェアである。
【００１９】この実施の形態は、論理検証部ではタイミ
ング検証機能を有しないサイクルベースシミュレータ２
２を用い、タイミング検証は静的なタイミング解析ツー
ル３２で行い、これら個別に存在する検証機能間で情報
をやり取りすることで高速で高性能な出力同時動作検証
を行うことを特徴とする。
ング検証機能を有しないサイクルベースシミュレータ２
２を用い、タイミング検証は静的なタイミング解析ツー
ル３２で行い、これら個別に存在する検証機能間で情報
をやり取りすることで高速で高性能な出力同時動作検証
を行うことを特徴とする。
【００２０】次に、本実施の形態の動作について図１〜
図５と共に具体的に説明する。まず、データベースから
入力される回路接続情報１が、図２に示す回路の情報で
あるものとする。図２に示す回路は、データＤＡＴＡが
データ入力端子Ｄに共通に供給される４つのＤ型フリッ
プフロップ２０４〜２０７のうち、２つのフリップフロ
ップ２０４及び２０５が、イネーブル信号ＥＮとクロッ
クＣＬＫとが入力されるＡＮＤ回路２０２の出力信号が
クロック端子に共通に入力されて同時に動作し、また、
残りの２つのフリップフロップ２０６及び２０７が、イ
ンバータ２０１で反転されたイネーブル信号とクロック
ＣＬＫとが入力されるＡＮＤ回路２０３の出力信号がク
ロック端子に共通に入力されて同時に動作するようにさ
れている。
図５と共に具体的に説明する。まず、データベースから
入力される回路接続情報１が、図２に示す回路の情報で
あるものとする。図２に示す回路は、データＤＡＴＡが
データ入力端子Ｄに共通に供給される４つのＤ型フリッ
プフロップ２０４〜２０７のうち、２つのフリップフロ
ップ２０４及び２０５が、イネーブル信号ＥＮとクロッ
クＣＬＫとが入力されるＡＮＤ回路２０２の出力信号が
クロック端子に共通に入力されて同時に動作し、また、
残りの２つのフリップフロップ２０６及び２０７が、イ
ンバータ２０１で反転されたイネーブル信号とクロック
ＣＬＫとが入力されるＡＮＤ回路２０３の出力信号がク
ロック端子に共通に入力されて同時に動作するようにさ
れている。
【００２１】また、フリップフロップ２０４のＱ出力端
子は、４つのバッファ２０８〜２１１を直列に介して出
力端子２１６に接続され、フリップフロップ２０５のＱ
出力端子は、１つのバッファ２１２を介して出力端子２
１７に接続され、フリップフロップ２０６のＱ出力端子
は、２つのバッファ２１３及び２１４を直列に介して出
力端子２１８に接続され、フリップフロップ２０７のＱ
出力端子は、１つのバッファ２１５を介して出力端子２
１９に接続されている。すなわち、対で同時に動作する
フリップフロップ２０４と２０５の出力側のバッファの
数は互いに異なり、同様に、対で同時に動作するフリッ
プフロップ２０６と２０７の出力側のバッファの数は互
いに異なる。
子は、４つのバッファ２０８〜２１１を直列に介して出
力端子２１６に接続され、フリップフロップ２０５のＱ
出力端子は、１つのバッファ２１２を介して出力端子２
１７に接続され、フリップフロップ２０６のＱ出力端子
は、２つのバッファ２１３及び２１４を直列に介して出
力端子２１８に接続され、フリップフロップ２０７のＱ
出力端子は、１つのバッファ２１５を介して出力端子２
１９に接続されている。すなわち、対で同時に動作する
フリップフロップ２０４と２０５の出力側のバッファの
数は互いに異なり、同様に、対で同時に動作するフリッ
プフロップ２０６と２０７の出力側のバッファの数は互
いに異なる。
【００２２】従って、フリップフロップ２０４と２０５
は同時に制御されるが、出力端子２１６と出力端子２１
７への出力信号到達時間は、バッファ３つ分の伝搬時間
差があることになる。これは、図３におけるサイクル２
とサイクル３での時間差ｄ１、ｄ２に該当する。すなわ
ち、図３（Ａ）に示すデータＤＡＴＡを各フリップフロ
ップ２０４〜２０７のデータ入力端子に入力し、同図
（Ｂ）に示すクロックＣＬＫ、同図（Ｃ）に示すイネー
ブル信号ＥＮ、同図（Ｄ）に示すリセット信号ＲＥＳＥ
Ｔを図２の回路に入力した場合、サイクル２のＣＬＫの
立ち上がりのタイミングでフリップフロップ２０４及び
２０５がそれぞれ同時に動作してそのＱ出力端子からハ
イレベルの信号を同時に出力する。
は同時に制御されるが、出力端子２１６と出力端子２１
７への出力信号到達時間は、バッファ３つ分の伝搬時間
差があることになる。これは、図３におけるサイクル２
とサイクル３での時間差ｄ１、ｄ２に該当する。すなわ
ち、図３（Ａ）に示すデータＤＡＴＡを各フリップフロ
ップ２０４〜２０７のデータ入力端子に入力し、同図
（Ｂ）に示すクロックＣＬＫ、同図（Ｃ）に示すイネー
ブル信号ＥＮ、同図（Ｄ）に示すリセット信号ＲＥＳＥ
Ｔを図２の回路に入力した場合、サイクル２のＣＬＫの
立ち上がりのタイミングでフリップフロップ２０４及び
２０５がそれぞれ同時に動作してそのＱ出力端子からハ
イレベルの信号を同時に出力する。
【００２３】フリップフロップ２０５の出力信号は１つ
のバッファ２１２を通して出力端子２１７へ出力信号Ｏ
ＵＴ２として極めて短時間で出力されるが、フリップフ
ロップ２０４の出力信号は４つのバッファ２０８〜２１
１を通して出力端子２１６へ出力信号ＯＵＴ１として出
力されるため、バッファ３つ分の伝搬時間ｄ１だけ遅れ
てハイレベルになる。同様に、サイクル３のＣＬＫの立
ち上がりのタイミングでフリップフロップ２０４及び２
０５がそれぞれ同時に動作してそのＱ出力端子からロー
レベルの信号を同時に出力するが、出力信号ＯＵＴ１は
出力信号ＯＵＴ２に比べてバッファ３つ分の伝搬時間ｄ
２だけ遅れてローレベルになる。
のバッファ２１２を通して出力端子２１７へ出力信号Ｏ
ＵＴ２として極めて短時間で出力されるが、フリップフ
ロップ２０４の出力信号は４つのバッファ２０８〜２１
１を通して出力端子２１６へ出力信号ＯＵＴ１として出
力されるため、バッファ３つ分の伝搬時間ｄ１だけ遅れ
てハイレベルになる。同様に、サイクル３のＣＬＫの立
ち上がりのタイミングでフリップフロップ２０４及び２
０５がそれぞれ同時に動作してそのＱ出力端子からロー
レベルの信号を同時に出力するが、出力信号ＯＵＴ１は
出力信号ＯＵＴ２に比べてバッファ３つ分の伝搬時間ｄ
２だけ遅れてローレベルになる。
【００２４】同様に、フリップフロップ２０６及び２０
７は同時に制御されるが、出力端子２１８と出力端子２
１９への出力信号到達時間は、バッファ１つ分の伝搬時
間差があるので、図３（Ｇ）に示す出力端子２１８の出
力信号ＯＵＴ３は、図３（Ｈ）に示す出力端子２１９の
出力信号ＯＵＴ４に比べて、バッファ１つ分の伝搬時間
ｄ３、ｄ４遅れてレベルが変化する。上記の出力信号Ｏ
ＵＴ１〜ＯＵＴ４の伝搬時間差の情報は、パターン情報
２１としてメモリに格納されている。
７は同時に制御されるが、出力端子２１８と出力端子２
１９への出力信号到達時間は、バッファ１つ分の伝搬時
間差があるので、図３（Ｇ）に示す出力端子２１８の出
力信号ＯＵＴ３は、図３（Ｈ）に示す出力端子２１９の
出力信号ＯＵＴ４に比べて、バッファ１つ分の伝搬時間
ｄ３、ｄ４遅れてレベルが変化する。上記の出力信号Ｏ
ＵＴ１〜ＯＵＴ４の伝搬時間差の情報は、パターン情報
２１としてメモリに格納されている。
【００２５】上記の回路接続情報１とパターン情報２１
とがサイクルベースシミュレータ２２に入力されると、
サイクル単位での論理検証が行われる（図４のステップ
Ａ１）。これにより、図３においてサイクル２とサイク
ル３でのＯＵＴ１とＯＵＴ２、サイクル４とサイクル５
でのＯＵＴ３とＯＵＴ４について出力同時エラー情報２
３のレポートがサイクルベースシミュレータ２２から出
力されてメモリに格納される（図４のステップＡ２）。
このメモリに格納されたエラー情報２３を図５にＩで示
す。
とがサイクルベースシミュレータ２２に入力されると、
サイクル単位での論理検証が行われる（図４のステップ
Ａ１）。これにより、図３においてサイクル２とサイク
ル３でのＯＵＴ１とＯＵＴ２、サイクル４とサイクル５
でのＯＵＴ３とＯＵＴ４について出力同時エラー情報２
３のレポートがサイクルベースシミュレータ２２から出
力されてメモリに格納される（図４のステップＡ２）。
このメモリに格納されたエラー情報２３を図５にＩで示
す。
【００２６】続いて、エラー情報が検出されているかど
うか判断し（図４のステップＡ３）、エラー情報が検出
されていないときは処理を終了するが、ここではエラー
情報２３が検出されているので、タイミング解析処理が
行われる（図４のステップＡ４）。このタイミング解析
処理は、図１のタイミング制約ライブラリ３１から出力
端子での出力信号間の変化時間差が、例えばバッファ２
つ分以下の遅延時間をエラーとするというタイミング制
約条件を、前記したエラー情報２３と回路接続情報１と
共にタイミング解析ツール３２により入力することで行
われる。
うか判断し（図４のステップＡ３）、エラー情報が検出
されていないときは処理を終了するが、ここではエラー
情報２３が検出されているので、タイミング解析処理が
行われる（図４のステップＡ４）。このタイミング解析
処理は、図１のタイミング制約ライブラリ３１から出力
端子での出力信号間の変化時間差が、例えばバッファ２
つ分以下の遅延時間をエラーとするというタイミング制
約条件を、前記したエラー情報２３と回路接続情報１と
共にタイミング解析ツール３２により入力することで行
われる。
【００２７】タイミング解析ツール３２は、エラー情報
２３を読み込み、サイクル２とサイクル３でのＯＵＴ１
とＯＵＴ２の変化時間差ｄ１、ｄ２が上記のタイミング
制約条件を満たしているか否かを検証し、制約条件を満
たしていないときはエラーとして検出結果を出力する
（図４のステップＡ５）。同様に、サイクル４とサイク
ル５でのＯＵＴ３とＯＵＴ４の変化時間差ｄ３、ｄ４が
上記の制約条件を満たしているかどうかを検証し、制約
条件を満たしていない場合はエラーとして検出結果を出
力する（図４のステップＡ５）。上記の検出結果は、メ
モリ３３に真の検出結果として格納される。
２３を読み込み、サイクル２とサイクル３でのＯＵＴ１
とＯＵＴ２の変化時間差ｄ１、ｄ２が上記のタイミング
制約条件を満たしているか否かを検証し、制約条件を満
たしていないときはエラーとして検出結果を出力する
（図４のステップＡ５）。同様に、サイクル４とサイク
ル５でのＯＵＴ３とＯＵＴ４の変化時間差ｄ３、ｄ４が
上記の制約条件を満たしているかどうかを検証し、制約
条件を満たしていない場合はエラーとして検出結果を出
力する（図４のステップＡ５）。上記の検出結果は、メ
モリ３３に真の検出結果として格納される。
【００２８】このメモリ３３に格納された真の検出結果
を図５にIIで示す。すなわち、ここでは、タイミング制
約条件がバッファ２つ分以下の遅延時間をエラーとする
という内容であったので、サイクル４とサイクル５にお
けるＯＵＴ３とＯＵＴ４の変化時間差ｄ３、ｄ４が上記
の制約条件を満たしておらず、真の出力同時動作エラー
情報としてメモリ３２に格納され、図２のフリップフロ
ップ２０６及び２０７の出力側の回路構成にエラーがあ
ることが分かる。
を図５にIIで示す。すなわち、ここでは、タイミング制
約条件がバッファ２つ分以下の遅延時間をエラーとする
という内容であったので、サイクル４とサイクル５にお
けるＯＵＴ３とＯＵＴ４の変化時間差ｄ３、ｄ４が上記
の制約条件を満たしておらず、真の出力同時動作エラー
情報としてメモリ３２に格納され、図２のフリップフロ
ップ２０６及び２０７の出力側の回路構成にエラーがあ
ることが分かる。
【００２９】このように、この実施の形態では、サイク
ルベースシミュレーションの検出結果をエラー候補群と
して位置付け、その情報を用いてタイミング解析ツール
３２でタイミング検証するようにしているため、真の出
力同時動作エラーのみを検出することができる。また、
論理検証はタイミング検証を有しないサイクルベースシ
ミュレータ２２を用いているので、全体としての出力同
時動作の検証を高速にできる。
ルベースシミュレーションの検出結果をエラー候補群と
して位置付け、その情報を用いてタイミング解析ツール
３２でタイミング検証するようにしているため、真の出
力同時動作エラーのみを検出することができる。また、
論理検証はタイミング検証を有しないサイクルベースシ
ミュレータ２２を用いているので、全体としての出力同
時動作の検証を高速にできる。
【００３０】次に、本発明の他の実施の形態について説
明する。図６は本発明になる出力同時動作検証システム
の他の実施の形態の構成図を示す。同図において、タイ
ミング解析環境４は、回路接続情報１とタイミング制約
ライブラリ４１からのタイミング制約条件とを入力と
し、タイミング解析ツール４２でタイミング検証を行
い、その結果をエラー情報４３としてメモリに格納す
る。サイクルベースシミュレーション環境５は上記のエ
ラー情報４３と共に、回路接続情報１及びメモリからの
パターン情報５１を入力とし、サイクルベースシミュレ
ータ５２でサイクル単位の論理演算を行い、偽パスを排
除してその検出結果を真の検出結果５３として出力し、
メモリに格納する。
明する。図６は本発明になる出力同時動作検証システム
の他の実施の形態の構成図を示す。同図において、タイ
ミング解析環境４は、回路接続情報１とタイミング制約
ライブラリ４１からのタイミング制約条件とを入力と
し、タイミング解析ツール４２でタイミング検証を行
い、その結果をエラー情報４３としてメモリに格納す
る。サイクルベースシミュレーション環境５は上記のエ
ラー情報４３と共に、回路接続情報１及びメモリからの
パターン情報５１を入力とし、サイクルベースシミュレ
ータ５２でサイクル単位の論理演算を行い、偽パスを排
除してその検出結果を真の検出結果５３として出力し、
メモリに格納する。
【００３１】この実施の形態でも論理検証部ではタイミ
ング検証機能を有しないサイクルベースシミュレータ５
２を用い、タイミング検証は静的なタイミング解析ツー
ル４２で行い、これら個別に存在する検証機能間で情報
をやり取りすることで高速で高性能な出力同時動作検証
を行うことができる。
ング検証機能を有しないサイクルベースシミュレータ５
２を用い、タイミング検証は静的なタイミング解析ツー
ル４２で行い、これら個別に存在する検証機能間で情報
をやり取りすることで高速で高性能な出力同時動作検証
を行うことができる。
【００３２】
【発明の効果】以上説明したように、本発明によれば、
サイクル単位による精度の劣化はタイミング解析で、ま
た、偽パスはサイクルベースシミュレータで排除するよ
うにしたため、従来に比べて高精度に真の検証結果を得
ることができる。
サイクル単位による精度の劣化はタイミング解析で、ま
た、偽パスはサイクルベースシミュレータで排除するよ
うにしたため、従来に比べて高精度に真の検証結果を得
ることができる。
【００３３】また、本発明によれば、論理検証はタイミ
ング検証機能を有しないサイクルベースシミュレータに
より行っており、また、疑似エラーの人手による検証が
不要であることによる確認作業の時間短縮とも相まっ
て、従来に比べて高速に出力同時動作検証ができる。
ング検証機能を有しないサイクルベースシミュレータに
より行っており、また、疑似エラーの人手による検証が
不要であることによる確認作業の時間短縮とも相まっ
て、従来に比べて高速に出力同時動作検証ができる。
【図１】本発明システムの一実施の形態の構成図であ
る。
る。
【図２】図１中の回路接続情報が示す論理回路の一例の
回路図である。
回路図である。
【図３】図２の動作説明用タイミングチャート及び図１
中のパターン情報の説明図である。
中のパターン情報の説明図である。
【図４】図１の動作説明用フローチャートである。
【図５】図１における検証結果の説明図である。
【図６】本発明システムの他の実施の形態の構成図であ
る。
る。
【図７】従来の検証方法の一例の説明図である。
１ 回路接続情報 ２、５ サイクルベースシミュレーション環境 ３、４ タイミング解析環境 ２１、５１ パターン情報 ２２、５２ サイクルベースシミュレータ ２３、４３ エラー情報 ３１、４１ タイミング制約ライブラリ ３２、４２ タイミング解析ツール ３３、５３ 真の検出結果
Claims (6)
- 【請求項１】 複数の出力端子における信号変化の時間
差が検証されるべき論理回路の回路接続情報と、前記論
理回路の所定の出力端子の出力信号の時間差を含むパタ
ーン情報とに基づいて、サイクルベースシミュレータに
よりサイクル単位の論理演算を行って得た論理検証結果
をエラー情報とし、該エラー情報と前記回路接続情報と
前記論理回路のタイミング制約条件とをタイミング検証
ツールに入力して、該タイミング検証ツールによりタイ
ミングを考慮した解析を行って得た検証結果を真の検証
結果として出力することを特徴とする出力同時動作検証
方法。 - 【請求項２】 複数の出力端子における信号変化の時間
差が検証されるべき論理回路の回路接続情報と、前記論
理回路のタイミング制約条件とに基づいて、タイミング
検証ツールによりタイミングを考慮した解析を行って得
た検証結果をエラー情報とし、該エラー情報と前記回路
接続情報と前記論理回路の所定の出力端子の出力信号の
時間差を含むパターン情報とをサイクルベースシミュレ
ータに入力して、該サイクルベースシミュレータにより
サイクル単位の論理演算を行って得た論理検証結果を真
の検証結果して出力することを特徴とする出力同時動作
検証方法。 - 【請求項３】 前記タイミング制約条件は、前記論理回
路の複数の出力端子における信号変化の時間差が、一定
の値以下であるときエラーであるとする条件であること
を特徴とする請求項１又は２記載の出力同時動作検証方
法。 - 【請求項４】 複数の出力端子における信号変化の時間
差が検証されるべき論理回路の回路接続情報と、前記論
理回路の複数の出力端子における信号変化の時間差を含
むパターン情報とを入力とし、これらの入力情報に基づ
いてサイクル単位の論理演算を行って得た論理検証結果
をエラー情報として出力するサイクルベースシミュレー
タと、 前記エラー情報を一時記憶する第１の記憶手段と、 前記論理回路のタイミング制約条件を予め記憶している
ライブラリと、 前記回路接続情報と、前記第１の記憶手段からのエラー
情報と、前記ライブラリからの前記タイミング制約条件
とを入力として受け、これらの入力情報に基づいてタイ
ミングを考慮した解析を行って得た検証結果を真の検証
結果として出力するタイミング検証ツールと、 前記タイミング検証ツールから出力された真の検証結果
を保持する第２の記憶手段とを有することを特徴とする
出力同時動作検証システム。 - 【請求項５】 複数の出力端子における信号変化の時間
差が検証されるべき論理回路のタイミング制約条件を予
め記憶しているライブラリと、 前記論理回路の回路接続情報と、前記ライブラリからの
前記タイミング制約条件とを入力として受け、これらの
入力情報に基づいてタイミングを考慮した解析を行うタ
イミング検証ツールと、 前記タイミング検証ツールによる検証結果をエラー情報
として一時記憶する第１の記憶手段と、 前記第１の記憶手段からのエラー情報と、前記回路接続
情報と、前記論理回路の所定の出力端子の出力信号の時
間差を含むパターン情報とを入力として受け、これら入
力情報のサイクル単位の論理演算を行って得た論理検証
結果を真の検証結果して出力するサイクルベースシミュ
レータと、 前記サイクルベースシミュレータから出力された真の検
証結果を保持する第２の記憶手段とを有することを特徴
とする出力同時動作検証システム。 - 【請求項６】 前記タイミング制約条件は、前記論理回
路の複数の出力端子における信号変化の時間差が、一定
の値以下であるときエラーであるとする条件であること
を特徴とする請求項４又は５記載の出力同時動作検証シ
ステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11094719A JP2000293553A (ja) | 1999-04-01 | 1999-04-01 | 出力同時動作検証方法及び検証システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11094719A JP2000293553A (ja) | 1999-04-01 | 1999-04-01 | 出力同時動作検証方法及び検証システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000293553A true JP2000293553A (ja) | 2000-10-20 |
Family
ID=14117951
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11094719A Pending JP2000293553A (ja) | 1999-04-01 | 1999-04-01 | 出力同時動作検証方法及び検証システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000293553A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007323330A (ja) * | 2006-05-31 | 2007-12-13 | Fujitsu Ltd | Ｌｓｉ解析プログラム、該プログラムを記録した記録媒体、ｌｓｉ解析装置、およびｌｓｉ解析方法 |
-
1999
- 1999-04-01 JP JP11094719A patent/JP2000293553A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007323330A (ja) * | 2006-05-31 | 2007-12-13 | Fujitsu Ltd | Ｌｓｉ解析プログラム、該プログラムを記録した記録媒体、ｌｓｉ解析装置、およびｌｓｉ解析方法 |
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