JP2000294625A - 半導体装置 - Google Patents
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Abstract
(57)【要約】
【課題】 半導体基板に素子分離用の溝を形成した後に
熱処理を行うようにしても、半導体基板に結晶欠陥が発
生するのを抑制することができ、高い信頼性を得ること
ができる半導体装置を提供する。 【解決手段】 ＳＴＩ法により素子分離のなされたＳｉ
基板１を用いた半導体装置において、活性領域４が互い
に９０度以下の角度で交差する部分を有する場合に、交
差部分の近傍における活性領域４を９０度より大きい角
度で屈曲させる。また、活性領域４のうちの交差部分を
除去し、この除去部の両端の活性領域４を上層配線６に
より相互に接続してもよい。
熱処理を行うようにしても、半導体基板に結晶欠陥が発
生するのを抑制することができ、高い信頼性を得ること
ができる半導体装置を提供する。 【解決手段】 ＳＴＩ法により素子分離のなされたＳｉ
基板１を用いた半導体装置において、活性領域４が互い
に９０度以下の角度で交差する部分を有する場合に、交
差部分の近傍における活性領域４を９０度より大きい角
度で屈曲させる。また、活性領域４のうちの交差部分を
除去し、この除去部の両端の活性領域４を上層配線６に
より相互に接続してもよい。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置に関
し、特に、半導体基板における素子分離をトレンチ素子
分離法により行った高集積度の半導体装置に関する。
し、特に、半導体基板における素子分離をトレンチ素子
分離法により行った高集積度の半導体装置に関する。
【０００２】
【従来の技術】シリコン（Ｓｉ）基板の素子分離技術と
しては、従来より、Ｓｉ基板上に選択的に耐酸化マスク
を形成し、その後、熱酸化を行うことにより選択的に素
子分離領域を形成するようにしたＬＯＣＯＳ(Local Oxi
dation of Silicon)法が知られている。
しては、従来より、Ｓｉ基板上に選択的に耐酸化マスク
を形成し、その後、熱酸化を行うことにより選択的に素
子分離領域を形成するようにしたＬＯＣＯＳ(Local Oxi
dation of Silicon)法が知られている。
【０００３】しかしながら、このＬＯＣＯＳ法では、Ｓ
ｉ基板を熱酸化する際に横方向にも酸化反応が広がり、
いわゆるバーズビークと呼ばれるフィールド絶縁膜の横
方向への成長分が存在するため、半導体装置の微細化、
高集積化が進むにつれ活性領域の確保が難しくなってき
ている。
ｉ基板を熱酸化する際に横方向にも酸化反応が広がり、
いわゆるバーズビークと呼ばれるフィールド絶縁膜の横
方向への成長分が存在するため、半導体装置の微細化、
高集積化が進むにつれ活性領域の確保が難しくなってき
ている。
【０００４】そこで、この問題に対応する新たな素子分
離技術として、トレンチ素子分離（Shallow Trench Iso
lation，以下、ＳＴＩと言う）法が注目されている。Ｓ
ＴＩ法は、図１０〜図１１に示すように、Ｓｉ基板１０
１の素子分離を行いたい領域に溝１０２を形成し、その
溝１０２の内部に二酸化シリコン（ＳｉＯ2 ）などの絶
縁膜を埋め込むことでフィールド絶縁膜１０３を形成
し、これによって素子分離領域を形成する技術である。
離技術として、トレンチ素子分離（Shallow Trench Iso
lation，以下、ＳＴＩと言う）法が注目されている。Ｓ
ＴＩ法は、図１０〜図１１に示すように、Ｓｉ基板１０
１の素子分離を行いたい領域に溝１０２を形成し、その
溝１０２の内部に二酸化シリコン（ＳｉＯ2 ）などの絶
縁膜を埋め込むことでフィールド絶縁膜１０３を形成
し、これによって素子分離領域を形成する技術である。
【０００５】このＳＴＩ法によるＳｉ基板の素子分離方
法について具体的に説明する。まず、図１０Ａに示すよ
うに、熱酸化法により、Ｓｉ基板１０１の一主面にＳｉ
Ｏ2からなるパッド酸化膜１１１を形成する。次に、減
圧化学気相成長（ＬＰＣＶＤ）法により、パッド酸化膜
１１１上に窒化シリコン（Ｓｉ3 Ｎ4 ）膜１１２を形成
する。
法について具体的に説明する。まず、図１０Ａに示すよ
うに、熱酸化法により、Ｓｉ基板１０１の一主面にＳｉ
Ｏ2からなるパッド酸化膜１１１を形成する。次に、減
圧化学気相成長（ＬＰＣＶＤ）法により、パッド酸化膜
１１１上に窒化シリコン（Ｓｉ3 Ｎ4 ）膜１１２を形成
する。
【０００６】次に、図１０Ｂに示すように、リソグラフ
ィ法により、Ｓｉ3 Ｎ4 膜１１２上に、素子分離領域に
対応する部分に開口部を有するレジストパターン１１３
を形成した後、このレジストパターン１１３をマスクと
して、ドライエッチング法によりＳｉ3 Ｎ4 膜１１２お
よびパッド酸化膜１１１をエッチングする。これによ
り、素子分離領域に対応する部分におけるＳｉ3 Ｎ4 膜
１１２およびパッド酸化膜１１１に開口部１１２ａが形
成される。その後、エッチングマスクとして用いたレジ
ストパターン１１３を除去する。
ィ法により、Ｓｉ3 Ｎ4 膜１１２上に、素子分離領域に
対応する部分に開口部を有するレジストパターン１１３
を形成した後、このレジストパターン１１３をマスクと
して、ドライエッチング法によりＳｉ3 Ｎ4 膜１１２お
よびパッド酸化膜１１１をエッチングする。これによ
り、素子分離領域に対応する部分におけるＳｉ3 Ｎ4 膜
１１２およびパッド酸化膜１１１に開口部１１２ａが形
成される。その後、エッチングマスクとして用いたレジ
ストパターン１１３を除去する。
【０００７】次に、図１０Ｃに示すように、Ｓｉ3 Ｎ4
膜１１２およびパッド酸化膜１１１をマスクとして、ド
ライエッチング法によりＳｉ基板１０１を所定の深さエ
ッチングする。これにより、Ｓｉ基板１０１の素子分離
領域に対応する部分に溝１０２が形成される。
膜１１２およびパッド酸化膜１１１をマスクとして、ド
ライエッチング法によりＳｉ基板１０１を所定の深さエ
ッチングする。これにより、Ｓｉ基板１０１の素子分離
領域に対応する部分に溝１０２が形成される。
【０００８】次に、熱酸化法により、溝１０２の内壁に
ＳｉＯ2 膜（熱酸化膜）を形成する。この熱酸化膜の形
成により溝１０２のコーナー部（トレンチコーナー）が
丸まり、この部分への電界集中を緩和することができ
る。次に、図１１Ａに示すように、高密度プラズマＣＶ
Ｄ法により、溝１０２および開口部１１２ａを埋めるよ
うにして、全面にＳｉＯ2 膜１１４を形成する。次に、
ＳｉＯ2 膜１１４を酸素を含む雰囲気中または窒素を含
む雰囲気中で所定の条件で熱処理することにより、この
ＳｉＯ2 膜１１４を緻密化する。次に、図１１Ｂに示す
ように、溝１０２および開口部１１２ａの内部のみにＳ
ｉＯ2 膜１１４を残すように、Ｓｉ3 Ｎ4膜１１２上に
存在するＳｉＯ2 膜１１４を化学機械研磨（ＣＭＰ）法
により研磨、除去する。
ＳｉＯ2 膜（熱酸化膜）を形成する。この熱酸化膜の形
成により溝１０２のコーナー部（トレンチコーナー）が
丸まり、この部分への電界集中を緩和することができ
る。次に、図１１Ａに示すように、高密度プラズマＣＶ
Ｄ法により、溝１０２および開口部１１２ａを埋めるよ
うにして、全面にＳｉＯ2 膜１１４を形成する。次に、
ＳｉＯ2 膜１１４を酸素を含む雰囲気中または窒素を含
む雰囲気中で所定の条件で熱処理することにより、この
ＳｉＯ2 膜１１４を緻密化する。次に、図１１Ｂに示す
ように、溝１０２および開口部１１２ａの内部のみにＳ
ｉＯ2 膜１１４を残すように、Ｓｉ3 Ｎ4膜１１２上に
存在するＳｉＯ2 膜１１４を化学機械研磨（ＣＭＰ）法
により研磨、除去する。
【０００９】次に、ホットリン酸を用いたウエットエッ
チング法によりＳｉ3 Ｎ4 膜１１２を除去する。次に、
フッ酸を用いたウエットエッチング法によりパッド酸化
膜１１１を除去する。これにより、図１１Ｃに示すよう
に、溝１０２の内部にＳｉＯ2 からなるフィールド絶縁
膜１０３が埋め込まれた構造の素子分離領域が形成され
る。符号１０４は、フィールド絶縁膜１０３によって囲
まれた活性領域を示す。
チング法によりＳｉ3 Ｎ4 膜１１２を除去する。次に、
フッ酸を用いたウエットエッチング法によりパッド酸化
膜１１１を除去する。これにより、図１１Ｃに示すよう
に、溝１０２の内部にＳｉＯ2 からなるフィールド絶縁
膜１０３が埋め込まれた構造の素子分離領域が形成され
る。符号１０４は、フィールド絶縁膜１０３によって囲
まれた活性領域を示す。
【００１０】上述したＳＴＩ法によれば、Ｓｉ基板１０
１に形成された溝１０２の内部にＳｉＯ2 膜１１４を埋
め込むことによってフィールド絶縁膜１０３を形成する
ようにしているため、ＬＯＣＯＳ法のようにフィールド
絶縁膜にバーズビークが発生することがなく、また、溝
１０２の内部を埋めるようにＳｉＯ2 膜１１４を堆積し
た後、ＣＭＰ法により表面を平坦化するようにしている
ため、高精度リソグラフィに必要な表面平坦性を確保す
ることができるという利点が得られる。
１に形成された溝１０２の内部にＳｉＯ2 膜１１４を埋
め込むことによってフィールド絶縁膜１０３を形成する
ようにしているため、ＬＯＣＯＳ法のようにフィールド
絶縁膜にバーズビークが発生することがなく、また、溝
１０２の内部を埋めるようにＳｉＯ2 膜１１４を堆積し
た後、ＣＭＰ法により表面を平坦化するようにしている
ため、高精度リソグラフィに必要な表面平坦性を確保す
ることができるという利点が得られる。
【００１１】
【発明が解決しようとする課題】しかしながら、本発明
者の知見によれば、上述のＳＴＩ法によりＳｉ基板１０
１の素子分離を行うようにした場合、溝１０２の内壁に
熱酸化法によりＳｉＯ2膜を形成する際に、Ｓｉ基板１
０１に局所的に結晶欠陥が発生することが確認されてい
る。この結晶欠陥は、ＳｉＯ2 膜が粘性流動性を持たな
い約９００℃以下の温度で酸化を行った場合に発生し易
く、かつ、そのＳｉＯ2 膜の厚さが厚いほど発生し易
い。また、溝１０２にＳｉＯ2 膜１１４を埋め込んだ後
に熱処理を施した場合も同様にＳｉ基板１０１に局所的
に結晶欠陥が発生し、特に、この熱処理を酸化性ガス雰
囲気中で行った場合に発生し易い。Ｓｉ基板１０１にこ
のような結晶欠陥が存在すると、その欠陥部分に金属汚
染物が集まりリーク電流の増大をもたらし、出来上がっ
た半導体装置の信頼性低下を引き起こすという問題が生
じる。このため、溝１０２の内壁に熱酸化膜を形成する
ことによる利点が損なわれてしまう。
者の知見によれば、上述のＳＴＩ法によりＳｉ基板１０
１の素子分離を行うようにした場合、溝１０２の内壁に
熱酸化法によりＳｉＯ2膜を形成する際に、Ｓｉ基板１
０１に局所的に結晶欠陥が発生することが確認されてい
る。この結晶欠陥は、ＳｉＯ2 膜が粘性流動性を持たな
い約９００℃以下の温度で酸化を行った場合に発生し易
く、かつ、そのＳｉＯ2 膜の厚さが厚いほど発生し易
い。また、溝１０２にＳｉＯ2 膜１１４を埋め込んだ後
に熱処理を施した場合も同様にＳｉ基板１０１に局所的
に結晶欠陥が発生し、特に、この熱処理を酸化性ガス雰
囲気中で行った場合に発生し易い。Ｓｉ基板１０１にこ
のような結晶欠陥が存在すると、その欠陥部分に金属汚
染物が集まりリーク電流の増大をもたらし、出来上がっ
た半導体装置の信頼性低下を引き起こすという問題が生
じる。このため、溝１０２の内壁に熱酸化膜を形成する
ことによる利点が損なわれてしまう。
【００１２】この問題について図面を参照して具体的に
説明する。すなわち、図１２は、ＳＴＩ法によりＳｉ基
板の素子分離が行われた従来の半導体装置の平面図であ
る。ここで、図１２Ａは、活性領域１０４を直角に屈曲
させた活性領域の屈曲部（直角屈曲部）の近傍を示し、
図１２Ｂおよび図１２Ｃは、それぞれ活性領域１０４を
直角に交差させた活性領域の交差点（直角交差点）の近
傍を示す。本発明者の知見によれば、上述の結晶欠陥
は、Ｓｉ基板１０１のうち、図１２Ａ〜図１２Ｃに示す
ような活性領域の直角屈曲部や直角交差点の近傍に特に
発生しやすいことが確認されている。これは、これらの
図１２Ａ〜図１２Ｃに示す部分は、いずれも、活性領域
１０４が互いに９０°の角度で交差する部分であり、そ
の交差部分の周囲のトレンチコーナーの角度が９０°と
なっているため、熱処理時に、その部分にストレスが集
中するため、結晶欠陥が発生しやすくなっていると考え
られる。
説明する。すなわち、図１２は、ＳＴＩ法によりＳｉ基
板の素子分離が行われた従来の半導体装置の平面図であ
る。ここで、図１２Ａは、活性領域１０４を直角に屈曲
させた活性領域の屈曲部（直角屈曲部）の近傍を示し、
図１２Ｂおよび図１２Ｃは、それぞれ活性領域１０４を
直角に交差させた活性領域の交差点（直角交差点）の近
傍を示す。本発明者の知見によれば、上述の結晶欠陥
は、Ｓｉ基板１０１のうち、図１２Ａ〜図１２Ｃに示す
ような活性領域の直角屈曲部や直角交差点の近傍に特に
発生しやすいことが確認されている。これは、これらの
図１２Ａ〜図１２Ｃに示す部分は、いずれも、活性領域
１０４が互いに９０°の角度で交差する部分であり、そ
の交差部分の周囲のトレンチコーナーの角度が９０°と
なっているため、熱処理時に、その部分にストレスが集
中するため、結晶欠陥が発生しやすくなっていると考え
られる。
【００１３】上述の結晶欠陥は、溝１０２の内壁に熱酸
化膜を形成するための熱酸化工程や、埋め込み材料とな
るＳｉＯ2 膜１１４形成後の熱処理工程に限らず、Ｓｉ
基板１０１に溝１０２を形成した後に熱処理を行った場
合に同様に発生しうる問題である。本発明者の知見によ
れば、Ｓｉ基板１０１に導入された不純物を活性化する
ために行われる熱処理工程の際にも、Ｓｉ基板１０１に
同様な結晶欠陥が発生することが確認されている。
化膜を形成するための熱酸化工程や、埋め込み材料とな
るＳｉＯ2 膜１１４形成後の熱処理工程に限らず、Ｓｉ
基板１０１に溝１０２を形成した後に熱処理を行った場
合に同様に発生しうる問題である。本発明者の知見によ
れば、Ｓｉ基板１０１に導入された不純物を活性化する
ために行われる熱処理工程の際にも、Ｓｉ基板１０１に
同様な結晶欠陥が発生することが確認されている。
【００１４】したがって、この発明の目的は、半導体基
板に素子分離用の溝を形成した後に熱処理を行うように
しても、半導体基板に結晶欠陥が発生するのを抑制する
ことができ、高い信頼性を得ることができる半導体装置
を提供することにある。
板に素子分離用の溝を形成した後に熱処理を行うように
しても、半導体基板に結晶欠陥が発生するのを抑制する
ことができ、高い信頼性を得ることができる半導体装置
を提供することにある。
【００１５】
【課題を解決するための手段】上記目的を達成するため
に、この発明の第１の発明は、一主面に素子分離用の溝
が設けられ、溝の内部に絶縁膜が埋め込まれた構造の素
子分離領域を有すると共に、素子分離領域によって囲ま
れた部分に活性領域を有する半導体基板を用いた半導体
装置において、活性領域が互いに９０度以下の角度で交
差する部分を有する場合に、交差する部分の近傍におけ
る活性領域を９０度より大きい角度で屈曲させたことを
特徴とするものである。
に、この発明の第１の発明は、一主面に素子分離用の溝
が設けられ、溝の内部に絶縁膜が埋め込まれた構造の素
子分離領域を有すると共に、素子分離領域によって囲ま
れた部分に活性領域を有する半導体基板を用いた半導体
装置において、活性領域が互いに９０度以下の角度で交
差する部分を有する場合に、交差する部分の近傍におけ
る活性領域を９０度より大きい角度で屈曲させたことを
特徴とするものである。
【００１６】この発明の第１の発明においては、半導体
基板に結晶欠陥が発生するのをより効果的に抑制する観
点から、活性領域が互いに９０度以下の角度で交差する
部分を有する場合に、交差する部分の近傍における活性
領域を好適には１００度以上の角度で屈曲させ、より好
適には１３５度以上の角度で屈曲させる。
基板に結晶欠陥が発生するのをより効果的に抑制する観
点から、活性領域が互いに９０度以下の角度で交差する
部分を有する場合に、交差する部分の近傍における活性
領域を好適には１００度以上の角度で屈曲させ、より好
適には１３５度以上の角度で屈曲させる。
【００１７】この発明の第２の発明は、一主面に素子分
離用の溝が設けられ、溝の内部に絶縁膜が埋め込まれた
構造の素子分離領域を有すると共に、素子分離領域によ
って囲まれた部分に活性領域を有する半導体基板を用い
た半導体装置において、活性領域が互いに９０度以下の
角度で交差する部分を有する場合に、活性領域のうちの
交差する部分を除去し、この除去部の両端の活性領域を
配線により相互に接続したことを特徴とするものであ
る。
離用の溝が設けられ、溝の内部に絶縁膜が埋め込まれた
構造の素子分離領域を有すると共に、素子分離領域によ
って囲まれた部分に活性領域を有する半導体基板を用い
た半導体装置において、活性領域が互いに９０度以下の
角度で交差する部分を有する場合に、活性領域のうちの
交差する部分を除去し、この除去部の両端の活性領域を
配線により相互に接続したことを特徴とするものであ
る。
【００１８】この発明の第２の発明においては、活性領
域を相互に接続する配線は、典型的には、半導体基板上
に層間絶縁膜を介して設けられる。なお、層間絶縁膜上
に上層配線が設けられる場合は、活性領域を相互に接続
する配線をその上層配線と同一層の材料により構成する
ことが好ましい。
域を相互に接続する配線は、典型的には、半導体基板上
に層間絶縁膜を介して設けられる。なお、層間絶縁膜上
に上層配線が設けられる場合は、活性領域を相互に接続
する配線をその上層配線と同一層の材料により構成する
ことが好ましい。
【００１９】この発明において、半導体基板としては、
典型的にはシリコン基板が用いられる。この場合、シリ
コン基板は、シリコン基板そのものであってもよく、あ
るいは、シリコン基板などの基板上に例えばエピタキシ
ャル成長によるシリコン膜が設けられたものであっても
よい。この発明において、半導体基板としてシリコン基
板を用いる場合、溝の内部に埋め込む絶縁膜の材料とし
ては、典型的には酸化シリコンが用いられる。また、こ
の発明において、半導体基板としてシリコン基板を用い
る場合、素子分離用の溝は、典型的には、シリコン基板
上に酸化シリコン膜および窒化シリコン膜を順次形成
し、窒化シリコン膜および酸化シリコン膜を所定形状に
パターニングした後、窒化シリコン膜および酸化シリコ
ン膜をマスクとしてシリコン基板をエッチングすること
により形成される。
典型的にはシリコン基板が用いられる。この場合、シリ
コン基板は、シリコン基板そのものであってもよく、あ
るいは、シリコン基板などの基板上に例えばエピタキシ
ャル成長によるシリコン膜が設けられたものであっても
よい。この発明において、半導体基板としてシリコン基
板を用いる場合、溝の内部に埋め込む絶縁膜の材料とし
ては、典型的には酸化シリコンが用いられる。また、こ
の発明において、半導体基板としてシリコン基板を用い
る場合、素子分離用の溝は、典型的には、シリコン基板
上に酸化シリコン膜および窒化シリコン膜を順次形成
し、窒化シリコン膜および酸化シリコン膜を所定形状に
パターニングした後、窒化シリコン膜および酸化シリコ
ン膜をマスクとしてシリコン基板をエッチングすること
により形成される。
【００２０】この発明において、半導体装置は、典型的
には、半導体基板に溝を形成した後、熱処理工程を経て
製造される。このような熱処理工程としては、例えば、
半導体基板を熱酸化することにより溝の内壁に酸化膜を
形成するために行われる熱処理工程、半導体基板上に溝
の内部を埋めるように絶縁膜を形成した後、絶縁膜を緻
密化するために行われる熱処理工程、半導体基板に導入
された不純物を活性化するために行われる熱処理工程な
どがある。
には、半導体基板に溝を形成した後、熱処理工程を経て
製造される。このような熱処理工程としては、例えば、
半導体基板を熱酸化することにより溝の内壁に酸化膜を
形成するために行われる熱処理工程、半導体基板上に溝
の内部を埋めるように絶縁膜を形成した後、絶縁膜を緻
密化するために行われる熱処理工程、半導体基板に導入
された不純物を活性化するために行われる熱処理工程な
どがある。
【００２１】なお、この発明の第１の発明および第２の
発明は、適宜、組み合わせて用いることが可能である。
発明は、適宜、組み合わせて用いることが可能である。
【００２２】上述のように構成されたこの発明の第１の
発明によれば、活性領域が互いに９０度以下の角度で交
差する部分を有する場合に、その交差部分の近傍におけ
る活性領域を９０度より大きい角度で屈曲させ、その交
差部分の周囲の溝のコーナー部を切除していることによ
り、溝形成後の熱処理時に、活性領域の交差部分の近傍
に加わるストレスを従来に比べて緩和することができ
る。そのため、半導体基板に溝を形成した後に熱処理を
行うようにしても、その熱処理によって半導体基板中に
結晶欠陥が発生するのを抑制することができる。
発明によれば、活性領域が互いに９０度以下の角度で交
差する部分を有する場合に、その交差部分の近傍におけ
る活性領域を９０度より大きい角度で屈曲させ、その交
差部分の周囲の溝のコーナー部を切除していることによ
り、溝形成後の熱処理時に、活性領域の交差部分の近傍
に加わるストレスを従来に比べて緩和することができ
る。そのため、半導体基板に溝を形成した後に熱処理を
行うようにしても、その熱処理によって半導体基板中に
結晶欠陥が発生するのを抑制することができる。
【００２３】上述のように構成されたこの発明の第２の
発明によれば、活性領域が互いに９０度以下の角度で交
差する部分を有する場合に、活性領域のうちのその交差
部分を除去し、この除去部の両端の活性領域を配線によ
って相互に接続し、活性領域が互いに９０度以下の角度
で交差する部分を半導体基板から取り除くようにしてい
ることにより、半導体基板に溝を形成した後に熱処理を
行うようにしても、その熱処理によって半導体基板中に
結晶欠陥が発生するのを抑制することができる。
発明によれば、活性領域が互いに９０度以下の角度で交
差する部分を有する場合に、活性領域のうちのその交差
部分を除去し、この除去部の両端の活性領域を配線によ
って相互に接続し、活性領域が互いに９０度以下の角度
で交差する部分を半導体基板から取り除くようにしてい
ることにより、半導体基板に溝を形成した後に熱処理を
行うようにしても、その熱処理によって半導体基板中に
結晶欠陥が発生するのを抑制することができる。
【００２４】
【発明の実施の形態】以下、この発明の実施形態につい
て図面を参照しながら説明する。なお、実施形態の全図
において、同一または対応する部分には同一の符号を付
す。
て図面を参照しながら説明する。なお、実施形態の全図
において、同一または対応する部分には同一の符号を付
す。
【００２５】まず、この発明の第１の実施形態について
説明する。図１は、この発明の第１の実施形態による半
導体装置の平面図である。
説明する。図１は、この発明の第１の実施形態による半
導体装置の平面図である。
【００２６】図１に示すように、この第１の実施形態に
よる半導体装置おいては、Ｓｉ基板１の素子分離領域に
対応する部分に設けられた素子分離用の溝２の内部に、
例えばＳｉＯ2 からなるフィールド絶縁膜３が埋め込ま
れ、これによって素子分離が行われている。符号４は、
フィールド絶縁膜３によって囲まれた活性領域を示す。
ここで、この第１の実施形態による半導体装置において
は、活性領域４が互いに９０°以下の角度で交差する部
分を有する場合に、その交差部分の近傍における活性領
域４を９０°より大きい角度で屈曲させているの特徴的
である。
よる半導体装置おいては、Ｓｉ基板１の素子分離領域に
対応する部分に設けられた素子分離用の溝２の内部に、
例えばＳｉＯ2 からなるフィールド絶縁膜３が埋め込ま
れ、これによって素子分離が行われている。符号４は、
フィールド絶縁膜３によって囲まれた活性領域を示す。
ここで、この第１の実施形態による半導体装置において
は、活性領域４が互いに９０°以下の角度で交差する部
分を有する場合に、その交差部分の近傍における活性領
域４を９０°より大きい角度で屈曲させているの特徴的
である。
【００２７】例えば、図１Ａは、この第１の実施形態に
よる半導体装置のうち、従来の半導体装置の図１２Ａに
示す部分、すなわち、活性領域１０４を９０°屈曲させ
た活性領域の直角屈曲部に相当する部分の近傍を示す。
図１Ａ中、縦方向に延在する活性領域４ａと横方向に延
在する活性領域４ｂとは互いに垂直な方向に延在し、活
性領域４ａ，４ｂの幅は例えば０．数μｍ〜数μｍ程度
である。
よる半導体装置のうち、従来の半導体装置の図１２Ａに
示す部分、すなわち、活性領域１０４を９０°屈曲させ
た活性領域の直角屈曲部に相当する部分の近傍を示す。
図１Ａ中、縦方向に延在する活性領域４ａと横方向に延
在する活性領域４ｂとは互いに垂直な方向に延在し、活
性領域４ａ，４ｂの幅は例えば０．数μｍ〜数μｍ程度
である。
【００２８】図１Ａに示すように、この第１の実施形態
による半導体装置のうち、Ｌ字形状の活性領域の直角屈
曲部に相当する部分においては、縦方向に延在する活性
領域４ａの延長線と横方向に延在する活性領域４ｂの延
長線とが交差する部分の近傍で、活性領域４を９０°よ
り大きい角度で、好適には１００°以上の角度で、より
好適には１３５°以上の角度で２段階に渡って屈曲させ
ることにより、縦方向に延在する活性領域４ａと横方向
に延在する活性領域４ｂとが繋げられている。図１Ａに
示す例では、活性領域４をほぼ等角度で２段階に渡って
屈曲させている。この場合、各屈曲部における活性領域
４の屈曲角度は１３５°である。この第１の実施形態に
よる半導体装置と従来の半導体装置とを比較すると、図
１２Ａに示すように活性領域１０４を９０°屈曲させた
従来の半導体装置では、屈曲部の周囲の溝１０２のコー
ナー部および活性領域１０４のコーナー部がそれぞれ直
角になっているのに対して、図１Ａに示すように活性領
域４を９０°より大きい角度で２段階に渡って屈曲させ
たこの第１の実施形態による半導体装置では、屈曲部の
周囲の溝２のコーナー部および活性領域４のコーナー部
がテーパー状に切除（面取り）された構造となってい
る。
による半導体装置のうち、Ｌ字形状の活性領域の直角屈
曲部に相当する部分においては、縦方向に延在する活性
領域４ａの延長線と横方向に延在する活性領域４ｂの延
長線とが交差する部分の近傍で、活性領域４を９０°よ
り大きい角度で、好適には１００°以上の角度で、より
好適には１３５°以上の角度で２段階に渡って屈曲させ
ることにより、縦方向に延在する活性領域４ａと横方向
に延在する活性領域４ｂとが繋げられている。図１Ａに
示す例では、活性領域４をほぼ等角度で２段階に渡って
屈曲させている。この場合、各屈曲部における活性領域
４の屈曲角度は１３５°である。この第１の実施形態に
よる半導体装置と従来の半導体装置とを比較すると、図
１２Ａに示すように活性領域１０４を９０°屈曲させた
従来の半導体装置では、屈曲部の周囲の溝１０２のコー
ナー部および活性領域１０４のコーナー部がそれぞれ直
角になっているのに対して、図１Ａに示すように活性領
域４を９０°より大きい角度で２段階に渡って屈曲させ
たこの第１の実施形態による半導体装置では、屈曲部の
周囲の溝２のコーナー部および活性領域４のコーナー部
がテーパー状に切除（面取り）された構造となってい
る。
【００２９】また、図１Ｂおよび図１Ｃは、この第１の
実施形態による半導体装置のうち、従来の半導体装置の
図１２Ｂおよび図１２Ｃに示す部分、すなわち、活性領
域１０４を互いに９０°の角度で交差させた活性領域の
直角交差点に相当する部分の近傍を示す。図１Ｂおよび
図１Ｃ中、縦方向に延在する活性領域４ａと横方向に延
在する活性領域４ｂとは互いに垂直な方向に延在し、活
性領域４ａ，４ｂの幅は例えば０．数μｍ〜数μｍ程度
である。
実施形態による半導体装置のうち、従来の半導体装置の
図１２Ｂおよび図１２Ｃに示す部分、すなわち、活性領
域１０４を互いに９０°の角度で交差させた活性領域の
直角交差点に相当する部分の近傍を示す。図１Ｂおよび
図１Ｃ中、縦方向に延在する活性領域４ａと横方向に延
在する活性領域４ｂとは互いに垂直な方向に延在し、活
性領域４ａ，４ｂの幅は例えば０．数μｍ〜数μｍ程度
である。
【００３０】図１Ｂおよび図１Ｃに示すように、この第
１の実施形態による半導体装置のうち、十字形状および
Ｔ字形状の活性領域の直角交差点に相当する部分におい
ては、縦方向に延在する活性領域４ａと横方向に延在す
る活性領域４ｂとが交差する部分の近傍で、活性領域４
のエッジを９０°より大きい角度で、好適には１００°
以上の角度で、より好適には１３５°以上の角度で２段
階に渡って屈曲させている。図１Ｂおよび図１Ｃに示す
例では、活性領域４のエッジをほぼ等角度で２段階に渡
って屈曲させている。この場合、各屈曲部における活性
領域４のエッジの屈曲角度は１３５°である。また、図
１Ｂおよび図１Ｃに示す例では、活性領域４のエッジを
屈曲させる際に、両側のエッジを、活性領域４ａ，４ｂ
の中心線に対してほぼ対称に屈曲させている。この第１
の実施形態による半導体装置と従来の半導体装置とを比
較すると、図１２Ｂおよび図１２Ｃに示すように活性領
域１０４のエッジを９０°屈曲させた従来の半導体装置
では、交差点の周囲の溝１０２のコーナー部が直角にな
っているのに対して、図１Ｂおよび図１Ｃに示すように
活性領域４を９０°より大きい角度で２段階に渡って屈
曲させたこの第１の実施形態による半導体装置では、交
差点の周囲の溝２のコーナー部がテーパー状に切除（面
取り）された構造となっている。
１の実施形態による半導体装置のうち、十字形状および
Ｔ字形状の活性領域の直角交差点に相当する部分におい
ては、縦方向に延在する活性領域４ａと横方向に延在す
る活性領域４ｂとが交差する部分の近傍で、活性領域４
のエッジを９０°より大きい角度で、好適には１００°
以上の角度で、より好適には１３５°以上の角度で２段
階に渡って屈曲させている。図１Ｂおよび図１Ｃに示す
例では、活性領域４のエッジをほぼ等角度で２段階に渡
って屈曲させている。この場合、各屈曲部における活性
領域４のエッジの屈曲角度は１３５°である。また、図
１Ｂおよび図１Ｃに示す例では、活性領域４のエッジを
屈曲させる際に、両側のエッジを、活性領域４ａ，４ｂ
の中心線に対してほぼ対称に屈曲させている。この第１
の実施形態による半導体装置と従来の半導体装置とを比
較すると、図１２Ｂおよび図１２Ｃに示すように活性領
域１０４のエッジを９０°屈曲させた従来の半導体装置
では、交差点の周囲の溝１０２のコーナー部が直角にな
っているのに対して、図１Ｂおよび図１Ｃに示すように
活性領域４を９０°より大きい角度で２段階に渡って屈
曲させたこの第１の実施形態による半導体装置では、交
差点の周囲の溝２のコーナー部がテーパー状に切除（面
取り）された構造となっている。
【００３１】ここで、図１Ａ〜図１Ｃに示す例では、活
性領域４ａと活性領域４ｂとが交差する部分の近傍で、
活性領域４またはそのエッジをほぼ等角度で屈曲させて
いるが、これは、活性領域４またはそのエッジは異なる
角度で屈曲させてもよい。また、図１Ａ〜図１Ｃに示す
例では、活性領域４ａと活性領域４ｂとが交差する部分
の近傍で、活性領域４またはそのエッジをほぼ２段階に
渡って屈曲させているが、これは、活性領域４またはそ
のエッジを３段階以上に渡って屈曲させてもよい。この
際、活性領域４またはそのエッジの屈曲の段数を多くす
ることにより、屈曲部および交差点の周囲の溝２のコー
ナー部にアールをつけるようにしてもよい。また、図１
Ｂおよび図１Ｃに示す例では、活性領域４のエッジを屈
曲させる際に、両側のエッジを、活性領域４の中心線に
対してほぼ対称に屈曲させているが、これは、必ずしも
対称とする必要はない。
性領域４ａと活性領域４ｂとが交差する部分の近傍で、
活性領域４またはそのエッジをほぼ等角度で屈曲させて
いるが、これは、活性領域４またはそのエッジは異なる
角度で屈曲させてもよい。また、図１Ａ〜図１Ｃに示す
例では、活性領域４ａと活性領域４ｂとが交差する部分
の近傍で、活性領域４またはそのエッジをほぼ２段階に
渡って屈曲させているが、これは、活性領域４またはそ
のエッジを３段階以上に渡って屈曲させてもよい。この
際、活性領域４またはそのエッジの屈曲の段数を多くす
ることにより、屈曲部および交差点の周囲の溝２のコー
ナー部にアールをつけるようにしてもよい。また、図１
Ｂおよび図１Ｃに示す例では、活性領域４のエッジを屈
曲させる際に、両側のエッジを、活性領域４の中心線に
対してほぼ対称に屈曲させているが、これは、必ずしも
対称とする必要はない。
【００３２】また、図示は省略するが、この第１の実施
形態による半導体装置のうち、従来の半導体装置におい
て活性領域１０４が互いに９０°より小さい角度で交差
する部分に相当する部分も、上述の図１Ａ〜図１Ｃに示
すと同様に、その交差部分の近傍における活性領域４を
９０°より大きい角度で屈曲させている。
形態による半導体装置のうち、従来の半導体装置におい
て活性領域１０４が互いに９０°より小さい角度で交差
する部分に相当する部分も、上述の図１Ａ〜図１Ｃに示
すと同様に、その交差部分の近傍における活性領域４を
９０°より大きい角度で屈曲させている。
【００３３】次に、図１および図２を参照して、この第
１の実施形態による半導体装置の詳細な構造について説
明する。なお、図２は、この第１の実施形態による半導
体装置の構造を説明するための断面図である。
１の実施形態による半導体装置の詳細な構造について説
明する。なお、図２は、この第１の実施形態による半導
体装置の構造を説明するための断面図である。
【００３４】図１および図２に示すように、この第１の
実施形態による半導体装置おいては、Ｓｉ基板１の一主
面に素子分離用の溝２が設けられている。溝２の一方向
における幅は、狭いもので例えば０．２５μｍ程度、広
いもので例えば数μｍ程度であり、溝２の深さは例えば
４００ｎｍ程度である。図示は省略するが、溝２の内壁
はＳｉＯ2 膜（熱酸化膜）によって覆われている。溝２
の内部に埋め込まれたフィールド絶縁膜３は、例えば熱
処理によって緻密化されている。フィールド絶縁膜３に
よって囲まれた活性領域４の一方向における幅は、狭い
もので例えば０．数μｍ程度、広いもので例えば数μｍ
程度である。
実施形態による半導体装置おいては、Ｓｉ基板１の一主
面に素子分離用の溝２が設けられている。溝２の一方向
における幅は、狭いもので例えば０．２５μｍ程度、広
いもので例えば数μｍ程度であり、溝２の深さは例えば
４００ｎｍ程度である。図示は省略するが、溝２の内壁
はＳｉＯ2 膜（熱酸化膜）によって覆われている。溝２
の内部に埋め込まれたフィールド絶縁膜３は、例えば熱
処理によって緻密化されている。フィールド絶縁膜３に
よって囲まれた活性領域４の一方向における幅は、狭い
もので例えば０．数μｍ程度、広いもので例えば数μｍ
程度である。
【００３５】図示は省略するが、Ｓｉ基板１のうち、例
えば、ＭＯＳＦＥＴ形成領域においては、活性領域４中
にｐウェルが設けられ、この活性領域４上にＳｉＯ2 か
らなるゲート絶縁膜を介して例えば多結晶Ｓｉからなる
ゲート電極（下層配線）が設けられている。ゲート電極
の側面には、例えばＳｉＯ2 からなるサイドウォールス
ペーサが設けられている。この活性領域４中には、ゲー
ト電極に対して自己整合的にｎ+ 型の拡散層からなるソ
ース領域およびドレイン領域が設けられている。ソース
領域およびドレイン領域は、それぞれサイドウォールス
ペーサの下側の部分にｎ- 型の低不純物濃度部を有す
る。ゲート絶縁膜、ゲート電極、ｎ+ 型のソース領域お
よびｎ+ 型のドレイン領域によりＬＤＤ構造のｎチャネ
ルＭＯＳＦＥＴが構成されている。Ｓｉ基板１には、こ
のようなＭＯＳＦＥＴの他、キャパシタなどの各種の素
子が設けられている。なお、Ｓｉ基板１（活性領域４）
中に導入された不純物は、熱処理によって活性化されて
いる。
えば、ＭＯＳＦＥＴ形成領域においては、活性領域４中
にｐウェルが設けられ、この活性領域４上にＳｉＯ2 か
らなるゲート絶縁膜を介して例えば多結晶Ｓｉからなる
ゲート電極（下層配線）が設けられている。ゲート電極
の側面には、例えばＳｉＯ2 からなるサイドウォールス
ペーサが設けられている。この活性領域４中には、ゲー
ト電極に対して自己整合的にｎ+ 型の拡散層からなるソ
ース領域およびドレイン領域が設けられている。ソース
領域およびドレイン領域は、それぞれサイドウォールス
ペーサの下側の部分にｎ- 型の低不純物濃度部を有す
る。ゲート絶縁膜、ゲート電極、ｎ+ 型のソース領域お
よびｎ+ 型のドレイン領域によりＬＤＤ構造のｎチャネ
ルＭＯＳＦＥＴが構成されている。Ｓｉ基板１には、こ
のようなＭＯＳＦＥＴの他、キャパシタなどの各種の素
子が設けられている。なお、Ｓｉ基板１（活性領域４）
中に導入された不純物は、熱処理によって活性化されて
いる。
【００３６】Ｓｉ基板１上には、その表面に設けられた
ＭＯＳＦＥＴなどの素子を覆うように、例えばＳｉＯ2
からなる層間絶縁膜５が設けられている。図示は省略す
るが、層間絶縁膜５の所定部分には、Ｓｉ基板１に設け
られた拡散層や下層配線に達する接続孔が設けられてい
る。この接続孔の内部には、例えばＴｉＮ／Ｔｉ膜を密
着層（下地バリアメタル）として例えばＷプラグが埋め
込まれている。層間絶縁膜５上には、例えばＡｌまたは
Ａｌ合金からなる上層配線６が設けられている。この上
層配線６は、図１および図２では図示されない領域にお
いて、絶縁膜５の接続孔を介してＳｉ基板１に設けられ
た拡散層や下層配線などと接続されている。なお、上層
配線６は溝配線としてもよい。また、層間絶縁膜５に設
けられた接続孔の内部を、Ｗプラグに代えて上層配線６
で埋め込んでもよい。また、上層配線６の材料として
は、ＡｌまたはＡｌ合金に代えてＣｕまたはＣｕ合金を
用いてもよい。
ＭＯＳＦＥＴなどの素子を覆うように、例えばＳｉＯ2
からなる層間絶縁膜５が設けられている。図示は省略す
るが、層間絶縁膜５の所定部分には、Ｓｉ基板１に設け
られた拡散層や下層配線に達する接続孔が設けられてい
る。この接続孔の内部には、例えばＴｉＮ／Ｔｉ膜を密
着層（下地バリアメタル）として例えばＷプラグが埋め
込まれている。層間絶縁膜５上には、例えばＡｌまたは
Ａｌ合金からなる上層配線６が設けられている。この上
層配線６は、図１および図２では図示されない領域にお
いて、絶縁膜５の接続孔を介してＳｉ基板１に設けられ
た拡散層や下層配線などと接続されている。なお、上層
配線６は溝配線としてもよい。また、層間絶縁膜５に設
けられた接続孔の内部を、Ｗプラグに代えて上層配線６
で埋め込んでもよい。また、上層配線６の材料として
は、ＡｌまたはＡｌ合金に代えてＣｕまたはＣｕ合金を
用いてもよい。
【００３７】次に、この第１の実施形態による半導体装
置の製造方法について説明する。図３〜図６は、この第
１の実施形態による半導体装置の製造方法を説明するた
めの断面図である。
置の製造方法について説明する。図３〜図６は、この第
１の実施形態による半導体装置の製造方法を説明するた
めの断面図である。
【００３８】この第１の実施形態による半導体装置を製
造するためには、まず、ＳＴＩ法によりＳｉ基板１の素
子分離を行う。具体的には、図３Ａに示すように、例え
ば熱酸化法により、Ｓｉ基板１の一主面にＳｉＯ2 から
なるパッド酸化膜１１を形成する。次に、例えば減圧化
学気相成長（ＬＰＣＶＤ）法により、パッド酸化膜１１
上にＳｉ3 Ｎ4 膜１２を形成する。このＬＰＣＶＤ法に
よるＳｉ3 Ｎ4 膜１２の形成条件の一例を挙げると、原
料ガスとして、ジクロロシラン（ＳｉＨ2 Ｃｌ2 ）、ア
ンモニア（ＮＨ3 ）および窒素（Ｎ2 ）の混合ガスを用
い、ＳｉＨ2 Ｃｌ2 ガスの流量を５０ｓｃｃｍ、ＮＨ3
ガスの流量を２００ｓｃｃｍ、Ｎ2 ガスの流量を２００
ｓｃｃｍとし、成長圧力を７０Ｐａ、基板温度を７６０
℃とする。
造するためには、まず、ＳＴＩ法によりＳｉ基板１の素
子分離を行う。具体的には、図３Ａに示すように、例え
ば熱酸化法により、Ｓｉ基板１の一主面にＳｉＯ2 から
なるパッド酸化膜１１を形成する。次に、例えば減圧化
学気相成長（ＬＰＣＶＤ）法により、パッド酸化膜１１
上にＳｉ3 Ｎ4 膜１２を形成する。このＬＰＣＶＤ法に
よるＳｉ3 Ｎ4 膜１２の形成条件の一例を挙げると、原
料ガスとして、ジクロロシラン（ＳｉＨ2 Ｃｌ2 ）、ア
ンモニア（ＮＨ3 ）および窒素（Ｎ2 ）の混合ガスを用
い、ＳｉＨ2 Ｃｌ2 ガスの流量を５０ｓｃｃｍ、ＮＨ3
ガスの流量を２００ｓｃｃｍ、Ｎ2 ガスの流量を２００
ｓｃｃｍとし、成長圧力を７０Ｐａ、基板温度を７６０
℃とする。
【００３９】次に、図３Ｂに示すように、Ｓｉ3 Ｎ4 膜
１２上に、例えばリソグラフィ法により、素子分離領域
に対応する部分に開口部を有するレジストパターン１３
を形成する。次に、このレジストパターン１３をマスク
として、例えばドライエッチング法、具体的には、例え
ば平行平板プラズマエッチング装置を用いたドライエッ
チング法により、Ｓｉ3 Ｎ4 膜１２およびパッド酸化膜
１１をエッチングする。このときのエッチング条件の一
例を挙げると、プロセスガスとしてＣＦ4 およびＡｒの
混合ガスを用い、ＣＦ4 ガスの流量を７５ｓｃｃｍ、Ａ
ｒガスの流量を２５ｓｃｃｍとし、圧力を５．３Ｐａ、
高周波出力を６００Ｗとする。これにより、素子分離領
域に対応する部分におけるＳｉ3 Ｎ4 膜１２およびパッ
ド酸化膜１１に開口部１２ａが形成される。その後、エ
ッチングマスクとして用いたレジストパターン１３を除
去する。なお、この第１の実施形態においては、Ｓｉ基
板１に溝２を形成する際に、Ｓｉ3 Ｎ4 膜１２およびパ
ッド酸化膜１１をパターニングした後、エッチングマス
クとして用いたレジストパターン１３を除去してからＳ
ｉ3 Ｎ4 膜１２をマスクとしてＳｉ基板１をエッチング
するようにしているが、これは、Ｓｉ3 Ｎ4 膜１２およ
びパッド酸化膜１１をパターニングした後、エッチング
マスクとして用いたレジストパターン１３を残したま
ま、このレジストパターン１３をマスクとしてＳｉ基板
１をエッチングするようにしてもよい。
１２上に、例えばリソグラフィ法により、素子分離領域
に対応する部分に開口部を有するレジストパターン１３
を形成する。次に、このレジストパターン１３をマスク
として、例えばドライエッチング法、具体的には、例え
ば平行平板プラズマエッチング装置を用いたドライエッ
チング法により、Ｓｉ3 Ｎ4 膜１２およびパッド酸化膜
１１をエッチングする。このときのエッチング条件の一
例を挙げると、プロセスガスとしてＣＦ4 およびＡｒの
混合ガスを用い、ＣＦ4 ガスの流量を７５ｓｃｃｍ、Ａ
ｒガスの流量を２５ｓｃｃｍとし、圧力を５．３Ｐａ、
高周波出力を６００Ｗとする。これにより、素子分離領
域に対応する部分におけるＳｉ3 Ｎ4 膜１２およびパッ
ド酸化膜１１に開口部１２ａが形成される。その後、エ
ッチングマスクとして用いたレジストパターン１３を除
去する。なお、この第１の実施形態においては、Ｓｉ基
板１に溝２を形成する際に、Ｓｉ3 Ｎ4 膜１２およびパ
ッド酸化膜１１をパターニングした後、エッチングマス
クとして用いたレジストパターン１３を除去してからＳ
ｉ3 Ｎ4 膜１２をマスクとしてＳｉ基板１をエッチング
するようにしているが、これは、Ｓｉ3 Ｎ4 膜１２およ
びパッド酸化膜１１をパターニングした後、エッチング
マスクとして用いたレジストパターン１３を残したま
ま、このレジストパターン１３をマスクとしてＳｉ基板
１をエッチングするようにしてもよい。
【００４０】次に、図４Ａに示すように、素子分離領域
に対応する部分に開口部１２ａが形成されたＳｉ3 Ｎ4
膜１２およびパッド酸化膜１１をマスクとして、例えば
ドライエッチング法、具体的には、例えばＥＣＲプラズ
マエッチング装置のような高密度プラズマエッチング装
置を用いたドライエッチング法により、Ｓｉ基板１を所
定の深さエッチングする。このときのエッチング条件の
一例を挙げると、プロセスガスとしてＣｌ2 およびＯ2
の混合ガスを用い、Ｃｌ2 ガスの流量を６０ｓｃｃｍ、
Ｏ2 ガスの流量を１０ｓｃｃｍとし、圧力を１．３Ｐ
ａ、マイクロ波電力を８５０Ｗ、高周波電力を１５０Ｗ
とする。これにより、Ｓｉ基板１に素子分離用の溝２が
形成される。
に対応する部分に開口部１２ａが形成されたＳｉ3 Ｎ4
膜１２およびパッド酸化膜１１をマスクとして、例えば
ドライエッチング法、具体的には、例えばＥＣＲプラズ
マエッチング装置のような高密度プラズマエッチング装
置を用いたドライエッチング法により、Ｓｉ基板１を所
定の深さエッチングする。このときのエッチング条件の
一例を挙げると、プロセスガスとしてＣｌ2 およびＯ2
の混合ガスを用い、Ｃｌ2 ガスの流量を６０ｓｃｃｍ、
Ｏ2 ガスの流量を１０ｓｃｃｍとし、圧力を１．３Ｐ
ａ、マイクロ波電力を８５０Ｗ、高周波電力を１５０Ｗ
とする。これにより、Ｓｉ基板１に素子分離用の溝２が
形成される。
【００４１】次に、図示は省略するが、熱酸化法によ
り、Ｓｉ基板１に形成された溝２の内壁にＳｉＯ2 膜
（熱酸化膜）を形成する。この熱酸化膜を形成する際に
は、結晶欠陥の発生を極力抑える観点から、例えば基板
温度を１０００℃として熱酸化を行い、熱酸化膜の厚さ
は２０ｎｍ程度とする。この熱酸化膜の形成により溝２
のコーナー部が丸まり、この部分への電界集中を緩和す
ることができる。また、このように溝２の内壁に熱酸化
膜を形成しておくことにより、溝２の内部に埋め込み材
料としてのＳｉＯ2 膜を直接埋め込む場合に比べて、Ｓ
ｉ／ＳｉＯ2 界面のトラップ密度を低減することがで
き、より特性の良好な半導体装置を製造することができ
る。
り、Ｓｉ基板１に形成された溝２の内壁にＳｉＯ2 膜
（熱酸化膜）を形成する。この熱酸化膜を形成する際に
は、結晶欠陥の発生を極力抑える観点から、例えば基板
温度を１０００℃として熱酸化を行い、熱酸化膜の厚さ
は２０ｎｍ程度とする。この熱酸化膜の形成により溝２
のコーナー部が丸まり、この部分への電界集中を緩和す
ることができる。また、このように溝２の内壁に熱酸化
膜を形成しておくことにより、溝２の内部に埋め込み材
料としてのＳｉＯ2 膜を直接埋め込む場合に比べて、Ｓ
ｉ／ＳｉＯ2 界面のトラップ密度を低減することがで
き、より特性の良好な半導体装置を製造することができ
る。
【００４２】次に、図４Ｂに示すように、例えばＣＶＤ
法、好適には埋め込み特性の良好な高密度プラズマＣＶ
Ｄ法により、溝２および開口部１２ａの内部を埋めるよ
うにして、全面にＳｉＯ2 膜１４を形成する。このとき
の高密度プラズマＣＶＤ法によるＳｉＯ2 膜１４の成膜
条件の一例を挙げると、反応ガスとしてシラン（ＳｉＨ
4 ）、Ｏ2 およびＡｒの混合ガスを用い、ＳｉＨ4 ガス
の流量を３００ｓｃｃｍ、Ｏ2 ガスの流量を７００ｓｃ
ｃｍ、Ａｒガスの流量を３００ｓｃｃｍとし、圧力を
０．１Ｐａ、マイクロ波電力を３０００Ｗ、高周波電力
を２０００Ｗとする。この高密度プラズマＣＶＤ法によ
るＳｉＯ2 膜１４の成膜の際には、エッチングと堆積と
が同時進行するため、溝２の上にはＳｉＯ2 膜１４が平
坦に堆積し、Ｓｉ3 Ｎ4 膜１２の上にはＳｉＯ2 膜１４
がエッジ部分から内側に例えば４５°傾斜した斜面を形
成しながら堆積してゆく。このとき、幅の狭い活性領域
に対応する部分では、Ｓｉ3 Ｎ4 膜１２上に堆積したＳ
ｉＯ2 膜１４の両側から延びる斜面が中央部で交差し、
幅の広い活性領域に対応する部分では、Ｓｉ3 Ｎ4 膜１
２上に堆積したＳｉＯ2 膜１４の両側の斜面が交差せず
中央に平坦部が形成される。
法、好適には埋め込み特性の良好な高密度プラズマＣＶ
Ｄ法により、溝２および開口部１２ａの内部を埋めるよ
うにして、全面にＳｉＯ2 膜１４を形成する。このとき
の高密度プラズマＣＶＤ法によるＳｉＯ2 膜１４の成膜
条件の一例を挙げると、反応ガスとしてシラン（ＳｉＨ
4 ）、Ｏ2 およびＡｒの混合ガスを用い、ＳｉＨ4 ガス
の流量を３００ｓｃｃｍ、Ｏ2 ガスの流量を７００ｓｃ
ｃｍ、Ａｒガスの流量を３００ｓｃｃｍとし、圧力を
０．１Ｐａ、マイクロ波電力を３０００Ｗ、高周波電力
を２０００Ｗとする。この高密度プラズマＣＶＤ法によ
るＳｉＯ2 膜１４の成膜の際には、エッチングと堆積と
が同時進行するため、溝２の上にはＳｉＯ2 膜１４が平
坦に堆積し、Ｓｉ3 Ｎ4 膜１２の上にはＳｉＯ2 膜１４
がエッジ部分から内側に例えば４５°傾斜した斜面を形
成しながら堆積してゆく。このとき、幅の狭い活性領域
に対応する部分では、Ｓｉ3 Ｎ4 膜１２上に堆積したＳ
ｉＯ2 膜１４の両側から延びる斜面が中央部で交差し、
幅の広い活性領域に対応する部分では、Ｓｉ3 Ｎ4 膜１
２上に堆積したＳｉＯ2 膜１４の両側の斜面が交差せず
中央に平坦部が形成される。
【００４３】次に、例えば酸素などの酸化性ガスを含む
雰囲気中でＳｉＯ2 膜１４を熱処理することにより、こ
のＳｉＯ2 膜１４を緻密化する。このときの熱処理は、
例えばＯ2 ガス雰囲気中で９００℃以上の温度で行う。
なお、この熱処理は、Ｎ2 などの不活性ガス雰囲気中で
行ってもよい。
雰囲気中でＳｉＯ2 膜１４を熱処理することにより、こ
のＳｉＯ2 膜１４を緻密化する。このときの熱処理は、
例えばＯ2 ガス雰囲気中で９００℃以上の温度で行う。
なお、この熱処理は、Ｎ2 などの不活性ガス雰囲気中で
行ってもよい。
【００４４】次に、図５Ａに示すように、リソグラフィ
法により、ＳｉＯ2 膜１４上に所定形状のレジストパタ
ーン１５を形成する。このレジストパターン１５には、
ＳｉＯ2 膜１４に形成された平坦部を囲むように開口部
１５ａが設けられている。
法により、ＳｉＯ2 膜１４上に所定形状のレジストパタ
ーン１５を形成する。このレジストパターン１５には、
ＳｉＯ2 膜１４に形成された平坦部を囲むように開口部
１５ａが設けられている。
【００４５】次に、図５Ｂに示すように、レジストパタ
ーン１５をマスクとして、例えばドライエッチング法に
より、具体的には、例えばマグネトロンエッチング装置
を用いたドライエッチング法により、開口部１５ａにお
けるＳｉＯ2 膜１４を、その下地のＳｉ3 Ｎ4 膜１２の
表面が露出するまでエッチングする。このときのエッチ
ング条件の一例を挙げると、プロセスガスとしてＣ4 Ｆ
8 、ＣＯおよびＡｒの混合ガスを用い、Ｃ4 Ｆ8 ガスの
流量を５ｓｃｃｍ、ＣＯガスの流量を４ｓｃｃｍ、Ａｒ
ガスの流量を１００ｓｃｃｍとし、圧力を２．７Ｐａ、
高周波電力を８００Ｗとする。これにより、ＳｉＯ2 膜
１４に形成された平坦部が除去され、その周囲に突起部
１４ａが形成される。その後、エッチングマスクとして
用いたレジストパターン１５を除去する。
ーン１５をマスクとして、例えばドライエッチング法に
より、具体的には、例えばマグネトロンエッチング装置
を用いたドライエッチング法により、開口部１５ａにお
けるＳｉＯ2 膜１４を、その下地のＳｉ3 Ｎ4 膜１２の
表面が露出するまでエッチングする。このときのエッチ
ング条件の一例を挙げると、プロセスガスとしてＣ4 Ｆ
8 、ＣＯおよびＡｒの混合ガスを用い、Ｃ4 Ｆ8 ガスの
流量を５ｓｃｃｍ、ＣＯガスの流量を４ｓｃｃｍ、Ａｒ
ガスの流量を１００ｓｃｃｍとし、圧力を２．７Ｐａ、
高周波電力を８００Ｗとする。これにより、ＳｉＯ2 膜
１４に形成された平坦部が除去され、その周囲に突起部
１４ａが形成される。その後、エッチングマスクとして
用いたレジストパターン１５を除去する。
【００４６】次に、図６Ａに示すように、ＣＭＰ法によ
り、Ｓｉ3 Ｎ4 膜１２を研磨ストッパーとして、溝２お
よび開口部１２ａの内部のみにＳｉＯ2 膜１４を残すよ
うに、Ｓｉ3 Ｎ4 膜１２上に堆積したＳｉＯ2 膜１４を
研磨、除去する。このときのＣＭＰ条件の一例を挙げる
と、ＫＯＨ水溶液中に研磨材としてのシリカ粒子（１４
ｗｔ％）を分散させたスラリーを用い、研磨プレートの
回転数を２０ｒｐｍ、ウェハ保持試料台の回転数を２０
ｒｐｍとし、研磨圧力を５００ｇｆ／ｃｍ2 とする。
り、Ｓｉ3 Ｎ4 膜１２を研磨ストッパーとして、溝２お
よび開口部１２ａの内部のみにＳｉＯ2 膜１４を残すよ
うに、Ｓｉ3 Ｎ4 膜１２上に堆積したＳｉＯ2 膜１４を
研磨、除去する。このときのＣＭＰ条件の一例を挙げる
と、ＫＯＨ水溶液中に研磨材としてのシリカ粒子（１４
ｗｔ％）を分散させたスラリーを用い、研磨プレートの
回転数を２０ｒｐｍ、ウェハ保持試料台の回転数を２０
ｒｐｍとし、研磨圧力を５００ｇｆ／ｃｍ2 とする。
【００４７】次に、図６Ｂに示すように、ホットリン酸
を用いたウェットエッチング法によりＳｉ3 Ｎ4 膜１２
を除去する。次に、フッ酸を用いたウエットエッチング
法によりパッド酸化膜１１を除去する。これにより、Ｓ
ｉ基板１に形成された溝２の内部に、ＳｉＯ2 からなる
フィールド絶縁膜３が形成され、活性領域４が表面に露
出する。以上により、Ｓｉ基板１の素子分離が行われ
る。
を用いたウェットエッチング法によりＳｉ3 Ｎ4 膜１２
を除去する。次に、フッ酸を用いたウエットエッチング
法によりパッド酸化膜１１を除去する。これにより、Ｓ
ｉ基板１に形成された溝２の内部に、ＳｉＯ2 からなる
フィールド絶縁膜３が形成され、活性領域４が表面に露
出する。以上により、Ｓｉ基板１の素子分離が行われ
る。
【００４８】次に、従来公知の方法により、ＭＯＳＦＥ
Ｔやキャパシタなどの各種の素子を形成する。ここで、
ＬＤＤ構造のｎチャネルＭＯＳＦＥＴを形成する場合
は、活性領域４の表面を犠牲酸化した後、活性領域４中
に、例えばイオン注入法によりホウ素（Ｂ）のようなｐ
型不純物をドープすし、ｐウェルを形成する。次に、例
えばフッ酸を用いたウエットエッチング法により犠牲酸
化膜を除去する。例えば熱酸化法により活性領域４の表
面にＳｉＯ2 膜のようなゲート絶縁膜を形成する。次
に、例えばＣＶＤ法により、ゲート電極材料としての多
結晶Ｓｉ膜を全面に形成した後、例えばＲＩＥ法により
この多結晶Ｓｉ膜を所定形状にパターニングすることに
より、ゲート絶縁膜上にゲート電極を形成する。
Ｔやキャパシタなどの各種の素子を形成する。ここで、
ＬＤＤ構造のｎチャネルＭＯＳＦＥＴを形成する場合
は、活性領域４の表面を犠牲酸化した後、活性領域４中
に、例えばイオン注入法によりホウ素（Ｂ）のようなｐ
型不純物をドープすし、ｐウェルを形成する。次に、例
えばフッ酸を用いたウエットエッチング法により犠牲酸
化膜を除去する。例えば熱酸化法により活性領域４の表
面にＳｉＯ2 膜のようなゲート絶縁膜を形成する。次
に、例えばＣＶＤ法により、ゲート電極材料としての多
結晶Ｓｉ膜を全面に形成した後、例えばＲＩＥ法により
この多結晶Ｓｉ膜を所定形状にパターニングすることに
より、ゲート絶縁膜上にゲート電極を形成する。
【００４９】次に、ゲート電極をマスクとして、活性領
域４中に、例えばイオン注入法により例えばリン（Ｐ）
のようなｎ型不純物を低濃度にドープする。これによっ
て、活性領域４に、ゲート電極に対して自己整合的にｎ
- 型領域が形成される。次に、例えばＣＶＤ法により、
所定の厚さのＳｉＯ2 膜を全面に形成した後、このＳｉ
Ｏ2 膜を例えばＲＩＥ法により、Ｓｉ基板１の表面と垂
直方向にエッチバックして、ゲート電極の側面にサイド
ウォールスペーサを形成する。次に、ゲート電極および
サイドウォールスペーサをマスクとして、活性領域４中
に、例えばイオン注入法により例えば砒素（Ａｓ）のよ
うなｎ型不純物を高濃度にドープする。次に、必要に応
じて注入不純物の電気的活性化のため熱処理を行う。こ
の熱処理は、例えば８００℃で１０分間行う。これによ
って、活性領域４中に、サイドウォールスペーサに対し
て自己整合的にｎ+ 型のソース領域およびドレイン領域
が形成される。これにより、ＬＤＤ構造のｎチャネルＭ
ＯＳＦＥＴが形成される。
域４中に、例えばイオン注入法により例えばリン（Ｐ）
のようなｎ型不純物を低濃度にドープする。これによっ
て、活性領域４に、ゲート電極に対して自己整合的にｎ
- 型領域が形成される。次に、例えばＣＶＤ法により、
所定の厚さのＳｉＯ2 膜を全面に形成した後、このＳｉ
Ｏ2 膜を例えばＲＩＥ法により、Ｓｉ基板１の表面と垂
直方向にエッチバックして、ゲート電極の側面にサイド
ウォールスペーサを形成する。次に、ゲート電極および
サイドウォールスペーサをマスクとして、活性領域４中
に、例えばイオン注入法により例えば砒素（Ａｓ）のよ
うなｎ型不純物を高濃度にドープする。次に、必要に応
じて注入不純物の電気的活性化のため熱処理を行う。こ
の熱処理は、例えば８００℃で１０分間行う。これによ
って、活性領域４中に、サイドウォールスペーサに対し
て自己整合的にｎ+ 型のソース領域およびドレイン領域
が形成される。これにより、ＬＤＤ構造のｎチャネルＭ
ＯＳＦＥＴが形成される。
【００５０】上述のようにＳｉ基板１に各種の素子を形
成した後、図２に示すように、Ｓｉ基板１に形成された
素子を覆うように、例えばＣＶＤ法により、Ｓｉ基板１
上にＳｉＯ2 膜のような層間絶縁膜５を形成する。次
に、例えばＣＭＰ法により、層間絶縁膜５の表面を平坦
化する。次に、層間絶縁膜５上に、リソグラフィ法によ
り所定形状のレジストパターン（図示せず）を形成した
後、このレジストパターンをマスクとして、例えばＲＩ
Ｅ法により層間絶縁膜５をエッチングすることにより、
接続孔を形成する。次に、例えばスパッタリング法によ
り、接続孔の内壁を含む全面にＴｉ膜およびＴｉＮ膜を
順次形成して、ＴｉＮ／Ｔｉ膜を形成する。次に、例え
ばＣＶＤ法により、全面にＷ膜を形成して接続孔を埋め
る。次に、例えばＲＩＥ法により、接続孔の内部以外の
部分に形成されたＷ膜およびＴｉＮ／Ｔｉ膜をエッチン
グ除去する。これにより、接続孔内にＴｉＮ／Ｔｉ膜を
密着層としてＷプラグが形成される。次に、例えばスパ
ッタリング法によりＡｌ合金膜を全面に形成し、このＡ
ｌ膜上に所定形状のレジストパターン（図示せず）を形
成した後、このレジストパターンをマスクとして、例え
ばドライエッチング法により、Ａｌ膜の所定部分をエッ
チング除去してパターニングする。これにより、Ａｌ合
金からなる上層配線６が形成される。この後、このエッ
チングマスクに用いたレジストパターンを除去する。
成した後、図２に示すように、Ｓｉ基板１に形成された
素子を覆うように、例えばＣＶＤ法により、Ｓｉ基板１
上にＳｉＯ2 膜のような層間絶縁膜５を形成する。次
に、例えばＣＭＰ法により、層間絶縁膜５の表面を平坦
化する。次に、層間絶縁膜５上に、リソグラフィ法によ
り所定形状のレジストパターン（図示せず）を形成した
後、このレジストパターンをマスクとして、例えばＲＩ
Ｅ法により層間絶縁膜５をエッチングすることにより、
接続孔を形成する。次に、例えばスパッタリング法によ
り、接続孔の内壁を含む全面にＴｉ膜およびＴｉＮ膜を
順次形成して、ＴｉＮ／Ｔｉ膜を形成する。次に、例え
ばＣＶＤ法により、全面にＷ膜を形成して接続孔を埋め
る。次に、例えばＲＩＥ法により、接続孔の内部以外の
部分に形成されたＷ膜およびＴｉＮ／Ｔｉ膜をエッチン
グ除去する。これにより、接続孔内にＴｉＮ／Ｔｉ膜を
密着層としてＷプラグが形成される。次に、例えばスパ
ッタリング法によりＡｌ合金膜を全面に形成し、このＡ
ｌ膜上に所定形状のレジストパターン（図示せず）を形
成した後、このレジストパターンをマスクとして、例え
ばドライエッチング法により、Ａｌ膜の所定部分をエッ
チング除去してパターニングする。これにより、Ａｌ合
金からなる上層配線６が形成される。この後、このエッ
チングマスクに用いたレジストパターンを除去する。
【００５１】以上により、目的とする半導体装置を完成
させる。
させる。
【００５２】上述のように構成されたこの第１の実施形
態によれば、活性領域４が互いに９０°の角度で交差す
る部分を有する場合に、その交差部分の近傍における活
性領域４を９０°より大きい角度で屈曲させ、その交差
部分の周囲の溝２のコーナー部を切除していることによ
り、溝２の内壁に熱酸化膜を形成するための熱酸化工
程、フィールド絶縁膜３となるＳｉＯ2 膜１４を緻密化
するための熱処理工程、Ｓｉ基板１中に導入された不純
物を活性化するための熱処理工程など、Ｓｉ基板１に溝
２を形成した後に行われる熱処理時に、活性領域４の交
差部分の近傍に加わるストレスを従来に比べて緩和する
ことができる。そのため、Ｓｉ基板１に溝２を形成した
後に熱処理を行うようにしても、その熱処理によって、
Ｓｉ基板１中にリーク電流を増大させる原因となる結晶
欠陥が発生するのを抑制することができるので、信頼性
の高い半導体装置を得ることができる。
態によれば、活性領域４が互いに９０°の角度で交差す
る部分を有する場合に、その交差部分の近傍における活
性領域４を９０°より大きい角度で屈曲させ、その交差
部分の周囲の溝２のコーナー部を切除していることによ
り、溝２の内壁に熱酸化膜を形成するための熱酸化工
程、フィールド絶縁膜３となるＳｉＯ2 膜１４を緻密化
するための熱処理工程、Ｓｉ基板１中に導入された不純
物を活性化するための熱処理工程など、Ｓｉ基板１に溝
２を形成した後に行われる熱処理時に、活性領域４の交
差部分の近傍に加わるストレスを従来に比べて緩和する
ことができる。そのため、Ｓｉ基板１に溝２を形成した
後に熱処理を行うようにしても、その熱処理によって、
Ｓｉ基板１中にリーク電流を増大させる原因となる結晶
欠陥が発生するのを抑制することができるので、信頼性
の高い半導体装置を得ることができる。
【００５３】次に、この発明の第２の実施形態について
説明する。図７は、この発明の第１の実施形態による半
導体装置の平面図である。
説明する。図７は、この発明の第１の実施形態による半
導体装置の平面図である。
【００５４】この第２の実施形態による半導体装置にお
いては、活性領域４が互いに９０°以下の角度で交差す
る部分を有する場合に、活性領域４のうちのその交差部
分を除去し、この除去部の両端の活性領域４を上層配線
６によって相互に接続している。
いては、活性領域４が互いに９０°以下の角度で交差す
る部分を有する場合に、活性領域４のうちのその交差部
分を除去し、この除去部の両端の活性領域４を上層配線
６によって相互に接続している。
【００５５】例えば、図７Ａは、この第２の実施形態に
よる半導体装置のうち、従来の半導体装置の図１２Ａに
示す部分、すなわち、活性領域１０４を９０°屈曲させ
た活性領域の直角屈曲部に相当する部分の近傍を示す。
図７Ａ中、縦方向に延在する活性領域４ａと横方向に延
在する活性領域４ｂとは互いに垂直な方向に延在するも
のであり、活性領域４ａ，４ｂの幅は例えば０．数μｍ
〜数μｍ程度である。
よる半導体装置のうち、従来の半導体装置の図１２Ａに
示す部分、すなわち、活性領域１０４を９０°屈曲させ
た活性領域の直角屈曲部に相当する部分の近傍を示す。
図７Ａ中、縦方向に延在する活性領域４ａと横方向に延
在する活性領域４ｂとは互いに垂直な方向に延在するも
のであり、活性領域４ａ，４ｂの幅は例えば０．数μｍ
〜数μｍ程度である。
【００５６】図７Ａに示すように、この第２の実施形態
による半導体装置のうち、活性領域の直角屈曲部に相当
する部分においては、活性領域４のうち、縦方向に延在
する活性領域４ａと横方向に延在する活性領域４ｂとが
交差する部分の近傍が除去され、この除去部にフィール
ド絶縁膜３が設けられている。図７Ａに示す例では、丁
度、活性領域４のＬ字形状のコーナー部に相当する部分
の近傍が除去され、本来Ｌ字形状に交差（屈曲）すべき
部分が、フィールド絶縁膜３によって分断された活性領
域４ａと活性領域４ｂとにより構成されている。そし
て、活性領域４の除去部に設けられたフィールド絶縁膜
３によって分断された活性領域４ａと活性領域４ｂと
が、層間絶縁膜５（図７Ａにおいては図示せず）上に設
けられた上層配線６によって相互に接続されている。図
７Ａ中、符号７は、層間絶縁膜５に設けられた接続孔を
示す。
による半導体装置のうち、活性領域の直角屈曲部に相当
する部分においては、活性領域４のうち、縦方向に延在
する活性領域４ａと横方向に延在する活性領域４ｂとが
交差する部分の近傍が除去され、この除去部にフィール
ド絶縁膜３が設けられている。図７Ａに示す例では、丁
度、活性領域４のＬ字形状のコーナー部に相当する部分
の近傍が除去され、本来Ｌ字形状に交差（屈曲）すべき
部分が、フィールド絶縁膜３によって分断された活性領
域４ａと活性領域４ｂとにより構成されている。そし
て、活性領域４の除去部に設けられたフィールド絶縁膜
３によって分断された活性領域４ａと活性領域４ｂと
が、層間絶縁膜５（図７Ａにおいては図示せず）上に設
けられた上層配線６によって相互に接続されている。図
７Ａ中、符号７は、層間絶縁膜５に設けられた接続孔を
示す。
【００５７】また、図７Ｂおよび図７Ｃは、この第２の
実施形態による半導体装置のうち、従来の半導体装置の
図１２Ｂおよび図１２Ｃに示す部分、すなわち、活性領
域１０４を互いに９０°の角度で交差させた活性領域の
直角交差点に相当する部分の近傍を示す。図７Ｂおよび
図７Ｃ中、縦方向に延在する活性領域４ａ´の中心線と
活性領域４ａ´´の中心線とは互いに一致し、横方向に
延在する活性領域４ｂ´の中心線と活性領域４ｂ´´の
中心線とは互いに一致する。また、活性領域４ａ´，４
ａ´´の中心線と活性領域４ｂ´，４ｂ´´の中心線と
は互いに直交する。活性領域４ａ´，４ａ´´，４ｂ
´，４ｂ´´の幅は例えば０．数μｍ〜数μｍ程度であ
る。
実施形態による半導体装置のうち、従来の半導体装置の
図１２Ｂおよび図１２Ｃに示す部分、すなわち、活性領
域１０４を互いに９０°の角度で交差させた活性領域の
直角交差点に相当する部分の近傍を示す。図７Ｂおよび
図７Ｃ中、縦方向に延在する活性領域４ａ´の中心線と
活性領域４ａ´´の中心線とは互いに一致し、横方向に
延在する活性領域４ｂ´の中心線と活性領域４ｂ´´の
中心線とは互いに一致する。また、活性領域４ａ´，４
ａ´´の中心線と活性領域４ｂ´，４ｂ´´の中心線と
は互いに直交する。活性領域４ａ´，４ａ´´，４ｂ
´，４ｂ´´の幅は例えば０．数μｍ〜数μｍ程度であ
る。
【００５８】図７Ｂおよび図７Ｃに示すように、この第
２の実施形態による半導体装置のうち、活性領域の直角
屈曲部に相当する部分においても同様に、活性領域４の
うち、縦方向に延在する活性領域４ａと横方向に延在す
る活性領域４ｂとが交差する部分の近傍が除去され、こ
の除去部にフィールド絶縁膜３が設けられている。図７
Ｂに示す例では、丁度、活性領域４の十字形状の交差点
に相当する部分の近傍が除去され、本来十字形状に交差
すべき部分がフィールド絶縁膜３によって分断された活
性領域４ａ´，４ａ´´と活性領域４ｂ´，４ｂ´´と
により構成されている。図７Ｃに示す例では、丁度、活
性領域４のＴ字形状の交差点に相当する部分の近傍が除
去され、本来Ｔ字形状に交差すべき部分が、フィールド
絶縁膜３によって分断された活性領域４ａと活性領域４
ｂ´，４ｂ´´とに構成されている。そして、活性領域
４の除去部に設けられたフィールド絶縁膜３によって分
断された活性領域４ａ´，４ａ´´，４ｂ´，４ｂ´´
および活性領域４ａ，４ｂ´，４ｂ´´が、それぞれ、
層間絶縁膜５（図７Ｂおよび図７Ｃにおいては図示せ
ず）上に設けられた上層配線６によって相互に接続され
ている。
２の実施形態による半導体装置のうち、活性領域の直角
屈曲部に相当する部分においても同様に、活性領域４の
うち、縦方向に延在する活性領域４ａと横方向に延在す
る活性領域４ｂとが交差する部分の近傍が除去され、こ
の除去部にフィールド絶縁膜３が設けられている。図７
Ｂに示す例では、丁度、活性領域４の十字形状の交差点
に相当する部分の近傍が除去され、本来十字形状に交差
すべき部分がフィールド絶縁膜３によって分断された活
性領域４ａ´，４ａ´´と活性領域４ｂ´，４ｂ´´と
により構成されている。図７Ｃに示す例では、丁度、活
性領域４のＴ字形状の交差点に相当する部分の近傍が除
去され、本来Ｔ字形状に交差すべき部分が、フィールド
絶縁膜３によって分断された活性領域４ａと活性領域４
ｂ´，４ｂ´´とに構成されている。そして、活性領域
４の除去部に設けられたフィールド絶縁膜３によって分
断された活性領域４ａ´，４ａ´´，４ｂ´，４ｂ´´
および活性領域４ａ，４ｂ´，４ｂ´´が、それぞれ、
層間絶縁膜５（図７Ｂおよび図７Ｃにおいては図示せ
ず）上に設けられた上層配線６によって相互に接続され
ている。
【００５９】分断された活性領域４同士を相互に接続す
る上層配線６は、図８に示すように、層間絶縁膜５に設
けられた接続孔７の部分で、Ｗプラグ９およびＴｉＮ／
Ｔｉ膜８を介して活性領域４とコンタクトしている。
る上層配線６は、図８に示すように、層間絶縁膜５に設
けられた接続孔７の部分で、Ｗプラグ９およびＴｉＮ／
Ｔｉ膜８を介して活性領域４とコンタクトしている。
【００６０】ここで、図９に、この発明の第２の実施形
態の変形例を示す。ここで、図９Ａ〜図９Ｃは、それぞ
れ、図７Ａ〜図７Ｃに対応する部分を示している。図７
に示す例と図９に示す変形例とを比較すると、図７に示
す例では、活性領域４のコーナー部に相当する部分また
は活性領域４の交差点に相当する部分が除去されている
のに対して、図９に示す変形例では、活性領域４のコー
ナー部に隣接する部分または活性領域４の交差点に隣接
する部分が除去されている。具体的には、図９Ａに示す
例では、活性領域４のＬ字形状のコーナー部に隣接する
部分のうち、横方向に延在する活性領域４ｂ側の部分が
除去され、本来Ｌ字形状に屈曲すべき部分が、フィール
ド絶縁膜３によって分断された活性領域４ａと活性領域
４ｂとに構成されている。また、図９Ｂに示す例では、
活性領域４の十字形状の交差点に隣接する部分のうち、
活性領域４ｂ側の部分が除去され、本来十字形状に交差
すべき部分が、フィールド絶縁膜３によって分断された
活性領域４ａと活性領域４ｂ´，４ｂ´´とに構成され
ている。図９Ｃに示す例では、活性領域４のＴ字形状の
交差点に隣接する部分のうち、活性領域４ａ側の部分が
除去され、本来Ｔ字形状に交差すべき部分が、フィール
ド絶縁膜３によって分断された活性領域４ａと活性領域
４ｂとに構成されている。
態の変形例を示す。ここで、図９Ａ〜図９Ｃは、それぞ
れ、図７Ａ〜図７Ｃに対応する部分を示している。図７
に示す例と図９に示す変形例とを比較すると、図７に示
す例では、活性領域４のコーナー部に相当する部分また
は活性領域４の交差点に相当する部分が除去されている
のに対して、図９に示す変形例では、活性領域４のコー
ナー部に隣接する部分または活性領域４の交差点に隣接
する部分が除去されている。具体的には、図９Ａに示す
例では、活性領域４のＬ字形状のコーナー部に隣接する
部分のうち、横方向に延在する活性領域４ｂ側の部分が
除去され、本来Ｌ字形状に屈曲すべき部分が、フィール
ド絶縁膜３によって分断された活性領域４ａと活性領域
４ｂとに構成されている。また、図９Ｂに示す例では、
活性領域４の十字形状の交差点に隣接する部分のうち、
活性領域４ｂ側の部分が除去され、本来十字形状に交差
すべき部分が、フィールド絶縁膜３によって分断された
活性領域４ａと活性領域４ｂ´，４ｂ´´とに構成され
ている。図９Ｃに示す例では、活性領域４のＴ字形状の
交差点に隣接する部分のうち、活性領域４ａ側の部分が
除去され、本来Ｔ字形状に交差すべき部分が、フィール
ド絶縁膜３によって分断された活性領域４ａと活性領域
４ｂとに構成されている。
【００６１】また、図示は省略するが、この第２の実施
形態による半導体装置のうち、従来の半導体装置におい
て活性領域１０４が互いに９０°より小さい角度で交差
する部分に相当する部分も、上述の図７Ａ〜図７Ｃまた
は図９Ａ〜図９Ｃに示すと同様に、活性領域４のうちの
その交差部分が除去され、この除去部の両端の活性領域
４が上層配線６によって相互に接続されている。
形態による半導体装置のうち、従来の半導体装置におい
て活性領域１０４が互いに９０°より小さい角度で交差
する部分に相当する部分も、上述の図７Ａ〜図７Ｃまた
は図９Ａ〜図９Ｃに示すと同様に、活性領域４のうちの
その交差部分が除去され、この除去部の両端の活性領域
４が上層配線６によって相互に接続されている。
【００６２】この第２の実施形態による半導体装置の上
記以外の構成は、第１の実施形態による半導体装置と同
様であるので、説明を省略する。
記以外の構成は、第１の実施形態による半導体装置と同
様であるので、説明を省略する。
【００６３】この第２の実施形態による半導体装置の製
造方法は、図８に示すように、交差部分を除去すること
によって分断された活性領域４が相互に接続されるよう
に、層間絶縁膜５に接続孔７を形成し、かつ、層間絶縁
膜５上に上層配線６を形成すること以外は、第１の実施
形態による半導体装置の製造方法と同様であるので、説
明を省略する。
造方法は、図８に示すように、交差部分を除去すること
によって分断された活性領域４が相互に接続されるよう
に、層間絶縁膜５に接続孔７を形成し、かつ、層間絶縁
膜５上に上層配線６を形成すること以外は、第１の実施
形態による半導体装置の製造方法と同様であるので、説
明を省略する。
【００６４】上述のように構成されたこの第２の実施形
態によれば、活性領域４が互いに９０°以下の角度で交
差する部分を有する場合に、活性領域４のうちのその交
差部分を除去し、この除去部の両端の活性領域４を上層
配線６によって相互に接続して、活性領域４が互いに９
０°以下の角度で交差する部分をＳｉ基板１から取り除
くようにしていることにより、第１の実施形態と同様な
利点を得ることができる。なお、この第２の実施形態で
は、層間絶縁膜５上に上層配線６を形成する際に、この
上層配線６の材料を用いて分断された活性領域４を相互
に接続するようにしているため、半導体装置を製造する
際の工程数は増加しない。
態によれば、活性領域４が互いに９０°以下の角度で交
差する部分を有する場合に、活性領域４のうちのその交
差部分を除去し、この除去部の両端の活性領域４を上層
配線６によって相互に接続して、活性領域４が互いに９
０°以下の角度で交差する部分をＳｉ基板１から取り除
くようにしていることにより、第１の実施形態と同様な
利点を得ることができる。なお、この第２の実施形態で
は、層間絶縁膜５上に上層配線６を形成する際に、この
上層配線６の材料を用いて分断された活性領域４を相互
に接続するようにしているため、半導体装置を製造する
際の工程数は増加しない。
【００６５】以上この発明の実施形態について具体的に
説明したが、この発明は、上述の実施形態に限定される
ものではなく、この発明の技術的思想に基づく各種の変
形が可能である。例えば、上述の第１および第２の実施
形態において挙げた形状、数値、構造、材料、プロセス
などはあくまで例にすぎず、必要に応じて、これらと異
なる形状、数値、構造、材料、プロセスなどを用いても
よい。
説明したが、この発明は、上述の実施形態に限定される
ものではなく、この発明の技術的思想に基づく各種の変
形が可能である。例えば、上述の第１および第２の実施
形態において挙げた形状、数値、構造、材料、プロセス
などはあくまで例にすぎず、必要に応じて、これらと異
なる形状、数値、構造、材料、プロセスなどを用いても
よい。
【００６６】また、上述の第１の実施形態と第２の実施
形態とを適宜組み合わせてもよい。具体的には、例え
ば、半導体装置のうち、活性領域の直角屈曲部に相当す
る部分を第１の実施形態におけると同様に構成し、活性
領域の直角交差点に相当する部分を第２の実施形態にお
けると同様に構成してもよい。また、半導体装置のう
ち、活性領域の直角屈曲部（または直角交差点）に相当
する部分の一部を第１の実施形態におけると同様に構成
し、残りを第２の実施形態におけると同様に構成しても
よい。
形態とを適宜組み合わせてもよい。具体的には、例え
ば、半導体装置のうち、活性領域の直角屈曲部に相当す
る部分を第１の実施形態におけると同様に構成し、活性
領域の直角交差点に相当する部分を第２の実施形態にお
けると同様に構成してもよい。また、半導体装置のう
ち、活性領域の直角屈曲部（または直角交差点）に相当
する部分の一部を第１の実施形態におけると同様に構成
し、残りを第２の実施形態におけると同様に構成しても
よい。
【００６７】
【発明の効果】以上説明したように、この発明の第１の
発明によれば、活性領域が互いに９０度以下の角度で交
差する部分を有する場合に、その交差部分の近傍におけ
る活性領域を９０度より大きい角度で屈曲させ、その交
差部分の周囲における溝のコーナー部を切除しているこ
とにより、溝形成後の熱処理時に、活性領域の交差部分
の近傍に加わるストレスを従来に比べて緩和することが
できる。そのため、半導体基板に溝を形成した後に熱処
理を行うようにしても、その熱処理によって半導体基板
中に結晶欠陥が発生するのを抑制することができる。こ
れにより、リーク電流が低減された信頼性の高い半導体
装置を得ることができる。
発明によれば、活性領域が互いに９０度以下の角度で交
差する部分を有する場合に、その交差部分の近傍におけ
る活性領域を９０度より大きい角度で屈曲させ、その交
差部分の周囲における溝のコーナー部を切除しているこ
とにより、溝形成後の熱処理時に、活性領域の交差部分
の近傍に加わるストレスを従来に比べて緩和することが
できる。そのため、半導体基板に溝を形成した後に熱処
理を行うようにしても、その熱処理によって半導体基板
中に結晶欠陥が発生するのを抑制することができる。こ
れにより、リーク電流が低減された信頼性の高い半導体
装置を得ることができる。
【００６８】この発明の第２の発明によれば、活性領域
が互いに９０度以下の角度で交差する部分を有する場合
に、活性領域のうちのその交差部分を除去し、この除去
部の両端の活性領域を配線によって相互に接続し、活性
領域が互いに９０度以下の角度で交差する部分を半導体
基板から取り除くようにしていることにより、半導体基
板に溝を形成した後に熱処理を行うようにしても、その
熱処理によって半導体基板中に結晶欠陥が発生するのを
抑制することができる。これにより、リーク電流が低減
された信頼性の高い半導体装置を得ることができる。
が互いに９０度以下の角度で交差する部分を有する場合
に、活性領域のうちのその交差部分を除去し、この除去
部の両端の活性領域を配線によって相互に接続し、活性
領域が互いに９０度以下の角度で交差する部分を半導体
基板から取り除くようにしていることにより、半導体基
板に溝を形成した後に熱処理を行うようにしても、その
熱処理によって半導体基板中に結晶欠陥が発生するのを
抑制することができる。これにより、リーク電流が低減
された信頼性の高い半導体装置を得ることができる。
【図１】 この発明の第１の実施形態による半導体装置
の平面図である。
の平面図である。
【図２】 この発明の第１の実施形態による半導体装置
の断面図である。
の断面図である。
【図３】 この発明の第１の実施形態による半導体装置
の製造方法を説明するための断面図である。
の製造方法を説明するための断面図である。
【図４】 この発明の第１の実施形態による半導体装置
の製造方法を説明するための断面図である。
の製造方法を説明するための断面図である。
【図５】 この発明の第１の実施形態による半導体装置
の製造方法を説明するための断面図である。
の製造方法を説明するための断面図である。
【図６】 この発明の第１の実施形態による半導体装置
の製造方法を説明するための断面図である。
の製造方法を説明するための断面図である。
【図７】 この発明の第２の実施形態による半導体装置
の平面図である。
の平面図である。
【図８】 この発明の第２の実施形態による半導体装置
の断面図である。
の断面図である。
【図９】 この発明の第２の実施形態の変形例による半
導体装置の平面図である。
導体装置の平面図である。
【図１０】 ＳＴＩ法によるＳｉ基板の素子分離方法を
説明するための断面図である。
説明するための断面図である。
【図１１】 ＳＴＩ法によるＳｉ基板の素子分離方法を
説明するための断面図である。
説明するための断面図である。
【図１２】 従来の半導体装置の平面図である。
１・・・Ｓｉ基板、２・・・溝、３・・・フィールド絶
縁膜、４，４ａ，４ａ´，４ａ´´，４ｂ，４ｂ´，４
ｂ´´・・・活性領域、１１・・・パッド酸化膜、１２
・・・Ｓｉ3 Ｎ4 膜、１４・・・ＳｉＯ2 膜
縁膜、４，４ａ，４ａ´，４ａ´´，４ｂ，４ｂ´，４
ｂ´´・・・活性領域、１１・・・パッド酸化膜、１２
・・・Ｓｉ3 Ｎ4 膜、１４・・・ＳｉＯ2 膜
Claims (17)
- 【請求項１】 一主面に素子分離用の溝が設けられ、上
記溝の内部に絶縁膜が埋め込まれた構造の素子分離領域
を有すると共に、上記素子分離領域によって囲まれた部
分に活性領域を有する半導体基板を用いた半導体装置に
おいて、 上記活性領域が互いに９０度以下の角度で交差する部分
を有する場合に、上記交差する部分の近傍における上記
活性領域を９０度より大きい角度で屈曲させたことを特
徴とする半導体装置。 - 【請求項２】 上記半導体装置は、上記半導体基板に上
記溝を形成した後、熱処理工程を経て製造されたもので
あることを特徴とする請求項１記載の半導体装置。 - 【請求項３】 上記溝の内壁に上記半導体基板を熱酸化
することによって形成された酸化膜が設けられているこ
とを特徴とする請求項１記載の半導体装置。 - 【請求項４】 上記絶縁膜は熱処理によって緻密化され
ていることを特徴とする請求項１記載の半導体装置。 - 【請求項５】 上記半導体基板に不純物が導入されてい
ると共に、上記不純物が熱処理によって活性化されてい
ることを特徴とする請求項１記載の半導体装置。 - 【請求項６】 上記半導体基板はシリコン基板であるこ
とを特徴とする請求項１記載の半導体装置。 - 【請求項７】 上記絶縁膜は酸化シリコンからなること
を特徴とする請求項６記載の半導体装置。 - 【請求項８】 上記溝は、上記シリコン基板上に酸化シ
リコン膜および窒化シリコン膜を順次形成し、上記窒化
シリコン膜および上記酸化シリコン膜を所定形状にパタ
ーニングした後、上記窒化シリコン膜および上記酸化シ
リコン膜をマスクとして上記シリコン基板をエッチング
することにより形成されたものであることを特徴とする
請求項６記載の半導体装置。 - 【請求項９】 一主面に素子分離用の溝が設けられ、上
記溝の内部に絶縁膜が埋め込まれた構造の素子分離領域
を有すると共に、上記素子分離領域によって囲まれた部
分に活性領域を有する半導体基板を用いた半導体装置に
おいて、 上記活性領域が互いに９０度以下の角度で交差する部分
を有する場合に、上記活性領域のうちの上記交差する部
分を除去し、この除去部の両端の上記活性領域を配線に
より相互に接続したことを特徴とする半導体装置。 - 【請求項１０】 上記配線は上記半導体基板上に層間絶
縁膜を介して設けられていることを特徴とする請求項９
記載の半導体装置。 - 【請求項１１】 上記半導体装置は、上記半導体基板に
上記溝を形成した後、熱処理工程を経て製造されたもの
であることを特徴とする請求項９記載の半導体装置。 - 【請求項１２】 上記溝の内壁に上記半導体基板を熱酸
化することによって形成された酸化膜が設けられている
ことを特徴とする請求項９記載の半導体装置。 - 【請求項１３】 上記絶縁膜は熱処理によって緻密化さ
れていることを特徴とする請求項９記載の半導体装置。 - 【請求項１４】 上記半導体基板に不純物が導入されて
いると共に、上記不純物が熱処理によって活性化されて
いることを特徴とする請求項９記載の半導体装置。 - 【請求項１５】 上記半導体基板はシリコン基板である
ことを特徴とする請求項９記載の半導体装置。 - 【請求項１６】 上記絶縁膜は酸化シリコンからなるこ
とを特徴とする請求項１５記載の半導体装置。 - 【請求項１７】 上記溝は、上記シリコン基板上に酸化
シリコン膜および窒化シリコン膜を順次形成し、上記窒
化シリコン膜および上記酸化シリコン膜を所定形状にパ
ターニングした後、上記窒化シリコン膜および上記酸化
シリコン膜をマスクとして上記シリコン基板をエッチン
グすることにより形成されたものであることを特徴とす
る請求項１５記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11096281A JP2000294625A (ja) | 1999-04-02 | 1999-04-02 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11096281A JP2000294625A (ja) | 1999-04-02 | 1999-04-02 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000294625A true JP2000294625A (ja) | 2000-10-20 |
Family
ID=14160745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11096281A Pending JP2000294625A (ja) | 1999-04-02 | 1999-04-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000294625A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7301241B2 (en) | 2002-07-31 | 2007-11-27 | Fujitsu Limited | Semiconductor device for preventing defective filling of interconnection and cracking of insulating film |
-
1999
- 1999-04-02 JP JP11096281A patent/JP2000294625A/ja active Pending
Cited By (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7301241B2 (en) | 2002-07-31 | 2007-11-27 | Fujitsu Limited | Semiconductor device for preventing defective filling of interconnection and cracking of insulating film |
| US7446418B2 (en) | 2002-07-31 | 2008-11-04 | Fujitsu Limited | Semiconductor device for preventing defective filling of interconnection and cracking of insulating film |
| US7906851B2 (en) | 2002-07-31 | 2011-03-15 | Fujitsu Semiconductor Limited | Semiconductor device having groove-shaped via-hole |
| US7932609B2 (en) | 2002-07-31 | 2011-04-26 | Fujitsu Semiconductor Limited | Semiconductor device having groove-shaped via-hole |
| US8410613B2 (en) | 2002-07-31 | 2013-04-02 | Fujitsu Semiconductor Limited | Semiconductor device having groove-shaped pattern |
| US8633594B2 (en) | 2002-07-31 | 2014-01-21 | Fujitsu Semiconductor Limited | Semiconductor device having groove-shaped via-hole |
| US8633595B2 (en) | 2002-07-31 | 2014-01-21 | Fujitsu Semiconductor Limited | Semiconductor device having groove-shaped via-hole |
| US8791576B2 (en) | 2002-07-31 | 2014-07-29 | Fujitsu Semiconductor Limited | Semiconductor device having groove-shaped via-hole |
| US8829681B2 (en) | 2002-07-31 | 2014-09-09 | Fujitsu Semiconductor Limited | Semiconductor device having groove-shaped via-hole |
| US8841775B2 (en) | 2002-07-31 | 2014-09-23 | Fujitsu Semiconductor Limited | Semiconductor device having groove-shaped via-hole |
| US8847403B2 (en) | 2002-07-31 | 2014-09-30 | Fujitsu Semiconductor Limited | Semiconductor device including two groove-shaped patterns |
| US8853861B2 (en) | 2002-07-31 | 2014-10-07 | Fujitsu Semiconductor Limited | Semiconductor device having groove-shaped via-hole |
| US8872352B2 (en) | 2002-07-31 | 2014-10-28 | Fujitsu Semiconductor Limited | Semiconductor device having groove-shaped via-hole |
| US8872347B2 (en) | 2002-07-31 | 2014-10-28 | Fujitsu Semiconductor Limited | Semiconductor device having groove-shaped via-hole |
| US8872353B2 (en) | 2002-07-31 | 2014-10-28 | Fujitsu Semiconductor Limited | Semiconductor device having groove-shaped via-hole |
| US9082771B2 (en) | 2002-07-31 | 2015-07-14 | Fujitsu Semiconductor Limited | Semiconductor device including two groove-shaped patterns that include two bent portions |
| US9105640B2 (en) | 2002-07-31 | 2015-08-11 | Fujitsu Semiconductor Limited | Semiconductor device including two groove-shaped patterns |
| US9224689B2 (en) | 2002-07-31 | 2015-12-29 | Socionext Inc. | Semiconductor device having groove-shaped via-hole |
| US9224690B2 (en) | 2002-07-31 | 2015-12-29 | Socionext Inc. | Semiconductor device having groove-shaped via-hole |
| US9406610B2 (en) | 2002-07-31 | 2016-08-02 | Socionext Inc. | Semiconductor device having groove-shaped via-hole |
| US9406613B2 (en) | 2002-07-31 | 2016-08-02 | Socionext Inc. | Semiconductor device having groove-shaped via-hole |
| US9406612B2 (en) | 2002-07-31 | 2016-08-02 | Socionext Inc. | Semiconductor device having groove-shaped via-hole |
| US9406611B2 (en) | 2002-07-31 | 2016-08-02 | Socionext Inc. | Semiconductor device having groove-shaped via-hole |
| US9412696B2 (en) | 2002-07-31 | 2016-08-09 | Socionext Inc. | Semiconductor device having groove-shaped via-hole |
| US9412699B2 (en) | 2002-07-31 | 2016-08-09 | Socionext Inc. | Semiconductor device having groove-shaped via-hole |
| US9412698B2 (en) | 2002-07-31 | 2016-08-09 | Socionext Inc. | Semiconductor device having groove-shaped via-hole |
| US9412697B2 (en) | 2002-07-31 | 2016-08-09 | Socionext Inc. | Semiconductor device having groove-shaped via-hole |
| US9502353B2 (en) | 2002-07-31 | 2016-11-22 | Socionext Inc. | Semiconductor device having groove-shaped via-hole |
| US9972531B2 (en) | 2002-07-31 | 2018-05-15 | Socionext Inc. | Method of manufacturing a semiconductor device having groove-shaped via-hole |
| US10403543B2 (en) | 2002-07-31 | 2019-09-03 | Socionext Inc. | Semiconductor device having groove-shaped via-hole |
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| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20050111 |