JP2000294779A - 半導体装置およびその製法 - Google Patents
半導体装置およびその製法Info
- Publication number
- JP2000294779A JP2000294779A JP11103275A JP10327599A JP2000294779A JP 2000294779 A JP2000294779 A JP 2000294779A JP 11103275 A JP11103275 A JP 11103275A JP 10327599 A JP10327599 A JP 10327599A JP 2000294779 A JP2000294779 A JP 2000294779A
- Authority
- JP
- Japan
- Prior art keywords
- conductivity type
- region
- gate electrode
- protection diode
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 製造工程を特別に増やすことなく、また、ゲ
ート電極パッドを高不純物濃度で形成することにより、
スイッチング特性や信頼性を向上させることができる保
護ダイオードを有する半導体装置およびその製法を提供
する。 【解決手段】 ｎ- 形半導体層１の表面にｐ形のベース
領域２が複数個設けられ、そのベース領域２内にソース
領域３が形成され、その表面にゲート酸化膜５を介して
ゲート電極６が設けられることにより、複数個のトラン
ジスタセルＴが形成されている。半導体層１の表面に
は、ベース領域２とは別に、ｐ形拡散領域７が形成さ
れ、そのｐ形拡散領域７上にゲート電極パッド９が設け
られている。ゲート電極パッド９にはリング状の除去部
９ａが形成され、その除去部９ａの下のｐ形拡散領域７
に複数個のｎ形領域８が形成され、そのｎ形領域８およ
びｐ形拡散領域７によりｐｎ接合が形成されて保護ダイ
オード部Ｄが設けられている。
ート電極パッドを高不純物濃度で形成することにより、
スイッチング特性や信頼性を向上させることができる保
護ダイオードを有する半導体装置およびその製法を提供
する。 【解決手段】 ｎ- 形半導体層１の表面にｐ形のベース
領域２が複数個設けられ、そのベース領域２内にソース
領域３が形成され、その表面にゲート酸化膜５を介して
ゲート電極６が設けられることにより、複数個のトラン
ジスタセルＴが形成されている。半導体層１の表面に
は、ベース領域２とは別に、ｐ形拡散領域７が形成さ
れ、そのｐ形拡散領域７上にゲート電極パッド９が設け
られている。ゲート電極パッド９にはリング状の除去部
９ａが形成され、その除去部９ａの下のｐ形拡散領域７
に複数個のｎ形領域８が形成され、そのｎ形領域８およ
びｐ形拡散領域７によりｐｎ接合が形成されて保護ダイ
オード部Ｄが設けられている。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳＦＥＴや絶
縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）のゲー
ト・ソース間などに保護ダイオードが接続されるような
半導体装置およびその製法に関する。さらに詳しくは、
特別の製造工程を増やすことなく、しかもゲート電極パ
ッドの不純物濃度を充分に上げることによりスイッチン
グ特性を向上し、信頼性を高くすることができる半導体
装置およびその製法に関する。
縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）のゲー
ト・ソース間などに保護ダイオードが接続されるような
半導体装置およびその製法に関する。さらに詳しくは、
特別の製造工程を増やすことなく、しかもゲート電極パ
ッドの不純物濃度を充分に上げることによりスイッチン
グ特性を向上し、信頼性を高くすることができる半導体
装置およびその製法に関する。
【０００２】
【従来の技術】従来、たとえば縦型ＭＯＳＦＥＴは、ス
イッチングスピードが速く、大出力のスイッチングデバ
イスとして用いられているが、ゲート絶縁膜を薄膜化す
ることにより、ゲート閾値電圧を下げる方向にある。こ
の絶縁膜が薄くなると静電気などの小さなエネルギーで
も容易に絶縁破壊する。そのため、ゲート・ソース間に
保護ダイオードを挿入して、その保護ダイオードで静電
気を放電させる構造が用いられている。この保護ダイオ
ードは、たとえばポリシリコン膜からなるゲート電極パ
ッドの外周部分にｐｎ接合が形成されてツェナーダイオ
ードとされ、ゲートとソースとの間に接続されるもの
で、このような保護ダイオードを設ける構造の縦型ＭＯ
ＳＦＥＴの一例が図４（ａ）に断面図で示されている。
イッチングスピードが速く、大出力のスイッチングデバ
イスとして用いられているが、ゲート絶縁膜を薄膜化す
ることにより、ゲート閾値電圧を下げる方向にある。こ
の絶縁膜が薄くなると静電気などの小さなエネルギーで
も容易に絶縁破壊する。そのため、ゲート・ソース間に
保護ダイオードを挿入して、その保護ダイオードで静電
気を放電させる構造が用いられている。この保護ダイオ
ードは、たとえばポリシリコン膜からなるゲート電極パ
ッドの外周部分にｐｎ接合が形成されてツェナーダイオ
ードとされ、ゲートとソースとの間に接続されるもの
で、このような保護ダイオードを設ける構造の縦型ＭＯ
ＳＦＥＴの一例が図４（ａ）に断面図で示されている。
【０００３】すなわち、たとえば半導体基板２１ａ上
に、ドレイン領域とするｎ形の半導体層（エピタキシャ
ル成長層）２１がエピタキシャル成長され、その表面側
にｐ形不純物を拡散することによりｐ形のボディ領域
（ベース領域）２２が形成され、そのボディ領域２２の
表面側にｎ+ 形のソース領域２３が形成されている。ボ
ディ領域２２の端部およびその外側の半導体層２１の表
面側にゲート酸化膜２４を介してゲート電極２５が設け
られている。そして、ソース領域２３と接続するように
層間絶縁膜２６を介してＡｌなどによりソース電極２７
が形成され、半導体基板２１ａの裏面に図示しないドレ
イン電極が形成されることにより、ＦＥＴ部２０が形成
されている。このボディ領域２２が図４（ｂ）に平面図
で示されるように、マトリクス状に形成され、トランジ
スタセルが沢山形成されることにより、大電流に対応す
るパワーＭＯＳＦＥＴが形成されている。
に、ドレイン領域とするｎ形の半導体層（エピタキシャ
ル成長層）２１がエピタキシャル成長され、その表面側
にｐ形不純物を拡散することによりｐ形のボディ領域
（ベース領域）２２が形成され、そのボディ領域２２の
表面側にｎ+ 形のソース領域２３が形成されている。ボ
ディ領域２２の端部およびその外側の半導体層２１の表
面側にゲート酸化膜２４を介してゲート電極２５が設け
られている。そして、ソース領域２３と接続するように
層間絶縁膜２６を介してＡｌなどによりソース電極２７
が形成され、半導体基板２１ａの裏面に図示しないドレ
イン電極が形成されることにより、ＦＥＴ部２０が形成
されている。このボディ領域２２が図４（ｂ）に平面図
で示されるように、マトリクス状に形成され、トランジ
スタセルが沢山形成されることにより、大電流に対応す
るパワーＭＯＳＦＥＴが形成されている。
【０００４】また、保護ダイオード部３０は、ｎ形半導
体層２１にボディ領域２２と同様に拡散により形成され
たｐ形領域３１の表面に絶縁膜３２を介してポリシリコ
ン膜によりゲート電極パッド３３が形成され、図５
（ａ）にゲート電極パッド３３の平面説明図が示される
ように、そのゲート電極パッド３３の外周部にｎ形層３
３ａとｐ形層３３ｂとが、交互に形成されることによ
り、ｎｐｎｐｎの接続構造として最外周のｎ形層３３ｂ
が前述のソース電極２５と接続されている。その結果、
図５（ｂ）に等価回路図が示されるように、ＦＥＴのゲ
ートＧとソースＳ間に双方向のツェナーダイオードＺＤ
からなる保護ダイオードが形成されている。なお、図４
において、３５は層間絶縁膜３４を介してＡｌなどによ
りゲート電極パッド３３に接続して形成されたゲート配
線である。
体層２１にボディ領域２２と同様に拡散により形成され
たｐ形領域３１の表面に絶縁膜３２を介してポリシリコ
ン膜によりゲート電極パッド３３が形成され、図５
（ａ）にゲート電極パッド３３の平面説明図が示される
ように、そのゲート電極パッド３３の外周部にｎ形層３
３ａとｐ形層３３ｂとが、交互に形成されることによ
り、ｎｐｎｐｎの接続構造として最外周のｎ形層３３ｂ
が前述のソース電極２５と接続されている。その結果、
図５（ｂ）に等価回路図が示されるように、ＦＥＴのゲ
ートＧとソースＳ間に双方向のツェナーダイオードＺＤ
からなる保護ダイオードが形成されている。なお、図４
において、３５は層間絶縁膜３４を介してＡｌなどによ
りゲート電極パッド３３に接続して形成されたゲート配
線である。
【０００５】この保護ダイオード部は、このようにポリ
シリコン膜により形成されるが、たとえば特開平１−２
０２８６７号公報の従来技術に述べられているように、
前述のｐ形領域３１に直接保護ダイオードを形成するこ
とも行われている。
シリコン膜により形成されるが、たとえば特開平１−２
０２８６７号公報の従来技術に述べられているように、
前述のｐ形領域３１に直接保護ダイオードを形成するこ
とも行われている。
【０００６】
【発明が解決しようとする課題】前述のように、ゲート
電極パッドなどのポリシリコンにｐｎ接合部を形成する
ことにより、保護ダイオードを形成すると、その不純物
濃度によりツェナー降伏電圧が定まり、ツェナーダイオ
ードを構成するためには、余り不純物濃度を上げること
ができず、高い抵抗値でゲート電極パッドなどを形成し
なければならない。その結果、ｎチャネルＭＯＳＦＥＴ
の場合のＮａ+ などの可動イオンのゲッタリングを充分
に行うことができず、スイッチング特性が低下し、ま
た、信頼性試験におけるゲート閾値電圧が変動するとい
う問題がある。
電極パッドなどのポリシリコンにｐｎ接合部を形成する
ことにより、保護ダイオードを形成すると、その不純物
濃度によりツェナー降伏電圧が定まり、ツェナーダイオ
ードを構成するためには、余り不純物濃度を上げること
ができず、高い抵抗値でゲート電極パッドなどを形成し
なければならない。その結果、ｎチャネルＭＯＳＦＥＴ
の場合のＮａ+ などの可動イオンのゲッタリングを充分
に行うことができず、スイッチング特性が低下し、ま
た、信頼性試験におけるゲート閾値電圧が変動するとい
う問題がある。
【０００７】また、前述の特開平１−２０２８６７号公
報にあるようなｐ形領域に保護ダイオードを形成する方
法では、ゲート電極パッドを形成することができず、同
様の問題があると共に、保護ダイオードを形成するため
のマスクを形成して不純物を導入しなければならず、製
造工程が増えるという問題がある。
報にあるようなｐ形領域に保護ダイオードを形成する方
法では、ゲート電極パッドを形成することができず、同
様の問題があると共に、保護ダイオードを形成するため
のマスクを形成して不純物を導入しなければならず、製
造工程が増えるという問題がある。
【０００８】本発明は、このような問題を解決するため
になされたもので、製造工程を特別に増やすことなく、
また、ゲート電極パッドを高不純物濃度で形成すること
により、ゲッタリング効果を充分にもたせてスイッチン
グ特性や信頼性を向上させることができる保護ダイオー
ドを有する半導体装置およびその製法を提供することに
ある。
になされたもので、製造工程を特別に増やすことなく、
また、ゲート電極パッドを高不純物濃度で形成すること
により、ゲッタリング効果を充分にもたせてスイッチン
グ特性や信頼性を向上させることができる保護ダイオー
ドを有する半導体装置およびその製法を提供することに
ある。
【０００９】
【課題を解決するための手段】本発明の半導体装置は、
第１導電形の半導体層と、該半導体層の表面に第２導電
形のベース領域（ボディ領域）が複数個設けられ、該第
２導電形ベース領域内に第１導電形拡散領域が形成され
ることにより形成される複数個のトランジスタセルと、
前記第１導電形の半導体層の表面に前記ベース領域とは
別に形成される第２導電形拡散領域と、該第２導電形拡
散領域上に絶縁膜を介して前記セルのゲート電極と同じ
材料で設けられるゲート電極パッドと、該ゲート電極パ
ッドがリング状に除去されることにより形成される複数
個の除去部と、該複数個の除去部の下の前記第２導電形
拡散領域に形成される複数個の第１導電形領域と、該第
１導電形領域および前記第２導電形拡散領域とにより形
成される保護ダイオードと、該保護ダイオードの一端部
の前記第１導電形領域に接続して設けられるゲート配線
と、前記保護ダイオードの他端部の前記第１導電形領域
に接続して設けられるソース配線とからなっている。
第１導電形の半導体層と、該半導体層の表面に第２導電
形のベース領域（ボディ領域）が複数個設けられ、該第
２導電形ベース領域内に第１導電形拡散領域が形成され
ることにより形成される複数個のトランジスタセルと、
前記第１導電形の半導体層の表面に前記ベース領域とは
別に形成される第２導電形拡散領域と、該第２導電形拡
散領域上に絶縁膜を介して前記セルのゲート電極と同じ
材料で設けられるゲート電極パッドと、該ゲート電極パ
ッドがリング状に除去されることにより形成される複数
個の除去部と、該複数個の除去部の下の前記第２導電形
拡散領域に形成される複数個の第１導電形領域と、該第
１導電形領域および前記第２導電形拡散領域とにより形
成される保護ダイオードと、該保護ダイオードの一端部
の前記第１導電形領域に接続して設けられるゲート配線
と、前記保護ダイオードの他端部の前記第１導電形領域
に接続して設けられるソース配線とからなっている。
【００１０】本発明の半導体装置の製法は、（ａ）第１
導電形半導体層の表面にマスクを形成して第２導電形不
純物を導入し、トランジスタセルを構成するベース領域
およびゲート電極パッドの下のウェルを構成する第２導
電形拡散領域を同時に形成し、（ｂ）前記半導体層の表
面にゲート酸化膜を形成した後ポリシリコン膜を成膜し
て第１導電形不純物を導入し、（ｃ）前記ポリシリコン
膜をエッチングすることにより、前記トランジスタセル
のゲート電極およびゲート電極パッド部を形成すると共
に、該ゲート電極パッド部に保護ダイオード形成のため
のリング状溝を形成し、（ｄ）前記ゲート電極をマスク
として第２導電形不純物を導入してチャネル領域形成用
領域を前記半導体層の表面に形成し、（ｅ）前記ベース
領域上にマスクを形成し、第１導電形不純物を導入する
ことにより、前記ベース領域内にソース領域を設けてト
ランジスタセルを形成すると共に、前記第２導電形拡散
領域に保護ダイオードを形成し、（ｆ）全面に絶縁膜を
形成した後コンタクト孔を設け、前記保護ダイオードの
一端部に接続されると共に前記トランジスタセルのゲー
ト電極に接続されるようにゲート電極配線を、前記保護
ダイオードの他端部に接続されると共に前記トランジス
タセルのソースに接続されるようにソース配線をそれぞ
れ形成することを特徴とする。
導電形半導体層の表面にマスクを形成して第２導電形不
純物を導入し、トランジスタセルを構成するベース領域
およびゲート電極パッドの下のウェルを構成する第２導
電形拡散領域を同時に形成し、（ｂ）前記半導体層の表
面にゲート酸化膜を形成した後ポリシリコン膜を成膜し
て第１導電形不純物を導入し、（ｃ）前記ポリシリコン
膜をエッチングすることにより、前記トランジスタセル
のゲート電極およびゲート電極パッド部を形成すると共
に、該ゲート電極パッド部に保護ダイオード形成のため
のリング状溝を形成し、（ｄ）前記ゲート電極をマスク
として第２導電形不純物を導入してチャネル領域形成用
領域を前記半導体層の表面に形成し、（ｅ）前記ベース
領域上にマスクを形成し、第１導電形不純物を導入する
ことにより、前記ベース領域内にソース領域を設けてト
ランジスタセルを形成すると共に、前記第２導電形拡散
領域に保護ダイオードを形成し、（ｆ）全面に絶縁膜を
形成した後コンタクト孔を設け、前記保護ダイオードの
一端部に接続されると共に前記トランジスタセルのゲー
ト電極に接続されるようにゲート電極配線を、前記保護
ダイオードの他端部に接続されると共に前記トランジス
タセルのソースに接続されるようにソース配線をそれぞ
れ形成することを特徴とする。
【００１１】
【発明の実施の形態】つぎに、図面を参照しながら本発
明の半導体装置およびその製法について説明をする。
明の半導体装置およびその製法について説明をする。
【００１２】本発明による半導体装置は、図１にその一
実施形態の縦型ＭＯＳＦＥＴの保護ダイオード部とトラ
ンジスタセルの一部を示した断面説明図が示されるよう
に、第１導電形（たとえばｎ- 形）の半導体層１の表面
に第２導電形（ｐ形）のベース領域（ボディ領域）２が
複数個設けられ、そのベース領域内に第１導電形（ｎ
形）拡散領域３が形成され、ｎ形拡散領域３と半導体層
１とで挟まれるベース領域２の端部がチャネル領域４と
なり、その表面にゲート酸化膜５を介してゲート電極６
がポリシリコンなどにより設けられることにより、複数
個のトランジスタセルＴが形成されている。
実施形態の縦型ＭＯＳＦＥＴの保護ダイオード部とトラ
ンジスタセルの一部を示した断面説明図が示されるよう
に、第１導電形（たとえばｎ- 形）の半導体層１の表面
に第２導電形（ｐ形）のベース領域（ボディ領域）２が
複数個設けられ、そのベース領域内に第１導電形（ｎ
形）拡散領域３が形成され、ｎ形拡散領域３と半導体層
１とで挟まれるベース領域２の端部がチャネル領域４と
なり、その表面にゲート酸化膜５を介してゲート電極６
がポリシリコンなどにより設けられることにより、複数
個のトランジスタセルＴが形成されている。
【００１３】そして、ｎ形の半導体層１の表面には、ベ
ース領域２とは別に、ゲート電極パッド９が形成される
部分に第２導電形（ｐ形）拡散領域７が形成され、その
ｐ形拡散領域７上に絶縁膜５を介してトランジスタセル
Ｔのゲート電極６と同じ材料である、ポリシリコンなど
によりゲート電極パッド９が設けられ、そのゲート電極
パッド９がリング状に除去されることにより複数個の除
去部９ａが形成されている。そして、その複数個の除去
部９ａの下のｐ形拡散領域７に複数個の第１導電形（ｎ
形）領域８が拡散などにより形成され、そのｎ形領域８
およびｐ形拡散領域７によりｐｎ接合が形成されて保護
ダイオードＤが設けられている。この保護ダイオードＤ
は、たとえば図１（ｂ）にｐ形拡散領域７部の平面図が
示されるように、ｐ形拡散領域７にｎ形領域８がリング
状に拡散されることによりリング状のｐ形層およびｎ形
層が交互に接合して形成されている。保護ダイオードＤ
の一端部のｎ形領域８に接続してゲート配線１１がＡｌ
などにより層間絶縁膜１０を介して設けられ、保護ダイ
オードＤの他端部のｎ形領域８に接続してソース配線１
２が同様に設けられている。ソース配線１２は、トラン
ジスタセルＴのソース領域３と接続するように設けられ
ている。
ース領域２とは別に、ゲート電極パッド９が形成される
部分に第２導電形（ｐ形）拡散領域７が形成され、その
ｐ形拡散領域７上に絶縁膜５を介してトランジスタセル
Ｔのゲート電極６と同じ材料である、ポリシリコンなど
によりゲート電極パッド９が設けられ、そのゲート電極
パッド９がリング状に除去されることにより複数個の除
去部９ａが形成されている。そして、その複数個の除去
部９ａの下のｐ形拡散領域７に複数個の第１導電形（ｎ
形）領域８が拡散などにより形成され、そのｎ形領域８
およびｐ形拡散領域７によりｐｎ接合が形成されて保護
ダイオードＤが設けられている。この保護ダイオードＤ
は、たとえば図１（ｂ）にｐ形拡散領域７部の平面図が
示されるように、ｐ形拡散領域７にｎ形領域８がリング
状に拡散されることによりリング状のｐ形層およびｎ形
層が交互に接合して形成されている。保護ダイオードＤ
の一端部のｎ形領域８に接続してゲート配線１１がＡｌ
などにより層間絶縁膜１０を介して設けられ、保護ダイ
オードＤの他端部のｎ形領域８に接続してソース配線１
２が同様に設けられている。ソース配線１２は、トラン
ジスタセルＴのソース領域３と接続するように設けられ
ている。
【００１４】従来ゲート電極パッドが形成される部分の
半導体層の表面側に、空乏層を外周側に延ばすためのウ
ェルとしてｐ形拡散領域７が設けられているが、本発明
では、このｐ形拡散領域７を利用して保護ダイオードＤ
が形成されている。しかも特別のマスクを形成しないで
ゲート電極パッド９をパターニングしてリング状の除去
部９ａを設け、その除去部からｎ形不純物を導入して拡
散することによりｐｎ接合が形成されている。そして、
たとえば一番内周のｎ形領域８にゲート配線１１が電気
的に接続されるように設けられ、たとえば一番外周のｎ
形領域８に接続されるようにソース配線１２が同様にＡ
ｌなどにより設けられている。その結果、ゲート・ソー
ス間に双方向の保護ダイオードＤが接続される。この保
護ダイオードＤは、その不純物濃度をある程度独自に調
整することができ、必要なツェナー降伏電圧を設定する
ことができ、所望の耐圧を有し、それ以上の電圧の静電
気などのサージに対しては、その保護ダイオードＤを介
して放電することができ、薄いゲート酸化膜を保護する
ことができる。
半導体層の表面側に、空乏層を外周側に延ばすためのウ
ェルとしてｐ形拡散領域７が設けられているが、本発明
では、このｐ形拡散領域７を利用して保護ダイオードＤ
が形成されている。しかも特別のマスクを形成しないで
ゲート電極パッド９をパターニングしてリング状の除去
部９ａを設け、その除去部からｎ形不純物を導入して拡
散することによりｐｎ接合が形成されている。そして、
たとえば一番内周のｎ形領域８にゲート配線１１が電気
的に接続されるように設けられ、たとえば一番外周のｎ
形領域８に接続されるようにソース配線１２が同様にＡ
ｌなどにより設けられている。その結果、ゲート・ソー
ス間に双方向の保護ダイオードＤが接続される。この保
護ダイオードＤは、その不純物濃度をある程度独自に調
整することができ、必要なツェナー降伏電圧を設定する
ことができ、所望の耐圧を有し、それ以上の電圧の静電
気などのサージに対しては、その保護ダイオードＤを介
して放電することができ、薄いゲート酸化膜を保護する
ことができる。
【００１５】なお、ゲート電極パッド９は、リング状の
除去部９ａが形成されているが、保護ダイオードとは関
係ないため、充分に不純物濃度をあげることができ、ゲ
ッタリング作用を充分に行わせることができる。また、
図１（ａ）では、ゲート電極パッド９上のゲート配線が
狭くかかれているが、この領域を広くしてワイヤボンデ
ィングできるようにすることができ、ゲート電極パッド
９がリング状になっていても電気的に絶縁されているた
め、何ら差し支えない。なお、ゲート配線１１とゲート
電極パッド９とが直接接続することができなくても、ゲ
ート配線のどこかでゲート電極と接続されればよく、ゲ
ート配線から延びるゲートフィンガー部分でゲート電極
と接続するようにしてもよい。
除去部９ａが形成されているが、保護ダイオードとは関
係ないため、充分に不純物濃度をあげることができ、ゲ
ッタリング作用を充分に行わせることができる。また、
図１（ａ）では、ゲート電極パッド９上のゲート配線が
狭くかかれているが、この領域を広くしてワイヤボンデ
ィングできるようにすることができ、ゲート電極パッド
９がリング状になっていても電気的に絶縁されているた
め、何ら差し支えない。なお、ゲート配線１１とゲート
電極パッド９とが直接接続することができなくても、ゲ
ート配線のどこかでゲート電極と接続されればよく、ゲ
ート配線から延びるゲートフィンガー部分でゲート電極
と接続するようにしてもよい。
【００１６】トランジスタのセル部Ｔは、図１（ａ）に
示されるように、ｎ+ 形半導体基板１ａ上にエピタキシ
ャル成長されたｎ- 形の半導体層１の表面側にｐ形ドー
パントが導入されてベース領域（ボディ領域）２がマト
リクス状に設けられ、そのベース領域２の外周部にｎ形
不純物が導入されてソース領域３が形成され、ソース領
域３とｎ- 形半導体層１とで挟まれるベース領域２の周
辺のチャネル領域４上にゲート酸化膜５を介してゲート
電極６が設けられることにより、形成されている。この
ベース領域５が、前述のようにマトリクス状に設けら
れ、トランジスタセルＴが並列に多数個形成されて、大
電流が得られる縦型ＭＯＳＦＥＴになっている。ゲート
電極６上にリンガラスなどからなる層間絶縁膜１０を設
けると共にコンタクト孔を開け、Ａｌなどを真空蒸着な
どにより設けることにより、ソース配線１２およびゲー
ト配線１１が形成される。また、半導体基板１ａの裏面
には、同様に蒸着による電極メタルなどにより図示しな
いドレイン電極が形成される。なお、ゲート配線１１
は、ゲート電極パッドＧから遠くなるトランジスタセル
Ｔのゲート電極を部分的に連結して抵抗を下げるためな
どのために設けられる。
示されるように、ｎ+ 形半導体基板１ａ上にエピタキシ
ャル成長されたｎ- 形の半導体層１の表面側にｐ形ドー
パントが導入されてベース領域（ボディ領域）２がマト
リクス状に設けられ、そのベース領域２の外周部にｎ形
不純物が導入されてソース領域３が形成され、ソース領
域３とｎ- 形半導体層１とで挟まれるベース領域２の周
辺のチャネル領域４上にゲート酸化膜５を介してゲート
電極６が設けられることにより、形成されている。この
ベース領域５が、前述のようにマトリクス状に設けら
れ、トランジスタセルＴが並列に多数個形成されて、大
電流が得られる縦型ＭＯＳＦＥＴになっている。ゲート
電極６上にリンガラスなどからなる層間絶縁膜１０を設
けると共にコンタクト孔を開け、Ａｌなどを真空蒸着な
どにより設けることにより、ソース配線１２およびゲー
ト配線１１が形成される。また、半導体基板１ａの裏面
には、同様に蒸着による電極メタルなどにより図示しな
いドレイン電極が形成される。なお、ゲート配線１１
は、ゲート電極パッドＧから遠くなるトランジスタセル
Ｔのゲート電極を部分的に連結して抵抗を下げるためな
どのために設けられる。
【００１７】つぎに、図２〜３を参照しながら図１に示
される半導体装置の製法を説明する。まず、図２（ａ）
に示されるように、たとえばｎ+ 形半導体基板１ａの表
面に比抵抗が０.１〜数十Ω・ｃｍ程度で、数μｍ〜数
十μｍ程度の厚さのエピタキシャル成長により形成され
るｎ形半導体層１の表面にマスクを形成してｐ形不純物
を導入し、トランジスタセルを構成するベース領域２お
よびゲート電極パッドの下のウェルを構成するｐ形拡散
領域７を同時に形成する。このベース領域２およびｐ形
拡散領域７の形成は、たとえば数千Å程度の酸化膜１５
を形成し、図示しないレジスト膜を設けてパターニング
をし、エッチングにより図２（ａ）に示されるようなマ
スク１５とし、さらに数百Å程度のスルーオキサイド膜
１６を形成し、たとえばボロン（Ｂ）などのｐ形ドーパ
ントをイオン注入によりドーピングし、熱処理をするこ
とにより形成される。
される半導体装置の製法を説明する。まず、図２（ａ）
に示されるように、たとえばｎ+ 形半導体基板１ａの表
面に比抵抗が０.１〜数十Ω・ｃｍ程度で、数μｍ〜数
十μｍ程度の厚さのエピタキシャル成長により形成され
るｎ形半導体層１の表面にマスクを形成してｐ形不純物
を導入し、トランジスタセルを構成するベース領域２お
よびゲート電極パッドの下のウェルを構成するｐ形拡散
領域７を同時に形成する。このベース領域２およびｐ形
拡散領域７の形成は、たとえば数千Å程度の酸化膜１５
を形成し、図示しないレジスト膜を設けてパターニング
をし、エッチングにより図２（ａ）に示されるようなマ
スク１５とし、さらに数百Å程度のスルーオキサイド膜
１６を形成し、たとえばボロン（Ｂ）などのｐ形ドーパ
ントをイオン注入によりドーピングし、熱処理をするこ
とにより形成される。
【００１８】つぎに、図２（ｂ）に示されるように、半
導体層１の表面にゲート酸化膜４を形成し、ポリシリコ
ン膜６ａをたとえばＣＶＤ法により成膜する。そして、
リンデポ処理（第１導電形不純物の導入）を行う。
導体層１の表面にゲート酸化膜４を形成し、ポリシリコ
ン膜６ａをたとえばＣＶＤ法により成膜する。そして、
リンデポ処理（第１導電形不純物の導入）を行う。
【００１９】ついで、図２（ｃ）に示されるように、ポ
リシリコン膜６ａをエッチングすることにより、トラン
ジスタセルのゲート電極６およびゲート電極パッド９を
形成すると共に、ゲート電極パッド９に保護ダイオード
形成のためのリング状溝９ａを形成する。ポリシリコン
膜６ａのパターニングは、たとえばポリシリコン膜６ａ
上の全面に図示しないレジスト膜を設け、ホトリソグラ
フィ工程によりパターニングをしてそのレジスト膜をマ
スクとして、エッチングすることにより形成することが
できる。
リシリコン膜６ａをエッチングすることにより、トラン
ジスタセルのゲート電極６およびゲート電極パッド９を
形成すると共に、ゲート電極パッド９に保護ダイオード
形成のためのリング状溝９ａを形成する。ポリシリコン
膜６ａのパターニングは、たとえばポリシリコン膜６ａ
上の全面に図示しないレジスト膜を設け、ホトリソグラ
フィ工程によりパターニングをしてそのレジスト膜をマ
スクとして、エッチングすることにより形成することが
できる。
【００２０】ついで、図２（ｄ）に示されるように、ゲ
ート電極６をマスクとしてｐ形不純物を導入してチャネ
ル領域形成用領域２ａを半導体層１の表面に形成する。
このチャネル領域形成用領域２ａの形成は、図２（ｄ）
に示されるように、ボロン（Ｂ）などのｐ形不純物をイ
オン注入などにより導入した後に、拡散を行うことによ
り形成することができる。
ート電極６をマスクとしてｐ形不純物を導入してチャネ
ル領域形成用領域２ａを半導体層１の表面に形成する。
このチャネル領域形成用領域２ａの形成は、図２（ｄ）
に示されるように、ボロン（Ｂ）などのｐ形不純物をイ
オン注入などにより導入した後に、拡散を行うことによ
り形成することができる。
【００２１】その後、図３（ｅ）に示されるように、ベ
ース領域２上にホトレジストなどにより前述と同様のフ
ォトリソグラフィ工程によりマスク１７を形成し、ｎ形
不純物を導入することにより、ベース領域２内にソース
領域３を設けてトランジスタセルＴを形成すると共に、
ｐ形領域７にｎ形領域８を形成して、保護ダイオードＤ
を形成する。このｎ形領域（ソース領域）も、リン
（Ｐ）などをイオン注入して熱処理をすることにより形
成することができる。
ース領域２上にホトレジストなどにより前述と同様のフ
ォトリソグラフィ工程によりマスク１７を形成し、ｎ形
不純物を導入することにより、ベース領域２内にソース
領域３を設けてトランジスタセルＴを形成すると共に、
ｐ形領域７にｎ形領域８を形成して、保護ダイオードＤ
を形成する。このｎ形領域（ソース領域）も、リン
（Ｐ）などをイオン注入して熱処理をすることにより形
成することができる。
【００２２】その後、図３（ｆ）に示されるように、全
面にたとえば常圧ＣＶＤ法により、ＰＳＧ膜を成膜した
後、コンタクト孔１０ａが設けられた層間絶縁膜１０を
形成する。このコンタクト孔１０ａの形成も、図示しな
いレジスト膜を設けてパターニングをし、エッチングす
ることにより形成することができる。その後、保護ダイ
オードＤの一端部（たとえば中心部）に接続されると共
にトランジスタセルＴのゲート電極６に接続されるよう
にゲート電極配線１１を、また、保護ダイオードＤの他
端部（たとえば外周側）に接続されると共に前記トラン
ジスタセルＴのソース領域３に接続されるようにソース
配線１２をそれぞれ形成することにより、図１（ａ）に
示される構造の保護ダイオード付きの縦型ＭＯＳＦＥＴ
が得られる。このゲート配線１１およびソース配線１２
は、たとえば全面にＡｌなどを真空蒸着法により成膜し
て、前述のようにレジスト膜を設けてパターニングする
ことにより形成することができる。
面にたとえば常圧ＣＶＤ法により、ＰＳＧ膜を成膜した
後、コンタクト孔１０ａが設けられた層間絶縁膜１０を
形成する。このコンタクト孔１０ａの形成も、図示しな
いレジスト膜を設けてパターニングをし、エッチングす
ることにより形成することができる。その後、保護ダイ
オードＤの一端部（たとえば中心部）に接続されると共
にトランジスタセルＴのゲート電極６に接続されるよう
にゲート電極配線１１を、また、保護ダイオードＤの他
端部（たとえば外周側）に接続されると共に前記トラン
ジスタセルＴのソース領域３に接続されるようにソース
配線１２をそれぞれ形成することにより、図１（ａ）に
示される構造の保護ダイオード付きの縦型ＭＯＳＦＥＴ
が得られる。このゲート配線１１およびソース配線１２
は、たとえば全面にＡｌなどを真空蒸着法により成膜し
て、前述のようにレジスト膜を設けてパターニングする
ことにより形成することができる。
【００２３】本発明によれば、ゲート電極パッドのポリ
シリコン膜を利用しながら、その電極パッドの下側に形
成される第２導電形領域内に保護ダイオードＤを形成し
ているため、ゲート電極パッドの不純物濃度を自由に制
御することができ、ゲート電極を充分に低抵抗にするこ
とができる。その結果、スイッチング速度を向上させる
ことができると共に、信頼性試験におけるゲート閾値電
圧の変動を抑えることができる（たとえばｎチャネルＭ
ＯＳＦＥＴでは、ｎ形ポリシリコンの濃度が薄いとＮａ
+ の可動イオンに対するゲッタリング効果が薄れて閾値
電圧の低下を招くという問題がある）。
シリコン膜を利用しながら、その電極パッドの下側に形
成される第２導電形領域内に保護ダイオードＤを形成し
ているため、ゲート電極パッドの不純物濃度を自由に制
御することができ、ゲート電極を充分に低抵抗にするこ
とができる。その結果、スイッチング速度を向上させる
ことができると共に、信頼性試験におけるゲート閾値電
圧の変動を抑えることができる（たとえばｎチャネルＭ
ＯＳＦＥＴでは、ｎ形ポリシリコンの濃度が薄いとＮａ
+ の可動イオンに対するゲッタリング効果が薄れて閾値
電圧の低下を招くという問題がある）。
【００２４】前述の例は、縦型ＭＯＳＦＥＴの例であっ
たが、この縦型ＭＯＳＦＥＴにさらにバイポーラトラン
ジスタが作り込まれる絶縁ゲート型バイポーラトランジ
スタ（ＩＧＢＴ）でも同様である。
たが、この縦型ＭＯＳＦＥＴにさらにバイポーラトラン
ジスタが作り込まれる絶縁ゲート型バイポーラトランジ
スタ（ＩＧＢＴ）でも同様である。
【００２５】
【発明の効果】本発明によれば、ゲート電極とするポリ
シリコン膜の不純物濃度が制限されることなく、充分に
低抵抗にすることができるため、スイッチング特性の向
上や信頼性試験におけるゲート閾値などの特性の安定性
を確保することができて、信頼性が向上する。
シリコン膜の不純物濃度が制限されることなく、充分に
低抵抗にすることができるため、スイッチング特性の向
上や信頼性試験におけるゲート閾値などの特性の安定性
を確保することができて、信頼性が向上する。
【００２６】さらに、保護ダイオードを形成するに当
り、特別の工程を追加する必要がなく、トランジスタセ
ルの製造工程と同時に形成することができるため、工数
増にならず、安価に保護ダイオード付きの半導体装置が
得られる。
り、特別の工程を追加する必要がなく、トランジスタセ
ルの製造工程と同時に形成することができるため、工数
増にならず、安価に保護ダイオード付きの半導体装置が
得られる。
【図１】本発明の半導体装置の一実施形態である縦型Ｍ
ＯＳＦＥＴの断面説明図および保護ダイオード部分の平
面説明図である。
ＯＳＦＥＴの断面説明図および保護ダイオード部分の平
面説明図である。
【図２】図１の縦型ＭＯＳＦＥＴの製造工程を示す断面
説明図である。
説明図である。
【図３】図１の縦型ＭＯＳＦＥＴの製造工程を示す断面
説明図である。
説明図である。
【図４】従来の保護ダイオードが設けられた縦型ＭＯＳ
ＦＥＴの断面および平面の説明図である。
ＦＥＴの断面および平面の説明図である。
【図５】図４の保護ダイオードが設けられた電極パッド
の説明図である。
の説明図である。
１ ｎ形半導体層 ２ ベース領域 ３ ソース領域 ６ ゲート電極 ７ ｐ形拡散領域 ８ ｎ形領域 ９ ゲート電極パッド Ｄ 保護ダイオード Ｔ トランジスタセル
Claims (2)
- 【請求項１】 第１導電形の半導体層と、該半導体層の
表面に第２導電形のベース領域が複数個設けられ、該第
２導電形ベース領域内に第１導電形拡散領域が形成され
ることにより形成される複数個のトランジスタセルと、
前記第１導電形の半導体層の表面に前記ベース領域とは
別に形成される第２導電形拡散領域と、該第２導電形拡
散領域上に絶縁膜を介して前記セルのゲート電極と同じ
材料で設けられるゲート電極パッドと、該ゲート電極パ
ッドがリング状に除去されることにより形成される複数
個の除去部と、該複数個の除去部の下の前記第２導電形
拡散領域に形成される複数個の第１導電形領域と、該第
１導電形領域および前記第２導電形拡散領域とにより形
成される保護ダイオードと、該保護ダイオードの一端部
の前記第１導電形領域に接続して設けられるゲート配線
と、前記保護ダイオードの他端部の前記第１導電形領域
に接続して設けられるソース配線とからなる半導体装
置。 - 【請求項２】 （ａ）第１導電形半導体層の表面にマス
クを形成して第２導電形不純物を導入し、トランジスタ
セルを構成するベース領域およびゲート電極パッドの下
のウェルを構成する第２導電形拡散領域を同時に形成
し、（ｂ）前記半導体層の表面にゲート酸化膜を形成し
た後ポリシリコン膜を成膜して第１導電形不純物を導入
し、（ｃ）前記ポリシリコン膜をエッチングすることに
より、前記トランジスタセルのゲート電極およびゲート
電極パッド部を形成すると共に、該ゲート電極パッド部
に保護ダイオード形成のためのリング状溝を形成し、
（ｄ）前記ゲート電極をマスクとして第２導電形不純物
を導入してチャネル領域形成用領域を前記半導体層の表
面に形成し、（ｅ）前記ベース領域上にマスクを形成
し、第１導電形不純物を導入することにより、前記ベー
ス領域内にソース領域を設けてトランジスタセルを形成
すると共に、前記第２導電形拡散領域に保護ダイオード
を形成し、（ｆ）全面に絶縁膜を形成した後コンタクト
孔を設け、前記保護ダイオードの一端部に接続されると
共に前記トランジスタセルのゲート電極に接続されるよ
うにゲート電極配線を、前記保護ダイオードの他端部に
接続されると共に前記トランジスタセルのソースに接続
されるようにソース配線をそれぞれ形成することを特徴
とする半導体装置の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10327599A JP3869581B2 (ja) | 1999-04-09 | 1999-04-09 | 半導体装置およびその製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10327599A JP3869581B2 (ja) | 1999-04-09 | 1999-04-09 | 半導体装置およびその製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000294779A true JP2000294779A (ja) | 2000-10-20 |
| JP3869581B2 JP3869581B2 (ja) | 2007-01-17 |
Family
ID=14349829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10327599A Expired - Fee Related JP3869581B2 (ja) | 1999-04-09 | 1999-04-09 | 半導体装置およびその製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3869581B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012036165A1 (ja) * | 2010-09-15 | 2012-03-22 | ローム株式会社 | 半導体素子 |
| CN110890419A (zh) * | 2018-09-10 | 2020-03-17 | 株式会社东芝 | 半导体装置 |
| CN112820776A (zh) * | 2021-02-04 | 2021-05-18 | 捷捷微电(无锡)科技有限公司 | 一种提高防静电能力的mosfet器件及制造方法 |
-
1999
- 1999-04-09 JP JP10327599A patent/JP3869581B2/ja not_active Expired - Fee Related
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012036165A1 (ja) * | 2010-09-15 | 2012-03-22 | ローム株式会社 | 半導体素子 |
| JP2012064727A (ja) * | 2010-09-15 | 2012-03-29 | Rohm Co Ltd | 半導体素子 |
| US9142542B2 (en) | 2010-09-15 | 2015-09-22 | Rohm Co., Ltd. | Semiconductor device with protective diode |
| CN110890419A (zh) * | 2018-09-10 | 2020-03-17 | 株式会社东芝 | 半导体装置 |
| JP2020043200A (ja) * | 2018-09-10 | 2020-03-19 | 株式会社東芝 | 半導体装置 |
| US10600777B1 (en) | 2018-09-10 | 2020-03-24 | Kabushiki Kaisha Toshiba | Semiconductor device |
| JP7055534B2 (ja) | 2018-09-10 | 2022-04-18 | 株式会社東芝 | 半導体装置の製造方法 |
| CN110890419B (zh) * | 2018-09-10 | 2024-02-02 | 株式会社东芝 | 半导体装置的制造方法 |
| CN112820776A (zh) * | 2021-02-04 | 2021-05-18 | 捷捷微电(无锡)科技有限公司 | 一种提高防静电能力的mosfet器件及制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3869581B2 (ja) | 2007-01-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3717195B2 (ja) | 電力用ｍｏｓｆｅｔ及びその製造方法 | |
| CN110610981B (zh) | 功率半导体器件及其形成方法 | |
| JP2585331B2 (ja) | 高耐圧プレーナ素子 | |
| JP2001326354A (ja) | 半導体装置 | |
| JPH0427712B2 (ja) | ||
| US5940721A (en) | Termination structure for semiconductor devices and process for manufacture thereof | |
| US20160126100A1 (en) | Semiconductor device with equipotential ring contact at curved portion of equipotential ring electrode and method of manufacturing the same | |
| US6703665B1 (en) | Transistor | |
| JP3869580B2 (ja) | 半導体装置 | |
| JP3354127B2 (ja) | 高電圧素子及びその製造方法 | |
| US20010023957A1 (en) | Trench-gate semiconductor devices | |
| US6451645B1 (en) | Method for manufacturing semiconductor device with power semiconductor element and diode | |
| JP2000294770A (ja) | 半導体装置 | |
| JP3099917B2 (ja) | 電界効果トランジスタ | |
| JP3869581B2 (ja) | 半導体装置およびその製法 | |
| JPH08195443A (ja) | 半導体装置及びその製造方法 | |
| JPH10294475A (ja) | 半導体装置とその製造方法 | |
| JP3904725B2 (ja) | 半導体装置及びその製造方法 | |
| JPH0974187A (ja) | 高耐圧横型半導体装置 | |
| JPH10335630A (ja) | 半導体装置及びその製造方法 | |
| JP2004228553A (ja) | 絶縁ゲート型半導体素子及びその製造方法 | |
| JPH11145155A (ja) | 半絶縁ポリシリコン（ｓｉｐｏｓ）膜を用いた電力半導体装置の製造方法 | |
| US6180981B1 (en) | Termination structure for semiconductor devices and process for manufacture thereof | |
| JP3031282B2 (ja) | 半導体装置 | |
| JPH0282534A (ja) | 縦型ｍｏｓｆｅｔ及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040227 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060911 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061003 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061013 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101020 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111020 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121020 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121020 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131020 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |