JP2000294770A - 半導体装置 - Google Patents
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
- H10D30/665—Vertical DMOS [VDMOS] FETs having edge termination structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
- H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
- H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]
- H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 Ｌ負荷などに伴い瞬時に逆方向のサージが加
わっても、トランジスタセルを破壊させないで、その破
壊耐量を向上させるＭＯＳＦＥＴを提供する。 【解決手段】 ドレイン領域とされるｎ- 形半導体層１
の表面にｐ形のボディ領域２が複数個設けられ、その複
数個のそれぞれのボディ領域２の周辺にｎ形不純物が導
入されてソース領域３が形成され、その表面にゲート酸
化膜５を介してゲート電極６が設けられることにより複
数個のトランジスタセルＴが形成されている。トランジ
スタセルＴのソース領域３およびボディ領域２に接続し
てソース電極１２が設けられている。また、半導体層１
の表面には、ボディ領域２とは別に少なくとも２個のｐ
形拡散領域７、８が形成されており、ｐ形拡散領域７に
もソース電極１２が接続されており、ボディ領域２同士
の間隔ａよりもｐ形拡散領域７、８同士の間隔ｄが広く
なるようにｐ形拡散領域が形成されている。
わっても、トランジスタセルを破壊させないで、その破
壊耐量を向上させるＭＯＳＦＥＴを提供する。 【解決手段】 ドレイン領域とされるｎ- 形半導体層１
の表面にｐ形のボディ領域２が複数個設けられ、その複
数個のそれぞれのボディ領域２の周辺にｎ形不純物が導
入されてソース領域３が形成され、その表面にゲート酸
化膜５を介してゲート電極６が設けられることにより複
数個のトランジスタセルＴが形成されている。トランジ
スタセルＴのソース領域３およびボディ領域２に接続し
てソース電極１２が設けられている。また、半導体層１
の表面には、ボディ領域２とは別に少なくとも２個のｐ
形拡散領域７、８が形成されており、ｐ形拡散領域７に
もソース電極１２が接続されており、ボディ領域２同士
の間隔ａよりもｐ形拡散領域７、８同士の間隔ｄが広く
なるようにｐ形拡散領域が形成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、コイルなどが負荷
に接続される（Ｌ負荷）ＭＯＳＦＥＴや絶縁ゲート型バ
イポーラトランジスタ（ＩＧＢＴ）などのドレイン・ソ
ース間のＬ負荷耐量を向上させたＭＯＳＦＥＴを有する
半導体装置に関する。さらに詳しくは、Ｌ負荷によりス
イッチング時などに大きなサージがドレイン・ソース間
に加わっても、トランジスタセルの破壊を防止しその耐
量を向上させることができる半導体装置に関する。
に接続される（Ｌ負荷）ＭＯＳＦＥＴや絶縁ゲート型バ
イポーラトランジスタ（ＩＧＢＴ）などのドレイン・ソ
ース間のＬ負荷耐量を向上させたＭＯＳＦＥＴを有する
半導体装置に関する。さらに詳しくは、Ｌ負荷によりス
イッチング時などに大きなサージがドレイン・ソース間
に加わっても、トランジスタセルの破壊を防止しその耐
量を向上させることができる半導体装置に関する。
【０００２】
【従来の技術】従来、たとえば縦型ＭＯＳＦＥＴは、ス
イッチングスピードが速く、大出力のスイッチングデバ
イスとして用いられている。この縦型ＭＯＳＦＥＴは、
たとえば図４に一部の断面説明図が示されるように、ｎ
+ 形の半導体基板２１ａ上に、ドレイン領域とするｎ-
形の半導体層（エピタキシャル成長層）２１がエピタキ
シャル成長され、その表面側にｐ形不純物を拡散するこ
とによりｐ形のボディ領域２２が形成され、そのボディ
領域（ベース領域）２２の表面側にｎ+ 形のソース領域
２３が形成されている。ボディ領域２２の端部およびそ
の外側の半導体層２１の表面側にゲート酸化膜２４を介
してゲート電極２５が設けられている。そして、層間絶
縁膜２６を介してソース領域２３と接続するようにＡｌ
などによりソース電極２７が形成され、半導体基板２１
ａの裏面に図示しないドレイン電極が形成されることに
より、ＦＥＴ部（トランジスタセル領域）２０が形成さ
れている。
イッチングスピードが速く、大出力のスイッチングデバ
イスとして用いられている。この縦型ＭＯＳＦＥＴは、
たとえば図４に一部の断面説明図が示されるように、ｎ
+ 形の半導体基板２１ａ上に、ドレイン領域とするｎ-
形の半導体層（エピタキシャル成長層）２１がエピタキ
シャル成長され、その表面側にｐ形不純物を拡散するこ
とによりｐ形のボディ領域２２が形成され、そのボディ
領域（ベース領域）２２の表面側にｎ+ 形のソース領域
２３が形成されている。ボディ領域２２の端部およびそ
の外側の半導体層２１の表面側にゲート酸化膜２４を介
してゲート電極２５が設けられている。そして、層間絶
縁膜２６を介してソース領域２３と接続するようにＡｌ
などによりソース電極２７が形成され、半導体基板２１
ａの裏面に図示しないドレイン電極が形成されることに
より、ＦＥＴ部（トランジスタセル領域）２０が形成さ
れている。
【０００３】また、セル領域の隣には、半導体層２１の
表面に形成されたｐウェル３１上に絶縁膜３２を介して
ゲート電極パッド３３が形成され、そのゲート電極パッ
ド３３と接続してゲート配線３５が設けられている。ｐ
ウェル３１は、トランジスタセルのボディ領域２２と半
導体層２１との間に形成される空乏層が延びるようにし
て、ドレイン・ソース間の耐圧を高くするため設けられ
ている。このボディ領域２２がマトリクス状に形成され
ることにより、トランジスタセルが沢山形成され、各セ
ルの電流の合計がドレイン電流となり、大電流に対応す
るパワーＭＯＳＦＥＴが形成されている。
表面に形成されたｐウェル３１上に絶縁膜３２を介して
ゲート電極パッド３３が形成され、そのゲート電極パッ
ド３３と接続してゲート配線３５が設けられている。ｐ
ウェル３１は、トランジスタセルのボディ領域２２と半
導体層２１との間に形成される空乏層が延びるようにし
て、ドレイン・ソース間の耐圧を高くするため設けられ
ている。このボディ領域２２がマトリクス状に形成され
ることにより、トランジスタセルが沢山形成され、各セ
ルの電流の合計がドレイン電流となり、大電流に対応す
るパワーＭＯＳＦＥＴが形成されている。
【０００４】この構造のパワーＭＯＳＦＥＴでは、ボデ
ィ領域２２やｐウェル３１のｐ形領域の間隔ａがある程
度以上になると、図５に示されるように、間隔ａが広く
なるほどブレークダウンしやすくなり、ドレイン・ソー
ス間の耐圧が低下するることが知られている。そのた
め、たとえば６００Ｖ程度のドレイン・ソース間の耐圧
を保証する場合は、６７０Ｖ程度の耐圧が得られるよう
な間隔ａに設定され、全てのｐ形領域（ボディ領域２
２）の間隔ａが同じになるように形成されている。この
耐圧の低下の割合は、トランジスタセルの形状や不純物
濃度、所望の耐圧などにより変るが、たとえばボディ領
域２２の大きさが１５μｍ角で、耐圧が６００Ｖ程度の
トランジスタセルで、間隔が０.２５μｍ広くなると耐
圧が１０Ｖ程度低下する。
ィ領域２２やｐウェル３１のｐ形領域の間隔ａがある程
度以上になると、図５に示されるように、間隔ａが広く
なるほどブレークダウンしやすくなり、ドレイン・ソー
ス間の耐圧が低下するることが知られている。そのた
め、たとえば６００Ｖ程度のドレイン・ソース間の耐圧
を保証する場合は、６７０Ｖ程度の耐圧が得られるよう
な間隔ａに設定され、全てのｐ形領域（ボディ領域２
２）の間隔ａが同じになるように形成されている。この
耐圧の低下の割合は、トランジスタセルの形状や不純物
濃度、所望の耐圧などにより変るが、たとえばボディ領
域２２の大きさが１５μｍ角で、耐圧が６００Ｖ程度の
トランジスタセルで、間隔が０.２５μｍ広くなると耐
圧が１０Ｖ程度低下する。
【０００５】
【発明が解決しようとする課題】従来のこの種の半導体
装置では、通常の状態ではこの程度の耐圧があれば問題
ないが、コイルなどが負荷に接続されているＬ負荷の場
合、スイッチング時に瞬時に逆方向の大電流が流れてト
ランジスタセルが破壊するという問題がある。このトラ
ンジスタセルの破壊が、とくにｐウェルの近くのセルで
破壊する傾向が大きいため、従来はゲート電極パッドま
たはゲートフィンガーが設けられるｐウェルの近傍にト
ランジスタセルを作らない方法や、ｎ形のソース領域２
３中に濃いｐ形拡散領域を２重に構成して高破壊耐量に
する方法などが採られているが、Ｌ負荷による破壊を充
分に防止することができていない。
装置では、通常の状態ではこの程度の耐圧があれば問題
ないが、コイルなどが負荷に接続されているＬ負荷の場
合、スイッチング時に瞬時に逆方向の大電流が流れてト
ランジスタセルが破壊するという問題がある。このトラ
ンジスタセルの破壊が、とくにｐウェルの近くのセルで
破壊する傾向が大きいため、従来はゲート電極パッドま
たはゲートフィンガーが設けられるｐウェルの近傍にト
ランジスタセルを作らない方法や、ｎ形のソース領域２
３中に濃いｐ形拡散領域を２重に構成して高破壊耐量に
する方法などが採られているが、Ｌ負荷による破壊を充
分に防止することができていない。
【０００６】また、セルのトレンチ化などによるオン抵
抗の低減技術を用いる場合、チップ面積の縮小が可能と
なるが、逆にＬ負荷などに対する耐量の減少を余儀なく
されるという問題がある。
抗の低減技術を用いる場合、チップ面積の縮小が可能と
なるが、逆にＬ負荷などに対する耐量の減少を余儀なく
されるという問題がある。
【０００７】本発明は、このような問題を解決するため
になされたもので、Ｌ負荷などに伴い瞬時に逆方向のサ
ージが加わっても、部分的にブレークダウンする部分を
形成することによりそのサージを吸収し、トランジスタ
セルを破壊させないで、その破壊耐量を向上させること
ができる半導体装置を提供することにある。
になされたもので、Ｌ負荷などに伴い瞬時に逆方向のサ
ージが加わっても、部分的にブレークダウンする部分を
形成することによりそのサージを吸収し、トランジスタ
セルを破壊させないで、その破壊耐量を向上させること
ができる半導体装置を提供することにある。
【０００８】
【課題を解決するための手段】本発明の半導体装置は、
（ａ）ドレイン領域とされる第１導電形の半導体層と、
（ｂ）該半導体層の表面に第２導電形のボディ領域が複
数個設けられ、該複数個のそれぞれのボディ領域の周辺
に第１導電形不純物が導入されてソース領域とされ、該
ソース領域と前記半導体層との間に挟まれる前記ボディ
領域の表面にゲート酸化膜を介して設けられるゲート電
極により形成される複数個のトランジスタセルと、
（ｃ）前記第１導電形の半導体層の表面に前記ボディ領
域とは別に形成される少なくとも２個の第２導電形拡散
領域と、（ｄ）前記トランジスタセルのソース領域およ
びボディ領域に接続して設けられるソース電極とからな
り、前記第２導電形拡散領域に前記ソース電極が接続さ
れ、かつ、前記トランジスタセルのボディ領域同士の間
隔より前記第２導電形拡散領域同士の間隔が広くなるよ
うに前記第２導電形拡散領域が形成されている。
（ａ）ドレイン領域とされる第１導電形の半導体層と、
（ｂ）該半導体層の表面に第２導電形のボディ領域が複
数個設けられ、該複数個のそれぞれのボディ領域の周辺
に第１導電形不純物が導入されてソース領域とされ、該
ソース領域と前記半導体層との間に挟まれる前記ボディ
領域の表面にゲート酸化膜を介して設けられるゲート電
極により形成される複数個のトランジスタセルと、
（ｃ）前記第１導電形の半導体層の表面に前記ボディ領
域とは別に形成される少なくとも２個の第２導電形拡散
領域と、（ｄ）前記トランジスタセルのソース領域およ
びボディ領域に接続して設けられるソース電極とからな
り、前記第２導電形拡散領域に前記ソース電極が接続さ
れ、かつ、前記トランジスタセルのボディ領域同士の間
隔より前記第２導電形拡散領域同士の間隔が広くなるよ
うに前記第２導電形拡散領域が形成されている。
【０００９】この構造にすることにより、ドレイン・ソ
ース間にＬ負荷に伴う逆方向のサージなどが加わった場
合に、ボディ領域または第２導電形拡散領域の間隔の広
いところが耐圧が弱くなるため、トランジスタセルでは
ない第２導電形拡散領域の間にサージのアバランシェブ
レークダウン電流が流れる。この第２導電形領域には第
１導電形の拡散領域（ソース領域）が形成されていない
ため、寄生のバイポーラトランジスタができない。その
ため、増幅されて大電流になることもなく、単なるアバ
ランシェブレークダウン電流のみですみ、ｐｎ接合部が
破壊することがない。
ース間にＬ負荷に伴う逆方向のサージなどが加わった場
合に、ボディ領域または第２導電形拡散領域の間隔の広
いところが耐圧が弱くなるため、トランジスタセルでは
ない第２導電形拡散領域の間にサージのアバランシェブ
レークダウン電流が流れる。この第２導電形領域には第
１導電形の拡散領域（ソース領域）が形成されていない
ため、寄生のバイポーラトランジスタができない。その
ため、増幅されて大電流になることもなく、単なるアバ
ランシェブレークダウン電流のみですみ、ｐｎ接合部が
破壊することがない。
【００１０】前記第２導電形拡散領域が、ゲート電極パ
ッドおよび／またはゲートフィンガーが設けられる場所
の近傍の前記半導体層の表面に設けられることにより、
従来のトランジスタセルの領域に殆ど影響を与えること
なく、また、従来のゲート電極パッドやゲートフィンガ
ーの下のｐウェルを利用して、ブレークダウンさせる部
分を設けることができるため好ましい。
ッドおよび／またはゲートフィンガーが設けられる場所
の近傍の前記半導体層の表面に設けられることにより、
従来のトランジスタセルの領域に殆ど影響を与えること
なく、また、従来のゲート電極パッドやゲートフィンガ
ーの下のｐウェルを利用して、ブレークダウンさせる部
分を設けることができるため好ましい。
【００１１】前記第２導電形拡散領域には、前記トラン
ジスタセルのソース領域に相当する領域が形成されず、
かつ、該第２導電形拡散領域の表面には前記トランジス
タセルのゲート電極に相当する導電膜がゲート酸化膜を
介して設けられることが、特別のマスクを必要とするこ
となく、第２導電形拡散領域の間隔を精度よく制御する
ことができる。
ジスタセルのソース領域に相当する領域が形成されず、
かつ、該第２導電形拡散領域の表面には前記トランジス
タセルのゲート電極に相当する導電膜がゲート酸化膜を
介して設けられることが、特別のマスクを必要とするこ
となく、第２導電形拡散領域の間隔を精度よく制御する
ことができる。
【００１２】前記第２導電形拡散領域の間隔が前記トラ
ンジスタセルのボディ領域の間隔より広くする程度が、
３μｍ以下であれば、通常の必要とされる耐圧をさほど
下げることなく、確実に第２導電形拡散領域の間でブレ
ークダウンさせることができる。
ンジスタセルのボディ領域の間隔より広くする程度が、
３μｍ以下であれば、通常の必要とされる耐圧をさほど
下げることなく、確実に第２導電形拡散領域の間でブレ
ークダウンさせることができる。
【００１３】
【発明の実施の形態】つぎに、図面を参照しながら本発
明の半導体装置について説明をする。
明の半導体装置について説明をする。
【００１４】本発明による半導体装置は、図１にその一
実施形態の縦型ＭＯＳＦＥＴの一部の断面説明図が示さ
れるように、ドレイン領域とされる第１導電形（たとえ
ばｎ - 形）の半導体層１の表面に第２導電形（ｐ形）の
ボディ領域２が複数個設けられ、その複数個のそれぞれ
のボディ領域２の周辺に第１導電形（ｎ形）不純物が導
入されてソース領域３が形成され、そのソース領域３と
半導体層１との間に挟まれるボディ領域２の表面にゲー
ト酸化膜５を介してゲート電極６が設けられることによ
り複数個のトランジスタセルＴが形成されている。そし
て、トランジスタセルＴのソース領域３およびボディ領
域２に接続してソース電極１２が設けられている。ま
た、トランジスタセルＴの領域とは異なる半導体層１の
表面には、ボディ領域２とは別に少なくとも２個の第２
導電形（ｐ形）拡散領域７、８が形成されており、第２
導電形（ｐ形）拡散領域７、８にも前述のソース電極１
２が接続されており、かつ、トランジスタセルＴのボデ
ィ領域２同士の間隔ａよりも第２導電形（ｐ形）拡散領
域７、８同士の間隔ｄが広くなるように第２導電形（ｐ
形）拡散領域７、８が形成されていることに特徴があ
る。
実施形態の縦型ＭＯＳＦＥＴの一部の断面説明図が示さ
れるように、ドレイン領域とされる第１導電形（たとえ
ばｎ - 形）の半導体層１の表面に第２導電形（ｐ形）の
ボディ領域２が複数個設けられ、その複数個のそれぞれ
のボディ領域２の周辺に第１導電形（ｎ形）不純物が導
入されてソース領域３が形成され、そのソース領域３と
半導体層１との間に挟まれるボディ領域２の表面にゲー
ト酸化膜５を介してゲート電極６が設けられることによ
り複数個のトランジスタセルＴが形成されている。そし
て、トランジスタセルＴのソース領域３およびボディ領
域２に接続してソース電極１２が設けられている。ま
た、トランジスタセルＴの領域とは異なる半導体層１の
表面には、ボディ領域２とは別に少なくとも２個の第２
導電形（ｐ形）拡散領域７、８が形成されており、第２
導電形（ｐ形）拡散領域７、８にも前述のソース電極１
２が接続されており、かつ、トランジスタセルＴのボデ
ィ領域２同士の間隔ａよりも第２導電形（ｐ形）拡散領
域７、８同士の間隔ｄが広くなるように第２導電形（ｐ
形）拡散領域７、８が形成されていることに特徴があ
る。
【００１５】トランジスタセルＴ部は、図１に示される
ように、ｎ+ 形半導体基板１ａ上にエピタキシャル成長
されたｎ- 形の半導体層１の表面側に形成されている。
すなわち、ｎ- 形の半導体層１の表面側にｐ形ドーパン
トが導入されてボディ領域２がマトリクス状に設けられ
ている。このボディ領域２は、一旦ｐ形不純物が拡散さ
れた後に、ゲート電極６をマスクとしてさらにその周囲
にチャネル領域４形成用の第２拡散領域２ａが形成され
ているため、図１に示されるように段付き構造に形成さ
れている。そして、そのボディ領域２の外周部にｎ形不
純物が導入されてソース領域３が形成され、ソース領域
３とｎ- 形半導体層１とで挟まれるボディ領域２の周辺
のチャネル領域４上にゲート酸化膜５を介してゲート電
極６が設けられることにより、トランジスタセルＴ部が
形成されている。ボディ領域２は、その一辺が、たとえ
ば１５μｍ程度で、その間隔ａは半導体層１の比抵抗と
耐圧により定まるが、たとえば５μｍ程度に形成され
る。このボディ領域２は、図３に平面の説明図が示され
るようにマトリクス状に設けられ、トランジスタセルＴ
が並列に多数個形成されて、大電流が得られる縦型ＭＯ
ＳＦＥＴになっている。ゲート電極６上には、リンガラ
スなどからなる層間絶縁膜１０が設けられると共にコン
タクト孔が開けられ、Ａｌなどを真空蒸着などにより設
けることにより、各トランジスタセルＴのソース領域３
およびボディ領域２と接続されるようにソース配線１２
が形成されている。
ように、ｎ+ 形半導体基板１ａ上にエピタキシャル成長
されたｎ- 形の半導体層１の表面側に形成されている。
すなわち、ｎ- 形の半導体層１の表面側にｐ形ドーパン
トが導入されてボディ領域２がマトリクス状に設けられ
ている。このボディ領域２は、一旦ｐ形不純物が拡散さ
れた後に、ゲート電極６をマスクとしてさらにその周囲
にチャネル領域４形成用の第２拡散領域２ａが形成され
ているため、図１に示されるように段付き構造に形成さ
れている。そして、そのボディ領域２の外周部にｎ形不
純物が導入されてソース領域３が形成され、ソース領域
３とｎ- 形半導体層１とで挟まれるボディ領域２の周辺
のチャネル領域４上にゲート酸化膜５を介してゲート電
極６が設けられることにより、トランジスタセルＴ部が
形成されている。ボディ領域２は、その一辺が、たとえ
ば１５μｍ程度で、その間隔ａは半導体層１の比抵抗と
耐圧により定まるが、たとえば５μｍ程度に形成され
る。このボディ領域２は、図３に平面の説明図が示され
るようにマトリクス状に設けられ、トランジスタセルＴ
が並列に多数個形成されて、大電流が得られる縦型ＭＯ
ＳＦＥＴになっている。ゲート電極６上には、リンガラ
スなどからなる層間絶縁膜１０が設けられると共にコン
タクト孔が開けられ、Ａｌなどを真空蒸着などにより設
けることにより、各トランジスタセルＴのソース領域３
およびボディ領域２と接続されるようにソース配線１２
が形成されている。
【００１６】トランジスタセルＴ部の隣には、従来の縦
型ＭＯＳＦＥＴと同様にゲート電極パッド９（図３の
Ｇ）がゲート電極６と同じ材料であるポリシリコン膜に
より絶縁膜５を介して形成されている。このゲート電極
パッド９の下側の半導体層１の表面には、前述のように
トランジスタセルＴの領域の空乏層を安定にするため、
ｐ形拡散領域（ｐウェル）８が形成されている。図１に
示される例では、後述するボディ領域２とは別のｐ形拡
散領域の１つとして、このｐウェル８を利用しているた
め、このｐウェル８にソース配線１２が接続されてい
る。そして、前述のソース配線１２と同様にＡｌの真空
蒸着などにより、層間絶縁膜１０を介してゲート配線１
１が設けられている。なお、ゲート配線１１は、図３に
一例の平面のレイアウトの説明図が示されるように、ゲ
ート電極パッドＧから遠くのセルへのポリシリコン膜に
よる抵抗の増大を緩和するため、遠くのトランジスタセ
ルＴのゲート電極を部分的に連結して抵抗を下げるゲー
トフィンガーＧＦがＡｌ配線により形成されている。こ
のゲートフィンガーＧＦの下も、ゲート電極パッド９の
下と同様にｐ形拡散領域が形成されている。また、半導
体基板１ａの裏面には、同様に電極メタルなどの真空蒸
着などにより図示しないドレイン電極が形成されてい
る。
型ＭＯＳＦＥＴと同様にゲート電極パッド９（図３の
Ｇ）がゲート電極６と同じ材料であるポリシリコン膜に
より絶縁膜５を介して形成されている。このゲート電極
パッド９の下側の半導体層１の表面には、前述のように
トランジスタセルＴの領域の空乏層を安定にするため、
ｐ形拡散領域（ｐウェル）８が形成されている。図１に
示される例では、後述するボディ領域２とは別のｐ形拡
散領域の１つとして、このｐウェル８を利用しているた
め、このｐウェル８にソース配線１２が接続されてい
る。そして、前述のソース配線１２と同様にＡｌの真空
蒸着などにより、層間絶縁膜１０を介してゲート配線１
１が設けられている。なお、ゲート配線１１は、図３に
一例の平面のレイアウトの説明図が示されるように、ゲ
ート電極パッドＧから遠くのセルへのポリシリコン膜に
よる抵抗の増大を緩和するため、遠くのトランジスタセ
ルＴのゲート電極を部分的に連結して抵抗を下げるゲー
トフィンガーＧＦがＡｌ配線により形成されている。こ
のゲートフィンガーＧＦの下も、ゲート電極パッド９の
下と同様にｐ形拡散領域が形成されている。また、半導
体基板１ａの裏面には、同様に電極メタルなどの真空蒸
着などにより図示しないドレイン電極が形成されてい
る。
【００１７】本発明では、これらの他に、トランジスタ
セルＴを形成しないｐ形拡散領域７が、トランジスタセ
ルＴの領域とｐウェル８との間に形成されている。この
ｐ形拡散領域は少なくとも２個形成されるが、図１に示
される例では、ゲート電極パッド９の下側に形成される
ｐ形拡散領域（ｐウェル）８をそのうちの１個として利
用しているため、新たなｐ形拡散領域７としては１個の
みが示されている。すなわち、このｐ形拡散領域７、８
は、トランジスタセルＴを構成するボディ領域２のよう
に、さらにその外周部にｎ形不純物が拡散されない構
造、すなわちソース領域３が形成されない状態で設けら
れている。また、このｐ形拡散領域７、８の間隔ｄは、
トランジスタセルＴを構成するボディ領域２の間隔ａよ
り大きくなるようにｐ形拡散領域７、８が形成されてい
る。しかし、他のゲート電極６や第２拡散領域７ａ（ポ
リシリコン膜（ゲート電極）６をマスクとしてｐ形不純
物が導入される領域）の形成、ソース配線１２との接続
などは、トランジスタセルＴの部分と同様に形成されて
いる。このｐ形領域７がボディ領域２と同様に形成され
ることにより、特別の工程を設けなくてもトランジスタ
セルＴの形成と同じ工程で形成することができると共
に、第２拡散領域７ａも形成することにより、ｐ形拡散
領域７、８の間隔ｄをゲート電極６とするポリシリコン
膜のパターニングの寸法により制御することができるた
め、ｐ形拡散領域７、８の間隔ｄを精度よく設定するこ
とができる。
セルＴを形成しないｐ形拡散領域７が、トランジスタセ
ルＴの領域とｐウェル８との間に形成されている。この
ｐ形拡散領域は少なくとも２個形成されるが、図１に示
される例では、ゲート電極パッド９の下側に形成される
ｐ形拡散領域（ｐウェル）８をそのうちの１個として利
用しているため、新たなｐ形拡散領域７としては１個の
みが示されている。すなわち、このｐ形拡散領域７、８
は、トランジスタセルＴを構成するボディ領域２のよう
に、さらにその外周部にｎ形不純物が拡散されない構
造、すなわちソース領域３が形成されない状態で設けら
れている。また、このｐ形拡散領域７、８の間隔ｄは、
トランジスタセルＴを構成するボディ領域２の間隔ａよ
り大きくなるようにｐ形拡散領域７、８が形成されてい
る。しかし、他のゲート電極６や第２拡散領域７ａ（ポ
リシリコン膜（ゲート電極）６をマスクとしてｐ形不純
物が導入される領域）の形成、ソース配線１２との接続
などは、トランジスタセルＴの部分と同様に形成されて
いる。このｐ形領域７がボディ領域２と同様に形成され
ることにより、特別の工程を設けなくてもトランジスタ
セルＴの形成と同じ工程で形成することができると共
に、第２拡散領域７ａも形成することにより、ｐ形拡散
領域７、８の間隔ｄをゲート電極６とするポリシリコン
膜のパターニングの寸法により制御することができるた
め、ｐ形拡散領域７、８の間隔ｄを精度よく設定するこ
とができる。
【００１８】ｐ形拡散領域７、８の間隔ｄは、前述のよ
うに、トランジスタセルのボディ領域２の間隔ａより大
きく形成されるが、あまり大きくすると、前述のように
その間隔が広がるにつれてドレイン・ソース間の耐圧が
弱くなるため、Ｌ負荷に拘らず耐圧が低下することにな
る。そのため、ボディ領域２の間隔ａより若干大きくな
る程度に形成することが好ましい。製品による構造や不
純物濃度などにより所望の耐圧は変るため、一概にはこ
の間隔ｄを特定することはできないが、たとえば前述の
ように、ボディ領域２の大きさが一辺１５μｍ程度で、
その間隔ａが５μｍ程度である場合に、間隔が０.２５
μｍ程度大きくなると、耐圧が１０Ｖ程度下がる。一
方、たとえば６００Ｖ程度の耐圧を保証するＭＯＳＦＥ
Ｔで実力は６７０Ｖ程度になるように製造されるため、
１０〜２０Ｖ程度の耐圧が下がるように間隔ｄが設定さ
れても通常の動作に支障を来さない。すなわち、ボディ
領域２の間隔ａより３μｍ以下大きくなる程度、好まし
くは２〜０.２μｍ程度、さらに好ましくは１〜０.５μ
ｍ程度ボディ領域２の間隔より大きくなるようにｐ形拡
散領域７、８の間隔が設定されることにより、通常の耐
圧に支障を来すことなく、Ｌ負荷によるサージが加わっ
ても半導体装置の破壊を防止することができる。
うに、トランジスタセルのボディ領域２の間隔ａより大
きく形成されるが、あまり大きくすると、前述のように
その間隔が広がるにつれてドレイン・ソース間の耐圧が
弱くなるため、Ｌ負荷に拘らず耐圧が低下することにな
る。そのため、ボディ領域２の間隔ａより若干大きくな
る程度に形成することが好ましい。製品による構造や不
純物濃度などにより所望の耐圧は変るため、一概にはこ
の間隔ｄを特定することはできないが、たとえば前述の
ように、ボディ領域２の大きさが一辺１５μｍ程度で、
その間隔ａが５μｍ程度である場合に、間隔が０.２５
μｍ程度大きくなると、耐圧が１０Ｖ程度下がる。一
方、たとえば６００Ｖ程度の耐圧を保証するＭＯＳＦＥ
Ｔで実力は６７０Ｖ程度になるように製造されるため、
１０〜２０Ｖ程度の耐圧が下がるように間隔ｄが設定さ
れても通常の動作に支障を来さない。すなわち、ボディ
領域２の間隔ａより３μｍ以下大きくなる程度、好まし
くは２〜０.２μｍ程度、さらに好ましくは１〜０.５μ
ｍ程度ボディ領域２の間隔より大きくなるようにｐ形拡
散領域７、８の間隔が設定されることにより、通常の耐
圧に支障を来すことなく、Ｌ負荷によるサージが加わっ
ても半導体装置の破壊を防止することができる。
【００１９】本発明によれば、ドレイン電極とソース電
極との間に、たとえばＬ負荷による逆方向の大きな電力
のサージが加わった場合、ｐ形拡散領域７、８とｎ形半
導体層１との間のｐｎ接合がブレークダウンして、アバ
ランシェブレークダウン電流がソース・ドレイン間に流
れる。この場合、トランジスタセルＴ部のボディ領域２
と半導体層１との間にも同様のｐｎ接合が形成されてお
り、ブレークダウンする可能性があるが、ボディ領域２
の間隔ａと、ｐ形拡散領域７、８の間隔ｄは異なり、前
述のように、その間隔が広いほど耐圧が弱くなる。今、
ｐ形拡散領域７、８の間隔ｄが、ボディ領域２の間隔よ
り広くなるように形成されているため、ブレークダウン
を起こす場合は、まずｐ形拡散領域７、８の間のｐｎ接
合部でブレークダウンを起す。その結果、ｐ形拡散領域
７とｐウェル８の間のｐｎ接合部でブレークダウンを起
し、このｐ形拡散領域７、８にアバランシェブレークダ
ウン電流が流れる。この電流は一瞬であり、そのＬ負荷
によるサージが消滅するとｐｎ接合は正常の状態に復帰
する。もし、このｐ形拡散領域７、８に、トランジスタ
セルＴ部のようにさらにｎ形拡散領域が形成されている
と、寄生のバイポーラトランジスタが形成されるため、
その電流が増幅されて非常に大きくなりｐｎ接合部が破
壊されて不良になるが、本発明では、ｐ形拡散領域７、
８内にｎ形拡散領域が形成されていないため、寄生バイ
ポーラトランジスタが形成されない。そのため、アバラ
ンシェブレークダウン電流が流れても破壊せず、結果と
して、Ｌ負荷に対して破壊しないＭＯＳＦＥＴを有する
半導体装置が得られる。
極との間に、たとえばＬ負荷による逆方向の大きな電力
のサージが加わった場合、ｐ形拡散領域７、８とｎ形半
導体層１との間のｐｎ接合がブレークダウンして、アバ
ランシェブレークダウン電流がソース・ドレイン間に流
れる。この場合、トランジスタセルＴ部のボディ領域２
と半導体層１との間にも同様のｐｎ接合が形成されてお
り、ブレークダウンする可能性があるが、ボディ領域２
の間隔ａと、ｐ形拡散領域７、８の間隔ｄは異なり、前
述のように、その間隔が広いほど耐圧が弱くなる。今、
ｐ形拡散領域７、８の間隔ｄが、ボディ領域２の間隔よ
り広くなるように形成されているため、ブレークダウン
を起こす場合は、まずｐ形拡散領域７、８の間のｐｎ接
合部でブレークダウンを起す。その結果、ｐ形拡散領域
７とｐウェル８の間のｐｎ接合部でブレークダウンを起
し、このｐ形拡散領域７、８にアバランシェブレークダ
ウン電流が流れる。この電流は一瞬であり、そのＬ負荷
によるサージが消滅するとｐｎ接合は正常の状態に復帰
する。もし、このｐ形拡散領域７、８に、トランジスタ
セルＴ部のようにさらにｎ形拡散領域が形成されている
と、寄生のバイポーラトランジスタが形成されるため、
その電流が増幅されて非常に大きくなりｐｎ接合部が破
壊されて不良になるが、本発明では、ｐ形拡散領域７、
８内にｎ形拡散領域が形成されていないため、寄生バイ
ポーラトランジスタが形成されない。そのため、アバラ
ンシェブレークダウン電流が流れても破壊せず、結果と
して、Ｌ負荷に対して破壊しないＭＯＳＦＥＴを有する
半導体装置が得られる。
【００２０】この半導体装置を製造するには、まず、た
とえばｎ+ 形半導体基板１ａの表面に比抵抗が０.１〜
数十Ω・ｃｍ程度で、数μｍ〜数十μｍ程度の厚さのエ
ピタキシャル成長によりｎ形半導体層１を形成し、その
表面にマスクを形成してｐ形不純物を導入し、トランジ
スタセルを構成するボディ領域２、ｐ形拡散領域７およ
びゲート電極パッド９の下のウェルを構成するｐ形拡散
領域（ｐウェル）８を同時に形成する。つぎに、半導体
層１の表面にゲート酸化膜５を形成し、ポリシリコン膜
をたとえばＣＶＤ法により成膜する。そして、ポリシリ
コン膜をパターニングし、トランジスタセルＴのゲート
電極６およびゲート電極パッド部９を形成する。この
際、ｐ形拡散領域７上のポリシリコン膜の大きさをトラ
ンジスタセルＴ部のゲート電極６の大きさより、たとえ
ば一辺が０.５〜１μｍ程度大きくなるようにパターニ
ングをする。ついで、ゲート電極６をマスクとしてｐ形
不純物を導入してチャネル領域形成用の第２拡散領域２
ａ、７ａを半導体層１の表面に形成する。この際、ｐウ
ェル８の部分にはマスクを施して拡散を行わない。
とえばｎ+ 形半導体基板１ａの表面に比抵抗が０.１〜
数十Ω・ｃｍ程度で、数μｍ〜数十μｍ程度の厚さのエ
ピタキシャル成長によりｎ形半導体層１を形成し、その
表面にマスクを形成してｐ形不純物を導入し、トランジ
スタセルを構成するボディ領域２、ｐ形拡散領域７およ
びゲート電極パッド９の下のウェルを構成するｐ形拡散
領域（ｐウェル）８を同時に形成する。つぎに、半導体
層１の表面にゲート酸化膜５を形成し、ポリシリコン膜
をたとえばＣＶＤ法により成膜する。そして、ポリシリ
コン膜をパターニングし、トランジスタセルＴのゲート
電極６およびゲート電極パッド部９を形成する。この
際、ｐ形拡散領域７上のポリシリコン膜の大きさをトラ
ンジスタセルＴ部のゲート電極６の大きさより、たとえ
ば一辺が０.５〜１μｍ程度大きくなるようにパターニ
ングをする。ついで、ゲート電極６をマスクとしてｐ形
不純物を導入してチャネル領域形成用の第２拡散領域２
ａ、７ａを半導体層１の表面に形成する。この際、ｐウ
ェル８の部分にはマスクを施して拡散を行わない。
【００２１】その後、所望のレジストマスクを形成し、
ｎ形不純物を導入することにより、ボディ領域２内にソ
ース領域３を設けてトランジスタセルＴを形成する。こ
の際、ｐ形拡散領域７にはｎ形不純物が導入されないよ
うにその表面にレジストマスクを設けておく。その後、
全面にたとえば常圧ＣＶＤ法によりＰＳＧ膜を成膜して
層間絶縁膜１０を形成し、コンタクト孔を形成して、Ａ
ｌなどを真空蒸着などにより全面に設けて、パターニン
グすることによりゲート配線１１およびソース配線１２
を形成する。この際、ｐ形拡散領域７、８にもソース配
線１２が接続されるようにコンタクト孔を設けておく。
ｎ形不純物を導入することにより、ボディ領域２内にソ
ース領域３を設けてトランジスタセルＴを形成する。こ
の際、ｐ形拡散領域７にはｎ形不純物が導入されないよ
うにその表面にレジストマスクを設けておく。その後、
全面にたとえば常圧ＣＶＤ法によりＰＳＧ膜を成膜して
層間絶縁膜１０を形成し、コンタクト孔を形成して、Ａ
ｌなどを真空蒸着などにより全面に設けて、パターニン
グすることによりゲート配線１１およびソース配線１２
を形成する。この際、ｐ形拡散領域７、８にもソース配
線１２が接続されるようにコンタクト孔を設けておく。
【００２２】前述の例は、ゲート電極パッド９の下の半
導体層およびその近傍にｐ形拡散領域７、８を形成し、
アバランシェブレークダウン電流を流す部分を形成した
が、図２に示される例は、図３のソース電極パッドＳ部
分の下の半導体層の表面に形成した例である。このよう
にトランジスタセルＴの形成領域またはその近傍に形成
することもできるし、ゲートフィンガーＧＦの下または
その近傍に形成することもできる。ゲートフィンガーＧ
Ｆの下には、ｐ形拡散領域が形成されているため、それ
を利用することにより、少なくとももう１個ｐ形拡散領
域を形成するだけでブレークダウンさせる領域を形成す
ることができる。
導体層およびその近傍にｐ形拡散領域７、８を形成し、
アバランシェブレークダウン電流を流す部分を形成した
が、図２に示される例は、図３のソース電極パッドＳ部
分の下の半導体層の表面に形成した例である。このよう
にトランジスタセルＴの形成領域またはその近傍に形成
することもできるし、ゲートフィンガーＧＦの下または
その近傍に形成することもできる。ゲートフィンガーＧ
Ｆの下には、ｐ形拡散領域が形成されているため、それ
を利用することにより、少なくとももう１個ｐ形拡散領
域を形成するだけでブレークダウンさせる領域を形成す
ることができる。
【００２３】また、図２に示される例は、ｐ形拡散領域
７がそれぞれの間隔が同じ間隔ｄになるように３個形成
されている。このように３個以上形成することにより、
ブレークダウンしたときに、電流の流れる領域が２倍以
上に広くなるため、大きな電流に対しても破壊しにくく
なる。そのため、Ｌ負荷のサージの電力が大きい場合に
は、このｐ形拡散領域７の数を多くすることが好まし
い。しかし、この領域の数を多くすると、トランジスタ
セルの領域を小さくするか、チップ面積を大きくしなけ
ればならないため、使用目的に応じて両者の均衡により
ｐ形拡散領域７の数は設定される。なお、図２におい
て、図１と同じ部分には同じ符号を付して、その説明を
省略する。
７がそれぞれの間隔が同じ間隔ｄになるように３個形成
されている。このように３個以上形成することにより、
ブレークダウンしたときに、電流の流れる領域が２倍以
上に広くなるため、大きな電流に対しても破壊しにくく
なる。そのため、Ｌ負荷のサージの電力が大きい場合に
は、このｐ形拡散領域７の数を多くすることが好まし
い。しかし、この領域の数を多くすると、トランジスタ
セルの領域を小さくするか、チップ面積を大きくしなけ
ればならないため、使用目的に応じて両者の均衡により
ｐ形拡散領域７の数は設定される。なお、図２におい
て、図１と同じ部分には同じ符号を付して、その説明を
省略する。
【００２４】前述の各例は、縦型ＭＯＳＦＥＴの例であ
ったが、この縦型ＭＯＳＦＥＴにさらにバイポーラトラ
ンジスタが作り込まれる絶縁ゲート型バイポーラトラン
ジスタ（ＩＧＢＴ）でも同様である。
ったが、この縦型ＭＯＳＦＥＴにさらにバイポーラトラ
ンジスタが作り込まれる絶縁ゲート型バイポーラトラン
ジスタ（ＩＧＢＴ）でも同様である。
【００２５】
【発明の効果】本発明によれば、特別な製造工程を増や
すことなく、Ｌ負荷などに対しても破壊耐量の大きなＭ
ＯＳＦＥＴを有する半導体装置が安価に得られる。その
結果、非常に信頼性が向上する。
すことなく、Ｌ負荷などに対しても破壊耐量の大きなＭ
ＯＳＦＥＴを有する半導体装置が安価に得られる。その
結果、非常に信頼性が向上する。
【図１】本発明の半導体装置の一実施形態の縦型ＭＯＳ
ＦＥＴの断面説明図である。
ＦＥＴの断面説明図である。
【図２】本発明の半導体装置の他の実施形態の縦型ＭＯ
ＳＦＥＴの断面説明図である。
ＳＦＥＴの断面説明図である。
【図３】縦型ＭＯＳＦＥＴの平面のレイアウトの一例の
説明図である。
説明図である。
【図４】従来の縦型ＭＯＳＦＥＴの断面の説明図であ
る。
る。
【図５】図４の構造で、ｐ形領域の間隔ａに対する耐圧
の関係を示す図である。
の関係を示す図である。
１ ｎ形半導体層 ２ ボディ領域 ３ ソース領域 ６ ゲート電極 ７ ｐ形拡散領域 ８ ｐウェル（ｐ形拡散領域） ９ ゲート電極パッド
Claims (4)
- 【請求項１】 （ａ）ドレイン領域とされる第１導電形
の半導体層と、（ｂ）該半導体層の表面に第２導電形の
ボディ領域が複数個設けられ、該複数個のそれぞれのボ
ディ領域の周辺に第１導電形不純物が導入されてソース
領域とされ、該ソース領域と前記半導体層との間に挟ま
れる前記ボディ領域の表面にゲート酸化膜を介して設け
られるゲート電極により形成される複数個のトランジス
タセルと、（ｃ）前記第１導電形の半導体層の表面に前
記ボディ領域とは別に形成される少なくとも２個の第２
導電形拡散領域と、（ｄ）前記トランジスタセルのソー
ス領域およびボディ領域に接続して設けられるソース電
極とからなり、前記第２導電形拡散領域に前記ソース電
極が接続され、かつ、前記トランジスタセルのボディ領
域同士の間隔より前記第２導電形拡散領域同士の間隔が
広くなるように前記第２導電形拡散領域が形成されてな
る半導体装置。 - 【請求項２】 前記第２導電形拡散領域が、ゲート電極
パッドおよび／またはゲートフィンガーが設けられる場
所の近傍の前記半導体層の表面に設けられてなる請求項
１記載の半導体装置。 - 【請求項３】 前記第２導電形拡散領域には、前記トラ
ンジスタセルのソース領域に相当する領域が形成され
ず、かつ、該第２導電形拡散領域の表面には前記トラン
ジスタセルのゲート電極に相当する導電膜がゲート酸化
膜を介して設けられてなる請求項１または２記載の半導
体装置。 - 【請求項４】 前記第２導電形拡散領域の間隔が前記ト
ランジスタセルのボディ領域の間隔より広くする程度
が、３μｍ以下である請求項１、２または３記載の半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11103276A JP2000294770A (ja) | 1999-04-09 | 1999-04-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11103276A JP2000294770A (ja) | 1999-04-09 | 1999-04-09 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000294770A true JP2000294770A (ja) | 2000-10-20 |
Family
ID=14349853
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11103276A Pending JP2000294770A (ja) | 1999-04-09 | 1999-04-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000294770A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005150348A (ja) * | 2003-11-14 | 2005-06-09 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
| JP2007110002A (ja) * | 2005-10-17 | 2007-04-26 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
| WO2011125274A1 (ja) * | 2010-04-06 | 2011-10-13 | 三菱電機株式会社 | 電力用半導体装置およびその製造方法 |
| WO2012001837A1 (ja) * | 2010-06-30 | 2012-01-05 | 三菱電機株式会社 | 電力用半導体装置 |
| US8492836B2 (en) | 2009-10-14 | 2013-07-23 | Mitsubishi Electric Corporation | Power semiconductor device |
| JP2014112739A (ja) * | 2014-03-19 | 2014-06-19 | Toshiba Corp | 半導体装置 |
| WO2015080162A1 (ja) * | 2013-11-28 | 2015-06-04 | ローム株式会社 | 半導体装置 |
| WO2016046984A1 (ja) * | 2014-09-26 | 2016-03-31 | 新電元工業株式会社 | 炭化ケイ素半導体装置 |
| JP2017069551A (ja) * | 2015-10-01 | 2017-04-06 | パナソニックＩｐマネジメント株式会社 | 半導体素子 |
-
1999
- 1999-04-09 JP JP11103276A patent/JP2000294770A/ja active Pending
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005150348A (ja) * | 2003-11-14 | 2005-06-09 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
| JP2007110002A (ja) * | 2005-10-17 | 2007-04-26 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
| US8492836B2 (en) | 2009-10-14 | 2013-07-23 | Mitsubishi Electric Corporation | Power semiconductor device |
| US9006819B2 (en) | 2010-04-06 | 2015-04-14 | Mitsubishi Electric Corporation | Power semiconductor device and method for manufacturing same |
| WO2011125274A1 (ja) * | 2010-04-06 | 2011-10-13 | 三菱電機株式会社 | 電力用半導体装置およびその製造方法 |
| WO2012001837A1 (ja) * | 2010-06-30 | 2012-01-05 | 三菱電機株式会社 | 電力用半導体装置 |
| JP5692227B2 (ja) * | 2010-06-30 | 2015-04-01 | 三菱電機株式会社 | 電力用半導体装置 |
| WO2015080162A1 (ja) * | 2013-11-28 | 2015-06-04 | ローム株式会社 | 半導体装置 |
| JPWO2015080162A1 (ja) * | 2013-11-28 | 2017-03-16 | ローム株式会社 | 半導体装置 |
| US9917102B2 (en) | 2013-11-28 | 2018-03-13 | Rohm Co., Ltd. | Semiconductor device |
| US10438971B2 (en) | 2013-11-28 | 2019-10-08 | Rohm Co., Ltd. | Semiconductor device |
| US10886300B2 (en) | 2013-11-28 | 2021-01-05 | Rohm Co., Ltd. | Semiconductor device |
| US11367738B2 (en) | 2013-11-28 | 2022-06-21 | Rohm Co., Ltd. | Semiconductor device |
| US11908868B2 (en) | 2013-11-28 | 2024-02-20 | Rohm Co., Ltd. | Semiconductor device |
| JP2014112739A (ja) * | 2014-03-19 | 2014-06-19 | Toshiba Corp | 半導体装置 |
| WO2016046984A1 (ja) * | 2014-09-26 | 2016-03-31 | 新電元工業株式会社 | 炭化ケイ素半導体装置 |
| JP2017069551A (ja) * | 2015-10-01 | 2017-04-06 | パナソニックＩｐマネジメント株式会社 | 半導体素子 |
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Legal Events
| Date | Code | Title | Description |
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