JP2000294800A - ツェナーザッピング装置及びツェナーザッピング方法 - Google Patents
ツェナーザッピング装置及びツェナーザッピング方法Info
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- JP2000294800A JP2000294800A JP11099788A JP9978899A JP2000294800A JP 2000294800 A JP2000294800 A JP 2000294800A JP 11099788 A JP11099788 A JP 11099788A JP 9978899 A JP9978899 A JP 9978899A JP 2000294800 A JP2000294800 A JP 2000294800A
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/18—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using Zener diodes
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- Testing Of Individual Semiconductor Devices (AREA)
- Control Of Electrical Variables (AREA)
Abstract
(57)【要約】
【課題】 ツェナーザッピングに要する時間の短縮化、
及び装置規模の縮小化を実現し得るツェナーザッピング
装置を得る。 【解決手段】 電圧設定回路は、端子１と、一端が接地
された電流源２と、一端が端子１、電流源２の各他端に
接続されたツェナーダイオード（ＺＤ）６ａと、一端が
端子１に接続された抵抗５ａと、一端が電流源２の他端
に接続されたリレー７ａと、一端が抵抗５ａ、ＺＤ６
ａ、リレー７ａの各他端に接続されたＺＤ６ｂと、一端
が抵抗５ａ、ＺＤ６ａの各他端に接続された抵抗５ｂ
と、一端がＺＤ６ａ、リレー７ａの各他端に接続された
リレー７ｂと、一端が抵抗５ｂ、ＺＤ６ｂ、リレー７ｂ
の各他端に接続され、他端が接地されたＺＤ６ｃと、一
端が抵抗５ｂ、ＺＤ６ｂの各他端に接続され、他端が接
地された抵抗５ｃと、一端がＺＤ６ｂ、リレー７ｂの各
他端に接続され、他端が接地されたリレー７ｃとを備え
る。
及び装置規模の縮小化を実現し得るツェナーザッピング
装置を得る。 【解決手段】 電圧設定回路は、端子１と、一端が接地
された電流源２と、一端が端子１、電流源２の各他端に
接続されたツェナーダイオード（ＺＤ）６ａと、一端が
端子１に接続された抵抗５ａと、一端が電流源２の他端
に接続されたリレー７ａと、一端が抵抗５ａ、ＺＤ６
ａ、リレー７ａの各他端に接続されたＺＤ６ｂと、一端
が抵抗５ａ、ＺＤ６ａの各他端に接続された抵抗５ｂ
と、一端がＺＤ６ａ、リレー７ａの各他端に接続された
リレー７ｂと、一端が抵抗５ｂ、ＺＤ６ｂ、リレー７ｂ
の各他端に接続され、他端が接地されたＺＤ６ｃと、一
端が抵抗５ｂ、ＺＤ６ｂの各他端に接続され、他端が接
地された抵抗５ｃと、一端がＺＤ６ｂ、リレー７ｂの各
他端に接続され、他端が接地されたリレー７ｃとを備え
る。
Description
【０００１】
【発明の属する技術分野】この発明は、アナログ集積回
路等に供給する高精度の電圧を生成するための電圧設定
回路を構成するツェナーザッピング装置、及び該ツェナ
ーザッピング装置を用いたツェナーザッピング方法に関
するものである。
路等に供給する高精度の電圧を生成するための電圧設定
回路を構成するツェナーザッピング装置、及び該ツェナ
ーザッピング装置を用いたツェナーザッピング方法に関
するものである。
【０００２】
【従来の技術】従来より、アナログ集積回路等の製造上
のばらつきを製造後に調整し、高精度の電圧を生成する
ための手法として、ツェナーザッピング技術が広く用い
られている。図５は、半導体集積回路の一部の構成を示
す回路図である。図５に示す半導体集積回路は、電圧設
定対象たる端子１０１（端子１０１の電位をＶrefとす
る）と、一端が端子１０１に接続されたツェナーダイオ
ード１０６ａと、一端が端子１０１に接続された抵抗１
０５ａ（抵抗値Ｒ１を有する）と、一端が抵抗１０５ａ
の他端及びツェナーダイオード１０６ａの他端にそれぞ
れ接続されたツェナーダイオード１０６ｂと、一端が抵
抗１０５ａの他端及びツェナーダイオード１０６ａの他
端にそれぞれ接続された抵抗１０５ｂ（抵抗値Ｒ２を有
する）と、一端が抵抗１０５ｂの他端及びツェナーダイ
オード１０６ｂの他端にそれぞれ接続され、他端が接地
されたツェナーダイオード１０６ｃと、一端が抵抗１０
５ｂの他端及びツェナーダイオード１０６ｂの他端にそ
れぞれ接続され、他端が接地された抵抗１０５ｃ（抵抗
値Ｒ３を有する）とを備えている。
のばらつきを製造後に調整し、高精度の電圧を生成する
ための手法として、ツェナーザッピング技術が広く用い
られている。図５は、半導体集積回路の一部の構成を示
す回路図である。図５に示す半導体集積回路は、電圧設
定対象たる端子１０１（端子１０１の電位をＶrefとす
る）と、一端が端子１０１に接続されたツェナーダイオ
ード１０６ａと、一端が端子１０１に接続された抵抗１
０５ａ（抵抗値Ｒ１を有する）と、一端が抵抗１０５ａ
の他端及びツェナーダイオード１０６ａの他端にそれぞ
れ接続されたツェナーダイオード１０６ｂと、一端が抵
抗１０５ａの他端及びツェナーダイオード１０６ａの他
端にそれぞれ接続された抵抗１０５ｂ（抵抗値Ｒ２を有
する）と、一端が抵抗１０５ｂの他端及びツェナーダイ
オード１０６ｂの他端にそれぞれ接続され、他端が接地
されたツェナーダイオード１０６ｃと、一端が抵抗１０
５ｂの他端及びツェナーダイオード１０６ｂの他端にそ
れぞれ接続され、他端が接地された抵抗１０５ｃ（抵抗
値Ｒ３を有する）とを備えている。
【０００３】また図５に示す半導体集積回路は、一端が
電圧源１０３（電位ＶＢを有する）に接続され、他端が
端子１０１に接続された抵抗１０４ａ（抵抗値Ｒ４を有
する）と、一端が端子１０１に接続され、他端が接地さ
れた抵抗１０４ｂ（抵抗値Ｒ５を有する）とを備えてい
る。さらに図５に示す半導体集積回路は、ツェナーダイ
オード１０６ａの一端に接続された端子１０８ａと、ツ
ェナーダイオード１０６ａの他端及びツェナーダイオー
ド１０６ｂの一端に接続された端子１０８ｂと、ツェナ
ーダイオード１０６ｂの他端及びツェナーダイオード１
０６ｃの一端に接続された端子１０８ｃと、ツェナーダ
イオード１０６ｃの他端に接続された端子１０８ｄとを
備えている。
電圧源１０３（電位ＶＢを有する）に接続され、他端が
端子１０１に接続された抵抗１０４ａ（抵抗値Ｒ４を有
する）と、一端が端子１０１に接続され、他端が接地さ
れた抵抗１０４ｂ（抵抗値Ｒ５を有する）とを備えてい
る。さらに図５に示す半導体集積回路は、ツェナーダイ
オード１０６ａの一端に接続された端子１０８ａと、ツ
ェナーダイオード１０６ａの他端及びツェナーダイオー
ド１０６ｂの一端に接続された端子１０８ｂと、ツェナ
ーダイオード１０６ｂの他端及びツェナーダイオード１
０６ｃの一端に接続された端子１０８ｃと、ツェナーダ
イオード１０６ｃの他端に接続された端子１０８ｄとを
備えている。
【０００４】一般的に、ツェナーダイオードに逆方向の
ツェナー電圧を印加しない場合は、そのツェナーダイオ
ードの一端と他端との間はオープン状態となる。一方、
ツェナーダイオードに逆方向の過大な電流を瞬間的に流
すと、そのツェナーダイオードはツェナー降伏を起こ
し、そのツェナーダイオードの一端と他端との間は短絡
する。
ツェナー電圧を印加しない場合は、そのツェナーダイオ
ードの一端と他端との間はオープン状態となる。一方、
ツェナーダイオードに逆方向の過大な電流を瞬間的に流
すと、そのツェナーダイオードはツェナー降伏を起こ
し、そのツェナーダイオードの一端と他端との間は短絡
する。
【０００５】図６は、電位Ｖrefを設定するための電圧
設定回路の一例を示す回路図である。図６において、一
点鎖線の内側は図５に示した半導体集積回路であり、外
側は半導体集積回路に接続されるツェナーザッピング装
置である。一端が接地された電流源１０２の該一端を端
子１０８ｃに、他端を端子１０８ａにそれぞれ接続し、
電流源１０２から端子１０８ａに電流Ｉを供給する。す
ると、ツェナーダイオード１０６ａ，１０６ｂには逆方
向に電流Ｉ１が流れ、この電流Ｉ１によってツェナーダ
イオード１０６ａ，１０６ｂはツェナー降伏を起こす。
なお、電流Ｉの一部は電流Ｉ２として抵抗１０４ｂ，１
０５ａ，１０５ｂにも流れるが、電流Ｉの電流値を十分
に大きくしておくことで、ツェナーダイオード１０６
ａ，１０６ｂにツェナー降伏を起こさせることができ
る。
設定回路の一例を示す回路図である。図６において、一
点鎖線の内側は図５に示した半導体集積回路であり、外
側は半導体集積回路に接続されるツェナーザッピング装
置である。一端が接地された電流源１０２の該一端を端
子１０８ｃに、他端を端子１０８ａにそれぞれ接続し、
電流源１０２から端子１０８ａに電流Ｉを供給する。す
ると、ツェナーダイオード１０６ａ，１０６ｂには逆方
向に電流Ｉ１が流れ、この電流Ｉ１によってツェナーダ
イオード１０６ａ，１０６ｂはツェナー降伏を起こす。
なお、電流Ｉの一部は電流Ｉ２として抵抗１０４ｂ，１
０５ａ，１０５ｂにも流れるが、電流Ｉの電流値を十分
に大きくしておくことで、ツェナーダイオード１０６
ａ，１０６ｂにツェナー降伏を起こさせることができ
る。
【０００６】ツェナーダイオード１０６ａ，１０６ｂが
ツェナー降伏を起こしたことにより、ツェナーダイオー
ド１０６ａの一端と他端との間、及びツェナーダイオー
ド１０６ｂの一端と他端との間がそれぞれ短絡する。そ
の結果、ツェナーダイオード１０６ａに並列に接続され
ている抵抗１０５ａの一端と他端との間、及びツェナー
ダイオード１０６ｂに並列に接続されている抵抗１０５
ｂの一端と他端との間は、ツェナーダイオード１０６
ａ，１０６ｂによってそれぞれ短絡され、抵抗１０５
ａ，１０５ｂは、回路上、いずれも抵抗として機能しな
くなる。従ってこの場合、端子１０１の電位Ｖrefは、
（Ｒ５//Ｒ３）・ＶＢ／（Ｒ４＋（Ｒ５//Ｒ３））とな
る。
ツェナー降伏を起こしたことにより、ツェナーダイオー
ド１０６ａの一端と他端との間、及びツェナーダイオー
ド１０６ｂの一端と他端との間がそれぞれ短絡する。そ
の結果、ツェナーダイオード１０６ａに並列に接続され
ている抵抗１０５ａの一端と他端との間、及びツェナー
ダイオード１０６ｂに並列に接続されている抵抗１０５
ｂの一端と他端との間は、ツェナーダイオード１０６
ａ，１０６ｂによってそれぞれ短絡され、抵抗１０５
ａ，１０５ｂは、回路上、いずれも抵抗として機能しな
くなる。従ってこの場合、端子１０１の電位Ｖrefは、
（Ｒ５//Ｒ３）・ＶＢ／（Ｒ４＋（Ｒ５//Ｒ３））とな
る。
【０００７】このように、ツェナーダイオード１０６ａ
〜１０６ｃのうちの任意のツェナーダイオードにツェナ
ー降伏を起こさせ、抵抗１０５ａ〜１０５ｃのうちの任
意の抵抗の両端を短絡させることで、抵抗１０４ａ，１
０４ｂ，１０５ａ〜１０５ｃの合成抵抗値を変化させる
ことができ、それにより、端子１０１の電位Ｖrefを所
望の値に高精度に設定することができる。
〜１０６ｃのうちの任意のツェナーダイオードにツェナ
ー降伏を起こさせ、抵抗１０５ａ〜１０５ｃのうちの任
意の抵抗の両端を短絡させることで、抵抗１０４ａ，１
０４ｂ，１０５ａ〜１０５ｃの合成抵抗値を変化させる
ことができ、それにより、端子１０１の電位Ｖrefを所
望の値に高精度に設定することができる。
【０００８】
【発明が解決しようとする課題】しかし、このような従
来のツェナーザッピング装置には以下のような問題があ
る。図７は、電圧設定回路の他の一例を示す回路図であ
り、特に、ツェナーダイオード１０６ａ，１０６ｃにツ
ェナー降伏を起こさせたい場合の回路図を示している。
一端が接地された電流源１０２ａの該一端を端子１０８
ｂに、他端を端子１０８ａにそれぞれ接続するととも
に、一端が接地された電流源１０２ｂの該一端を端子１
０８ｄに、他端を端子１０８ｃにそれぞれ接続する。
来のツェナーザッピング装置には以下のような問題があ
る。図７は、電圧設定回路の他の一例を示す回路図であ
り、特に、ツェナーダイオード１０６ａ，１０６ｃにツ
ェナー降伏を起こさせたい場合の回路図を示している。
一端が接地された電流源１０２ａの該一端を端子１０８
ｂに、他端を端子１０８ａにそれぞれ接続するととも
に、一端が接地された電流源１０２ｂの該一端を端子１
０８ｄに、他端を端子１０８ｃにそれぞれ接続する。
【０００９】ツェナーダイオード１０６ａにツェナー降
伏を起こさせるためには、端子１０８ａを介して電流源
１０２ａからツェナーダイオード１０６ａに逆方向の電
流を流せばよく、また、ツェナーダイオード１０６ｃに
ツェナー降伏を起こさせるためには、端子１０８ｃを介
して電流源１０２ｂからツェナーダイオード１０６ｃに
逆方向の電流を流せばよい。
伏を起こさせるためには、端子１０８ａを介して電流源
１０２ａからツェナーダイオード１０６ａに逆方向の電
流を流せばよく、また、ツェナーダイオード１０６ｃに
ツェナー降伏を起こさせるためには、端子１０８ｃを介
して電流源１０２ｂからツェナーダイオード１０６ｃに
逆方向の電流を流せばよい。
【００１０】しかし、電流源１０２ｂから端子１０８ｃ
に電流Ｉｂを供給すると、電流Ｉｂの一部の電流Ｉｂ２
が、ツェナーダイオード１０６ｂを介して端子１０８ｂ
に流れ込む。従って、電流源１０２ａからの電流Ｉａの
供給と、電流源１０２ｂからの電流Ｉｂの供給とを同時
に行うと、電流Ｉｂ２はツェナーダイオード１０６ａに
とっては順方向の電流として作用するため、この電流Ｉ
ｂ２によって端子１０８ｂの電位がクランプされ、ツェ
ナーダイオード１０６ａにツェナー降伏を起こさせるこ
とができない。このため、図７に示した電圧設定回路に
おいてツェナーダイオード１０６ａ，１０６ｃにツェナ
ー降伏を起こさせたい場合は、電流源１０２ａからの電
流Ｉａの供給と、電流源１０２ｂからの電流Ｉｂの供給
とを別々に行う必要があり、ツェナーザッピングに要す
る時間が長くなるという問題がある。また、２つの電流
源１０２ａ，１０２ｂが必要になるため、ツェナーザッ
ピング装置の装置規模が大きくなるという問題もある。
に電流Ｉｂを供給すると、電流Ｉｂの一部の電流Ｉｂ２
が、ツェナーダイオード１０６ｂを介して端子１０８ｂ
に流れ込む。従って、電流源１０２ａからの電流Ｉａの
供給と、電流源１０２ｂからの電流Ｉｂの供給とを同時
に行うと、電流Ｉｂ２はツェナーダイオード１０６ａに
とっては順方向の電流として作用するため、この電流Ｉ
ｂ２によって端子１０８ｂの電位がクランプされ、ツェ
ナーダイオード１０６ａにツェナー降伏を起こさせるこ
とができない。このため、図７に示した電圧設定回路に
おいてツェナーダイオード１０６ａ，１０６ｃにツェナ
ー降伏を起こさせたい場合は、電流源１０２ａからの電
流Ｉａの供給と、電流源１０２ｂからの電流Ｉｂの供給
とを別々に行う必要があり、ツェナーザッピングに要す
る時間が長くなるという問題がある。また、２つの電流
源１０２ａ，１０２ｂが必要になるため、ツェナーザッ
ピング装置の装置規模が大きくなるという問題もある。
【００１１】本発明はこれらの問題を解決するために成
されたものであり、ツェナーザッピングに要する時間の
短縮化、及び装置規模の縮小化を実現し得るツェナーザ
ッピング装置、及び該ツェナーザッピング装置を用いた
ツェナーザッピング方法を得ることを目的とするもので
ある。
されたものであり、ツェナーザッピングに要する時間の
短縮化、及び装置規模の縮小化を実現し得るツェナーザ
ッピング装置、及び該ツェナーザッピング装置を用いた
ツェナーザッピング方法を得ることを目的とするもので
ある。
【００１２】
【課題を解決するための手段】この発明のうち請求項１
に記載のツェナーザッピング装置は、直列接続された複
数のツェナーダイオードと、ツェナーダイオードの直列
接続体の一端、各直列接続点、及び他端に接続された複
数の外部端子とを有する半導体集積回路の、複数のツェ
ナーダイオードを選択的にザッピングするためのツェナ
ーザッピング装置であって、一端が接地され、他端が直
列接続体の一端に対応する外部端子に接続される電流源
と、複数の外部端子のうち直列接続体の接続順次に隣接
する外部端子間を選択的に導通する複数のスイッチとを
備えるものである。
に記載のツェナーザッピング装置は、直列接続された複
数のツェナーダイオードと、ツェナーダイオードの直列
接続体の一端、各直列接続点、及び他端に接続された複
数の外部端子とを有する半導体集積回路の、複数のツェ
ナーダイオードを選択的にザッピングするためのツェナ
ーザッピング装置であって、一端が接地され、他端が直
列接続体の一端に対応する外部端子に接続される電流源
と、複数の外部端子のうち直列接続体の接続順次に隣接
する外部端子間を選択的に導通する複数のスイッチとを
備えるものである。
【００１３】また、この発明のうち請求項２に記載のツ
ェナーザッピング方法は、請求項１に記載のツェナーザ
ッピング装置を用いたツェナーザッピング方法であっ
て、（ａ）複数のツェナーダイオードの各々をツェナー
ザッピングする／しないに応じて、対応するスイッチを
オフ／オンする工程と、（ｂ）工程（ａ）よりも後に実
行され、電流源から電流を供給する工程とを備えるもの
である。
ェナーザッピング方法は、請求項１に記載のツェナーザ
ッピング装置を用いたツェナーザッピング方法であっ
て、（ａ）複数のツェナーダイオードの各々をツェナー
ザッピングする／しないに応じて、対応するスイッチを
オフ／オンする工程と、（ｂ）工程（ａ）よりも後に実
行され、電流源から電流を供給する工程とを備えるもの
である。
【００１４】
【発明の実施の形態】実施の形態１．図１は、本発明の
実施の形態１に係るツェナーザッピング装置を用いた、
電圧設定回路の構成を示す回路図である。図１におい
て、一点鎖線の内側は半導体集積回路の一部であり、外
側は半導体集積回路に接続されるツェナーザッピング装
置である。図１に示す電圧設定回路は、電圧設定対象た
る端子１（端子１の電位をＶrefとする）と、一端が接
地された電流源２と、一端が端子１及び（端子８ａを介
して）電流源２の他端にそれぞれ接続されたツェナーダ
イオード６ａと、一端が端子１に接続された抵抗５ａ
（抵抗値Ｒ１を有する）と、一端が電流源２の他端に接
続されたリレー７ａと、一端が抵抗５ａの他端、ツェナ
ーダイオード６ａの他端、及び（端子８ｂを介して）リ
レー７ａの他端にそれぞれ接続されたツェナーダイオー
ド６ｂと、一端が抵抗５ａの他端及びツェナーダイオー
ド６ａの他端にそれぞれ接続された抵抗５ｂ（抵抗値Ｒ
２を有する）と、一端が（端子８ｂを介して）ツェナー
ダイオード６ａの他端及びリレー７ａの他端にそれぞれ
接続されたリレー７ｂと、一端が抵抗５ｂの他端、ツェ
ナーダイオード６ｂの他端、及び（端子８ｃを介して）
リレー７ｂの他端にそれぞれ接続され、他端が接地され
たツェナーダイオード６ｃと、一端が抵抗５ｂの他端及
びツェナーダイオード６ｂの他端にそれぞれ接続され、
他端が接地された抵抗５ｃ（抵抗値Ｒ３を有する）と、
一端が（端子８ｃを介して）ツェナーダイオード６ｂの
他端及びリレー７ｂの他端にそれぞれ接続され、他端が
（端子８ｄを介して）接地されたリレー７ｃとを備えて
いる。なお、図１には、３個の抵抗５ａ〜５ｃ、３個の
ツェナーダイオード６ａ〜６ｃ、及び３個のリレー７ａ
〜７ｃを備える電圧設定回路を示したが、例えば抵抗５
ｂ、ツェナーダイオード６ｂ、及びリレー７ｂを省略す
ることもできる。
実施の形態１に係るツェナーザッピング装置を用いた、
電圧設定回路の構成を示す回路図である。図１におい
て、一点鎖線の内側は半導体集積回路の一部であり、外
側は半導体集積回路に接続されるツェナーザッピング装
置である。図１に示す電圧設定回路は、電圧設定対象た
る端子１（端子１の電位をＶrefとする）と、一端が接
地された電流源２と、一端が端子１及び（端子８ａを介
して）電流源２の他端にそれぞれ接続されたツェナーダ
イオード６ａと、一端が端子１に接続された抵抗５ａ
（抵抗値Ｒ１を有する）と、一端が電流源２の他端に接
続されたリレー７ａと、一端が抵抗５ａの他端、ツェナ
ーダイオード６ａの他端、及び（端子８ｂを介して）リ
レー７ａの他端にそれぞれ接続されたツェナーダイオー
ド６ｂと、一端が抵抗５ａの他端及びツェナーダイオー
ド６ａの他端にそれぞれ接続された抵抗５ｂ（抵抗値Ｒ
２を有する）と、一端が（端子８ｂを介して）ツェナー
ダイオード６ａの他端及びリレー７ａの他端にそれぞれ
接続されたリレー７ｂと、一端が抵抗５ｂの他端、ツェ
ナーダイオード６ｂの他端、及び（端子８ｃを介して）
リレー７ｂの他端にそれぞれ接続され、他端が接地され
たツェナーダイオード６ｃと、一端が抵抗５ｂの他端及
びツェナーダイオード６ｂの他端にそれぞれ接続され、
他端が接地された抵抗５ｃ（抵抗値Ｒ３を有する）と、
一端が（端子８ｃを介して）ツェナーダイオード６ｂの
他端及びリレー７ｂの他端にそれぞれ接続され、他端が
（端子８ｄを介して）接地されたリレー７ｃとを備えて
いる。なお、図１には、３個の抵抗５ａ〜５ｃ、３個の
ツェナーダイオード６ａ〜６ｃ、及び３個のリレー７ａ
〜７ｃを備える電圧設定回路を示したが、例えば抵抗５
ｂ、ツェナーダイオード６ｂ、及びリレー７ｂを省略す
ることもできる。
【００１５】また図１に示す電圧設定回路は、一端が電
圧源３（電位ＶＢを有する）に接続され、他端が端子１
に接続された抵抗４ａ（抵抗値Ｒ４を有する）と、一端
が端子１に接続され、他端が接地された抵抗４ｂ（抵抗
値Ｒ５を有する）とを備えている。
圧源３（電位ＶＢを有する）に接続され、他端が端子１
に接続された抵抗４ａ（抵抗値Ｒ４を有する）と、一端
が端子１に接続され、他端が接地された抵抗４ｂ（抵抗
値Ｒ５を有する）とを備えている。
【００１６】ツェナーダイオード６ａ〜６ｃは電圧源３
によって逆バイアスされているが、いずれもツェナー電
圧未満の電圧が印加されており、ツェナーダイオード６
ａ〜６ｃは、回路上、オープン状態となっている。ま
た、リレー７ａ〜７ｃはいずれも、通常は非導通状態に
設定されている。
によって逆バイアスされているが、いずれもツェナー電
圧未満の電圧が印加されており、ツェナーダイオード６
ａ〜６ｃは、回路上、オープン状態となっている。ま
た、リレー７ａ〜７ｃはいずれも、通常は非導通状態に
設定されている。
【００１７】また、図２は、本発明の実施の形態１に係
る電圧設定回路の他の構成を示す回路図である。コント
ローラ９には、外部から、ツェナーダイオード６ａ〜６
ｃのうちツェナーザッピングすべきものの指定がデータ
として入力される。コントローラ９は、入力されたデー
タに基づいて、リレー７ａ〜７ｃを個別に導通状態／非
導通状態に設定するとともに、電流源２から供給される
電流Ｉの電流値を適切に設定する。
る電圧設定回路の他の構成を示す回路図である。コント
ローラ９には、外部から、ツェナーダイオード６ａ〜６
ｃのうちツェナーザッピングすべきものの指定がデータ
として入力される。コントローラ９は、入力されたデー
タに基づいて、リレー７ａ〜７ｃを個別に導通状態／非
導通状態に設定するとともに、電流源２から供給される
電流Ｉの電流値を適切に設定する。
【００１８】以下、図１に示した電圧設定回路を用い
た、電位Ｖrefの設定方法について説明する。まず、ツ
ェナーダイオード６ａ〜６ｃの中から、ツェナー降伏を
起こさせるべき（即ちツェナーザッピングすべき）ツェ
ナーダイオードを特定する。ここでは一例として、ツェ
ナーダイオード６ａ，６ｃを特定するものとする。次
に、ツェナーダイオード６ａ〜６ｃのそれぞれをツェナ
ーザッピングする／しないに応じて、リレー７ａ〜７ｃ
を非導通状態／導通状態に設定する。本例の場合、ツェ
ナーザッピングすべきツェナーダイオード６ａ，６ｃに
並列に接続されているリレー７ａ，７ｃを非導通状態に
設定し、一方、ツェナーザッピングしないツェナーダイ
オード６ｂに並列に接続されているリレー７ｂを導通状
態に設定する。図３は、リレー７ａ〜７ｃの非導通状態
／導通状態の設定が終了した後の、電圧設定回路の構成
を示す回路図である。
た、電位Ｖrefの設定方法について説明する。まず、ツ
ェナーダイオード６ａ〜６ｃの中から、ツェナー降伏を
起こさせるべき（即ちツェナーザッピングすべき）ツェ
ナーダイオードを特定する。ここでは一例として、ツェ
ナーダイオード６ａ，６ｃを特定するものとする。次
に、ツェナーダイオード６ａ〜６ｃのそれぞれをツェナ
ーザッピングする／しないに応じて、リレー７ａ〜７ｃ
を非導通状態／導通状態に設定する。本例の場合、ツェ
ナーザッピングすべきツェナーダイオード６ａ，６ｃに
並列に接続されているリレー７ａ，７ｃを非導通状態に
設定し、一方、ツェナーザッピングしないツェナーダイ
オード６ｂに並列に接続されているリレー７ｂを導通状
態に設定する。図３は、リレー７ａ〜７ｃの非導通状態
／導通状態の設定が終了した後の、電圧設定回路の構成
を示す回路図である。
【００１９】次に、電流源２から端子８ａを介して電流
Ｉを供給する。これにより、電流Ｉ１が、図３に示すよ
うに、端子８ａ、ツェナーダイオード６ａ、端子８ｂ、
リレー７ｂ、端子８ｃ、及びツェナーダイオード６ｃを
この順に流れる。そして、ツェナーダイオード６ａ，６
ｃに逆方向に電流Ｉ１が流れることにより、この電流Ｉ
１によってツェナーダイオード６ａ，６ｃはツェナー降
伏を起こす。なお、電流Ｉの他の一部は電流Ｉ２として
抵抗４ｂ，５ａ，５ｂにも流れるが、電流Ｉの電流値を
十分に大きくしておくことで電流Ｉ１の電流値も大きく
でき、ツェナーダイオード６ａ，６ｃにツェナー降伏を
起こさせることができる。
Ｉを供給する。これにより、電流Ｉ１が、図３に示すよ
うに、端子８ａ、ツェナーダイオード６ａ、端子８ｂ、
リレー７ｂ、端子８ｃ、及びツェナーダイオード６ｃを
この順に流れる。そして、ツェナーダイオード６ａ，６
ｃに逆方向に電流Ｉ１が流れることにより、この電流Ｉ
１によってツェナーダイオード６ａ，６ｃはツェナー降
伏を起こす。なお、電流Ｉの他の一部は電流Ｉ２として
抵抗４ｂ，５ａ，５ｂにも流れるが、電流Ｉの電流値を
十分に大きくしておくことで電流Ｉ１の電流値も大きく
でき、ツェナーダイオード６ａ，６ｃにツェナー降伏を
起こさせることができる。
【００２０】ツェナーダイオード６ａ，６ｃがツェナー
降伏を起こしたことにより、ツェナーダイオード６ａの
一端と他端との間、及びツェナーダイオード６ｃの一端
と他端との間がそれぞれ短絡する。その結果、ツェナー
ダイオード６ａに並列に接続されている抵抗５ａの一端
と他端との間、及びツェナーダイオード６ｃに並列に接
続されている抵抗５ｃの一端と他端との間は、ツェナー
ダイオード６ａ，６ｃによってそれぞれ短絡され、抵抗
５ａ，５ｃは、回路上、いずれも抵抗として機能しなく
なる。従ってこの場合、端子１の電位Ｖrefは、（Ｒ５/
/Ｒ２）・ＶＢ／（Ｒ４＋（Ｒ５//Ｒ２））となる。
降伏を起こしたことにより、ツェナーダイオード６ａの
一端と他端との間、及びツェナーダイオード６ｃの一端
と他端との間がそれぞれ短絡する。その結果、ツェナー
ダイオード６ａに並列に接続されている抵抗５ａの一端
と他端との間、及びツェナーダイオード６ｃに並列に接
続されている抵抗５ｃの一端と他端との間は、ツェナー
ダイオード６ａ，６ｃによってそれぞれ短絡され、抵抗
５ａ，５ｃは、回路上、いずれも抵抗として機能しなく
なる。従ってこの場合、端子１の電位Ｖrefは、（Ｒ５/
/Ｒ２）・ＶＢ／（Ｒ４＋（Ｒ５//Ｒ２））となる。
【００２１】図４は、ツェナーザッピングすべきツェナ
ーダイオードと、導通状態に設定すべきリレーとの対応
関係を示す図である。以上の説明では、ツェナーダイオ
ード６ａ，６ｃをツェナーザッピングする場合について
説明した。しかし、ツェナーダイオード６ａ〜６ｃを任
意の組み合わせでツェナーザッピングすることができ、
その場合は、図４に示した対応関係に従って、所定のリ
レーを導通状態に設定すればよい。例えば、ツェナーダ
イオード６ｂ，６ｃをツェナーザッピングする場合は、
図４の上から５段目に示した対応関係に従い、リレー７
ａのみを導通状態に設定し、他のリレー７ｂ，７ｃを非
導通状態に設定すればよい。
ーダイオードと、導通状態に設定すべきリレーとの対応
関係を示す図である。以上の説明では、ツェナーダイオ
ード６ａ，６ｃをツェナーザッピングする場合について
説明した。しかし、ツェナーダイオード６ａ〜６ｃを任
意の組み合わせでツェナーザッピングすることができ、
その場合は、図４に示した対応関係に従って、所定のリ
レーを導通状態に設定すればよい。例えば、ツェナーダ
イオード６ｂ，６ｃをツェナーザッピングする場合は、
図４の上から５段目に示した対応関係に従い、リレー７
ａのみを導通状態に設定し、他のリレー７ｂ，７ｃを非
導通状態に設定すればよい。
【００２２】このように本実施の形態１に係るツェナー
ザッピング装置、及び該ツェナーザッピング装置を用い
たツェナーザッピング方法によれば、ツェナーダイオー
ド６ａ〜６ｃのうちの任意のツェナーダイオードにツェ
ナー降伏を起こさせ、抵抗５ａ〜５ｃのうちの任意の抵
抗の両端を短絡させることで、抵抗４ａ，４ｂ，５ａ〜
５ｃの合成抵抗値を変化させることができ、それによ
り、端子１の電位Ｖrefを所望の値に高精度に設定する
ことができる。
ザッピング装置、及び該ツェナーザッピング装置を用い
たツェナーザッピング方法によれば、ツェナーダイオー
ド６ａ〜６ｃのうちの任意のツェナーダイオードにツェ
ナー降伏を起こさせ、抵抗５ａ〜５ｃのうちの任意の抵
抗の両端を短絡させることで、抵抗４ａ，４ｂ，５ａ〜
５ｃの合成抵抗値を変化させることができ、それによ
り、端子１の電位Ｖrefを所望の値に高精度に設定する
ことができる。
【００２３】しかも、ツェナーダイオード６ａ〜６ｃに
対してリレー７ａ〜７ｃが並列に接続されているため、
リレー７ａ〜７ｃを任意に導通状態／非導通状態に設定
することにより、ツェナーダイオード６ａ〜６ｃのうち
の任意のものに、逆方向の電流を流すことができる。従
って、従来のツェナーザッピング装置のようにツェナー
ダイオード６ａへの電流の供給とツェナーダイオード６
ｃへの電流の供給とを別々に行う必要がないため、ツェ
ナーザッピングに要する時間の短縮化を図ることができ
る。とともに、電流源を１個のみ用いてツェナーザッピ
ング装置を構成できるため、装置規模の縮小化を図るこ
ともできる。
対してリレー７ａ〜７ｃが並列に接続されているため、
リレー７ａ〜７ｃを任意に導通状態／非導通状態に設定
することにより、ツェナーダイオード６ａ〜６ｃのうち
の任意のものに、逆方向の電流を流すことができる。従
って、従来のツェナーザッピング装置のようにツェナー
ダイオード６ａへの電流の供給とツェナーダイオード６
ｃへの電流の供給とを別々に行う必要がないため、ツェ
ナーザッピングに要する時間の短縮化を図ることができ
る。とともに、電流源を１個のみ用いてツェナーザッピ
ング装置を構成できるため、装置規模の縮小化を図るこ
ともできる。
【００２４】
【発明の効果】この発明のうち請求項１に係るものによ
れば、各スイッチを任意にオン／オフすることにより、
複数のツェナーダイオードのうちの任意のものに、電流
源から供給された電流を流すことができる。従って、電
流源を１個のみ用いてツェナーザッピング装置を構成で
きるため、装置規模の縮小化を図ることができる。
れば、各スイッチを任意にオン／オフすることにより、
複数のツェナーダイオードのうちの任意のものに、電流
源から供給された電流を流すことができる。従って、電
流源を１個のみ用いてツェナーザッピング装置を構成で
きるため、装置規模の縮小化を図ることができる。
【００２５】また、この発明のうち請求項２に係るもの
によれば、各スイッチを任意にオン／オフすることによ
り、複数のツェナーダイオードのうちの任意のものに、
電流源から供給された電流を流すことができる。従っ
て、ツェナーザッピングに要する時間の短縮化を図るこ
とができる。
によれば、各スイッチを任意にオン／オフすることによ
り、複数のツェナーダイオードのうちの任意のものに、
電流源から供給された電流を流すことができる。従っ
て、ツェナーザッピングに要する時間の短縮化を図るこ
とができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１に係るツェナーザッピ
ング装置を用いた、電圧設定回路の構成を示す回路図で
ある。
ング装置を用いた、電圧設定回路の構成を示す回路図で
ある。
【図２】 本発明の実施の形態１に係る電圧設定回路の
他の構成を示す回路図である。
他の構成を示す回路図である。
【図３】 リレーの非導通状態／導通状態の設定が終了
した後の、電圧設定回路の構成を示す回路図である。
した後の、電圧設定回路の構成を示す回路図である。
【図４】 ツェナーザッピングすべきツェナーダイオー
ドと、導通状態に設定すべきリレーとの対応関係を示す
図である。
ドと、導通状態に設定すべきリレーとの対応関係を示す
図である。
【図５】 半導体集積回路の一部の構成を示す回路図で
ある。
ある。
【図６】 電圧設定回路の一例を示す回路図である。
【図７】 電圧設定回路の他の一例を示す回路図であ
る。
る。
１，８ａ〜８ｄ 端子、２ 電流源、５ａ〜５ｃ 抵
抗、６ａ〜６ｃ ツェナーダイオード、７ａ〜７ｃ リ
レー、９ コントローラ。
抗、６ａ〜６ｃ ツェナーダイオード、７ａ〜７ｃ リ
レー、９ コントローラ。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2G003 AA07 AE08 AH00 5F064 CC21 CC22 DD34 FF07 FF21 FF36 5H420 BB12 CC02 DD02 EA11 EA21 EA24 EA37 EA39 EA42 EA48 EA49 EB01 FF03 FF23 GG01 GG06 NA12 NA14 NA15 NA20 NA37 NA38 NB02 NB12 NB22 NB23 NB24 NB27 NB28 NE04
Claims (2)
- 【請求項１】 直列接続された複数のツェナーダイオー
ドと、前記ツェナーダイオードの直列接続体の一端、各
直列接続点、及び他端に接続された複数の外部端子とを
有する半導体集積回路の、前記複数のツェナーダイオー
ドを選択的にザッピングするためのツェナーザッピング
装置であって、 一端が接地され、他端が前記直列接続体の前記一端に対
応する前記外部端子に接続される電流源と、 前記複数の外部端子のうち前記直列接続体の接続順次に
隣接する外部端子間を選択的に導通する複数のスイッチ
とを備えるツェナーザッピング装置。 - 【請求項２】 請求項１に記載のツェナーザッピング装
置を用いたツェナーザッピング方法であって、 （ａ）前記複数のツェナーダイオードの各々をツェナー
ザッピングする／しないに応じて、対応する前記スイッ
チをオフ／オンする工程と、 （ｂ）前記工程（ａ）よりも後に実行され、前記電流源
から電流を供給する工程とを備えるツェナーザッピング
方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11099788A JP2000294800A (ja) | 1999-04-07 | 1999-04-07 | ツェナーザッピング装置及びツェナーザッピング方法 |
| US09/352,874 US6236547B1 (en) | 1999-04-07 | 1999-07-13 | Zener zapping device and zener zapping method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11099788A JP2000294800A (ja) | 1999-04-07 | 1999-04-07 | ツェナーザッピング装置及びツェナーザッピング方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000294800A true JP2000294800A (ja) | 2000-10-20 |
Family
ID=14256679
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11099788A Pending JP2000294800A (ja) | 1999-04-07 | 1999-04-07 | ツェナーザッピング装置及びツェナーザッピング方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6236547B1 (ja) |
| JP (1) | JP2000294800A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW474472U (en) * | 2000-12-21 | 2002-01-21 | Hon Hai Prec Ind Co Ltd | Electronic card connector |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05232151A (ja) | 1992-02-19 | 1993-09-07 | Fujitsu Ltd | 電圧設定回路及びその電圧設定方法 |
| JP3175981B2 (ja) * | 1992-10-28 | 2001-06-11 | 株式会社東芝 | トリミング回路 |
-
1999
- 1999-04-07 JP JP11099788A patent/JP2000294800A/ja active Pending
- 1999-07-13 US US09/352,874 patent/US6236547B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6236547B1 (en) | 2001-05-22 |
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