JP2000295093A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JP2000295093A JP2000295093A JP11099982A JP9998299A JP2000295093A JP 2000295093 A JP2000295093 A JP 2000295093A JP 11099982 A JP11099982 A JP 11099982A JP 9998299 A JP9998299 A JP 9998299A JP 2000295093 A JP2000295093 A JP 2000295093A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- circuit
- output
- semiconductor integrated
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Logic Circuits (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】
【課題】 画像センサの画素に導入することができる回
路規模で十分な比較演算の精度を得ることができる比較
回路を得、コストの低下を図ることができる半導体集積
回路を提供する。 【解決手段】 ７つのＭＯＳトランジスタ３１〜３４，
３６〜３８、又は６つのＭＯＳトランジスタ３１〜３
４，３７，３８と１つの抵抗３９とで、２つの入力電圧
が等しいときのみ出力電圧が最大又は最小となる、２つ
の入力電圧の比較を行う比較回路を形成し、光電変換回
路２から得られる２つの画像データの比較演算を簡単な
回路構成で精度よく行うことができる比較回路を得る。
路規模で十分な比較演算の精度を得ることができる比較
回路を得、コストの低下を図ることができる半導体集積
回路を提供する。 【解決手段】 ７つのＭＯＳトランジスタ３１〜３４，
３６〜３８、又は６つのＭＯＳトランジスタ３１〜３
４，３７，３８と１つの抵抗３９とで、２つの入力電圧
が等しいときのみ出力電圧が最大又は最小となる、２つ
の入力電圧の比較を行う比較回路を形成し、光電変換回
路２から得られる２つの画像データの比較演算を簡単な
回路構成で精度よく行うことができる比較回路を得る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
関し、特に電気信号の比較を行う比較回路を備えた半導
体集積回路に関する。
関し、特に電気信号の比較を行う比較回路を備えた半導
体集積回路に関する。
【０００２】
【従来の技術】現在、画像認識を用いた監視装置やゲー
ム機器インタフェース等の市場が急速に拡大しつつあ
り、高速な画像認識に適した画像センサが作られてい
る。これらの画像センサとして、例えば特開平１−１２
４０７５号公報では、フォトセンサ、メモリセル及び比
較回路を組み合わせ、入射された画像データを全画素に
ついて並列にあらかじめ素子内に記憶しているパターン
と比較、照合することができる半導体集積回路素子が開
示されている。
ム機器インタフェース等の市場が急速に拡大しつつあ
り、高速な画像認識に適した画像センサが作られてい
る。これらの画像センサとして、例えば特開平１−１２
４０７５号公報では、フォトセンサ、メモリセル及び比
較回路を組み合わせ、入射された画像データを全画素に
ついて並列にあらかじめ素子内に記憶しているパターン
と比較、照合することができる半導体集積回路素子が開
示されている。
【０００３】また、比較回路として、上記特開平１−１
２４０７５号公報では、排他的論理和ＯＲゲートが使用
されている。一方、比較回路をアナログ回路で形成した
ものとして、「アナログＶＬＳＩと神経システム」（１
９９３）株式会社トッパン発行の第９９頁から第１０１
頁に記載された絶対値回路がある。
２４０７５号公報では、排他的論理和ＯＲゲートが使用
されている。一方、比較回路をアナログ回路で形成した
ものとして、「アナログＶＬＳＩと神経システム」（１
９９３）株式会社トッパン発行の第９９頁から第１０１
頁に記載された絶対値回路がある。
【０００４】
【発明が解決しようとする課題】しかし、特開平１−１
２４０７５号公報で開示された比較回路では、演算精度
が１ビットとなることから十分な精度を得ることができ
ず、多ビット化すると回路規模が大きくなってコストが
増大するという問題がある。また、上記のような絶対値
回路では回路規模が大きいため、各画素に導入すると画
像センサが大きくなり過ぎるという問題があった。
２４０７５号公報で開示された比較回路では、演算精度
が１ビットとなることから十分な精度を得ることができ
ず、多ビット化すると回路規模が大きくなってコストが
増大するという問題がある。また、上記のような絶対値
回路では回路規模が大きいため、各画素に導入すると画
像センサが大きくなり過ぎるという問題があった。
【０００５】本発明は、上記のような問題を解決するた
めになされたものであり、画像センサの画素に導入する
ことができる回路規模で十分な比較演算の精度を得るこ
とができる比較回路を得ることができ、コストの低下を
図ることができる半導体集積回路を得ることを目的とす
る。
めになされたものであり、画像センサの画素に導入する
ことができる回路規模で十分な比較演算の精度を得るこ
とができる比較回路を得ることができ、コストの低下を
図ることができる半導体集積回路を得ることを目的とす
る。
【０００６】
【課題を解決するための手段】この発明に係る半導体集
積回路は、２つの入力電圧の比較を行い、該比較結果を
出力する比較回路を備えた半導体集積回路において、比
較回路は、２つの入力電圧が等しいときに出力電圧が最
小となり、該２つの入力電圧の電圧差が大きくなるに従
って出力電圧が最小値よりも大きくなるものである。
積回路は、２つの入力電圧の比較を行い、該比較結果を
出力する比較回路を備えた半導体集積回路において、比
較回路は、２つの入力電圧が等しいときに出力電圧が最
小となり、該２つの入力電圧の電圧差が大きくなるに従
って出力電圧が最小値よりも大きくなるものである。
【０００７】また、この発明に係る半導体集積回路は、
２つの入力電圧の比較を行い、該比較結果を出力する比
較回路を備えた半導体集積回路において、比較回路は、
２つの入力電圧が等しいときに出力電圧が最大となり、
該２つの入力電圧の電圧差が大きくなるに従って出力電
圧が最大値よりも小さくなるものである。
２つの入力電圧の比較を行い、該比較結果を出力する比
較回路を備えた半導体集積回路において、比較回路は、
２つの入力電圧が等しいときに出力電圧が最大となり、
該２つの入力電圧の電圧差が大きくなるに従って出力電
圧が最大値よりも小さくなるものである。
【０００８】また、この発明に係る半導体集積回路は、
請求項１又は請求項２のいずれかにおいて、比較回路
は、２つの入力電圧の電圧差に応じた出力電圧を該電圧
値に応じた電流に変換して出力するものである。
請求項１又は請求項２のいずれかにおいて、比較回路
は、２つの入力電圧の電圧差に応じた出力電圧を該電圧
値に応じた電流に変換して出力するものである。
【０００９】また、この発明に係る半導体集積回路は、
請求項１又は請求項３のいずれかにおいて、比較回路
は、２つの入力電圧の電圧差に応じた電圧を出力すると
共に、２つの入力電圧が等しいときに所定の電圧Ｖａを
出力する電圧差検出回路と、該電圧差検出回路から出力
される電圧が所定の電圧Ｖａのときに、出力電圧が最小
となり、電圧差検出回路から出力される電圧が所定の電
圧Ｖａよりも小さく、又は大きくなるに従って、出力電
圧が最小値よりもそれぞれ大きくなる所定電圧検出回路
とを備えるものである。
請求項１又は請求項３のいずれかにおいて、比較回路
は、２つの入力電圧の電圧差に応じた電圧を出力すると
共に、２つの入力電圧が等しいときに所定の電圧Ｖａを
出力する電圧差検出回路と、該電圧差検出回路から出力
される電圧が所定の電圧Ｖａのときに、出力電圧が最小
となり、電圧差検出回路から出力される電圧が所定の電
圧Ｖａよりも小さく、又は大きくなるに従って、出力電
圧が最小値よりもそれぞれ大きくなる所定電圧検出回路
とを備えるものである。
【００１０】また、この発明に係る半導体集積回路は、
請求項２又は請求項３のいずれかにおいて、比較回路
は、２つの入力電圧の電圧差に応じた電圧を出力すると
共に、２つの入力電圧が等しいときに所定の電圧Ｖａを
出力する電圧差検出回路と、該電圧差検出回路から出力
される電圧が所定の電圧Ｖａのときに、出力電圧が最大
となり、電圧差検出回路から出力される電圧が所定の電
圧Ｖａよりも小さく、又は大きくなるに従って、出力電
圧が最大値よりもそれぞれ小さくなる所定電圧検出回路
とを備えるものである。
請求項２又は請求項３のいずれかにおいて、比較回路
は、２つの入力電圧の電圧差に応じた電圧を出力すると
共に、２つの入力電圧が等しいときに所定の電圧Ｖａを
出力する電圧差検出回路と、該電圧差検出回路から出力
される電圧が所定の電圧Ｖａのときに、出力電圧が最大
となり、電圧差検出回路から出力される電圧が所定の電
圧Ｖａよりも小さく、又は大きくなるに従って、出力電
圧が最大値よりもそれぞれ小さくなる所定電圧検出回路
とを備えるものである。
【００１１】また、この発明に係る半導体集積回路は、
請求項４又は請求項５のいずれかにおいて、比較回路
は、所定電圧検出回路から出力される電圧を、該出力電
圧値に応じた電流に変換して出力する電圧−電流変換回
路を備えるものである。
請求項４又は請求項５のいずれかにおいて、比較回路
は、所定電圧検出回路から出力される電圧を、該出力電
圧値に応じた電流に変換して出力する電圧−電流変換回
路を備えるものである。
【００１２】また、この発明に係る半導体集積回路は、
請求項６において、電圧−電流変換回路は、外部からの
所定の信号に応じて、変換した電流の出力制御を行うも
のである。
請求項６において、電圧−電流変換回路は、外部からの
所定の信号に応じて、変換した電流の出力制御を行うも
のである。
【００１３】また、この発明に係る半導体集積回路は、
請求項４から請求項７のいずれかにおいて、所定電圧検
出回路は、電圧差検出回路から入力された電圧に対する
出力電圧の調整を行う調整回路を有するものである。
請求項４から請求項７のいずれかにおいて、所定電圧検
出回路は、電圧差検出回路から入力された電圧に対する
出力電圧の調整を行う調整回路を有するものである。
【００１４】また、この発明に係る半導体集積回路は、
請求項４から請求項８のいずれかにおいて、比較回路
は、電圧差検出回路から出力される所定電圧Ｖａのばら
つきを調整して所定電圧検出回路に出力するＶａ調整回
路を有するものである。
請求項４から請求項８のいずれかにおいて、比較回路
は、電圧差検出回路から出力される所定電圧Ｖａのばら
つきを調整して所定電圧検出回路に出力するＶａ調整回
路を有するものである。
【００１５】また、この発明に係る半導体集積回路は、
請求項４から請求項９のいずれかにおいて、電圧差検出
回路は、外部から入力される所定の信号に応じて、２つ
の入力電圧の電圧差に応じた電圧の所定電圧検出回路へ
の出力と、２つの入力電圧を該各電圧値に応じた電流値
にそれぞれ変換して得られる電流の外部への出力とを切
り換える切換回路を有するものである。
請求項４から請求項９のいずれかにおいて、電圧差検出
回路は、外部から入力される所定の信号に応じて、２つ
の入力電圧の電圧差に応じた電圧の所定電圧検出回路へ
の出力と、２つの入力電圧を該各電圧値に応じた電流値
にそれぞれ変換して得られる電流の外部への出力とを切
り換える切換回路を有するものである。
【００１６】
【発明の実施の形態】次に、図面に示す実施の形態に基
づいて、本発明を詳細に説明する。 実施の形態１．図１は、本発明の実施の形態１における
半導体集積回路の例を示した概略のブロック図である。
なお、図１では、画像の変化を検出する画像センサをな
す半導体集積回路素子を例にして示している。
づいて、本発明を詳細に説明する。 実施の形態１．図１は、本発明の実施の形態１における
半導体集積回路の例を示した概略のブロック図である。
なお、図１では、画像の変化を検出する画像センサをな
す半導体集積回路素子を例にして示している。
【００１７】図１において、半導体集積回路素子１は、
画像を電気的な信号データに変換して出力する光電変換
回路２と、該光電変換回路２から入力される画像データ
を記憶する第１メモリ３及び第２メモリ４と、該第１メ
モリ３に格納されたデータと第２メモリに格納されたデ
ータとの比較を行い、該比較結果を出力する比較回路５
とで構成されている。
画像を電気的な信号データに変換して出力する光電変換
回路２と、該光電変換回路２から入力される画像データ
を記憶する第１メモリ３及び第２メモリ４と、該第１メ
モリ３に格納されたデータと第２メモリに格納されたデ
ータとの比較を行い、該比較結果を出力する比較回路５
とで構成されている。
【００１８】光電変換回路２は、第１メモリ３及び第２
メモリ４にそれぞれ接続されており、第１メモリ３及び
第２メモリ４は、比較回路５にそれぞれ接続されてい
る。更に、光電変換回路２は、外部からリセット信号が
入力されるリセット端子Ｒに接続され、第１メモリ３
は、データの書き込み制御を行うための信号が外部から
入力される入力端子Ｗ１に、第２メモリ４は、データの
書き込み制御を行うための信号が外部から入力される入
力端子Ｗ２にそれぞれ接続されている。
メモリ４にそれぞれ接続されており、第１メモリ３及び
第２メモリ４は、比較回路５にそれぞれ接続されてい
る。更に、光電変換回路２は、外部からリセット信号が
入力されるリセット端子Ｒに接続され、第１メモリ３
は、データの書き込み制御を行うための信号が外部から
入力される入力端子Ｗ１に、第２メモリ４は、データの
書き込み制御を行うための信号が外部から入力される入
力端子Ｗ２にそれぞれ接続されている。
【００１９】このような構成において、光電変換回路２
から出力された画像データは、入力端子Ｗ１及びＷ２に
外部からライトイネーブル信号が交互に入力されること
によって、第１メモリ３及び第２メモリ４に交互に格納
される。比較回路５は、第１メモリ３に格納されたデー
タ及び第２メモリ４に格納されたデータの比較を行い、
該比較結果を外部に出力する。
から出力された画像データは、入力端子Ｗ１及びＷ２に
外部からライトイネーブル信号が交互に入力されること
によって、第１メモリ３及び第２メモリ４に交互に格納
される。比較回路５は、第１メモリ３に格納されたデー
タ及び第２メモリ４に格納されたデータの比較を行い、
該比較結果を外部に出力する。
【００２０】図２は、図１の光電変換回路２の回路例を
示した図である。図２において、光電変換回路２は、フ
ォトダイオード１１及びＮチャネル形ＭＯＳトランジス
タ（以下、Ｎ−ＭＯＳと呼ぶ）１２で形成されている。
フォトダイオード１１において、カソードは、外部から
正の直流電源電圧が入力される電源端子Ｖddに接続さ
れ、アノードはＮ−ＭＯＳ１２のドレインに接続され、
該接続部は出力端子１３に接続されている。Ｎ−ＭＯＳ
１２において、ソースは接地され、ゲートはリセット端
子Ｒに接続されている。
示した図である。図２において、光電変換回路２は、フ
ォトダイオード１１及びＮチャネル形ＭＯＳトランジス
タ（以下、Ｎ−ＭＯＳと呼ぶ）１２で形成されている。
フォトダイオード１１において、カソードは、外部から
正の直流電源電圧が入力される電源端子Ｖddに接続さ
れ、アノードはＮ−ＭＯＳ１２のドレインに接続され、
該接続部は出力端子１３に接続されている。Ｎ−ＭＯＳ
１２において、ソースは接地され、ゲートはリセット端
子Ｒに接続されている。
【００２１】このような構成において、リセット端子Ｒ
に外部からＨｉｇｈレベルのリセット信号が入力される
と、フォトダイオード１１の動作に関係無く、Ｎ−ＭＯ
Ｓ１２はオンして導通状態となり出力端子１３を接地レ
ベルにするリセット動作が行われる。該リセット動作が
行われないときには、リセット端子ＲはＬｏｗレベルと
なり、Ｎ−ＭＯＳ１２はオフして遮断状態となってい
る。
に外部からＨｉｇｈレベルのリセット信号が入力される
と、フォトダイオード１１の動作に関係無く、Ｎ−ＭＯ
Ｓ１２はオンして導通状態となり出力端子１３を接地レ
ベルにするリセット動作が行われる。該リセット動作が
行われないときには、リセット端子ＲはＬｏｗレベルと
なり、Ｎ−ＭＯＳ１２はオフして遮断状態となってい
る。
【００２２】次に、図３は、第１メモリ３及び第２メモ
リ４の回路例を示した図である。なお、第１メモリ３及
び第２メモリ４は同一回路であり、図３では第１メモリ
３の場合を例にして説明する。図３において、第１メモ
リ３は、書き込み用ゲート１５及びメモリ用容量１６で
形成されており、入力端子Ｗ１にＨｉｇｈレベルの信号
が入力されると、入力端子１７を介して光電変換回路２
から入力される電圧がメモリ容量１６に充電される。該
充電された電圧が出力端子１８を介して比較回路５の一
方の入力端子に印加される。
リ４の回路例を示した図である。なお、第１メモリ３及
び第２メモリ４は同一回路であり、図３では第１メモリ
３の場合を例にして説明する。図３において、第１メモ
リ３は、書き込み用ゲート１５及びメモリ用容量１６で
形成されており、入力端子Ｗ１にＨｉｇｈレベルの信号
が入力されると、入力端子１７を介して光電変換回路２
から入力される電圧がメモリ容量１６に充電される。該
充電された電圧が出力端子１８を介して比較回路５の一
方の入力端子に印加される。
【００２３】図４は、図１の比較回路５の構成例を示し
た概略のブロック図である。図４において、比較回路５
は、２つの入力電圧が等しいときに所定の一定電圧Ｖａ
を出力する電圧差検出回路２１と、該所定電圧Ｖａが入
力されると出力電圧が最小となる所定電圧検出回路２２
とで形成されている。
た概略のブロック図である。図４において、比較回路５
は、２つの入力電圧が等しいときに所定の一定電圧Ｖａ
を出力する電圧差検出回路２１と、該所定電圧Ｖａが入
力されると出力電圧が最小となる所定電圧検出回路２２
とで形成されている。
【００２４】電圧差検出回路２１は、外部からそれぞれ
電圧が入力される２つの入力端子ＩＮ１及びＩＮ２を有
し、出力端子は所定電圧検出回路２２の入力端子に接続
され、所定電圧検出回路２２の出力が、比較回路５の出
力ＯＵＴをなしている。電圧差検出回路２１は、２つの
入力端子ＩＮ１及びＩＮ２に入力された入力電圧が等し
いときのみ、該入力電圧の電圧値に関係無く所定電圧Ｖ
ａを出力する。ここで、入力端子ＩＮ１に入力される電
圧とは、例えば第１メモリ３から出力される格納データ
であり、入力端子ＩＮ２に入力される電圧とは、例えば
第２メモリ４から出力される格納データである。
電圧が入力される２つの入力端子ＩＮ１及びＩＮ２を有
し、出力端子は所定電圧検出回路２２の入力端子に接続
され、所定電圧検出回路２２の出力が、比較回路５の出
力ＯＵＴをなしている。電圧差検出回路２１は、２つの
入力端子ＩＮ１及びＩＮ２に入力された入力電圧が等し
いときのみ、該入力電圧の電圧値に関係無く所定電圧Ｖ
ａを出力する。ここで、入力端子ＩＮ１に入力される電
圧とは、例えば第１メモリ３から出力される格納データ
であり、入力端子ＩＮ２に入力される電圧とは、例えば
第２メモリ４から出力される格納データである。
【００２５】所定電圧検出回路２２は、電圧差検出回路
２１から入力された電圧が所定電圧Ｖａのときのみ、出
力電圧が最小となり、所定電圧Ｖａよりも小さくなるに
つれて出力電圧が該最小値よりも大きくなると共に、出
力電圧Ｖａよりも大きくなるにつれて出力電圧が上記最
小値より大きくなるという特性を有している。
２１から入力された電圧が所定電圧Ｖａのときのみ、出
力電圧が最小となり、所定電圧Ｖａよりも小さくなるに
つれて出力電圧が該最小値よりも大きくなると共に、出
力電圧Ｖａよりも大きくなるにつれて出力電圧が上記最
小値より大きくなるという特性を有している。
【００２６】図５は、図４で示した比較回路５の回路例
を示した図である。図５において、電圧差検出回路２１
は、４つのＰチャネル形ＭＯＳトランジスタ（以下、Ｐ
−ＭＯＳと呼ぶ）３１〜３４で形成されており、Ｐ−Ｍ
ＯＳ３１及び３２はカレントミラー回路を形成して電流
源をなしている。Ｐ−ＭＯＳ３３のゲートは入力端子Ｉ
Ｎ１に、Ｐ−ＭＯＳ３４のゲートは入力端子ＩＮ２にそ
れぞれ接続されている。
を示した図である。図５において、電圧差検出回路２１
は、４つのＰチャネル形ＭＯＳトランジスタ（以下、Ｐ
−ＭＯＳと呼ぶ）３１〜３４で形成されており、Ｐ−Ｍ
ＯＳ３１及び３２はカレントミラー回路を形成して電流
源をなしている。Ｐ−ＭＯＳ３３のゲートは入力端子Ｉ
Ｎ１に、Ｐ−ＭＯＳ３４のゲートは入力端子ＩＮ２にそ
れぞれ接続されている。
【００２７】Ｐ−ＭＯＳ３１及び３２の各ゲートは接続
され、Ｐ−ＭＯＳ３１のゲート及びドレインは接続され
ている。Ｐ−ＭＯＳ３１において、ソースは電源端子Ｖ
ddに接続され、ドレインはＰ−ＭＯＳ３３のソースに接
続されており、Ｐ−ＭＯＳ３３のドレインは接地されて
いる。また、Ｐ−ＭＯＳ３２において、ソースは電源端
子Ｖddに接続され、ドレインはＰ−ＭＯＳ３４のソース
に接続されており、Ｐ−ＭＯＳ３４のドレインは接地さ
れている。このような構成において、Ｐ−ＭＯＳ３２の
ドレインとＰ−ＭＯＳ３４のソースとの接続部Ａは、電
圧差検出回路２１の出力をなし、所定電圧検出回路２２
に接続されている。
され、Ｐ−ＭＯＳ３１のゲート及びドレインは接続され
ている。Ｐ−ＭＯＳ３１において、ソースは電源端子Ｖ
ddに接続され、ドレインはＰ−ＭＯＳ３３のソースに接
続されており、Ｐ−ＭＯＳ３３のドレインは接地されて
いる。また、Ｐ−ＭＯＳ３２において、ソースは電源端
子Ｖddに接続され、ドレインはＰ−ＭＯＳ３４のソース
に接続されており、Ｐ−ＭＯＳ３４のドレインは接地さ
れている。このような構成において、Ｐ−ＭＯＳ３２の
ドレインとＰ−ＭＯＳ３４のソースとの接続部Ａは、電
圧差検出回路２１の出力をなし、所定電圧検出回路２２
に接続されている。
【００２８】所定電圧検出回路２２は、２つのＰ−ＭＯ
Ｓ３６，３７と、Ｎチャネル形ＭＯＳトランジスタ３８
とで形成されている。Ｐ−ＭＯＳ３６において、ソース
は電源端子Ｖddに、ゲートは外部から所定のバイアス電
圧が印加されるバイアス入力端子ＩＮ３にそれぞれ接続
され、ドレインはＰ−ＭＯＳ３７のソースに接続され該
接続部は所定電圧検出回路２２の出力をなし、比較回路
５の出力端子ＯＵＴに接続されている。また、Ｐ−ＭＯ
Ｓ３７及びＮ−ＭＯＳ３８の各ゲートはそれぞれ接続部
Ａに接続されており、Ｐ−ＭＯＳ３７及びＮ−ＭＯＳ３
８の各ドレインは接続され、Ｎ−ＭＯＳ３８のソースは
接地されている。
Ｓ３６，３７と、Ｎチャネル形ＭＯＳトランジスタ３８
とで形成されている。Ｐ−ＭＯＳ３６において、ソース
は電源端子Ｖddに、ゲートは外部から所定のバイアス電
圧が印加されるバイアス入力端子ＩＮ３にそれぞれ接続
され、ドレインはＰ−ＭＯＳ３７のソースに接続され該
接続部は所定電圧検出回路２２の出力をなし、比較回路
５の出力端子ＯＵＴに接続されている。また、Ｐ−ＭＯ
Ｓ３７及びＮ−ＭＯＳ３８の各ゲートはそれぞれ接続部
Ａに接続されており、Ｐ−ＭＯＳ３７及びＮ−ＭＯＳ３
８の各ドレインは接続され、Ｎ−ＭＯＳ３８のソースは
接地されている。
【００２９】このような構成において、入力端子ＩＮ１
及びＩＮ２に入力された入力電圧は、Ｐ−ＭＯＳ３３及
び３４で入力電圧値に応じた電流値に変換され、Ｐ−Ｍ
ＯＳ３１及び３２で形成されたミラー回路で減算され
る。このようにして、電圧差検出回路２１は、入力端子
ＩＮ１及びＩＮ２にそれぞれ入力された各入力電圧が等
しいときのみ、各入力電圧の電圧値に関係無く、出力を
なす接続部Ａの電圧が所定値Ｖａとなる。
及びＩＮ２に入力された入力電圧は、Ｐ−ＭＯＳ３３及
び３４で入力電圧値に応じた電流値に変換され、Ｐ−Ｍ
ＯＳ３１及び３２で形成されたミラー回路で減算され
る。このようにして、電圧差検出回路２１は、入力端子
ＩＮ１及びＩＮ２にそれぞれ入力された各入力電圧が等
しいときのみ、各入力電圧の電圧値に関係無く、出力を
なす接続部Ａの電圧が所定値Ｖａとなる。
【００３０】一方、接続部Ａが所定電圧Ｖａになると、
接続部Ａに接続されたＰ−ＭＯＳ３７及びＮ−ＭＯＳ３
８の直列回路が最大電流を流す状態になるように、Ｐ−
ＭＯＳ３１〜３４の各利得係数が設定されている。例え
ば、Ｐ−ＭＯＳ３１の利得係数をβ３１、Ｐ−ＭＯＳ３
２の利得係数をβ３２、Ｐ−ＭＯＳ３３の利得係数をβ
３３及びＰ−ＭＯＳ３４の利得係数をβ３４とすると、
各利得係数β３１〜β３４を、 β３１：β３２：β３３：β３４＝１：４：１：１………………（１） になるようにＰ−ＭＯＳ３１〜３４は形成されている。
このようにすることによって、接続部Ａの電圧が、所定
電圧Ｖａよりも小さくても大きくてもＰ−ＭＯＳ３７及
びＮ−ＭＯＳ３８の直列回路を流れる電流は最大電流よ
りも小さくなる。
接続部Ａに接続されたＰ−ＭＯＳ３７及びＮ−ＭＯＳ３
８の直列回路が最大電流を流す状態になるように、Ｐ−
ＭＯＳ３１〜３４の各利得係数が設定されている。例え
ば、Ｐ−ＭＯＳ３１の利得係数をβ３１、Ｐ−ＭＯＳ３
２の利得係数をβ３２、Ｐ−ＭＯＳ３３の利得係数をβ
３３及びＰ−ＭＯＳ３４の利得係数をβ３４とすると、
各利得係数β３１〜β３４を、 β３１：β３２：β３３：β３４＝１：４：１：１………………（１） になるようにＰ−ＭＯＳ３１〜３４は形成されている。
このようにすることによって、接続部Ａの電圧が、所定
電圧Ｖａよりも小さくても大きくてもＰ−ＭＯＳ３７及
びＮ−ＭＯＳ３８の直列回路を流れる電流は最大電流よ
りも小さくなる。
【００３１】また、Ｐ−ＭＯＳ３６は、入力端子ＩＮ３
から入力される一定のバイアス電圧によってソース−ド
レイン間が一定の抵抗値をなすものと見なすことがで
き、Ｐ−ＭＯＳ３７及びＮ−ＭＯＳ３８の直列回路を流
れる電流を電圧に変換するものである。このことから、
接続部Ａの電圧が所定値Ｖａになると、所定電圧検出回
路２２の出力端子、すなわち比較回路５の出力端子ＯＵ
Ｔの電圧は最小値となり、接続部Ａの電圧が所定値Ｖａ
よりも大きく又は小さくなるに従って出力端子ＯＵＴの
電圧は最小値から大きくなっていく。
から入力される一定のバイアス電圧によってソース−ド
レイン間が一定の抵抗値をなすものと見なすことがで
き、Ｐ−ＭＯＳ３７及びＮ−ＭＯＳ３８の直列回路を流
れる電流を電圧に変換するものである。このことから、
接続部Ａの電圧が所定値Ｖａになると、所定電圧検出回
路２２の出力端子、すなわち比較回路５の出力端子ＯＵ
Ｔの電圧は最小値となり、接続部Ａの電圧が所定値Ｖａ
よりも大きく又は小さくなるに従って出力端子ＯＵＴの
電圧は最小値から大きくなっていく。
【００３２】なお、図６に示すように、図５のＰ−ＭＯ
Ｓ３７をＮ−ＭＯＳに、Ｎ−ＭＯＳ３８をＰ−ＭＯＳに
変えてもよく、図７で示すように、図５のＰ−ＭＯＳ３
６を固定抵抗３９に置き換えてもよい。また、図８で示
すように、図５のＰ−ＭＯＳ３６のゲートをＰ−ＭＯＳ
３６のドレインに接続してダイオードを形成するように
してもよい。
Ｓ３７をＮ−ＭＯＳに、Ｎ−ＭＯＳ３８をＰ−ＭＯＳに
変えてもよく、図７で示すように、図５のＰ−ＭＯＳ３
６を固定抵抗３９に置き換えてもよい。また、図８で示
すように、図５のＰ−ＭＯＳ３６のゲートをＰ−ＭＯＳ
３６のドレインに接続してダイオードを形成するように
してもよい。
【００３３】ここで、図５から図８では、所定電圧検出
回路２２は、電圧差検出回路２１から所定電圧Ｖａが入
力されたときのみ、出力電圧が最小値となる場合を例に
して説明したが、所定電圧検出回路２２は、電圧差検出
回路２１から所定電圧Ｖａが入力されたときのみ、出力
電圧が最大値となり、電圧差検出回路２１から入力され
る電圧が所定電圧Ｖａよりも小さくなるにつれて出力電
圧が該最大値よりも小さくなると共に、出力電圧Ｖａよ
りも大きくなるにつれて出力電圧が上記最大値より小さ
くなるという特性を有するようにしてもよい。このよう
な特性を備えた所定電圧検出回路２２の回路例を図９で
示している。
回路２２は、電圧差検出回路２１から所定電圧Ｖａが入
力されたときのみ、出力電圧が最小値となる場合を例に
して説明したが、所定電圧検出回路２２は、電圧差検出
回路２１から所定電圧Ｖａが入力されたときのみ、出力
電圧が最大値となり、電圧差検出回路２１から入力され
る電圧が所定電圧Ｖａよりも小さくなるにつれて出力電
圧が該最大値よりも小さくなると共に、出力電圧Ｖａよ
りも大きくなるにつれて出力電圧が上記最大値より小さ
くなるという特性を有するようにしてもよい。このよう
な特性を備えた所定電圧検出回路２２の回路例を図９で
示している。
【００３４】図９における図５との相違点は、図５で
は、Ｐ−ＭＯＳ３７とＮ−ＭＯＳ３８とを直列に接続
し、該直列回路を出力端子ＯＵＴと接地との間に接続す
るようにしたが、図９では、Ｐ−ＭＯＳ３７とＮ−ＭＯ
Ｓ３８とを並列に接続し、該並列回路を出力端子ＯＵＴ
と接地との間に接続するようにしたことにある。すなわ
ち、図９において、Ｐ−ＭＯＳ３７のソース及びＮ−Ｍ
ＯＳ３８のドレインは、Ｐ−ＭＯＳ３６のドレインにそ
れぞれ接続されると共に出力端子ＯＵＴにそれぞれ接続
されている。更に、Ｐ−ＭＯＳ３７のドレイン及びＮ−
ＭＯＳ３８のソースは接地されている。このようにする
ことによって、所定電圧検出回路２２は、電圧差検出回
路２１から所定電圧Ｖａが入力されたときのみ、出力電
圧が最大値となる。
は、Ｐ−ＭＯＳ３７とＮ−ＭＯＳ３８とを直列に接続
し、該直列回路を出力端子ＯＵＴと接地との間に接続す
るようにしたが、図９では、Ｐ−ＭＯＳ３７とＮ−ＭＯ
Ｓ３８とを並列に接続し、該並列回路を出力端子ＯＵＴ
と接地との間に接続するようにしたことにある。すなわ
ち、図９において、Ｐ−ＭＯＳ３７のソース及びＮ−Ｍ
ＯＳ３８のドレインは、Ｐ−ＭＯＳ３６のドレインにそ
れぞれ接続されると共に出力端子ＯＵＴにそれぞれ接続
されている。更に、Ｐ−ＭＯＳ３７のドレイン及びＮ−
ＭＯＳ３８のソースは接地されている。このようにする
ことによって、所定電圧検出回路２２は、電圧差検出回
路２１から所定電圧Ｖａが入力されたときのみ、出力電
圧が最大値となる。
【００３５】このように、本実施の形態１における半導
体集積回路は、７つのＭＯＳトランジスタ３１〜３４，
３６〜３８、又は６つのＭＯＳトランジスタ３１〜３
４，３７，３８と１つの抵抗３９とで、２つの入力電圧
が等しいときのみ出力電圧が最大又は最小となる、２つ
の入力電圧の比較を行う比較回路を形成した。このこと
から、光電変換回路２から得られる２つの画像データの
比較演算を簡単な回路構成で精度よく行うことができる
比較回路を得ることができ、該比較回路を画像センサの
画素に導入することができ、コストの低下を図ることが
できる。
体集積回路は、７つのＭＯＳトランジスタ３１〜３４，
３６〜３８、又は６つのＭＯＳトランジスタ３１〜３
４，３７，３８と１つの抵抗３９とで、２つの入力電圧
が等しいときのみ出力電圧が最大又は最小となる、２つ
の入力電圧の比較を行う比較回路を形成した。このこと
から、光電変換回路２から得られる２つの画像データの
比較演算を簡単な回路構成で精度よく行うことができる
比較回路を得ることができ、該比較回路を画像センサの
画素に導入することができ、コストの低下を図ることが
できる。
【００３６】実施の形態２．上記実施の形態１では、比
較回路５は、２つの入力電圧が等しいときのみ出力電圧
が最大又は最小となるようにしたが、２つの入力電圧が
等しいときのみ出力電流が最大又は最小となるようにし
てもよく、このようにしたものを本発明の実施の形態２
とする。
較回路５は、２つの入力電圧が等しいときのみ出力電圧
が最大又は最小となるようにしたが、２つの入力電圧が
等しいときのみ出力電流が最大又は最小となるようにし
てもよく、このようにしたものを本発明の実施の形態２
とする。
【００３７】図１０は、本発明の実施の形態２における
半導体集積回路の比較回路の構成例を示した概略のブロ
ック図である。なお、本発明の実施の形態２における半
導体集積回路の例を示した概略のブロック図は、図１の
半導体集積回路素子１を半導体集積回路素子４１に、図
１の比較回路５を比較回路４２に変わる以外は図１と同
じであるので省略する。また、図１０では、図５と同じ
ものは同じ符号で示しており、ここではその説明を省略
すると共に、図５との相違点のみ説明する。
半導体集積回路の比較回路の構成例を示した概略のブロ
ック図である。なお、本発明の実施の形態２における半
導体集積回路の例を示した概略のブロック図は、図１の
半導体集積回路素子１を半導体集積回路素子４１に、図
１の比較回路５を比較回路４２に変わる以外は図１と同
じであるので省略する。また、図１０では、図５と同じ
ものは同じ符号で示しており、ここではその説明を省略
すると共に、図５との相違点のみ説明する。
【００３８】図１０における図５との相違点は、図５の
比較回路５に電圧−電流変換回路４３を追加したことに
あり、これに伴って、図５の比較回路５を比較回路４２
としたことにある。図１０において、比較回路４２は、
電圧差検出回路２１、所定電圧検出回路２２及び電圧−
電流変換回路４３で形成されている。所定電圧検出回路
２２の出力は、電圧−電流変換回路４３の入力に接続さ
れており、電圧−電流変換回路４３の出力は、比較回路
４２の出力ＯＵＴをなしている。電圧−電流変換回路４
３は、所定電圧検出回路２２から出力される電圧を、該
電圧に応じた電流に変換する。すなわち、電圧−電流変
換回路４３は、所定電圧検出回路２２からの出力電圧が
最小のとき、出力電流が最大となり、所定電圧検出回路
２２からの出力電圧が大きくなると共に出力電流は小さ
くなる。
比較回路５に電圧−電流変換回路４３を追加したことに
あり、これに伴って、図５の比較回路５を比較回路４２
としたことにある。図１０において、比較回路４２は、
電圧差検出回路２１、所定電圧検出回路２２及び電圧−
電流変換回路４３で形成されている。所定電圧検出回路
２２の出力は、電圧−電流変換回路４３の入力に接続さ
れており、電圧−電流変換回路４３の出力は、比較回路
４２の出力ＯＵＴをなしている。電圧−電流変換回路４
３は、所定電圧検出回路２２から出力される電圧を、該
電圧に応じた電流に変換する。すなわち、電圧−電流変
換回路４３は、所定電圧検出回路２２からの出力電圧が
最小のとき、出力電流が最大となり、所定電圧検出回路
２２からの出力電圧が大きくなると共に出力電流は小さ
くなる。
【００３９】図１１は、図１０で示した比較回路４２の
回路例を示した図である。なお、図１１では、図５と同
じものは同じ符号で示しており、ここではその説明を省
略すると共に図５との相違点のみ説明する。図１１にお
ける図５との相違点は、Ｐ−ＭＯＳ４５からなる電圧−
電流変換回路４３を追加したことにある。
回路例を示した図である。なお、図１１では、図５と同
じものは同じ符号で示しており、ここではその説明を省
略すると共に図５との相違点のみ説明する。図１１にお
ける図５との相違点は、Ｐ−ＭＯＳ４５からなる電圧−
電流変換回路４３を追加したことにある。
【００４０】図１１において、Ｐ−ＭＯＳ３６のドレイ
ンとＰ−ＭＯＳ３７のソースとの接続部は、Ｐ−ＭＯＳ
４５のゲートに接続され、Ｐ−ＭＯＳ４５のソースは電
源端子Ｖddに接続されている。Ｐ−ＭＯＳ４５のドレイ
ンは、電圧−電流変換回路４３の出力をなすと共に、比
較回路４２の出力をなし、比較回路４２の出力端子ＯＵ
Ｔに接続されている。このような構成において、Ｐ−Ｍ
ＯＳ４５は、所定電圧検出回路２２から出力される電圧
を、該電圧に応じた電流に変換して出力端子ＯＵＴから
出力する。
ンとＰ−ＭＯＳ３７のソースとの接続部は、Ｐ−ＭＯＳ
４５のゲートに接続され、Ｐ−ＭＯＳ４５のソースは電
源端子Ｖddに接続されている。Ｐ−ＭＯＳ４５のドレイ
ンは、電圧−電流変換回路４３の出力をなすと共に、比
較回路４２の出力をなし、比較回路４２の出力端子ＯＵ
Ｔに接続されている。このような構成において、Ｐ−Ｍ
ＯＳ４５は、所定電圧検出回路２２から出力される電圧
を、該電圧に応じた電流に変換して出力端子ＯＵＴから
出力する。
【００４１】なお、本実施の形態２においては、実施の
形態１における図５の比較回路に電圧−電流変換回路４
３を設けた場合を例にして説明したが、本発明はこれに
限定するものではなく、実施の形態１における図６から
図９で示した比較回路に電圧−電流変換回路４３を設け
てもよい。図６から図９で示した比較回路に電圧−電流
変換回路４３を設けた場合、各所定電圧検出回路の出力
に電圧−電流変換回路４３を接続するものであり、上記
図１０及び図１１と同様であるのでその説明を省略す
る。また、Ｐ−ＭＯＳ４５をＮ−ＭＯＳに置き換えるこ
とによって、所定電圧検出回路２２からの出力電圧が最
小のとき、電圧−電流変換回路４３の出力電流が最小と
なり、所定電圧検出回路２２からの出力電圧が大きくな
ると共に電圧−電流変換回路４３の出力電流が大きくな
る。
形態１における図５の比較回路に電圧−電流変換回路４
３を設けた場合を例にして説明したが、本発明はこれに
限定するものではなく、実施の形態１における図６から
図９で示した比較回路に電圧−電流変換回路４３を設け
てもよい。図６から図９で示した比較回路に電圧−電流
変換回路４３を設けた場合、各所定電圧検出回路の出力
に電圧−電流変換回路４３を接続するものであり、上記
図１０及び図１１と同様であるのでその説明を省略す
る。また、Ｐ−ＭＯＳ４５をＮ−ＭＯＳに置き換えるこ
とによって、所定電圧検出回路２２からの出力電圧が最
小のとき、電圧−電流変換回路４３の出力電流が最小と
なり、所定電圧検出回路２２からの出力電圧が大きくな
ると共に電圧−電流変換回路４３の出力電流が大きくな
る。
【００４２】このように、本実施の形態２における半導
体集積回路は、８つのＭＯＳトランジスタ３１〜３４，
３６〜３８，４５、又は７つのＭＯＳトランジスタ３１
〜３４，３７，３８，４５と１つの抵抗３９とで、２つ
の入力電圧が等しいときのみ出力電流が最大又は最小と
なる、２つの入力電圧の比較を行う比較回路を形成し
た。このことから、実施の形態１と同様の効果を得るこ
とができると共に、外部回路と接続する際に、該外部回
路の構成によって比較演算結果を電流値で出力する方が
効率的である場合、例えば比較演算結果の加算を容易に
することができる。
体集積回路は、８つのＭＯＳトランジスタ３１〜３４，
３６〜３８，４５、又は７つのＭＯＳトランジスタ３１
〜３４，３７，３８，４５と１つの抵抗３９とで、２つ
の入力電圧が等しいときのみ出力電流が最大又は最小と
なる、２つの入力電圧の比較を行う比較回路を形成し
た。このことから、実施の形態１と同様の効果を得るこ
とができると共に、外部回路と接続する際に、該外部回
路の構成によって比較演算結果を電流値で出力する方が
効率的である場合、例えば比較演算結果の加算を容易に
することができる。
【００４３】実施の形態３．上記実施の形態２では、比
較演算結果に応じて出力する電流値の調整を製造プロセ
ス段階である程度行うことができるが、製造後において
も出力電流の調整を行えるようにしてもよく、このよう
にしたものを本発明の実施の形態３とする。図１２は、
本発明の実施の形態３における半導体集積回路の比較回
路の例を示した回路図である。なお、本発明の実施の形
態３における半導体集積回路の例を示した概略のブロッ
ク図は、図１の半導体集積回路素子１を半導体集積回路
素子５１に、図１の比較回路５を比較回路５２に変わる
以外は図１と同じであるので省略する。また、図１２で
は、図１１と同じものは同じ符号で示しており、ここで
はその説明を省略すると共に、図１１との相違点のみ説
明する。
較演算結果に応じて出力する電流値の調整を製造プロセ
ス段階である程度行うことができるが、製造後において
も出力電流の調整を行えるようにしてもよく、このよう
にしたものを本発明の実施の形態３とする。図１２は、
本発明の実施の形態３における半導体集積回路の比較回
路の例を示した回路図である。なお、本発明の実施の形
態３における半導体集積回路の例を示した概略のブロッ
ク図は、図１の半導体集積回路素子１を半導体集積回路
素子５１に、図１の比較回路５を比較回路５２に変わる
以外は図１と同じであるので省略する。また、図１２で
は、図１１と同じものは同じ符号で示しており、ここで
はその説明を省略すると共に、図１１との相違点のみ説
明する。
【００４４】図１２における図１１との相違点は、図１
１の所定電圧検出回路２２の回路構成を変えて所定電圧
検出回路５５とし、図１１の電圧−電流変換回路４３の
回路構成を変えて電圧−電流変換回路５６としたことに
ある。図１２において、比較回路５２は、電圧差検出回
路２１と、所定電圧Ｖａが入力されると出力電圧が最小
となる所定電圧検出回路５５と、所定電圧検出回路５５
から出力される電圧を、該電圧に応じた電流に変換する
電圧−電流変換回路５６とで構成されている。
１の所定電圧検出回路２２の回路構成を変えて所定電圧
検出回路５５とし、図１１の電圧−電流変換回路４３の
回路構成を変えて電圧−電流変換回路５６としたことに
ある。図１２において、比較回路５２は、電圧差検出回
路２１と、所定電圧Ｖａが入力されると出力電圧が最小
となる所定電圧検出回路５５と、所定電圧検出回路５５
から出力される電圧を、該電圧に応じた電流に変換する
電圧−電流変換回路５６とで構成されている。
【００４５】所定電圧検出回路５５は、電圧差検出回路
２１から入力された電圧が所定電圧Ｖａのときのみ、出
力電圧が最小となり、所定電圧Ｖａよりも小さくなるに
つれて出力電圧が該最小値よりも大きくなると共に、出
力電圧Ｖａよりも大きくなるにつれて出力電圧が上記最
小値より大きくなるという特性を有している。電圧−電
流変換回路５６は、所定電圧検出回路５５からの出力電
圧が最小のとき、出力電流が最大となり、所定電圧検出
回路５５からの出力電圧が大きくなると共に出力電流は
小さくなる。
２１から入力された電圧が所定電圧Ｖａのときのみ、出
力電圧が最小となり、所定電圧Ｖａよりも小さくなるに
つれて出力電圧が該最小値よりも大きくなると共に、出
力電圧Ｖａよりも大きくなるにつれて出力電圧が上記最
小値より大きくなるという特性を有している。電圧−電
流変換回路５６は、所定電圧検出回路５５からの出力電
圧が最小のとき、出力電流が最大となり、所定電圧検出
回路５５からの出力電圧が大きくなると共に出力電流は
小さくなる。
【００４６】所定電圧検出回路５５は、Ｐ−ＭＯＳ６１
〜６４とＮ−ＭＯＳ６５〜６７とで形成されている。Ｐ
−ＭＯＳ６１及びＮ−ＭＯＳ６５で、電圧差検出回路２
１から入力される電圧の調整を行う調整回路を形成して
いる。Ｎ−ＭＯＳ６５において、ドレインは電源端子Ｖ
ddに接続され、ゲートは電圧差検出回路２１の出力とな
る接続部Ａに接続されており、ソースはＰ−ＭＯＳ６１
のソースに接続されている。
〜６４とＮ−ＭＯＳ６５〜６７とで形成されている。Ｐ
−ＭＯＳ６１及びＮ−ＭＯＳ６５で、電圧差検出回路２
１から入力される電圧の調整を行う調整回路を形成して
いる。Ｎ−ＭＯＳ６５において、ドレインは電源端子Ｖ
ddに接続され、ゲートは電圧差検出回路２１の出力とな
る接続部Ａに接続されており、ソースはＰ−ＭＯＳ６１
のソースに接続されている。
【００４７】Ｐ−ＭＯＳ６１において、ドレインは接地
されており、ゲートは外部から所定のバイアス電圧が印
加されるバイアス入力端子ＩＮ３に接続されている。Ｐ
−ＭＯＳ６１は、入力端子ＩＮ３から入力される一定の
バイアス電圧によってソース−ドレイン間が一定の抵抗
値をなすものと見なすことができ、Ｎ−ＭＯＳ６５とＰ
−ＭＯＳ６１の直列回路によって、電圧差検出回路２１
から入力された電圧の減圧を行う等して入力電圧の調整
が行われる。
されており、ゲートは外部から所定のバイアス電圧が印
加されるバイアス入力端子ＩＮ３に接続されている。Ｐ
−ＭＯＳ６１は、入力端子ＩＮ３から入力される一定の
バイアス電圧によってソース−ドレイン間が一定の抵抗
値をなすものと見なすことができ、Ｎ−ＭＯＳ６５とＰ
−ＭＯＳ６１の直列回路によって、電圧差検出回路２１
から入力された電圧の減圧を行う等して入力電圧の調整
が行われる。
【００４８】Ｎ−ＭＯＳ６５のソースとＰ−ＭＯＳ６１
のソースとの接続部は、Ｐ−ＭＯＳ６４及びＮ−ＭＯＳ
６６の各ゲートにそれぞれ接続され、Ｎ−ＭＯＳ６５と
Ｐ−ＭＯＳ６１で調整された電圧が、Ｐ−ＭＯＳ６４及
びＮ−ＭＯＳ６６の各ゲートに入力される。Ｐ−ＭＯＳ
６４及びＮ−ＭＯＳ６６の各ドレインは接続され、Ｐ−
ＭＯＳ６４のソースは、Ｐ−ＭＯＳ６３のドレインに接
続されている。Ｐ−ＭＯＳ６３は、ソースがＰ−ＭＯＳ
６２のドレインに接続され、該接続部は所定電圧検出回
路５５の出力をなしており、ゲートはバイアス入力端子
ＩＮ３に接続されている。
のソースとの接続部は、Ｐ−ＭＯＳ６４及びＮ−ＭＯＳ
６６の各ゲートにそれぞれ接続され、Ｎ−ＭＯＳ６５と
Ｐ−ＭＯＳ６１で調整された電圧が、Ｐ−ＭＯＳ６４及
びＮ−ＭＯＳ６６の各ゲートに入力される。Ｐ−ＭＯＳ
６４及びＮ−ＭＯＳ６６の各ドレインは接続され、Ｐ−
ＭＯＳ６４のソースは、Ｐ−ＭＯＳ６３のドレインに接
続されている。Ｐ−ＭＯＳ６３は、ソースがＰ−ＭＯＳ
６２のドレインに接続され、該接続部は所定電圧検出回
路５５の出力をなしており、ゲートはバイアス入力端子
ＩＮ３に接続されている。
【００４９】Ｐ−ＭＯＳ６３は、入力端子ＩＮ３から入
力される所定のバイアス電圧によってソース−ドレイン
間が一定の抵抗値をなすものと見なすことができる。Ｐ
−ＭＯＳ６２及びＮ−ＭＯＳ６７は、ゲートがドレイン
に接続されてそれぞれダイオードをなしており、Ｐ−Ｍ
ＯＳ６２のソースは電源端子Ｖddに接続され、Ｎ−ＭＯ
Ｓ６７のソースは接地されている。
力される所定のバイアス電圧によってソース−ドレイン
間が一定の抵抗値をなすものと見なすことができる。Ｐ
−ＭＯＳ６２及びＮ−ＭＯＳ６７は、ゲートがドレイン
に接続されてそれぞれダイオードをなしており、Ｐ−Ｍ
ＯＳ６２のソースは電源端子Ｖddに接続され、Ｎ−ＭＯ
Ｓ６７のソースは接地されている。
【００５０】このような構成において、Ｐ−ＭＯＳ６３
は図５のＰ−ＭＯＳ３６と、Ｐ−ＭＯＳ６４は図５のＰ
−ＭＯＳ３７と、Ｎ−ＭＯＳ６６は図５のＮ−ＭＯＳ３
８とそれぞれ同様の動作を行う。一方、電圧−電流変換
回路５６に出力する電圧において、Ｐ−ＭＯＳ６２は、
上限値が電源端子Ｖddから入力される電源電圧よりも小
さくなるようにし、Ｎ−ＭＯＳ６７は、下限値が接地よ
りも大きくなるようにする。また、バイアス入力端子Ｉ
Ｎ３に入力されるバイアス電圧を変えることによって、
所定電圧検出回路５５から出力される電圧の調整を行う
ことができる。
は図５のＰ−ＭＯＳ３６と、Ｐ−ＭＯＳ６４は図５のＰ
−ＭＯＳ３７と、Ｎ−ＭＯＳ６６は図５のＮ−ＭＯＳ３
８とそれぞれ同様の動作を行う。一方、電圧−電流変換
回路５６に出力する電圧において、Ｐ−ＭＯＳ６２は、
上限値が電源端子Ｖddから入力される電源電圧よりも小
さくなるようにし、Ｎ−ＭＯＳ６７は、下限値が接地よ
りも大きくなるようにする。また、バイアス入力端子Ｉ
Ｎ３に入力されるバイアス電圧を変えることによって、
所定電圧検出回路５５から出力される電圧の調整を行う
ことができる。
【００５１】次に、電圧−電流変換回路５６は、２つの
Ｐ−ＭＯＳ７１及び７２で形成されている。Ｐ−ＭＯＳ
７１において、ソースは電源端子Ｖddに、ドレインはＰ
−ＭＯＳ７２のソースに、ゲートは所定電圧検出回路５
５の出力をなすＰ−ＭＯＳ６２及び６３の接続部にそれ
ぞれ接続されている。Ｐ−ＭＯＳ７２において、ゲート
はバイアス入力端子ＩＮ３に接続され、ドレインは比較
回路５２の出力端子ＯＵＴに接続されている。Ｐ−ＭＯ
Ｓ７１は、図１１のＰ−ＭＯＳ４５と同様の動作を行
い、Ｐ−ＭＯＳ７２は、入力端子ＩＮ３から入力される
一定のバイアス電圧によってソース−ドレイン間が一定
の抵抗値をなすものと見なすことができる。
Ｐ−ＭＯＳ７１及び７２で形成されている。Ｐ−ＭＯＳ
７１において、ソースは電源端子Ｖddに、ドレインはＰ
−ＭＯＳ７２のソースに、ゲートは所定電圧検出回路５
５の出力をなすＰ−ＭＯＳ６２及び６３の接続部にそれ
ぞれ接続されている。Ｐ−ＭＯＳ７２において、ゲート
はバイアス入力端子ＩＮ３に接続され、ドレインは比較
回路５２の出力端子ＯＵＴに接続されている。Ｐ−ＭＯ
Ｓ７１は、図１１のＰ−ＭＯＳ４５と同様の動作を行
い、Ｐ−ＭＯＳ７２は、入力端子ＩＮ３から入力される
一定のバイアス電圧によってソース−ドレイン間が一定
の抵抗値をなすものと見なすことができる。
【００５２】なお、Ｐ−ＭＯＳ７１をＮ−ＭＯＳに置き
換えることによって、所定電圧検出回路５５からの出力
電圧が最小のとき、電圧−電流変換回路５６の出力電流
が最小となり、所定電圧検出回路５５からの出力電圧が
大きくなると共に、電圧−電流変換回路５５の出力電流
が大きくなる。
換えることによって、所定電圧検出回路５５からの出力
電圧が最小のとき、電圧−電流変換回路５６の出力電流
が最小となり、所定電圧検出回路５５からの出力電圧が
大きくなると共に、電圧−電流変換回路５５の出力電流
が大きくなる。
【００５３】このように、本実施の形態３における半導
体集積回路は、比較演算結果に応じて出力する電流値の
調整を製造プロセス段階で調整することができると共
に、バイアス入力端子ＩＮ３に入力するバイアス電圧を
調整することによって、所定電圧検出回路５５から電圧
−電流変換回路５６に出力する電圧の調整を行うと共に
電圧−電流変換回路５６から出力される電流量の調整を
行う比較回路を形成した。このことから、実施の形態２
と同様の効果を得ることができると共に、比較結果を示
す出力電流値の調整を、製造後においても容易に行うこ
とができる。
体集積回路は、比較演算結果に応じて出力する電流値の
調整を製造プロセス段階で調整することができると共
に、バイアス入力端子ＩＮ３に入力するバイアス電圧を
調整することによって、所定電圧検出回路５５から電圧
−電流変換回路５６に出力する電圧の調整を行うと共に
電圧−電流変換回路５６から出力される電流量の調整を
行う比較回路を形成した。このことから、実施の形態２
と同様の効果を得ることができると共に、比較結果を示
す出力電流値の調整を、製造後においても容易に行うこ
とができる。
【００５４】実施の形態４．上記実施の形態１から実施
の形態３では、プロセス上のばらつき等によって、電圧
差検出回路２１を形成するＰ−ＭＯＳ３１〜３４の利得
係数の比率等がばらつくことから、上記所定電圧Ｖａが
ばらつく場合があった。そこで、電圧差検出回路２１か
ら出力される所定電圧Ｖａのばらつきを調整して一定に
なるようにしたものを本発明の実施の形態４とする。
の形態３では、プロセス上のばらつき等によって、電圧
差検出回路２１を形成するＰ−ＭＯＳ３１〜３４の利得
係数の比率等がばらつくことから、上記所定電圧Ｖａが
ばらつく場合があった。そこで、電圧差検出回路２１か
ら出力される所定電圧Ｖａのばらつきを調整して一定に
なるようにしたものを本発明の実施の形態４とする。
【００５５】図１３は、本発明の実施の形態４における
半導体集積回路の比較回路の例を示した回路図である。
なお、本発明の実施の形態４における半導体集積回路の
例を示した概略のブロック図は、図１の半導体集積回路
素子１を半導体集積回路素子８１に、図１の比較回路５
を比較回路８２に変わる以外は図１と同じであるので省
略する。また、本実施の形態４では、実施の形態３の図
１２で示した比較回路５２を例にして説明し、実施の形
態１及び実施の形態２で示した比較回路の場合において
も同様であるのでその説明を省略する。このことから、
図１３では、図１２と同じものは同じ符号で示してお
り、ここではその説明を省略すると共に、図１２との相
違点のみ説明する。
半導体集積回路の比較回路の例を示した回路図である。
なお、本発明の実施の形態４における半導体集積回路の
例を示した概略のブロック図は、図１の半導体集積回路
素子１を半導体集積回路素子８１に、図１の比較回路５
を比較回路８２に変わる以外は図１と同じであるので省
略する。また、本実施の形態４では、実施の形態３の図
１２で示した比較回路５２を例にして説明し、実施の形
態１及び実施の形態２で示した比較回路の場合において
も同様であるのでその説明を省略する。このことから、
図１３では、図１２と同じものは同じ符号で示してお
り、ここではその説明を省略すると共に、図１２との相
違点のみ説明する。
【００５６】図１３における図１２との相違点は、図１
２の電圧差検出回路２１と所定電圧検出回路５５との接
続部にＮ−ＭＯＳ８６からなるＶａ調整回路８５を設け
たことと、Ｎ−ＭＯＳ８６のゲート電圧が外部から印加
される入力端子ＩＮ４を設けたことにあり、これに伴っ
て、図１２の比較回路５２を比較回路８２としたことに
ある。図１３において、電圧差検出回路２１における接
続部ＡにＮ−ＭＯＳ８６のドレインを接続し、Ｎ−ＭＯ
Ｓ８６のソースは接地されている。Ｎ−ＭＯＳ８６のゲ
ートは、外部から補正用電圧が印加される補正用入力端
子ＩＮ４に接続されている。
２の電圧差検出回路２１と所定電圧検出回路５５との接
続部にＮ−ＭＯＳ８６からなるＶａ調整回路８５を設け
たことと、Ｎ−ＭＯＳ８６のゲート電圧が外部から印加
される入力端子ＩＮ４を設けたことにあり、これに伴っ
て、図１２の比較回路５２を比較回路８２としたことに
ある。図１３において、電圧差検出回路２１における接
続部ＡにＮ−ＭＯＳ８６のドレインを接続し、Ｎ−ＭＯ
Ｓ８６のソースは接地されている。Ｎ−ＭＯＳ８６のゲ
ートは、外部から補正用電圧が印加される補正用入力端
子ＩＮ４に接続されている。
【００５７】このような構成において、Ｎ−ＭＯＳ８６
は、補正用入力端子ＩＮ４に入力される電圧に応じた電
流を接続部Ａから接地にバイパスする。このことによっ
て、接続部Ａの電圧を調整することができる。
は、補正用入力端子ＩＮ４に入力される電圧に応じた電
流を接続部Ａから接地にバイパスする。このことによっ
て、接続部Ａの電圧を調整することができる。
【００５８】このように、本実施の形態４における半導
体集積回路は、補正用入力端子ＩＮ４に補正用電圧を入
力することによって、Ｎ−ＭＯＳ８６による接続部Ａの
電圧調整を行うようにした。このことから、電圧差検出
回路２１の２つの入力端子ＩＮ１及びＩＮ２に入力され
た電圧が等しいときに接続部Ａから出力される所定電圧
Ｖａにおける、電圧差検出回路２１を構成するＭＯＳト
ランジスタの製造上のばらつき等によるばらつきを補正
して一定にすることができるため、光電変換回路２から
得られる２つの画像データの比較演算を簡単な回路構成
でより一層精度よく行うことができる。
体集積回路は、補正用入力端子ＩＮ４に補正用電圧を入
力することによって、Ｎ−ＭＯＳ８６による接続部Ａの
電圧調整を行うようにした。このことから、電圧差検出
回路２１の２つの入力端子ＩＮ１及びＩＮ２に入力され
た電圧が等しいときに接続部Ａから出力される所定電圧
Ｖａにおける、電圧差検出回路２１を構成するＭＯＳト
ランジスタの製造上のばらつき等によるばらつきを補正
して一定にすることができるため、光電変換回路２から
得られる２つの画像データの比較演算を簡単な回路構成
でより一層精度よく行うことができる。
【００５９】実施の形態５．上記実施の形態１から実施
の形態４では、比較回路からは比較結果のみが出力され
る構成であったが、比較回路によって行われた比較結果
と、第１メモリ３及び第２メモリ４に格納された各デー
タとを切り換えて出力できるようにしてもよく、このよ
うにしたものを本発明の実施の形態５とする。図１４
は、本発明の実施の形態５における半導体集積回路の例
を示した概略のブロック図である。なお、図１４では、
画像の変化を検出する画像センサをなす半導体集積回路
素子を例にして示している。また、図１４において、図
１と同じものは同じ符号で示しており、ここではその説
明を省略すると共に図１との相違点のみ説明する。
の形態４では、比較回路からは比較結果のみが出力され
る構成であったが、比較回路によって行われた比較結果
と、第１メモリ３及び第２メモリ４に格納された各デー
タとを切り換えて出力できるようにしてもよく、このよ
うにしたものを本発明の実施の形態５とする。図１４
は、本発明の実施の形態５における半導体集積回路の例
を示した概略のブロック図である。なお、図１４では、
画像の変化を検出する画像センサをなす半導体集積回路
素子を例にして示している。また、図１４において、図
１と同じものは同じ符号で示しており、ここではその説
明を省略すると共に図１との相違点のみ説明する。
【００６０】図１４における図１との相違点は、図１の
比較回路５を、外部から入力される制御信号に応じて比
較結果の代わりに第１メモリ３及び第２メモリ４に格納
された各データを出力するようにしたことにあり、この
ことから、図１の比較回路５を比較回路９２とし、これ
に伴って図１の半導体集積回路素子１を半導体集積回路
素子９１としたことにある。
比較回路５を、外部から入力される制御信号に応じて比
較結果の代わりに第１メモリ３及び第２メモリ４に格納
された各データを出力するようにしたことにあり、この
ことから、図１の比較回路５を比較回路９２とし、これ
に伴って図１の半導体集積回路素子１を半導体集積回路
素子９１としたことにある。
【００６１】図１４において、半導体集積回路素子９１
は、光電変換回路２と、第１メモリ３と、第２メモリ４
と、該第１メモリ３に格納されたデータと第２メモリに
格納されたデータの比較を行い、該比較結果と第１メモ
リ３及び第２メモリ４に格納されている各データとを、
外部から入力される制御信号に応じて切り換えて外部へ
出力する比較回路９２とで構成されている。第１メモリ
３及び第２メモリ４は、比較回路９２にそれぞれ接続さ
れている。
は、光電変換回路２と、第１メモリ３と、第２メモリ４
と、該第１メモリ３に格納されたデータと第２メモリに
格納されたデータの比較を行い、該比較結果と第１メモ
リ３及び第２メモリ４に格納されている各データとを、
外部から入力される制御信号に応じて切り換えて外部へ
出力する比較回路９２とで構成されている。第１メモリ
３及び第２メモリ４は、比較回路９２にそれぞれ接続さ
れている。
【００６２】図１５は、図１４で示した比較回路９２の
回路例を示した図である。なお、図１５では、図１３と
同じものは同じ符号で示しており、ここではその説明を
省略すると共に図１３との相違点のみ説明する。図１５
における図１３との相違点は、図１３の電圧差検出回路
２１に出力の切り換えを行うためのＰ−ＭＯＳ９４〜９
６及びＮ−ＭＯＳ９７を追加したことと、入力端子ＩＮ
１及びＩＮ２から入力された各電圧をそれぞれ電流変換
して出力する出力端子ＯＵＴ１及びＯＵＴ２を設けたこ
と、更に図１３のＶａ調整回路８５の回路構成を変えた
ことにあり、このことから、図１３の電圧差検出回路２
１を電圧差検出回路９８とし、図１３のＶａ調整回路８
５をＶａ調整回路１０１としたことにある。
回路例を示した図である。なお、図１５では、図１３と
同じものは同じ符号で示しており、ここではその説明を
省略すると共に図１３との相違点のみ説明する。図１５
における図１３との相違点は、図１３の電圧差検出回路
２１に出力の切り換えを行うためのＰ−ＭＯＳ９４〜９
６及びＮ−ＭＯＳ９７を追加したことと、入力端子ＩＮ
１及びＩＮ２から入力された各電圧をそれぞれ電流変換
して出力する出力端子ＯＵＴ１及びＯＵＴ２を設けたこ
と、更に図１３のＶａ調整回路８５の回路構成を変えた
ことにあり、このことから、図１３の電圧差検出回路２
１を電圧差検出回路９８とし、図１３のＶａ調整回路８
５をＶａ調整回路１０１としたことにある。
【００６３】図１５において、比較回路９２は、入力端
子ＩＮ１とＩＮ２に入力された各入力電圧の比較、すな
わち、第１メモリ３に格納されているデータと第２メモ
リ４に格納されているデータとの比較を行い、該比較結
果を示す電圧と第１メモリ３及び第２メモリ４から入力
されている各格納データとを、外部から入力される制御
信号に応じて切り換えて出力する電圧差検出回路９８
と、電圧差検出回路９８から出力される比較結果を示す
出力電圧の電圧調整を行うＶａ調整回路１０１と、所定
電圧検出回路５５と、電圧−電流変換回路５６とで構成
されている。
子ＩＮ１とＩＮ２に入力された各入力電圧の比較、すな
わち、第１メモリ３に格納されているデータと第２メモ
リ４に格納されているデータとの比較を行い、該比較結
果を示す電圧と第１メモリ３及び第２メモリ４から入力
されている各格納データとを、外部から入力される制御
信号に応じて切り換えて出力する電圧差検出回路９８
と、電圧差検出回路９８から出力される比較結果を示す
出力電圧の電圧調整を行うＶａ調整回路１０１と、所定
電圧検出回路５５と、電圧−電流変換回路５６とで構成
されている。
【００６４】電圧差検出回路９８は、Ｐ−ＭＯＳ３１〜
３４，９４，９５及びトランスミッションゲート９６で
形成されている。Ｐ−ＭＯＳ９４において、ゲートはバ
イアス入力端子ＩＮ３に、ドレインはＰ−ＭＯＳ３１の
ドレインとＰ−ＭＯＳ３３のソースとの接続部に、ソー
スはＰ−ＭＯＳ３１及び３２の各ゲートの接続部に接続
されている。Ｐ−ＭＯＳ３３のソドレインは出力端子Ｏ
ＵＴ１に接続され、Ｐ−ＭＯＳ３４のドレインは出力端
子ＯＵＴ２に接続されている。また、Ｐ−ＭＯＳ９５に
おいて、ゲートはバイアス入力端子ＩＮ３に、ソースは
接続部Ａに、ドレインは所定電圧検出回路５５のＮ−Ｍ
ＯＳ６５のゲートに接続されている。
３４，９４，９５及びトランスミッションゲート９６で
形成されている。Ｐ−ＭＯＳ９４において、ゲートはバ
イアス入力端子ＩＮ３に、ドレインはＰ−ＭＯＳ３１の
ドレインとＰ−ＭＯＳ３３のソースとの接続部に、ソー
スはＰ−ＭＯＳ３１及び３２の各ゲートの接続部に接続
されている。Ｐ−ＭＯＳ３３のソドレインは出力端子Ｏ
ＵＴ１に接続され、Ｐ−ＭＯＳ３４のドレインは出力端
子ＯＵＴ２に接続されている。また、Ｐ−ＭＯＳ９５に
おいて、ゲートはバイアス入力端子ＩＮ３に、ソースは
接続部Ａに、ドレインは所定電圧検出回路５５のＮ−Ｍ
ＯＳ６５のゲートに接続されている。
【００６５】トランスミッションゲート９６において、
Ｐ−ＭＯＳのゲート９６ａは、外部から２値の切換信号
が入力される入力端子ＩＮ５に接続され、Ｎ−ＭＯＳの
ゲート９６ｂは、バイアス入力端子ＩＮ３に接続されて
いる。また、トランスミッションゲート９６の一方の入
出力端子９６ｃは、外部から２値の切換信号が入力され
る入力端子ＩＮ６に接続され、他方の入出力端子９６ｄ
は、Ｐ−ＭＯＳ３１及び３２の各ゲートの接続部に接続
されている。
Ｐ−ＭＯＳのゲート９６ａは、外部から２値の切換信号
が入力される入力端子ＩＮ５に接続され、Ｎ−ＭＯＳの
ゲート９６ｂは、バイアス入力端子ＩＮ３に接続されて
いる。また、トランスミッションゲート９６の一方の入
出力端子９６ｃは、外部から２値の切換信号が入力され
る入力端子ＩＮ６に接続され、他方の入出力端子９６ｄ
は、Ｐ−ＭＯＳ３１及び３２の各ゲートの接続部に接続
されている。
【００６６】Ｖａ調整回路１０１は、Ｐ−ＭＯＳ１０２
で形成されており、該Ｐ−ＭＯＳ１０２において、ゲー
トはＰ−ＭＯＳ３１及び３２の各ゲートの接続部に、ソ
ースは電源端子Ｖddに、ドレインはＰ−ＭＯＳ９５のド
レインとＮ−ＭＯＳ６５のゲートとの接続部に接続され
ている。すなわち、Ｐ−ＭＯＳ１０２は、Ｐ−ＭＯＳ９
５がオンして導通状態になると、Ｐ−ＭＯＳ３２と並列
に接続されていることになる。
で形成されており、該Ｐ−ＭＯＳ１０２において、ゲー
トはＰ−ＭＯＳ３１及び３２の各ゲートの接続部に、ソ
ースは電源端子Ｖddに、ドレインはＰ−ＭＯＳ９５のド
レインとＮ−ＭＯＳ６５のゲートとの接続部に接続され
ている。すなわち、Ｐ−ＭＯＳ１０２は、Ｐ−ＭＯＳ９
５がオンして導通状態になると、Ｐ−ＭＯＳ３２と並列
に接続されていることになる。
【００６７】このような構成において、まず、入力端子
ＩＮ１及びＩＮ２に入力された各入力電圧に対する比較
結果を電圧−電流変換回路５６から出力する場合の動作
について説明する。入力端子ＩＮ１及びＩＮ２に入力さ
れた各入力電圧に対する比較結果を出力する場合、外部
から、バイアス入力端子ＩＮ３にはＬｏｗレベルの信号
が入力され、入力端子ＩＮ５及びＩＮ６にはＨｉｇｈレ
ベルの信号がそれぞれ入力される。同時に、出力端子Ｏ
ＵＴ１及びＯＵＴ２は、外部で接地されている。
ＩＮ１及びＩＮ２に入力された各入力電圧に対する比較
結果を電圧−電流変換回路５６から出力する場合の動作
について説明する。入力端子ＩＮ１及びＩＮ２に入力さ
れた各入力電圧に対する比較結果を出力する場合、外部
から、バイアス入力端子ＩＮ３にはＬｏｗレベルの信号
が入力され、入力端子ＩＮ５及びＩＮ６にはＨｉｇｈレ
ベルの信号がそれぞれ入力される。同時に、出力端子Ｏ
ＵＴ１及びＯＵＴ２は、外部で接地されている。
【００６８】バイアス入力端子ＩＮ３に入力されたＬｏ
ｗレベルの信号によって、トランスミッションゲート９
６のＮ−ＭＯＳはオフして遮断状態となることから、ト
ランスミッションゲート９６の入出力端子は遮断状態と
なる。一方、バイアス入力端子ＩＮ３に入力されたＬｏ
ｗレベルの信号によって、Ｐ−ＭＯＳ６１，６３，７
２，９４，９５はオンする。このようにして、電圧−電
流変換回路５６の出力、すなわち比較回路９２の出力端
子ＯＵＴから比較結果を示す電流が出力される。
ｗレベルの信号によって、トランスミッションゲート９
６のＮ−ＭＯＳはオフして遮断状態となることから、ト
ランスミッションゲート９６の入出力端子は遮断状態と
なる。一方、バイアス入力端子ＩＮ３に入力されたＬｏ
ｗレベルの信号によって、Ｐ−ＭＯＳ６１，６３，７
２，９４，９５はオンする。このようにして、電圧−電
流変換回路５６の出力、すなわち比較回路９２の出力端
子ＯＵＴから比較結果を示す電流が出力される。
【００６９】次に、比較結果を示す電流を出力する代わ
りに、入力端子ＩＮ１及びＩＮ２に入力された各入力電
圧値に応じたそれぞれの電流を出力する場合の動作につ
いて説明する。入力端子ＩＮ１及びＩＮ２に入力された
各入力電圧値に応じたそれぞれの電流を外部に出力する
場合、外部から、バイアス入力端子ＩＮ３にはＨｉｇｈ
レベルの信号が入力され、入力端子ＩＮ５にはＬｏｗレ
ベルの信号が入力されると共に入力端子ＩＮ６には出力
端子ＯＵＴ１及びＯＵＴ２から出力される電流値の調整
を行う所定の調整用電圧が入力される。同時に、出力端
子ＯＵＴ１及びＯＵＴ２は、外部における接地との接続
が切断される。
りに、入力端子ＩＮ１及びＩＮ２に入力された各入力電
圧値に応じたそれぞれの電流を出力する場合の動作につ
いて説明する。入力端子ＩＮ１及びＩＮ２に入力された
各入力電圧値に応じたそれぞれの電流を外部に出力する
場合、外部から、バイアス入力端子ＩＮ３にはＨｉｇｈ
レベルの信号が入力され、入力端子ＩＮ５にはＬｏｗレ
ベルの信号が入力されると共に入力端子ＩＮ６には出力
端子ＯＵＴ１及びＯＵＴ２から出力される電流値の調整
を行う所定の調整用電圧が入力される。同時に、出力端
子ＯＵＴ１及びＯＵＴ２は、外部における接地との接続
が切断される。
【００７０】バイアス入力端子ＩＮ３がＨｉｇｈレベ
ル、入力端子ＩＮ５がＬｏｗレベルになることから、ト
ランスミッションゲート９６はオンして各入出力端子９
６ｃ及び９６ｄ間は導通状態となり、Ｐ−ＭＯＳ６１，
６３，７２，９４，９５はそれぞれオフして遮断状態と
なる。このことから、入力端子ＩＮ１及びＩＮ２に入力
された各入力電圧は、Ｐ−ＭＯＳ３１〜３４によって電
圧値に応じた電流に変換されて出力端子ＯＵＴ１及びＯ
ＵＴ２からそれぞれ出力される。なお、出力端子ＯＵＴ
１及びＯＵＴ２から出力される電流値は、入力端子ＩＮ
６に入力される電圧値を変えることによって調整するこ
とができる。
ル、入力端子ＩＮ５がＬｏｗレベルになることから、ト
ランスミッションゲート９６はオンして各入出力端子９
６ｃ及び９６ｄ間は導通状態となり、Ｐ−ＭＯＳ６１，
６３，７２，９４，９５はそれぞれオフして遮断状態と
なる。このことから、入力端子ＩＮ１及びＩＮ２に入力
された各入力電圧は、Ｐ−ＭＯＳ３１〜３４によって電
圧値に応じた電流に変換されて出力端子ＯＵＴ１及びＯ
ＵＴ２からそれぞれ出力される。なお、出力端子ＯＵＴ
１及びＯＵＴ２から出力される電流値は、入力端子ＩＮ
６に入力される電圧値を変えることによって調整するこ
とができる。
【００７１】ここで、入力端子ＩＮ１及びＩＮ２に入力
される入力電圧に応じた電流を出力端子ＯＵＴ１及びＯ
ＵＴ２から出力する必要があるため、Ｐ−ＭＯＳ３１及
び３２の各利得係数、並びにＰ−ＭＯＳ３３及び３４の
各利得係数をそれぞれ等しくする方がよい。しかし、こ
のようにした場合、入力端子ＩＮ１及びＩＮ２に入力さ
れる電圧が等しいときに、所定電圧検出回路５５に所定
電圧Ｖａを出力することができない。これは、Ｐ−ＭＯ
Ｓ３１〜３４の各利得係数β３１〜β３４が上記（１）
式のようになっていないことに起因する。
される入力電圧に応じた電流を出力端子ＯＵＴ１及びＯ
ＵＴ２から出力する必要があるため、Ｐ−ＭＯＳ３１及
び３２の各利得係数、並びにＰ−ＭＯＳ３３及び３４の
各利得係数をそれぞれ等しくする方がよい。しかし、こ
のようにした場合、入力端子ＩＮ１及びＩＮ２に入力さ
れる電圧が等しいときに、所定電圧検出回路５５に所定
電圧Ｖａを出力することができない。これは、Ｐ−ＭＯ
Ｓ３１〜３４の各利得係数β３１〜β３４が上記（１）
式のようになっていないことに起因する。
【００７２】そこで、Ｐ−ＭＯＳ９５のドレインとＮ−
ＭＯＳ６５のベースとの接続部Ｂの電圧が、入力端子Ｉ
Ｎ１及びＩＮ２に入力される電圧が等しいときに所定電
圧Ｖａになるように、Ｖａ調整回路１０１のＰ−ＭＯＳ
１０２を用いて調整を行う。例えば、Ｐ−ＭＯＳ３１〜
３４の各利得係数がすべて同じである場合、Ｐ−ＭＯＳ
１０２の利得係数β１０２がＰ−ＭＯＳ３２の利得係数
β３２の３倍になるようにＰ−ＭＯＳ１０２を形成する
ことによって、接続部Ｂの電圧は、Ｐ−ＭＯＳ３１〜３
４の各利得係数が上記（１）式のときの接続部Ａの電圧
と同じになる。
ＭＯＳ６５のベースとの接続部Ｂの電圧が、入力端子Ｉ
Ｎ１及びＩＮ２に入力される電圧が等しいときに所定電
圧Ｖａになるように、Ｖａ調整回路１０１のＰ−ＭＯＳ
１０２を用いて調整を行う。例えば、Ｐ−ＭＯＳ３１〜
３４の各利得係数がすべて同じである場合、Ｐ−ＭＯＳ
１０２の利得係数β１０２がＰ−ＭＯＳ３２の利得係数
β３２の３倍になるようにＰ−ＭＯＳ１０２を形成する
ことによって、接続部Ｂの電圧は、Ｐ−ＭＯＳ３１〜３
４の各利得係数が上記（１）式のときの接続部Ａの電圧
と同じになる。
【００７３】このように、Ｐ−ＭＯＳ３１〜３４の利得
係数が β３１：β３２：β３３：β３４＝１：１：ｋ：ｋ とした場合に、接続部Ｂの電圧が、入力端子ＩＮ１及び
ＩＮ２に入力される電圧が等しいときに所定電圧Ｖａに
なるような、利得係数β１０２にＰ−ＭＯＳ１０２を形
成する。
係数が β３１：β３２：β３３：β３４＝１：１：ｋ：ｋ とした場合に、接続部Ｂの電圧が、入力端子ＩＮ１及び
ＩＮ２に入力される電圧が等しいときに所定電圧Ｖａに
なるような、利得係数β１０２にＰ−ＭＯＳ１０２を形
成する。
【００７４】図１５では、電圧差検出回路９８から所定
電圧検出回路５５に出力される比較結果を示した電圧
を、Ｖａ調整回路１０１を使用して調整する場合につい
て説明したが、図１３で示したＶａ調整回路８５を使用
して調整することもできる。このようにした場合、図１
５の比較回路９２は図１６のようになる。なお、図１６
では、図１５と同じものは同じ符号で示しており、ここ
ではその説明を省略すると共に図１５との相違点のみ説
明する。図１６における図１５との相違点は、図１５の
Ｖａ調整回路１０１をＶａ調整回路８５に置き換え、補
正用入力端子ＩＮ４を設けたことにある。
電圧検出回路５５に出力される比較結果を示した電圧
を、Ｖａ調整回路１０１を使用して調整する場合につい
て説明したが、図１３で示したＶａ調整回路８５を使用
して調整することもできる。このようにした場合、図１
５の比較回路９２は図１６のようになる。なお、図１６
では、図１５と同じものは同じ符号で示しており、ここ
ではその説明を省略すると共に図１５との相違点のみ説
明する。図１６における図１５との相違点は、図１５の
Ｖａ調整回路１０１をＶａ調整回路８５に置き換え、補
正用入力端子ＩＮ４を設けたことにある。
【００７５】図１６において、比較回路９２は、電圧差
検出回路９８と、Ｖａ調整回路８５と、所定電圧検出回
路５５と、電圧−電流変換回路５６とで構成されてい
る。Ｖａ調整回路８５のＮ−ＭＯＳ８６において、ゲー
トは補正用入力端子ＩＮ４に、ドレインは接続部Ｂにそ
れぞれ接続され、ソースは接地されている。このように
することによって、補正用入力端子ＩＮ４に入力する電
圧を変えることにより、接続部Ｂの電圧調整を行うこと
ができる。
検出回路９８と、Ｖａ調整回路８５と、所定電圧検出回
路５５と、電圧−電流変換回路５６とで構成されてい
る。Ｖａ調整回路８５のＮ−ＭＯＳ８６において、ゲー
トは補正用入力端子ＩＮ４に、ドレインは接続部Ｂにそ
れぞれ接続され、ソースは接地されている。このように
することによって、補正用入力端子ＩＮ４に入力する電
圧を変えることにより、接続部Ｂの電圧調整を行うこと
ができる。
【００７６】このように、本実施の形態５における半導
体集積回路は、入力端子ＩＮ１及びＩＮ２に入力された
各入力電圧に対する比較結果を電圧−電流変換回路５６
から出力するか、又は比較結果を示す電流を出力する代
わりに、入力端子ＩＮ１及びＩＮ２に入力された各入力
電圧値に応じたそれぞれの電流を出力端子ＯＵＴ１及び
ＯＵＴ２から出力するかの切り換えを、外部から入力さ
れる制御信号に応じて切り換えるようにした。このこと
から、比較回路によって行われた比較結果と、第１メモ
リ３及び第２メモリ４に格納された各データとを切り換
えて出力することができると共に、電圧差検出回路９８
から出力される所定電圧Ｖａを補正して一定にすること
ができるため、光電変換回路２から得られる２つの画像
データの比較演算を簡単な回路構成でより一層精度よく
行うことができる。
体集積回路は、入力端子ＩＮ１及びＩＮ２に入力された
各入力電圧に対する比較結果を電圧−電流変換回路５６
から出力するか、又は比較結果を示す電流を出力する代
わりに、入力端子ＩＮ１及びＩＮ２に入力された各入力
電圧値に応じたそれぞれの電流を出力端子ＯＵＴ１及び
ＯＵＴ２から出力するかの切り換えを、外部から入力さ
れる制御信号に応じて切り換えるようにした。このこと
から、比較回路によって行われた比較結果と、第１メモ
リ３及び第２メモリ４に格納された各データとを切り換
えて出力することができると共に、電圧差検出回路９８
から出力される所定電圧Ｖａを補正して一定にすること
ができるため、光電変換回路２から得られる２つの画像
データの比較演算を簡単な回路構成でより一層精度よく
行うことができる。
【００７７】
【発明の効果】請求項１に係る半導体集積回路は、２つ
の入力電圧が等しいときのみ出力電圧が最小となる、２
つの入力電圧の比較を行う比較回路を形成した。このこ
とから、光電変換素子等から得られる２つの画像データ
の比較演算を簡単な回路構成で精度よく行うことができ
る比較回路を得ることができると共に、該比較回路を画
像センサの画素に導入することができ、コストの低下を
図ることができる。
の入力電圧が等しいときのみ出力電圧が最小となる、２
つの入力電圧の比較を行う比較回路を形成した。このこ
とから、光電変換素子等から得られる２つの画像データ
の比較演算を簡単な回路構成で精度よく行うことができ
る比較回路を得ることができると共に、該比較回路を画
像センサの画素に導入することができ、コストの低下を
図ることができる。
【００７８】請求項２に係る半導体集積回路は、２つの
入力電圧が等しいときのみ出力電圧が最大となる、２つ
の入力電圧の比較を行う比較回路を形成した。このこと
から、光電変換素子等から得られる２つの画像データの
比較演算を簡単な回路構成で精度よく行うことができる
比較回路を得ることができると共に、該比較回路を画像
センサの画素に導入することができ、コストの低下を図
ることができる。
入力電圧が等しいときのみ出力電圧が最大となる、２つ
の入力電圧の比較を行う比較回路を形成した。このこと
から、光電変換素子等から得られる２つの画像データの
比較演算を簡単な回路構成で精度よく行うことができる
比較回路を得ることができると共に、該比較回路を画像
センサの画素に導入することができ、コストの低下を図
ることができる。
【００７９】請求項３に係る半導体集積回路は、請求項
１又は請求項２のいずれかにおいて、比較回路が、２つ
の入力電圧の電圧差に応じた出力電圧を該電圧値に応じ
た電流に変換して出力するようにした。このことから、
外部回路と接続する際に、該外部回路の構成によって比
較演算結果を電流値で出力する方が効率的である場合、
例えば比較演算結果の加算を容易にすることができる。
１又は請求項２のいずれかにおいて、比較回路が、２つ
の入力電圧の電圧差に応じた出力電圧を該電圧値に応じ
た電流に変換して出力するようにした。このことから、
外部回路と接続する際に、該外部回路の構成によって比
較演算結果を電流値で出力する方が効率的である場合、
例えば比較演算結果の加算を容易にすることができる。
【００８０】請求項４に係る半導体集積回路は、請求項
１において、具体的には、比較回路が、２つの入力電圧
が等しいときに所定の電圧Ｖａを出力する電圧差検出回
路と、該電圧差検出回路から出力される電圧が所定の電
圧Ｖａのときに、出力電圧が最小となる所定電圧検出回
路とを備えるようにした。このことから、光電変換素子
等から得られる２つの画像データの比較演算を簡単な回
路構成で精度よく行うことができる比較回路を得ること
ができると共に、該比較回路を画像センサの画素に導入
することができ、コストの低下を図ることができる。
１において、具体的には、比較回路が、２つの入力電圧
が等しいときに所定の電圧Ｖａを出力する電圧差検出回
路と、該電圧差検出回路から出力される電圧が所定の電
圧Ｖａのときに、出力電圧が最小となる所定電圧検出回
路とを備えるようにした。このことから、光電変換素子
等から得られる２つの画像データの比較演算を簡単な回
路構成で精度よく行うことができる比較回路を得ること
ができると共に、該比較回路を画像センサの画素に導入
することができ、コストの低下を図ることができる。
【００８１】請求項５に係る半導体集積回路は、請求項
２において、具体的には、比較回路が、２つの入力電圧
が等しいときに所定の電圧Ｖａを出力する電圧差検出回
路と、該電圧差検出回路から出力される電圧が所定の電
圧Ｖａのときに、出力電圧が最大となる所定電圧検出回
路とを備えるようにした。このことから、光電変換素子
等から得られる２つの画像データの比較演算を簡単な回
路構成で精度よく行うことができる比較回路を得ること
ができると共に、該比較回路を画像センサの画素に導入
することができ、コストの低下を図ることができる。
２において、具体的には、比較回路が、２つの入力電圧
が等しいときに所定の電圧Ｖａを出力する電圧差検出回
路と、該電圧差検出回路から出力される電圧が所定の電
圧Ｖａのときに、出力電圧が最大となる所定電圧検出回
路とを備えるようにした。このことから、光電変換素子
等から得られる２つの画像データの比較演算を簡単な回
路構成で精度よく行うことができる比較回路を得ること
ができると共に、該比較回路を画像センサの画素に導入
することができ、コストの低下を図ることができる。
【００８２】請求項６に係る半導体集積回路は、請求項
４又は請求項５のいずれかにおいて、更に、比較回路
が、所定電圧検出回路から出力される電圧を、該出力電
圧値に応じた電流に変換して出力する電圧−電流変換回
路を備えるようにした。このことから、外部回路と接続
する際に、該外部回路の構成によって比較演算結果を電
流値で出力する方が効率的である場合、例えば比較演算
結果の加算を容易にすることができる。
４又は請求項５のいずれかにおいて、更に、比較回路
が、所定電圧検出回路から出力される電圧を、該出力電
圧値に応じた電流に変換して出力する電圧−電流変換回
路を備えるようにした。このことから、外部回路と接続
する際に、該外部回路の構成によって比較演算結果を電
流値で出力する方が効率的である場合、例えば比較演算
結果の加算を容易にすることができる。
【００８３】請求項７に係る半導体集積回路は、請求項
６において、電圧−電流変換回路が、外部からの所定の
信号に応じて、変換した電流の出力制御を行うようにし
た。このことから、電圧差検出回路に入力された各デー
タの比較結果の出力制御を行うことができると共に、比
較結果を示す出力電流値の調整を行うことができる。
６において、電圧−電流変換回路が、外部からの所定の
信号に応じて、変換した電流の出力制御を行うようにし
た。このことから、電圧差検出回路に入力された各デー
タの比較結果の出力制御を行うことができると共に、比
較結果を示す出力電流値の調整を行うことができる。
【００８４】請求項８に係る半導体集積回路は、請求項
４から請求項７のいずれかにおいて、更に、所定電圧検
出回路が、電圧差検出回路から入力された電圧に対する
出力電圧の調整を行う調整回路を有するようにした。こ
のことから、所定電圧検出回路から出力される比較結果
を示す出力電圧値の調整を、容易に行うことができる。
４から請求項７のいずれかにおいて、更に、所定電圧検
出回路が、電圧差検出回路から入力された電圧に対する
出力電圧の調整を行う調整回路を有するようにした。こ
のことから、所定電圧検出回路から出力される比較結果
を示す出力電圧値の調整を、容易に行うことができる。
【００８５】請求項９に係る半導体集積回路は、請求項
４から請求項８のいずれかにおいて、更に、比較回路
が、電圧差検出回路から出力される所定電圧Ｖａのばら
つきを調整して所定電圧検出回路に出力するＶａ調整回
路を有するようにした。このことから、電圧差検出回路
の２つの入力端子に入力された電圧が等しいときに出力
される所定電圧Ｖａにおける、製造上のばらつき等によ
るばらつきを補正して一定にすることができるため、光
電変換素子から得られる２つの画像データの比較演算を
簡単な回路構成でより一層精度よく行うことができる。
４から請求項８のいずれかにおいて、更に、比較回路
が、電圧差検出回路から出力される所定電圧Ｖａのばら
つきを調整して所定電圧検出回路に出力するＶａ調整回
路を有するようにした。このことから、電圧差検出回路
の２つの入力端子に入力された電圧が等しいときに出力
される所定電圧Ｖａにおける、製造上のばらつき等によ
るばらつきを補正して一定にすることができるため、光
電変換素子から得られる２つの画像データの比較演算を
簡単な回路構成でより一層精度よく行うことができる。
【００８６】請求項１０に係る半導体集積回路は、請求
項４から請求項９のいずれかにおいて、更に、電圧差検
出回路が、外部からの所定の信号に応じて、２つの入力
電圧の電圧差に応じた電圧の所定電圧検出回路への出力
と、２つの入力電圧を該各電圧値に応じた電流値にそれ
ぞれ変換した電流の外部への出力とを切り換える切換回
路を有するようにした。このことから、比較回路によっ
て行われた比較結果と、電圧差検出回路の２つの入力に
入力された各データとを切り換えて出力することができ
る。このため、２つのデータの比較を行うことができる
と共に、該２つのデータを得ることができ、光電変換素
子等から得られる画像データの変化を検出する装置、例
えば侵入者を監視する監視装置等に使用する場合に有効
である。
項４から請求項９のいずれかにおいて、更に、電圧差検
出回路が、外部からの所定の信号に応じて、２つの入力
電圧の電圧差に応じた電圧の所定電圧検出回路への出力
と、２つの入力電圧を該各電圧値に応じた電流値にそれ
ぞれ変換した電流の外部への出力とを切り換える切換回
路を有するようにした。このことから、比較回路によっ
て行われた比較結果と、電圧差検出回路の２つの入力に
入力された各データとを切り換えて出力することができ
る。このため、２つのデータの比較を行うことができる
と共に、該２つのデータを得ることができ、光電変換素
子等から得られる画像データの変化を検出する装置、例
えば侵入者を監視する監視装置等に使用する場合に有効
である。
【図１】 本発明の実施の形態１における半導体集積回
路の例を示した概略のブロック図である。
路の例を示した概略のブロック図である。
【図２】 図１の光電変換回路２の回路例を示した図で
ある。
ある。
【図３】 図１の第１メモリ３及び第２メモリ４の回路
例を示した図である。
例を示した図である。
【図４】 図１の比較回路５の構成例を示した概略のブ
ロック図である。
ロック図である。
【図５】 図４における比較回路５の回路例を示した図
である。
である。
【図６】 図４の比較回路５における他の回路例を示し
た図である。
た図である。
【図７】 図４の比較回路５における他の回路例を示し
た図である。
た図である。
【図８】 図４の比較回路５における他の回路例を示し
た図である。
た図である。
【図９】 図４の比較回路５における他の回路例を示し
た図である。
た図である。
【図１０】 本発明の実施の形態２における半導体集積
回路の比較回路の構成例を示した概略のブロック図であ
る。
回路の比較回路の構成例を示した概略のブロック図であ
る。
【図１１】 図１０における比較回路４２の回路例を示
した図である。
した図である。
【図１２】 本発明の実施の形態３における半導体集積
回路の比較回路の例を示した回路図である。
回路の比較回路の例を示した回路図である。
【図１３】 本発明の実施の形態４における半導体集積
回路の比較回路の例を示した回路図である。
回路の比較回路の例を示した回路図である。
【図１４】 本発明の実施の形態５における半導体集積
回路の例を示した概略のブロック図である。
回路の例を示した概略のブロック図である。
【図１５】 図１４における比較回路９２の回路例を示
した図である。
した図である。
【図１６】 図１４における比較回路９２の他の回路例
を示した図である。
を示した図である。
１，９１ 半導体集積回路素子、 ２ 光電変換回路、
３ 第１メモリ、４ 第２メモリ、 ５，４２，５
２，８２，９２ 比較回路、 ２１，９８ 電圧差検出
回路、 ２２，５５ 所定電圧検出回路、 ４３，５６
電圧−電流変換回路、 ８５，１０１ Ｖａ調整回
路。
３ 第１メモリ、４ 第２メモリ、 ５，４２，５
２，８２，９２ 比較回路、 ２１，９８ 電圧差検出
回路、 ２２，５５ 所定電圧検出回路、 ４３，５６
電圧−電流変換回路、 ８５，１０１ Ｖａ調整回
路。
フロントページの続き Ｆターム(参考） 5J056 AA00 AA11 BB21 BB57 CC00 CC09 DD13 DD28 EE11 FF07 FF09 5J066 AA01 AA12 AA56 CA14 CA87 CA88 CA91 CA92 CA98 FA09 HA10 HA17 HA25 HA45 KA02 KA09 KA17 KA28 KA47 MA03 MA21 ND12 ND24 PD01 SA09 TA01
Claims (10)
- 【請求項１】 ２つの入力電圧の比較を行い、該比較結
果を出力する比較回路を備えた半導体集積回路におい
て、 上記比較回路は、２つの入力電圧が等しいときに出力電
圧が最小となり、該２つの入力電圧の電圧差が大きくな
るに従って出力電圧が最小値よりも大きくなることを特
徴とする半導体集積回路。 - 【請求項２】 ２つの入力電圧の比較を行い、該比較結
果を出力する比較回路を備えた半導体集積回路におい
て、 上記比較回路は、２つの入力電圧が等しいときに出力電
圧が最大となり、該２つの入力電圧の電圧差が大きくな
るに従って出力電圧が最大値よりも小さくなることを特
徴とする半導体集積回路。 - 【請求項３】 上記比較回路は、２つの入力電圧の電圧
差に応じた出力電圧を該電圧値に応じた電流に変換して
出力することを特徴とする請求項１又は請求項２のいず
れかに記載の半導体集積回路。 - 【請求項４】 上記比較回路は、 ２つの入力電圧の電圧差に応じた電圧を出力すると共
に、２つの入力電圧が等しいときに所定の電圧Ｖａを出
力する電圧差検出回路と、 該電圧差検出回路から出力される電圧が所定の電圧Ｖａ
のときに、出力電圧が最小となり、電圧差検出回路から
出力される電圧が所定の電圧Ｖａよりも小さく、又は大
きくなるに従って、出力電圧が最小値よりもそれぞれ大
きくなる所定電圧検出回路と、を備えることを特徴とす
る請求項１又は請求項３のいずれかに記載の半導体集積
回路。 - 【請求項５】 上記比較回路は、 ２つの入力電圧の電圧差に応じた電圧を出力すると共
に、２つの入力電圧が等しいときに所定の電圧Ｖａを出
力する電圧差検出回路と、 該電圧差検出回路から出力される電圧が所定の電圧Ｖａ
のときに、出力電圧が最大となり、電圧差検出回路から
出力される電圧が所定の電圧Ｖａよりも小さく、又は大
きくなるに従って、出力電圧が最大値よりもそれぞれ小
さくなる所定電圧検出回路と、を備えることを特徴とす
る請求項２又は請求項３のいずれかに記載の半導体集積
回路。 - 【請求項６】 上記比較回路は、所定電圧検出回路から
出力される電圧を、該出力電圧値に応じた電流に変換し
て出力する電圧−電流変換回路を備えることを特徴する
請求項４又は請求項５のいずれかに記載の半導体集積回
路。 - 【請求項７】 上記電圧−電流変換回路は、外部からの
所定の信号に応じて、変換した電流の出力制御を行うこ
とを特徴とする請求項６に記載の半導体集積回路。 - 【請求項８】 上記所定電圧検出回路は、電圧差検出回
路から入力された電圧に対する出力電圧の調整を行う調
整回路を有することを特徴とする請求項４から請求項７
のいずれかに記載の半導体集積回路。 - 【請求項９】 上記比較回路は、電圧差検出回路から出
力される所定電圧Ｖａのばらつきを調整して所定電圧検
出回路に出力するＶａ調整回路を有することを特徴とす
る請求項４から請求項８のいずれかに記載の半導体集積
回路。 - 【請求項１０】 上記電圧差検出回路は、外部から入力
される所定の信号に応じて、２つの入力電圧の電圧差に
応じた電圧の所定電圧検出回路への出力と、２つの入力
電圧を該各電圧値に応じた電流値にそれぞれ変換して得
られる電流の外部への出力とを切り換える切換回路を有
することを特徴とする請求項４から請求項９のいずれか
に記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11099982A JP2000295093A (ja) | 1999-04-07 | 1999-04-07 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11099982A JP2000295093A (ja) | 1999-04-07 | 1999-04-07 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000295093A true JP2000295093A (ja) | 2000-10-20 |
Family
ID=14261882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11099982A Pending JP2000295093A (ja) | 1999-04-07 | 1999-04-07 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000295093A (ja) |
-
1999
- 1999-04-07 JP JP11099982A patent/JP2000295093A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0321226B1 (en) | Intermediate potential generation circuit for generating a potential intermediate between a power source potential and ground potential | |
| EP0709794B1 (en) | Semiconductor device, and operating device, signal converter, and signal processing system using the semiconductor device | |
| US6388521B1 (en) | MOS differential amplifier with offset compensation | |
| US6744305B2 (en) | Power supply circuit having value of output voltage adjusted | |
| EP1018806A2 (en) | A/D converter with a power saving circuit and its control method | |
| US6522280B2 (en) | Adjustable digital-to-analog converter | |
| US6232757B1 (en) | Method for voltage regulation with supply noise rejection | |
| JP3593486B2 (ja) | 電圧比較回路およびこれを用いた基板バイアス調整回路 | |
| CN114285404B (zh) | 具有可调电流镜阵列的线路驱动器 | |
| US8860392B2 (en) | Semiconductor device including voltage generating circuit | |
| JP2000341124A (ja) | アナログ／ディジタル変換器 | |
| US20020050938A1 (en) | D/A conversion apparatus | |
| JP7464531B2 (ja) | Ａ／ｄ変換器及び電子機器 | |
| US7903455B2 (en) | Magnetic memory device | |
| CN1048282A (zh) | 包含读出放大器的集成存储器 | |
| US5406148A (en) | Data reading circuit including a current sensing amplifier circuit | |
| JP3311092B2 (ja) | 多値メモリ | |
| EP0709793A2 (en) | Semiconductor device and operating device, signal converter, and signal processing system using the semiconductor device | |
| US8058854B2 (en) | Drive circuit | |
| WO1995018488A1 (en) | Semiconductor circuit | |
| JP2000295093A (ja) | 半導体集積回路 | |
| CN110048722B (zh) | 数字时间转换器及其方法 | |
| US5412607A (en) | Semiconductor memory device | |
| US20050110470A1 (en) | Analog level shifter | |
| US6175267B1 (en) | Current compensating bias generator and method therefor |