JP2000298536A - 情報処理装置 - Google Patents
情報処理装置Info
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Abstract
(57)【要約】
【課題】 表示再生の品位に視覚的な影響を及ぼすこと
なくＶＲＡＭ制御クロックの周波数を適宜減じて省電力
化を図ることのできる情報処理装置を提供する。 【解決手段】 ＶＲＡＭ２４へのアクセスが一定時間継
続して表示アクセスのみになったとき、あるいは、オペ
レーティングシステムのもつパワーマネージメント機能
によってパワーダウンモードへの切り替えが発生したと
き、ＶＲＡＭ制御クロックの周波数を表示アクセスが可
能な程度の値に落すクロック制御機能を備える。このよ
うなＶＲＡＭ制御クロックの制御によって、ビデオ再生
時等における表示品位を一定に確保しつつ装置全体とし
ての消費電力を低減することができる。
なくＶＲＡＭ制御クロックの周波数を適宜減じて省電力
化を図ることのできる情報処理装置を提供する。 【解決手段】 ＶＲＡＭ２４へのアクセスが一定時間継
続して表示アクセスのみになったとき、あるいは、オペ
レーティングシステムのもつパワーマネージメント機能
によってパワーダウンモードへの切り替えが発生したと
き、ＶＲＡＭ制御クロックの周波数を表示アクセスが可
能な程度の値に落すクロック制御機能を備える。このよ
うなＶＲＡＭ制御クロックの制御によって、ビデオ再生
時等における表示品位を一定に確保しつつ装置全体とし
ての消費電力を低減することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、パーソナルコンピ
ュータ等の情報処理装置に係り、特にバッテリ駆動が可
能なため省電力が求められる携帯性をもった情報処理装
置に関する。
ュータ等の情報処理装置に係り、特にバッテリ駆動が可
能なため省電力が求められる携帯性をもった情報処理装
置に関する。
【０００２】
【従来の技術】パーソナルコンピュータなどの情報処理
装置では、オペレーティングシステムによって省電力化
のための電力管理が行われている。このオペレーティン
グシステムによる電力管理では、たとえば、イベントが
一定時間発生しない場合に、たとえばＣＰＵの動作クロ
ックの周波数を低下させたりハードディスクの回転を停
止させて省電力化が実現される。
装置では、オペレーティングシステムによって省電力化
のための電力管理が行われている。このオペレーティン
グシステムによる電力管理では、たとえば、イベントが
一定時間発生しない場合に、たとえばＣＰＵの動作クロ
ックの周波数を低下させたりハードディスクの回転を停
止させて省電力化が実現される。
【０００３】しかしながら、ビデオＲＡＭ等の表示処理
系は、オペレーティングシステムによる電力管理の対象
になく、表示処理系が動作するしないに拘らず常に一定
のクロック信号の供給を受けている。したがって、ここ
に非常に無駄な電力消費が発生していることが分かる。
特にバッテリ動作時間の長さが重要なスペックの一つと
なっているＰＤＡ（Personal Digital Assistant）等の
個人情報機器等における電力利用効率の改善は強い要望
の一つとなっている。
系は、オペレーティングシステムによる電力管理の対象
になく、表示処理系が動作するしないに拘らず常に一定
のクロック信号の供給を受けている。したがって、ここ
に非常に無駄な電力消費が発生していることが分かる。
特にバッテリ動作時間の長さが重要なスペックの一つと
なっているＰＤＡ（Personal Digital Assistant）等の
個人情報機器等における電力利用効率の改善は強い要望
の一つとなっている。
【０００４】
【発明が解決しようとする課題】上述したように、従来
におけるパーソナルコンピュータ等の情報処理装置おけ
るオペレーティングシステムによる省電力化のための電
力管理だけでは、消費電力の低減は十分ではなく、ビデ
オＲＡＭ等の表示処理系はその対象外で、常に一定のク
ロック信号を受け大きな消費電力が生じていた。
におけるパーソナルコンピュータ等の情報処理装置おけ
るオペレーティングシステムによる省電力化のための電
力管理だけでは、消費電力の低減は十分ではなく、ビデ
オＲＡＭ等の表示処理系はその対象外で、常に一定のク
ロック信号を受け大きな消費電力が生じていた。
【０００５】本発明は、このような課題を解決するため
のもので、ＶＲＡＭを含む表示制御系の最適な電力管理
を実現してより一層の省電力化を図ることのできる情報
処理装置の提供を目的とする。
のもので、ＶＲＡＭを含む表示制御系の最適な電力管理
を実現してより一層の省電力化を図ることのできる情報
処理装置の提供を目的とする。
【０００６】また、本発明は、表示再生の品位に視覚的
な影響を及ぼすことなくＶＲＡＭ制御クロックの周波数
を適宜減じて省電力化を図ることのできる情報処理装置
の提供を目的とする。
な影響を及ぼすことなくＶＲＡＭ制御クロックの周波数
を適宜減じて省電力化を図ることのできる情報処理装置
の提供を目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、請求項１の発明は、表示データを格納するメモリ
と、システムの状態に基づいて前記メモリの制御用クロ
ックの周波数を制御するクロック制御手段とを有するこ
とを特徴とする。
に、請求項１の発明は、表示データを格納するメモリ
と、システムの状態に基づいて前記メモリの制御用クロ
ックの周波数を制御するクロック制御手段とを有するこ
とを特徴とする。
【０００８】請求項２の発明は、表示データを格納する
メモリと、前記メモリへのアクセス状況を監視する監視
手段と、前記監視手段により得られた監視結果に基づい
て前記メモリの制御用クロックの周波数を切り替えるク
ロック制御手段とを有することを特徴とする。
メモリと、前記メモリへのアクセス状況を監視する監視
手段と、前記監視手段により得られた監視結果に基づい
て前記メモリの制御用クロックの周波数を切り替えるク
ロック制御手段とを有することを特徴とする。
【０００９】請求項１及び請求項２の発明によれば、シ
ステムの状態や表示用メモリへのアクセス状況として、
高速なメモリ制御用クロックが要求されない状況が発生
したときに、メモリの制御用クロックの周波数を通常動
作時の値よりも低い値に切り替えるように制御すること
によって、表示品位を劣化させることなくクロック周波
数低減分の省電力化を実現することができる。
ステムの状態や表示用メモリへのアクセス状況として、
高速なメモリ制御用クロックが要求されない状況が発生
したときに、メモリの制御用クロックの周波数を通常動
作時の値よりも低い値に切り替えるように制御すること
によって、表示品位を劣化させることなくクロック周波
数低減分の省電力化を実現することができる。
【００１０】また、請求項３の発明は、表示データを格
納するメモリと、画面走査の帰線期間に前記メモリの制
御用クロックの供給を停止させる手段とを有することを
特徴とする情報処理装置である。
納するメモリと、画面走査の帰線期間に前記メモリの制
御用クロックの供給を停止させる手段とを有することを
特徴とする情報処理装置である。
【００１１】この発明は、表示用のメモリへのアクセス
が中断される画面走査帰線期間にメモリ制御用クロック
の供給を停止させることによって、そのクロック供給停
止時間分の省電力化を実現することができる。
が中断される画面走査帰線期間にメモリ制御用クロック
の供給を停止させることによって、そのクロック供給停
止時間分の省電力化を実現することができる。
【００１２】さらに、請求項４の発明は、表示データを
格納するメモリと、前記メモリに格納された表示データ
を表示する際のフレームレートをシステムの状態に基づ
いて変更する手段とを有することを特徴とする。
格納するメモリと、前記メモリに格納された表示データ
を表示する際のフレームレートをシステムの状態に基づ
いて変更する手段とを有することを特徴とする。
【００１３】この発明では、システムの状態として、ハ
イフレームレートが要求されない状況が発生したとき
に、表示のフレームレートを通常動作時の値よりも低い
値に切り替えるように制御することによって省電力化を
実現することができる。
イフレームレートが要求されない状況が発生したとき
に、表示のフレームレートを通常動作時の値よりも低い
値に切り替えるように制御することによって省電力化を
実現することができる。
【００１４】請求項５の発明は、表示データを格納する
メモリと、前記メモリに格納された表示データを表示す
る際のフレームレートを起動されたアプリケーションの
種類に応じて変更する手段とを有することを特徴とする
ものである。
メモリと、前記メモリに格納された表示データを表示す
る際のフレームレートを起動されたアプリケーションの
種類に応じて変更する手段とを有することを特徴とする
ものである。
【００１５】この発明では、ハイフレームレートが要求
されないアプリケーションが起動されたときに、表示の
フレームレートを通常動作時の値よりも低い値に切り替
えるように制御することによって省電力化を実現するこ
とができる。
されないアプリケーションが起動されたときに、表示の
フレームレートを通常動作時の値よりも低い値に切り替
えるように制御することによって省電力化を実現するこ
とができる。
【００１６】請求項６の発明は、表示データを格納する
メモリと、前記メモリに格納された表示データを表示す
る際のフレームレートの変更指示を任意に入力する入力
手段と、この入力手段より与えられた指示により前記フ
レームレートを変更する手段とを有することを特徴とす
るものである。
メモリと、前記メモリに格納された表示データを表示す
る際のフレームレートの変更指示を任意に入力する入力
手段と、この入力手段より与えられた指示により前記フ
レームレートを変更する手段とを有することを特徴とす
るものである。
【００１７】この発明では、ユーザからの選択によっ
て、ハイフレームレートによる高精細な表示を選択する
か、ローフレームレートによる省電力化を考慮した表示
を選択するかを切り替えることができる。したがって、
たとえばバッテリの残り容量が少なくなって時などにロ
ーフレームレートによる省電力化を考慮した表示を選択
することで、バッテリ動作可能時間を引き伸ばすことが
できる。
て、ハイフレームレートによる高精細な表示を選択する
か、ローフレームレートによる省電力化を考慮した表示
を選択するかを切り替えることができる。したがって、
たとえばバッテリの残り容量が少なくなって時などにロ
ーフレームレートによる省電力化を考慮した表示を選択
することで、バッテリ動作可能時間を引き伸ばすことが
できる。
【００１８】
【発明の実施の形態】以下、図面を参照しながら、本発
明の実施の形態について詳細に説明する。
明の実施の形態について詳細に説明する。
【００１９】図１に、本発明の実施形態であるＰＤＡ
（Personal Digital Assistant）等の情報処理装置の全
体構成を示す。
（Personal Digital Assistant）等の情報処理装置の全
体構成を示す。
【００２０】同図に示すように、この情報処理装置は、
システムメモリ（ＤＲＡＭ）２０、プロセッサ（Proces
sor ）２１、電源制御回路（Power Control ）２２、Ｍ
ＲＯＭ２３、ＶＲＡＭ２４、キーボードコントローラ
（ＫＢＣ）２５、デバイスコントローラ２６で構成され
ている。
システムメモリ（ＤＲＡＭ）２０、プロセッサ（Proces
sor ）２１、電源制御回路（Power Control ）２２、Ｍ
ＲＯＭ２３、ＶＲＡＭ２４、キーボードコントローラ
（ＫＢＣ）２５、デバイスコントローラ２６で構成され
ている。
【００２１】システムメモリ２０はプログラムやデータ
を記憶してプロセッサ２１のワークエリアとして用いら
れるメモリである。プロセッサ２１はプログラム命令を
解釈し実行する装置である。電源制御回路２２はシステ
ム電源を制御する回路である。ＭＲＯＭ２３はシステム
の基本ソフトウェアが格納されたメモリである。ＶＲＡ
Ｍ２４は表示装置に表示するデータを記憶するメモリで
ある。キーボードコントローラ２５は接続されたキーボ
ードを制御する装置である。
を記憶してプロセッサ２１のワークエリアとして用いら
れるメモリである。プロセッサ２１はプログラム命令を
解釈し実行する装置である。電源制御回路２２はシステ
ム電源を制御する回路である。ＭＲＯＭ２３はシステム
の基本ソフトウェアが格納されたメモリである。ＶＲＡ
Ｍ２４は表示装置に表示するデータを記憶するメモリで
ある。キーボードコントローラ２５は接続されたキーボ
ードを制御する装置である。
【００２２】デバイスコントローラ２６は、バスコント
ローラ（Bus Controller）１、表示コントローラ（ＬＣ
Ｄ／ＣＲＴ Controller)２、グラフィックスアクセラレ
ータ(Accelerator）３、ＵＳＢ（Universal Serial Bu
s）ホストコントローラ４、ＶＲＡＭコントローラ（Ｖ
ＲＡＭ Controller)５、ＰＣＭＣＩＡコントローラ（Ｐ
ＣＭＣＩＡ Controller ）６、スマートメディア（登録
商標）コントローラ（Ｓｍａｒｔ Ｍｅｄｉａ（登録商
標） Ｃｏｎｔｒｏｌｌｅｒ）７、Ｉ／Ｏバスコントロ
ーラ（Ｉ／Ｏ Bus Controller ）８、レジスタインタフ
ェースバス９、ＶＲＡＭインタフェースバス１０、クロ
ックコントローラ（Clock Controller）１１、割り込み
コントローラ（Interrupt Controller）１２で構成され
ている。
ローラ（Bus Controller）１、表示コントローラ（ＬＣ
Ｄ／ＣＲＴ Controller)２、グラフィックスアクセラレ
ータ(Accelerator）３、ＵＳＢ（Universal Serial Bu
s）ホストコントローラ４、ＶＲＡＭコントローラ（Ｖ
ＲＡＭ Controller)５、ＰＣＭＣＩＡコントローラ（Ｐ
ＣＭＣＩＡ Controller ）６、スマートメディア（登録
商標）コントローラ（Ｓｍａｒｔ Ｍｅｄｉａ（登録商
標） Ｃｏｎｔｒｏｌｌｅｒ）７、Ｉ／Ｏバスコントロ
ーラ（Ｉ／Ｏ Bus Controller ）８、レジスタインタフ
ェースバス９、ＶＲＡＭインタフェースバス１０、クロ
ックコントローラ（Clock Controller）１１、割り込み
コントローラ（Interrupt Controller）１２で構成され
ている。
【００２３】バスコントローラ１はデバイスコントロー
ラ２６の内部バスを制御する装置である。表示コントロ
ーラ２はＬＣＤパネルやＣＲＴ等の表示装置の表示を制
御する装置である。グラフィックスアクセラレータ３は
描画処理を高速化するための補助演算を行う装置であ
る。ＵＳＢホストコントローラ４は接続されたＵＳＢデ
バイスを制御する装置である。ＶＲＡＭコントローラ５
はＶＲＡＭ２４を制御する装置である。ＰＣＭＣｌＡコ
ントローラ６はＰＣＭＣｌＡ（Personal Computer Memo
ry Card Inernational Association）準拠のＰＣカード
とのインタフェースを受け持つコントローラである。ス
マートメディアコントローラ７は接続されたフラッシュ
メモリの制御を行うコントローラである。Ｉ／Ｏバスコ
ントローラ８はキーボードコントローラ２５や接続され
た拡張デバイスの制御を行うコントローラである。レジ
スタインタフェースバス９は内部レジスタのアクセス等
に用いられる内部バスである。ＶＲＡＭインタフェース
バス１０はＶＲＡＭ２４をアクセスするデバイスを接続
するバスである。クロックコントローラ１１はクロック
ソースの選択やクロックゲートを行うコントローラであ
る。割り込みコントローラ１２は割り込み要因を識別し
てその有効／無効の制御を行うコントローラである。
ラ２６の内部バスを制御する装置である。表示コントロ
ーラ２はＬＣＤパネルやＣＲＴ等の表示装置の表示を制
御する装置である。グラフィックスアクセラレータ３は
描画処理を高速化するための補助演算を行う装置であ
る。ＵＳＢホストコントローラ４は接続されたＵＳＢデ
バイスを制御する装置である。ＶＲＡＭコントローラ５
はＶＲＡＭ２４を制御する装置である。ＰＣＭＣｌＡコ
ントローラ６はＰＣＭＣｌＡ（Personal Computer Memo
ry Card Inernational Association）準拠のＰＣカード
とのインタフェースを受け持つコントローラである。ス
マートメディアコントローラ７は接続されたフラッシュ
メモリの制御を行うコントローラである。Ｉ／Ｏバスコ
ントローラ８はキーボードコントローラ２５や接続され
た拡張デバイスの制御を行うコントローラである。レジ
スタインタフェースバス９は内部レジスタのアクセス等
に用いられる内部バスである。ＶＲＡＭインタフェース
バス１０はＶＲＡＭ２４をアクセスするデバイスを接続
するバスである。クロックコントローラ１１はクロック
ソースの選択やクロックゲートを行うコントローラであ
る。割り込みコントローラ１２は割り込み要因を識別し
てその有効／無効の制御を行うコントローラである。
【００２４】図２に、図１に示された表示コントローラ
２の構成を示す。
２の構成を示す。
【００２５】同図に示すように、表示コントローラ２
は、ＬＣＤ（Liquid Crystal Display）コントローラ２
−１、ＤＳＴＮ（Dual Scan STN ）コントローラ２−
２、ＣＲＴコントローラ２−３、ＬＣＤインタフェース
回路２−４、そしてＣＲＴインタフェース回路２−５と
から構成される。ＬＣＤコントローラ２−１はＬＣＤパ
ネルへの表示を制御する装置である。ＤＳＴＮコントロ
ーラ２−２はＤＳＴＮパネルへの表示を制御する装置で
ある。ＣＲＴコントローラ２−３はＣＲＴへの表示を制
御する装置である。ＬＣＤインタフェース回路２−４は
ＬＣＤの種類により出力フォーマットを変更する装置で
ある。ＣＲＴインタフェース回路２−５はデジタルの画
像信号をアナログの画像信号に変換する装置である。
は、ＬＣＤ（Liquid Crystal Display）コントローラ２
−１、ＤＳＴＮ（Dual Scan STN ）コントローラ２−
２、ＣＲＴコントローラ２−３、ＬＣＤインタフェース
回路２−４、そしてＣＲＴインタフェース回路２−５と
から構成される。ＬＣＤコントローラ２−１はＬＣＤパ
ネルへの表示を制御する装置である。ＤＳＴＮコントロ
ーラ２−２はＤＳＴＮパネルへの表示を制御する装置で
ある。ＣＲＴコントローラ２−３はＣＲＴへの表示を制
御する装置である。ＬＣＤインタフェース回路２−４は
ＬＣＤの種類により出力フォーマットを変更する装置で
ある。ＣＲＴインタフェース回路２−５はデジタルの画
像信号をアナログの画像信号に変換する装置である。
【００２６】続いて、図３を参照してＬＣＤコントロー
ラ２−１の構成を説明する。
ラ２−１の構成を説明する。
【００２７】同図に示すように、ＬＣＤコントローラ２
−１は、表示バッファ２−１−１、ＦＩＦＯバッファメ
モリ２−１−２、カラーパレット２−１−３、表示アド
レス生成回路２−１−４、表示タイミング生成回路２−
１−５、そして表示データ数計数回路２−１−６とから
構成される。
−１は、表示バッファ２−１−１、ＦＩＦＯバッファメ
モリ２−１−２、カラーパレット２−１−３、表示アド
レス生成回路２−１−４、表示タイミング生成回路２−
１−５、そして表示データ数計数回路２−１−６とから
構成される。
【００２８】表示バッファ２−１−１はＶＲＡＭ２４か
ら読み出された表示データを一時的に格納するためのバ
ッファである。ＦＩＦＯバッファメモリ２−１−２は表
示データをＶＲＡＭ２４で使用されているクロック信号
から表示用のクロック信号に同期化するためのメモリで
ある。
ら読み出された表示データを一時的に格納するためのバ
ッファである。ＦＩＦＯバッファメモリ２−１−２は表
示データをＶＲＡＭ２４で使用されているクロック信号
から表示用のクロック信号に同期化するためのメモリで
ある。
【００２９】カラーパレット２−１−３はインデックス
カラーをＲＧＢ信号に変換する回路である。表示アドレ
ス生成回路２−１−４は表示データをＶＲＡＭ２４から
読出すアドレスを生成する回路である。表示タイミング
生成回路２−１−５は表示用タイミング信号や水平同期
信号を生成する回路である。表示データ数計数回路２−
１−６は水平スキャニング単位で表示データ数を計数す
る回路である。
カラーをＲＧＢ信号に変換する回路である。表示アドレ
ス生成回路２−１−４は表示データをＶＲＡＭ２４から
読出すアドレスを生成する回路である。表示タイミング
生成回路２−１−５は表示用タイミング信号や水平同期
信号を生成する回路である。表示データ数計数回路２−
１−６は水平スキャニング単位で表示データ数を計数す
る回路である。
【００３０】なお、ＣＲＴコントローラ２−３の構成は
図３と同じである。
図３と同じである。
【００３１】次に、本実施形態の動作を表示処理系へ導
入されるクロック信号の制御を中心に説明する。
入されるクロック信号の制御を中心に説明する。
【００３２】本実施形態は、システムの状態を監視して
ＶＲＡＭ２４へのアクセスが一定時間継続して表示アク
セスのみになったときにＶＲＡＭ制御クロックの周波数
を表示アクセスが可能な程度の値に落すクロック制御機
能を備えるものである。このクロック制御機能は、例え
ば、ＭＲＯＭ２３内の基本ソフトウェアにより提供する
ことが可能である。ＶＲＡＭ２４へのアクセスが表示ア
クセスのみになるとは、換言するとＶＲＡＭ２４へのラ
イトアクセスが発生しない状況をいう。ビデオ再生時な
どのＶＲＡＭ２４へのライトアクセス時はクロックの速
度が再生品位に直接影響するが、ＶＲＡＭ２４へのアク
セスが表示アクセスのみの場合はビデオ再生時ほどクロ
ックの速度が要求されない。
ＶＲＡＭ２４へのアクセスが一定時間継続して表示アク
セスのみになったときにＶＲＡＭ制御クロックの周波数
を表示アクセスが可能な程度の値に落すクロック制御機
能を備えるものである。このクロック制御機能は、例え
ば、ＭＲＯＭ２３内の基本ソフトウェアにより提供する
ことが可能である。ＶＲＡＭ２４へのアクセスが表示ア
クセスのみになるとは、換言するとＶＲＡＭ２４へのラ
イトアクセスが発生しない状況をいう。ビデオ再生時な
どのＶＲＡＭ２４へのライトアクセス時はクロックの速
度が再生品位に直接影響するが、ＶＲＡＭ２４へのアク
セスが表示アクセスのみの場合はビデオ再生時ほどクロ
ックの速度が要求されない。
【００３３】なお、かかるクロック制御機能はオペレー
ティングシステムの機能として持たせてもよく、あるい
は、ＭＲＯＭ２３以外の記憶装置に格納された専用ソフ
トウェアとしてシステムに組み込んでもよい。また、オ
ペレーティングシステムのもつパワーマネージメント機
能によってパワーダウンモードへの切り替えが発生した
ことを上記基本ソフトウェアや専用ソフトウェアが確認
することによってＶＲＡＭ制御クロックの周波数を表示
アクセスが可能な程度の値に落すといったルーチンを採
用してもよい。さらに、上記クロック制御機能は専用の
ハードウェアとして提供されるものであってもよい。
ティングシステムの機能として持たせてもよく、あるい
は、ＭＲＯＭ２３以外の記憶装置に格納された専用ソフ
トウェアとしてシステムに組み込んでもよい。また、オ
ペレーティングシステムのもつパワーマネージメント機
能によってパワーダウンモードへの切り替えが発生した
ことを上記基本ソフトウェアや専用ソフトウェアが確認
することによってＶＲＡＭ制御クロックの周波数を表示
アクセスが可能な程度の値に落すといったルーチンを採
用してもよい。さらに、上記クロック制御機能は専用の
ハードウェアとして提供されるものであってもよい。
【００３４】本クロック制御機能は、ＶＲＡＭ２４への
アクセスが一定時間継続して表示アクセスのみになった
ことを判断すると、表示コントローラ２およびＶＲＡＭ
コントローラ５に供給されるＶＲＡＭ制御クロックを通
常時の値より低いあらかじめ設定された省電力用の値に
変更するように制御する。
アクセスが一定時間継続して表示アクセスのみになった
ことを判断すると、表示コントローラ２およびＶＲＡＭ
コントローラ５に供給されるＶＲＡＭ制御クロックを通
常時の値より低いあらかじめ設定された省電力用の値に
変更するように制御する。
【００３５】このＶＲＡＭ制御クロックは、例えばデバ
イスコントローラ２６内部のクロックコントローラ１１
で生成される。この場合、本クロック制御機能からクロ
ックコントローラ１１にＶＲＡＭ制御クロックの変更指
令を与えることでＶＲＡＭ制御クロックの周波数の切り
替えが行われる。クロックコントローラ１１内部でのク
ロック周波数の調整方法の詳述はここでは避けるが、Ｐ
ＬＬやディバイダ等を用いた様々な公知の方式がある。
イスコントローラ２６内部のクロックコントローラ１１
で生成される。この場合、本クロック制御機能からクロ
ックコントローラ１１にＶＲＡＭ制御クロックの変更指
令を与えることでＶＲＡＭ制御クロックの周波数の切り
替えが行われる。クロックコントローラ１１内部でのク
ロック周波数の調整方法の詳述はここでは避けるが、Ｐ
ＬＬやディバイダ等を用いた様々な公知の方式がある。
【００３６】本クロック制御機能は、ＶＲＡＭ制御クロ
ックダウン中に、ＶＲＡＭ２４へのライトアクセス等、
表示アクセス以外のアクセスが発生した場合（オペレー
ティングシステムのパワーマネージメント機能と連動し
ている場合はパワーダウンモードが解除されて通常モー
ドに復帰したとき）、ＶＲＡＭ制御クロックのダウンモ
ードを解除して通常のクロック周波数に戻す。
ックダウン中に、ＶＲＡＭ２４へのライトアクセス等、
表示アクセス以外のアクセスが発生した場合（オペレー
ティングシステムのパワーマネージメント機能と連動し
ている場合はパワーダウンモードが解除されて通常モー
ドに復帰したとき）、ＶＲＡＭ制御クロックのダウンモ
ードを解除して通常のクロック周波数に戻す。
【００３７】このようなＶＲＡＭ制御クロックの制御に
よって、ビデオ再生時等における表示品位を一定に確保
しつつ装置全体としての消費電力を低減することができ
る。
よって、ビデオ再生時等における表示品位を一定に確保
しつつ装置全体としての消費電力を低減することができ
る。
【００３８】なお、以上の実施形態のクロック制御機能
を有効にするかどうかは、情報処理装置の電源供給の状
態すなわちバッテリによる電源供給か商用電源からの供
給かによって選択するようにしてもよい。すなわち、バ
ッテリによる電源供給時はバッテリ駆動時間を長くする
ために上記のクロック制御機能を有効にするものとす
る。
を有効にするかどうかは、情報処理装置の電源供給の状
態すなわちバッテリによる電源供給か商用電源からの供
給かによって選択するようにしてもよい。すなわち、バ
ッテリによる電源供給時はバッテリ駆動時間を長くする
ために上記のクロック制御機能を有効にするものとす
る。
【００３９】次に、本発明の第２の実施形態を説明す
る。
る。
【００４０】画面走査の水平帰線期間はＶＲＡＭ２４へ
のアクセスは実質中断されていることが普通である。そ
こで、水平帰線期間はＬＣＤコントローラ２−１の表示
バッファ２−１−１と表示アドレス生成回路２−１−４
へのＶＲＡＭ制御クロックを停止しても構わない。
のアクセスは実質中断されていることが普通である。そ
こで、水平帰線期間はＬＣＤコントローラ２−１の表示
バッファ２−１−１と表示アドレス生成回路２−１−４
へのＶＲＡＭ制御クロックを停止しても構わない。
【００４１】このようなクロック制御を実現するため
に、図３に示したように、ＬＣＤコントローラ２−１内
に水平スキャニング単位で表示データ数を計数する計数
回路２−１−６を付加し、この計数回路２−１−６によ
って、表示バッファ２−１−１から読出されてＦＩＦＯ
バッファメモリ２−１−２に書込まれた一水平走査期間
の表示データを計数し、この計数値が０となった時点す
なわち一水平走査の最後の表示データがＦＩＦＯバッフ
ァメモリ２−１−２に書込まれた時点で、表示バッファ
２−１−１と表示アドレス生成回路２−１−４で使用さ
れているＶＲＡＭ制御クロックを停止するようにする。
このようにすることで、ＬＣＤコントローラ２−１への
水平帰線期間のＶＲＡＭ制御クロック供給分の消費電力
を減らすことができる。ここでは水平帰線期間につき説
明したが垂直帰線期間にＬＣＤコントローラ２−１への
ＶＲＡＭ制御クロックの供給を停止するようにしてもよ
い。
に、図３に示したように、ＬＣＤコントローラ２−１内
に水平スキャニング単位で表示データ数を計数する計数
回路２−１−６を付加し、この計数回路２−１−６によ
って、表示バッファ２−１−１から読出されてＦＩＦＯ
バッファメモリ２−１−２に書込まれた一水平走査期間
の表示データを計数し、この計数値が０となった時点す
なわち一水平走査の最後の表示データがＦＩＦＯバッフ
ァメモリ２−１−２に書込まれた時点で、表示バッファ
２−１−１と表示アドレス生成回路２−１−４で使用さ
れているＶＲＡＭ制御クロックを停止するようにする。
このようにすることで、ＬＣＤコントローラ２−１への
水平帰線期間のＶＲＡＭ制御クロック供給分の消費電力
を減らすことができる。ここでは水平帰線期間につき説
明したが垂直帰線期間にＬＣＤコントローラ２−１への
ＶＲＡＭ制御クロックの供給を停止するようにしてもよ
い。
【００４２】次に、本発明の第３の実施形態として、パ
ワーダウン状態をダイナミックに切り替えることのでき
るＶＲＡＭを使用した場合につき図４を参照して説明す
る。
ワーダウン状態をダイナミックに切り替えることのでき
るＶＲＡＭを使用した場合につき図４を参照して説明す
る。
【００４３】図４は、このようなＶＲＡＭ２４を制御す
るＶＲＡＭコントローラ５の構成を示す図である。同図
に示すように、ＶＲＡＭコントローラ５はＶＲＡＭアー
ビタ５−１とＶＲＡＭ制御回路５−２とで構成される。
ここでＶＲＡＭアービタ５−１にはＶＲＡＭ２４へのア
クセス状況を監視して結果をＶＲＡＭ制御回路５−２に
通知する機能が組み込まれている。ＶＲＡＭ制御回路５
−２はＶＲＡＭアービタ５−１からの監視結果を受けて
その監視結果が一定の時要件を満足するとき、例えば、
一定時間継続して表示アクセスのみになったとき、ＶＲ
ＡＭ２４の動作状態をパワーダウンモードに切り替える
よう制御する。このときＶＲＡＭ制御回路５−２はＶＲ
ＡＭ２４へ供給しているＶＲＡＭ制御クロックも停止さ
せるようにすることで、ビデオ再生時等における表示品
位を一定に確保しつつ装置全体としての消費電力を低減
することができる。
るＶＲＡＭコントローラ５の構成を示す図である。同図
に示すように、ＶＲＡＭコントローラ５はＶＲＡＭアー
ビタ５−１とＶＲＡＭ制御回路５−２とで構成される。
ここでＶＲＡＭアービタ５−１にはＶＲＡＭ２４へのア
クセス状況を監視して結果をＶＲＡＭ制御回路５−２に
通知する機能が組み込まれている。ＶＲＡＭ制御回路５
−２はＶＲＡＭアービタ５−１からの監視結果を受けて
その監視結果が一定の時要件を満足するとき、例えば、
一定時間継続して表示アクセスのみになったとき、ＶＲ
ＡＭ２４の動作状態をパワーダウンモードに切り替える
よう制御する。このときＶＲＡＭ制御回路５−２はＶＲ
ＡＭ２４へ供給しているＶＲＡＭ制御クロックも停止さ
せるようにすることで、ビデオ再生時等における表示品
位を一定に確保しつつ装置全体としての消費電力を低減
することができる。
【００４４】次に、本発明の第４の実施形態を図５を用
いて説明する。
いて説明する。
【００４５】図５は、図２の、ＤＳＴＮコントローラ２
−２の構成を示したものである。同図に示すように、Ｄ
ＳＴＮコントローラ２−２は、オフスクリーンデータを
ＶＲＡＭ２４から読み出すためのオフスクリーンリード
バッファ２−２−１と、次のフレームのオフスクリーン
データをＶＲＡＭ２４にライトするためのオフスクリー
ンライトバッファ２−２−２と、ディザパターンをＶＲ
ＡＭ２４から読み出すためのディザパターンバッファ２
−２−３と、オフスクリーンリードバッファ２−２−１
に保持されたオフスクリーンデータとディザパターンバ
ッファ２−２−３に保持されたディザパターンとからＤ
ＳＴＮ用のデータを作成するＤＳＴＮインタフェース２
−２−４と、図２のＬＣＤコントローラ２−１あるいは
ＣＲＴコントローラ２−３より入力された表示データ２
−１０、２−１１ディザリング処理するディザパターン
コントローラ２−２−５とで構成される。
−２の構成を示したものである。同図に示すように、Ｄ
ＳＴＮコントローラ２−２は、オフスクリーンデータを
ＶＲＡＭ２４から読み出すためのオフスクリーンリード
バッファ２−２−１と、次のフレームのオフスクリーン
データをＶＲＡＭ２４にライトするためのオフスクリー
ンライトバッファ２−２−２と、ディザパターンをＶＲ
ＡＭ２４から読み出すためのディザパターンバッファ２
−２−３と、オフスクリーンリードバッファ２−２−１
に保持されたオフスクリーンデータとディザパターンバ
ッファ２−２−３に保持されたディザパターンとからＤ
ＳＴＮ用のデータを作成するＤＳＴＮインタフェース２
−２−４と、図２のＬＣＤコントローラ２−１あるいは
ＣＲＴコントローラ２−３より入力された表示データ２
−１０、２−１１ディザリング処理するディザパターン
コントローラ２−２−５とで構成される。
【００４６】ここで、フレームレートの変更により消費
電力を低減させる方法について説明する。ディザパター
ンは１ピクセルでは表現できない色（輝度）の階調を数
ピクセルの組み合わせによって表現したパターンであ
る。このディザパターンの表示の品質は１秒当たりのフ
レーム数に依存する。すなわち、高精細でディザパター
ンを表示する場合は１秒当たりのフレーム数（フレーム
レート）を多くすることが必要であり、逆に粗く表示す
る場合はフレームレートを低くする。一般的に、フレー
ムレートが上がると表示品質は良くなるが、表示に要す
る消費電力が大きくなる。
電力を低減させる方法について説明する。ディザパター
ンは１ピクセルでは表現できない色（輝度）の階調を数
ピクセルの組み合わせによって表現したパターンであ
る。このディザパターンの表示の品質は１秒当たりのフ
レーム数に依存する。すなわち、高精細でディザパター
ンを表示する場合は１秒当たりのフレーム数（フレーム
レート）を多くすることが必要であり、逆に粗く表示す
る場合はフレームレートを低くする。一般的に、フレー
ムレートが上がると表示品質は良くなるが、表示に要す
る消費電力が大きくなる。
【００４７】そこで、幾つかの選択可能なフレームレー
トを用意する。例えば、２つのフレームレートを用意
し、これら高いフレームレートと低いフレームレートと
をシステムの状況に応じて切り替える。高いフレームレ
ートを通常動作時に使用し、この高いフレームレートか
ら低いフレームレートに変更する時のシステムの状況と
しては、ＶＲＡＭ２４へのアクセスが一定時間継続して
表示アクセスのみになったとき、オペレーティングシス
テムのパワーマネージメント機能によりパワーダウンモ
ードに入ったとき、バッテリによる電源供給時等が挙げ
られる。
トを用意する。例えば、２つのフレームレートを用意
し、これら高いフレームレートと低いフレームレートと
をシステムの状況に応じて切り替える。高いフレームレ
ートを通常動作時に使用し、この高いフレームレートか
ら低いフレームレートに変更する時のシステムの状況と
しては、ＶＲＡＭ２４へのアクセスが一定時間継続して
表示アクセスのみになったとき、オペレーティングシス
テムのパワーマネージメント機能によりパワーダウンモ
ードに入ったとき、バッテリによる電源供給時等が挙げ
られる。
【００４８】ＬＣＤコントローラ２−１においてフレー
ムレートを設定する方法としては、表示パネルに表示さ
せるために同期信号を生成する表示タイミング生成回路
２−１−５において、映像信号の水平帰線期間の長さを
指定する図示しないレジスタの設定値を変更する方法、
インデックスカラーをＲＧＢ信号に変換するカラーパレ
ット２−１−３で使用されている表示用のクロック信号
の周波数を変更する方法がある。このカラーパレット２
−１−３で使用されている表示用のクロック信号の周波
数は、前述した図１のクロックコントローラ１１の内部
の図示しないＰＬＬ回路や分周回路等で変更される。ま
た、これら２つの方法を組み合わせて使うことも可能で
ある。
ムレートを設定する方法としては、表示パネルに表示さ
せるために同期信号を生成する表示タイミング生成回路
２−１−５において、映像信号の水平帰線期間の長さを
指定する図示しないレジスタの設定値を変更する方法、
インデックスカラーをＲＧＢ信号に変換するカラーパレ
ット２−１−３で使用されている表示用のクロック信号
の周波数を変更する方法がある。このカラーパレット２
−１−３で使用されている表示用のクロック信号の周波
数は、前述した図１のクロックコントローラ１１の内部
の図示しないＰＬＬ回路や分周回路等で変更される。ま
た、これら２つの方法を組み合わせて使うことも可能で
ある。
【００４９】さらに、フレームレートの切替方法として
は、表示品質にかかわる特定のアプリケーションソフト
ウェア、例えば画像ビューワ等をユーザーが起動した
り、終了させたりすることで切替える方法がある。ま
た、ユーザーがキーボードの特定のキーを操作すること
でフレームレートを切替える方法もある。
は、表示品質にかかわる特定のアプリケーションソフト
ウェア、例えば画像ビューワ等をユーザーが起動した
り、終了させたりすることで切替える方法がある。ま
た、ユーザーがキーボードの特定のキーを操作すること
でフレームレートを切替える方法もある。
【００５０】低いフレームレートが選択された場合は画
面の品質は劣化するが、情報処理装置の消費電力を低減
することができる。
面の品質は劣化するが、情報処理装置の消費電力を低減
することができる。
【００５１】
【発明の効果】以上説明したように本発明によれば、シ
ステムの状態や表示用メモリへのアクセス状況として、
高速なメモリ制御用クロックが要求されない状況が発生
したときに、メモリの制御用クロックの周波数を通常動
作時の値よりも低い値に切り替えるように制御すること
によって、表示品位を劣化させることなくクロック周波
数低減分の省電力化を実現することができる。
ステムの状態や表示用メモリへのアクセス状況として、
高速なメモリ制御用クロックが要求されない状況が発生
したときに、メモリの制御用クロックの周波数を通常動
作時の値よりも低い値に切り替えるように制御すること
によって、表示品位を劣化させることなくクロック周波
数低減分の省電力化を実現することができる。
【００５２】また、本発明によれば、表示用のメモリへ
のアクセスが中断される画面走査帰線期間にメモリ制御
用クロックの供給を停止させることによって、そのクロ
ック供給停止時間分の省電力化を実現することができ
る。
のアクセスが中断される画面走査帰線期間にメモリ制御
用クロックの供給を停止させることによって、そのクロ
ック供給停止時間分の省電力化を実現することができ
る。
【００５３】さらに、本発明によれば、システムの状態
として、ハイフレームレートが要求されない状況が発生
したときに、表示のフレームレートを通常動作時の値よ
りも低い値に切り替えるように制御することによって省
電力化を実現することができる。
として、ハイフレームレートが要求されない状況が発生
したときに、表示のフレームレートを通常動作時の値よ
りも低い値に切り替えるように制御することによって省
電力化を実現することができる。
【００５４】さらに、本発明によれば、ハイフレームレ
ートが要求されないアプリケーションが起動されたとき
に、表示のフレームレートを通常動作時の値よりも低い
値に切り替えるように制御することによって省電力化を
実現することができる。
ートが要求されないアプリケーションが起動されたとき
に、表示のフレームレートを通常動作時の値よりも低い
値に切り替えるように制御することによって省電力化を
実現することができる。
【００５５】加えて本発明によれば、ユーザからの選択
によって、ハイフレームレートによる高精細な表示を選
択するか、ローフレームレートによる省電力化を考慮し
た表示を選択するかを切り替えることができる。したが
って、たとえばバッテリの残り容量が少なくなって時な
どにローフレームレートによる省電力化を考慮した表示
を選択することで、バッテリ動作可能時間を引き伸ばす
ことができる。
によって、ハイフレームレートによる高精細な表示を選
択するか、ローフレームレートによる省電力化を考慮し
た表示を選択するかを切り替えることができる。したが
って、たとえばバッテリの残り容量が少なくなって時な
どにローフレームレートによる省電力化を考慮した表示
を選択することで、バッテリ動作可能時間を引き伸ばす
ことができる。
【図１】本発明の実施形態である情報処理装置全体の構
成を示す図である。
成を示す図である。
【図２】図１の表示コントローラの構成を示す図であ
る。
る。
【図３】図２のＬＣＤコントローラの構成を示す図であ
る。
る。
【図４】図１のＶＲＡＭコントローラの構成を示す図で
ある。
ある。
【図５】図２のＤＳＴＮコントローラの構成を示す図で
ある。
ある。
２ 表示コントローラ ５ ＶＲＡＭコントローラ １１ クロックコントローラ ２０ システムメモリ ２１ マイクロプロセッサ ２４ ビデオＲＡＭ（ＶＲＡＭ） ２−１ ＬＣＤコントローラ ２−３ ＣＲＴコントローラ ２−４ ＬＣＤインタフェース回路 ２−６ ビデオＲＡＭインタフェース ２−１−１ 表示バッファ ２−１−２ ＦＩＦＯバッファメモリ ２−１−３ カラーパレット回路 ２−１−６ 水平スキャニング計数回路 ５−１ ビデオＲＡＭアービタ回路 ５−２ ビデオＲＡＭ制御回路
Claims (6)
- 【請求項１】 表示データを格納するメモリと、 システムの状態に基づいて前記メモリの制御用クロック
の周波数を制御するクロック制御手段とを有することを
特徴とする情報処理装置。 - 【請求項２】 表示データを格納するメモリと、 前記メモリへのアクセス状況を監視する監視手段と、 前記監視手段により得られた監視結果に基づいて前記メ
モリの制御用クロックの周波数を切り替えるクロック制
御手段とを有することを特徴とする情報処理装置。 - 【請求項３】 表示データを格納するメモリと、 画面走査の帰線期間に前記メモリの制御用クロックの供
給を停止させる手段とを有することを特徴とする情報処
理装置。 - 【請求項４】 表示データを格納するメモリと、 前記メモリに格納された表示データを表示する際のフレ
ームレートをシステムの状態に基づいて変更する手段と
を有することを特徴とする情報処理装置。 - 【請求項５】 表示データを格納するメモリと、 前記メモリに格納された表示データを表示する際のフレ
ームレートを起動されたアプリケーションの種類に応じ
て変更する手段とを有することを特徴とする情報処理装
置。 - 【請求項６】 表示データを格納するメモリと、 前記メモリに格納された表示データを表示する際のフレ
ームレートの変更指示を任意に入力する入力手段と、 この入力手段より与えられた指示により前記フレームレ
ートを変更する手段とを有することを特徴とする情報処
理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11108547A JP2000298536A (ja) | 1999-04-15 | 1999-04-15 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11108547A JP2000298536A (ja) | 1999-04-15 | 1999-04-15 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000298536A true JP2000298536A (ja) | 2000-10-24 |
Family
ID=14487607
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11108547A Withdrawn JP2000298536A (ja) | 1999-04-15 | 1999-04-15 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000298536A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100418703B1 (ko) * | 2001-08-29 | 2004-02-11 | 삼성전자주식회사 | 디스플레이장치 및 그 제어방법 |
| WO2004109484A1 (ja) * | 2003-05-30 | 2004-12-16 | Fujitsu Limited | 表示装置の制御装置、制御方法、及び電子機器 |
| US7225352B2 (en) | 2003-03-07 | 2007-05-29 | Lenovo (Singapore) Pte. Ltd | Method of terminating a screen saver and re-creating image data of a display memory upon power restoration from an idle state |
| JP2007148665A (ja) * | 2005-11-25 | 2007-06-14 | Sharp Corp | 携帯情報端末 |
| US7254729B2 (en) | 2003-05-27 | 2007-08-07 | Lenovo (Singapore) Pte. Ltd. | Processing system and memory module having frequency selective memory |
| JP2008507762A (ja) * | 2004-07-26 | 2008-03-13 | インテル コーポレイション | 動的なｄｌｌパワーダウン並びにメモリ・セルフリフレッシュの方法及び装置 |
| JP2010141538A (ja) * | 2008-12-10 | 2010-06-24 | Toshiba Corp | 電子機器、及び表示制御方法 |
| JP2016004201A (ja) * | 2014-06-18 | 2016-01-12 | カシオ計算機株式会社 | 画像表示装置、画像表示方法及びプログラム |
| JP2016509261A (ja) * | 2013-02-21 | 2016-03-24 | アップル インコーポレイテッド | アイドル状態の構成要素の電力を落とすことによるディスプレイパイプラインにおける電力節約方法及び機器 |
-
1999
- 1999-04-15 JP JP11108547A patent/JP2000298536A/ja not_active Withdrawn
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100418703B1 (ko) * | 2001-08-29 | 2004-02-11 | 삼성전자주식회사 | 디스플레이장치 및 그 제어방법 |
| US7116322B2 (en) | 2001-08-29 | 2006-10-03 | Samsung Electronics Co., Ltd. | Display apparatus and controlling method thereof |
| US7225352B2 (en) | 2003-03-07 | 2007-05-29 | Lenovo (Singapore) Pte. Ltd | Method of terminating a screen saver and re-creating image data of a display memory upon power restoration from an idle state |
| US7254729B2 (en) | 2003-05-27 | 2007-08-07 | Lenovo (Singapore) Pte. Ltd. | Processing system and memory module having frequency selective memory |
| WO2004109484A1 (ja) * | 2003-05-30 | 2004-12-16 | Fujitsu Limited | 表示装置の制御装置、制御方法、及び電子機器 |
| JP2008507762A (ja) * | 2004-07-26 | 2008-03-13 | インテル コーポレイション | 動的なｄｌｌパワーダウン並びにメモリ・セルフリフレッシュの方法及び装置 |
| JP2007148665A (ja) * | 2005-11-25 | 2007-06-14 | Sharp Corp | 携帯情報端末 |
| JP2010141538A (ja) * | 2008-12-10 | 2010-06-24 | Toshiba Corp | 電子機器、及び表示制御方法 |
| JP2016509261A (ja) * | 2013-02-21 | 2016-03-24 | アップル インコーポレイテッド | アイドル状態の構成要素の電力を落とすことによるディスプレイパイプラインにおける電力節約方法及び機器 |
| JP2016004201A (ja) * | 2014-06-18 | 2016-01-12 | カシオ計算機株式会社 | 画像表示装置、画像表示方法及びプログラム |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060704 |